JPH02135542A - Ｅｐｒｏｍ内蔵マイクロコンピュータのテスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ＥＰＲＯＭ内蔵マイクロコンピュータのテス
ト回路に関するものである。

（ロ）従来の技術 従来、例えば１チツプマイクロコンピユータは、制御部
、演算部、及びレジスタ部等から成る中央処理装置と、
再書き込み不可能な読み出し専用メモリ（マスクＲＯＭ
）及び書き込み／読み出し可能なメモリ（ＲＡＭ）等を
有する記憶装置と、入出力装置とを備え、これ等が集積
回路１チツプに内蔵された構造をしている。ここで該１
チップマイクロコンピュータを出荷する以前において、
該１チツプマイクロコンピユータの内部回路の動作機能
をテストしておかなければならない。

そこで従来のテスト方法としては、テストプログラムの
書き込まれた外部メモリを入出力端子に接続し、特定の
テスト端子を制御してテストモードを設定する。このモ
ードにおいて、前記入出力端子にアドレス信号を出力し
て前記外部メモリをアクセスし、他の入出力端子から前
記テストプログラムをマイコン内部に読み込んでそのプ
ログラムを実行することにより、内部論理回路のテスト
を行なっていた。また別のテスト方法としては、マイコ
ンの内部ＲＯＭにユーザーには未開放のテストプログラ
ムを記憶きせておき、特定のテスト端子を制御してテス
トモードを設定する。このモードで内部ＲＯＭのテスト
プログラム用のアドレスをアクセスし、該内部ＲＯＭか
ら読み出されたテストプログラムを実行することにより
、前者と同じく内部論理回路をテストしていた（特開昭
６２−９．８４３７号参照）。

（ハ）発明が解決しようとする課題 現在、ＥＰＲＯＭ内蔵マイクロコンピュータにおいては
、ＥＰＲＯＭ部のアドレスをアクセスする為のアドレス
端子や、該ＥＰＲＯＭ部の所定アドレスに対してデータ
の書き込み／読み出しを行なうためのデータ端子を、マ
イコン部のＩ１０ボートと兼用しているものが殆どであ
る。

ところが前記従来の技術の場合、該ＥＰＲＯＭ内蔵マイ
クロコンピュータの内部論理回路をテストする為のテス
ト端子は、マイコンの他の端子と兼用されることなく単
独で設けられており、これより現在の多機能化したマイ
クロコンピュータにおいてテスト専用の端子としてビン
を１個設けることは、集積化及びコストの面で不具合を
生じてしまう問題点があった。更にピン数の少ないマイ
コンの１ビンをテスト専用の端子として使用すると、通
常動作に使用可能なピン数が不足して、マイコンの正常
動作が為されなくなる問題点があった。

（ニ）課題を解決するための手段 本発明は、所定アドレスに対してデータの書き込み／読
み出しが可能なＥＰＲＯＭを内蔵したＥＰＲＯＭ内蔵マ
イクロコンピュータにおいて、発振回路が外部接続され
る発振用端子に接続され、前記ＥＰＲＯＭの所定アドレ
スに書き込まれたデータに基づいて、前記発振回路によ
る自走発振を許可又は禁止する為に開成又は開放される
第１のスイッチ回路と、前記発振用端子に接続きれ、前
記ＥＰＲＯＭの所定アドレスに書き込まれたデータに基
づいて、前記第１のスイッチ回路を相補的に動作する第
２のスイッチ回路とを備えζ前記発振回路による自走発
振が禁止されている時、前記発振用端子に印加された所
定レベルの信号を、前記第２のスイッチ回路を介して、
内部回路評価用のテスト信号と為すものである。

（＊）作用 本発明はＥＰＲＯＭ内蔵マイクロコンピュータに設けて
以下の如く有効である。即ち前記（ニ）項記載の手段に
おいて、ＥＰＲＯＭの所定アドレスに書き込まれたデー
タに基づいて、第１のスイッチ回路が閉成又は開放され
ると、発振回路による自走発振が許可又は禁止される。

またＥＰＲＯＭの所定アドレスに書き込まれた前記デー
タに基づいて、第２のスイッチ回路が前記第１のスイッ
チ回路眸対して相補的に動作すると、発振回路による自
走発振が禁止されている時、発振用端子に印加された所
定レベルの信号が第２のスイッチ回路を介して内部回路
評価用のテスト信号となる。以上より該発振用端子は、
第１及び第２のスイッチ回路の相補的な動作によって、
自走発振テスト用及び内部回路評価用として兼用される
ことになる。従って自走発振テスト時は内部回路評価が
禁止され、且つ内部回路評価時には自走発振・テストが
禁止されることになる。

（へ）実施例 本発明の詳細を図示の実施例により具体的に説明する。

図面は本発明のＥＰＲＯＭ内蔵マイクロコンピュータの
テスト回路を示す回路図である。図面について符号及び
構成を説明すると、（１）（２）は発振用端子であり、
該発振用端子（１）（２）には、水晶振動子及び入出力
コンデンサより成る発振回路（図示せず）が接続される
。（３）（４）は、ドレイン・ソース路同士が接続され
たＮ−ＭＯＳ及び２ＭＯ８であり、該Ｎ−ＭＯ８（３）
及び該Ｐ−ＭＯ８（４）よりアナログゲート（第１のス
イッチ回路）が構成詐れる。そして前記Ｎ−ＭＯ８（３
）及ヒ前記Ｐ−Ｍ　ＯＳ　（４）のドレイン・ソース路
の一端は前記発振用端子（２）と接続されている。（５
）は帰還抵抗であり、該帰還抵抗（５）の両端は、前記
発振用端子（１）及び前記Ｎ−ＭＯ３（３）、Ｐ−ＭＯ
Ｓ（４）のドレイン・ソース路の他端と接続されている
。（６）はＮＡＮＤゲートであり、該ＮＡＮＤゲート（
６）の一方の入力端子及び出力端子は前記帰還抵抗（５
）の両端と接続されている。ここで前記Ｎ−ＭＯ８（３
）、Ｐ−ＭＯＳ（４）がオンした状態で、発振制御信号
ＤＣ８ＴＯＰがｒｌ、となって前記ＮＡＮＤゲート（６
）の他方の入力端子に印加されると、該ＮＡＮＤゲート
（６）がインバータ動作を行なうことから、前記発振回
路、前記帰還抵抗（５〉、及び前記ＮＡＮＤゲート（６
）によって発振動作が始まることになる。（７）は分周
器であり、該分周器（７〉は、前記ＮＡＮＤゲート（６
）から出力された内部回路（図示せず）に印加される発
振クロックＣＬを分周する。なぜならば、該発振クロッ
クＣＬは高周波数であり、分周しないと正常に自走発振
しているか否かの周波数チエツクができないからである
。（８）はＩ１０ボート、（９）はボート制御レジスタ
であり、前記Ｉ１０ポート（８）から自走発振テスト時
における前記分周器（７）出力を出力させる時、該ボー
ト制御レジスタ（９）からは「０．が出力され、またＩ
１０バス（図示せず）からのデータを前記Ｉ１０ポート
（８）から出力きせる時、該ボート制御レジスタ（９〉
からは「１」が出力される。−点鎖線の（１０）はマル
チプレクサであり、該マルチプレクサ（１０）は、ＡＮ
Ｄゲート（１１）（１２）及びＯＲゲート（１３）より
構成キしている。そして前記ＡＮＤゲート（１１）の一
方の入力端子は前記分周器（７）の出力側と接続され、
他方の入力端子はインバータ（１４）を介して前記ボー
ト制御レジスタ（９）の出力と接続されている。また前
記ＡＮＤゲート（１２〉の一方の入力端子は前記Ｉ１０
バスと接続され、他方の入力端子は前記ボート制御レジ
スタ（９）の出力と接続されている。更に前記ＯＲゲー
ト（１３）の出力端子は前記Ｉ１０ポート（８）と接続
きれている。即ち前記ボート制御レジスタ（９）の保持
内容に基づいて、前記分周器（７）出力又は前記Ｉ１０
バス出力が前記マルチプレクサ（１０）を介して前記Ｉ
１０ポート（８）から出力されることになる。

（１５）はリセット端子であり、該リセット端子（１５
）にはリセット信号ＲＥＳが印加きれる。（１６）はラ
ッチクロック発生回路であり、該ラッチクロック発生回
路（１６）には前記リセット信号ＲＥＳがインバータ（
１７）を介して印加される。ここで該ラッチクロック発
生回路（１６）において、を源電圧ＶＤＤが該ラッチク
ロツタ発生回路（１６）のスレッショルド電位まで立上
ると、ラッチクロックＬＣＫが該ラッチクロック発生回
路（１６）から立上って発生し、その後リセット信号Ｒ
ＥＳが該ラッチクロツタ発生回路（１６）のスレッショ
ルド電位まで立上ると、即ちマイクロコンピュータがリ
セット解除される直前になると、ラッチクロックＬＣＫ
は立下って該ラッチクロック発生回路（１６）からは発
生しなくなる。（１８）は、データの書き込み／読み出
しが可使なＥＰＲＯＭであり、該Ｅ　Ｆ　ＲＯＭ（１８
）の特定アドレスには１ビツトのデータ「Ｘ」がテスタ
ーによって書き込まれる。即ちマイクロコンピュータに
おいて、後述の自走発振テストを行なう場合は前記ＥＰ
ＲＯＭ（１ｇ）にｒ　Ｘ　、　−ｒ　１　、を書き込ん
でおき、また後述の内部回路評価を行なう場合は前記Ｅ
　Ｆ　ＲＯＭ（１ｇ）に「ｘ」＝「０」を書き込む様に
しておく、（１９）はアドレス信号発生回路であり、前
記リセット信号ＲＥＳが前記インバータ（１７）を介し
て該アドレス信号発生回路（１９）に印加されると、該
アドレス信号発生回路（１９）によって前記Ｅ　Ｆ　Ｒ
ＯＭ（１ｇ）の所定アドレスがアクセスされ、該アドレ
スからデータ「Ｘ」が読み出されることになる。（２０
）はラッチ回路であり、該ラッチ回路（２０）は、ＳＬ
（ラッチ）端子に印加された前記Ｅ　Ｆ　ＲＯＭ（１８
）からのデータ「Ｘ」を、Ｔ（）リガー）端子に印加さ
れた前記ラッチクロック発生回路（１６）からのラッチ
クロックＬＣＫの立下りによってラッチしてスタティッ
クに保持し、Ｑ（出力）端子から出力する。（２１）（
２２）は、ドレイン・ソース路同士が接続されたＮ−Ｍ
ＯＳ及びＰ−ＭＯＳであり、該Ｎ−ＭＯ８（２１）及び
該Ｐ−ＭＯ５（２２）によりアナログゲート（第２のス
イッチ回路）が構成される。そして前記Ｎ−ＭＯ８（２
１）及び前記Ｐ−ＭＯ８（２２）のドレイン・ソース路
の一端は前記発振用端子（２）と接続され、ドレイン・
ソース路の他端からはテスト信号が発生する。尚、マイ
クロコンピュータの内部回路を評価するテストモードに
おけるテスト信号は「１゜である、ここで前記Ｎ−ＭＯ
８（３）及び前記Ｐ−ＭＯ８（２２）のゲートは前記ラ
ッチ回路（２０）のＱ端子と接続され、前記Ｐ−ＭＯ８
（４）及び前記Ｎ−ＭＯ８（２１）のゲートはインバー
タ（２３）を介して前記ラッチ回路（２０）のＱ端子と
接続されている。即ち第１のスイッチ回路を構成する前
記Ｎ−ＭＯ３（３）及び前記Ｐ−ＭＯ８（４）と、第２
のスイッチ回路を構成する前記Ｎ−ＭＯ３（２１）及び
前記Ｐ−ＭＯ３（２２）とは、前記ラッチ回路（２０）
のＱ端子出力によって動作を制御きれ、相補的に動作す
る。（２４）はプルダウン抵抗（レベル設定抵抗）であ
り、マイクロコンピュータが通常状態の時、前記テスト
信号は該プルダウン抵抗（２４）によってｒＯ」とされ
る。

では図面において、自走発振テストを行なう場合の動作
について説明する。この場合、■１０ポート（８）から
分周器（７）出力が得られる様にボート制御レジスタ（
９）にｒＯ」をセットし、ＥＰＲＯＭ（１８）にｒ　Ｘ
　、　＝　ｒ　１　、のデータをテスターによって書き
込んでおき、更に発振用端子（１）（２）に前述の発振
回路を接続して、発振制御信号ＤＣ８ＴＯＰを「１」と
する。そしてリセット端子（１５）に印加されたリセッ
ト信号ＲＥＳがインバータ（１７）を介してアドレス信
号発生回路（１９）に印加されると、前記Ｅ　Ｆ　ＲＯ
Ｍ（１８）に書き込まれている’　Ｘ　Ｊ　”　’　Ｉ
　Ｊのデータがラッチ回路（２０）のＳＬ端子に印加さ
れる。同時にリセット信号ＲＥＳがインバータ（１７）
を介してラッチクロック発生回路（１６）に印加される
と、電源電圧ＶＤＤが該ラッチクロック発生回路（１６
）のスレッショルド電位まで立上った時点から、リセッ
ト信号ＲＥＳが該ラッチクロツタ発生回路（１６）のス
レッショルド電位に立上るまで、該ラッチクロック発生
回路（１６）から「１」のラッチクロックＬＣＫが発生
する。従ってラッチ回路（２０）のＳＬ端子に印加され
たｒ　Ｘ　。

コ「１」はラッチクロックＬＣＫの立下りによってラッ
チされてスタティックに保持され、Ｑ端子から出力され
る。これよりラッチ回路（２０）のｒｌ」のＱ端子出力
によって、Ｎ−ＭＯＳ（３）及びＰ−ＭＯＳ（４）がオ
ンすルト共にＮ−ＭＯＳ（２１）及びＰ−ＭＯＳ（２２
）がオフし、即ち第１のスイッチ回路が閉成きれると共
に第２のスイッチ回路が開放される。これによって発振
回路による自走発振が許可されて自走発振テストが為さ
れ、発振クロックＣＬを分周器（７）によって分周した
出力がマルチプレクサ（１０）を介してＩ１０ボート（
８）から出力きれる様になり、即ちＩ１０ポート（８）
から自走発振による周波数チエツクができることになる
。尚、この時、テスト信号はプルダウン抵抗（２４）に
よって「０」とされており、「０゜のテスト信号がマイ
クロコンピュータの内部回路に印加されて、マイクロコ
ンピュータは通常状態である。

次に内部回路を評価する場合の動作について説明する。

この場合、ＥＰＲＯＭ（１８）に「Ｘ」＝ｒＯ」の１ビ
ツトデータを書き込んでおく。そして前述と同様に、リ
セット端子（１５〉に印加されたリセット信号ＲＥＳが
インバータ（１７）を介してアドレス信号発生回路（１
９）に印加されると、前記ＥＰ　ＲＯＭ（１８）ＧｍＩ
Ｆキ込マレテイル’　Ｘ　Ｊ　＝　ｒ　ＯＪのデータが
ラッチ回路（２０）のＳＬ端子に印加される。同時にリ
セット信号ＲＥＳがインバータ（１７）を介してラッチ
クロック発生回路（１６）に印加され、ラッチクロック
ＣＬＫが発生する。従ってラッチ回路（２０）に印加さ
れた１ビットデータｒ　Ｘ　、　−ｒ　□　」はラッチ
クロックＣＬＫの立下りによってラッチされてスタティ
ックに保持され、Ｑ端子から出力される。これよりラッ
チ回路（２０）のｒＯ」のＱ端子出力によって、Ｎ−Ｍ
ＯＳ（２１）及びＰ−ＭＯＳ（２２）がオンすると共に
Ｎ−ＭＯＳ（３）及びＰ−ＭＯＳ（４）がオフし、即ち
第１のスイッチ回路が開放されると共に第２のスイッチ
回路が閉成される。これより発振用端子（２）に外部か
らｒｌ」を印加してやれば、プルダウン抵抗（２４）に
よって「０．とされていたテスト信号がｒｌ」となり、
該ｒ１」のテスト信号が内部回路に取り込まれることに
より、マイクロコンピュータは内部回路を評価するだめ
のテストモードとなる。このテストモードには、外部命
令による内部回路の評価や、ＲＯＭから読み出されたテ
ストプログラムによる内部回路の評価等がある。尚、こ
の時、発振用端子（１）（２）間はＮ−ＭＯＳ（３）及
びＰ−ＭＯＳ（４）によって遮断されていることから、
自走発振は禁止され、発振用端子（１）に外部クロック
を印加することにより、マイフンは動作する。

以上より発振用端子（２）を自走発振用及び内部回路の
評価用に兼用でき、従来生じていた様な、１チツプマイ
コンにテスト専用の端子ピンを設けたり、通常動作用に
使用されるピンを犠牲にしてテスト専用の端子にしたり
という問題点が解消され、１チツプマイコンの端子を有
効に使用できることになる。

（ト）発明の効果 本発明によれば、相補的に動作する第１及び第２のスイ
ッチ回路を設けたことによって、発振用端子を自走発振
用及び内部回路の評価用の端子として兼用でき、これよ
り従来生じていた様な、マイクロコンピュータにテスト
専用の端子ピンを設けたり、通常動作用に使用されるピ
ンを特性にしてテスト専用の端子にしたりという問題点
が解消きれ、マイクロコンピュータの端子を有効に使用
できるという効果が得られる。

【図面の簡単な説明】

図面は本発明のＥＰＲＯＭ内蔵マイクロコンピュータの
テスト回路を示す回路図である。 （２）・・・発振用端子、　（３）（２１）・・・Ｎ−
ＭＯＳ、（４）（２２）・　Ｐ−ＭＯＳ、　　（１８）
・　ＥＰＲＯＭ。 （２４）・・・プルダウン抵抗。

Claims (2)

【特許請求の範囲】
1. （１）所定アドレスに対してデータの書き込み／読み出
   しが可能なＥＰＲＯＭを内蔵したＥＰＲＯＭ内蔵マイク
   ロコンピュータにおいて、 発振回路が外部接続される発振用端子に接続され、前記
   ＥＰＲＯＭの所定アドレスに書き込まれたデータに基づ
   いて、前記発振回路による自走発振を許可又は禁止する
   為に閉成又は開放される第１のスイッチ回路と、 前記発振用端子に接続され、前記ＥＰＲＯＭの所定アド
   レスに書き込まれたデータに基づいて、前記第１のスイ
   ッチ回路と相補的に動作する第２のスイッチ回路とを備
   え、 前記発振回路による自走発振が禁止されている時、前記
   発振用端子に印加された所定レベルの信号を、前記第２
   のスイッチ回路を介して、内部回路評価用のテスト信号
   と為すことを特徴としたＥＰＲＯＭ内蔵マイクロコンピ
   ュータのテスト回路。
2. （２）前記発振回路による自走発振が許可されている時
   、前記テスト信号を異なるレベルに設定してテストモー
   ドを解除するレベル設定抵抗を備えたことを特徴とする
   請求項（１）記載のＥＰＲＯＭ内蔵マイクロコンピュー
   タのテスト回路。