JP2000122931A

JP2000122931A - デジタル集積回路

Info

Publication number: JP2000122931A
Application number: JP10293715A
Authority: JP
Inventors: Masahiko Motai; 正彦馬渡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-10-15
Filing date: 1998-10-15
Publication date: 2000-04-28

Abstract

(57)【要約】【課題】この発明は、秘匿データに対しては外部からの
アクセスを確実に阻止することができ、テスト時には信
頼性の高い検査を容易に行ない得るようにしたデジタル
集積回路を提供することを目的としている。【解決手段】外部からのアクセスが可能で、内部に秘匿
すべきデータが書き込まれる特定記憶領域を含む記憶手
段１５，１６，１７を備えたデジタル集積回路におい
て、外部から特定データが書き込まれることにより、特
定記憶領域への外部からのアクセスを不可とする制御手
段２１を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、秘匿すべきデジ
タルデータを外部からアクセス不可能に保護するデジタ
ル集積回路の改良に関する。

【０００２】

【従来の技術】周知のように、例えばデジタルデータに
暗号化処理を施すためのデジタル集積回路にあっては、
暗号化処理の鍵となるデータや、その暗号化処理アルゴ
リズムを実行するためのプログラムデータ等のような秘
匿すべきデータが、内部メモリに記憶されることにな
る。

【０００３】この場合、デジタル集積回路には、その内
部メモリ内に記憶された秘匿データが、外部から不正に
読み出されたり書き替えられたりすることのないよう
に、つまり、秘匿データを外部からアクセスすることが
不可能になるように、保護対策が講じられている。

【０００４】一方、この種のデジタル集積回路において
は、工場で製造された後、その内部メモリを含む各種の
内部回路が正常に動作するか否かを確かめるためのテス
トが行なわれる。このテストとしては、実際に各種の内
部回路に所定のデータを入力して、期待した出力が得ら
れる否かを確認する手法がとられている。

【０００５】このため、上記したように、内部メモリに
対して、そこに記憶されたデータを外部からアクセス不
可能となるように保護対策が施されているという点と、
製造時のテストを容易に行なえるようにする点とは、相
反する技術となり、このことが、デジタル集積回路の設
計製造を困難なものとしている。

【０００６】通常、ＬＳＩ（Large Scale Integrated c
ircuit）製造時の検査は、ＬＳＩテスターを用いて行な
われており、短時間で済ませることができ、しかも検査
されていない回路部分を極力少なくすることが要求され
ている。特に、ＬＳＩ内部のＲＡＭ（Random Access Me
mory）の検査では、その全アドレスに渡って書き込みと
読み出しとが正常に行なわれるか否かを調べる必要があ
る。

【０００７】このためには、ＬＳＩの各回路部分毎にそ
れぞれテストモードを設定し、例えばＲＡＭのテストモ
ードを指定すると、ＲＡＭのアドレス端子とデータ端子
とがＬＳＩの接続ピンを介してテスターと接続され、ま
た、暗号化処理のための特殊演算回路のテストモードを
指定すると、その回路の入出力端子がＬＳＩの接続ピン
を介してテスターと接続されるように、ＬＳＩを設計し
ている。

【０００８】一方、外部からアクセス不可能となるよう
に保護対策が施される回路部分については、ＬＳＩ内部
の素子を接続するワイヤーを電源端や接地端に接続して
固定データを作り、公開された暗号の手続に沿ってのみ
テストを行なうことが可能になっている。また、検査途
中のデータが外部に漏れないように、各回路部分の出力
が外部に出ないように考慮されている。

【０００９】このように、中間データをＬＳＩ外部に取
り出すことができず、公開された暗号の手続に沿っての
みしかテストすることができないとなると、特定の回路
を検査するのに複数の回路を経由しての検査となるた
め、テストのための入力データパターンが長くなるとと
もに、被検査部分の回路素子をできるだけ多く活性化さ
せるということも困難になる。

【００１０】特に、秘匿データが、１つ１つのＬＳＩ
毎、あるいはそのＬＳＩを搭載した１つ１つの機器毎に
異なる場合には、例えば特開平７−４５７８２号公報に
示されるように、ＬＳＩ毎あるいは機器毎に異なるデー
タを書き込み及び読み出しするためのデータチップと、
暗号化処理するためのチップとを同一の基板上にモール
ドする等の処理が必要になってくる。

【００１１】ここで、従来では、例えば特開平５−７５
５９７号公報等に示されるような、暗号処理ＬＳＩＣが
提案されている。この暗号処理ＬＳＩＣは、秘匿データ
を記憶するメモリ部と、このメモリ部から読み出される
データの外部への出力可否を制御する制御部と、メモリ
部への秘匿データの書き込みアドレスを記憶する記憶部
と、この記憶部に記憶された書き込みアドレスとメモリ
部への読み出しアドレスとを比較する比較部とを備え、
テストモードでかつ比較部の比較結果が一致した場合に
のみ、制御部を出力可に制御するようにしたものであ
る。

【００１２】しかしながら、この暗号処理ＬＳＩＣで
は、テストモードに設定されたとき、記憶部の全記憶内
容がリセットされることが必要条件となる。このため、
実際の使用状態において、何らかの原因でテストモード
に投入されてしまうと、再度、メモリ部に秘匿データを
書き込み、その書き込みアドレスを記憶部に記憶させる
という作業が必要になるので、使用者にとって取り扱い
が不便になるという問題が生じている。

【００１３】

【発明が解決しようとする課題】以上のように、従来の
デジタル集積回路では、秘匿データを外部からアクセス
不可能となるように保護する点と、製造時のテストを容
易に行なえるようにする点とが、それぞれ十分実用に供
し得るレベルにまで達していないという問題を有してい
る。

【００１４】そこで、この発明は上記事情を考慮してな
されたもので、秘匿データに対しては外部からのアクセ
スを確実に阻止することができ、テスト時には信頼性の
高い検査を容易に行ない得るようにした極めて良好なデ
ジタル集積回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】この発明に係るデジタル
集積回路は、外部からのアクセスが可能で、内部に秘匿
すべきデータが書き込まれる特定記憶領域を含む記憶手
段を備えたものを対象としている。そして、外部から特
定データが書き込まれることにより、特定記憶領域への
外部からのアクセスを不可とする制御手段を備えるよう
にしたものである。

【００１６】上記のような構成によれば、外部から特定
データが書き込まれる前は、記憶手段に対して特定記憶
領域も含めて外部からアクセス可能であるため、信頼性
の高いテストを容易に行なうことができる。また、外部
から特定データが書き込まれた後は、記憶手段の特定記
憶領域が外部からアクセス不可となるので、秘匿データ
に対しては外部からのアクセスを確実に阻止することが
できる。

【００１７】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。まず、図７は、こ
の実施の形態で説明するデジタルＬＳＩチップ１０の外
観を示している。このデジタルＬＳＩチップ１０は、以
下に述べる各種の回路が形成された半導体基板１１を樹
脂製パッケージ内に封止してなる本体１０ａと、この本
体１０ａから突出する複数のリード１０ｂとから構成さ
れている。

【００１８】図１は、上記半導体基板１１に形成された
各種の回路を示している。まず、スクランブル回路１２
は、入力された平文データにスクランブル処理を施し、
暗号文データに変換して出力している。

【００１９】また、ホストＩ／Ｆ（Inter/Face）回路１
３は、デジタルＬＳＩチップ１０の外部に設けられた図
示しないコンピュータと通信を行なうためのインターフ
ェースである。このホストＩ／Ｆ回路１３は、コンピュ
ータから送出されるアドレスデータ，チップセレクト信
号ＣＳ，書き込みイネーブル信号ＷＥ及び読み出しイネ
ーブル信号ＲＥ等を入力する機能と、データをコンピュ
ータと双方向通信する機能と、割り込み信号ＩＮＴ及び
待機信号ＷＡＩＴ等をコンピュータに出力する機能とを
有している。

【００２０】コントロール回路１４は、デジタルＬＳＩ
チップ１０内部の制御や、暗号鍵解凍プログラムの演算
制御を行なっている。ＲＯＭ（Read Only Memory）１５
は、公開鍵データやプログラム等の固定データを記憶し
ている。ＲＡＭ１６は、外部コンピュータとのデータ通
信を行なう際のＩ／Ｆエリアや、計算作業エリアを提供
している。

【００２１】さらに、ＥＥＰ（Electrically Erasable
and Programmable）ＲＯＭ１７は、機器毎に異なるデー
タを書き替え可能で、電池がなくてもデータを保存する
機能を有している。ＡＬＵ（Arithmetic Logical Unit
）１８は、暗号化のための特殊演算を行なう特別の四
則演算器である。

【００２２】また、テスト回路１９は、外部入力される
テストモード信号に基づいて、各回路部分を選択的にデ
ジタルＬＳＩチップ１０の外部から検査し得る状態に切
り替える。初期化回路２０は、機器の電源投入時に供給
される初期化要求信号ＩＮＩＴに基づいて、各回路部分
を初期化するための初期化パルスを発生する。

【００２３】ここで、セキュリティ回路２１は、詳細は
後述するが、ある特定のデータが入力されると、各回路
部分の秘匿データが書き込まれている領域を外部からア
クセスすることができないように制御する。また、特定
のデータが入力される前は、各回路部分が自由に外部か
らアクセスでき、テストを容易に行なえるようになって
いる。

【００２４】図２は、上記ホストＩ／Ｆ回路１３及びセ
キュリティ回路２１の詳細な構成を示している。すなわ
ち、ホストＩ／Ｆ回路１３から出力される書き込みデー
タＷＤＡＴＡは、セキュリティ回路２１のワンタイムＲ
ＯＭ２２の書き込みデータ入力端に供給されている。

【００２５】このワンタイムＲＯＭ２２は、１度だけの
データの書き込みを可能とする不揮発性メモリである。
このワンタイムＲＯＭ２２の読み出しデータ出力端は、
そのビット毎に設けられた複数（図では簡単のため１個
のみ示す）のＥＸ（exclusive ）オア回路２３の一方の
入力端に接続されている。

【００２６】これらＥＸオア回路２３の他方の入力端に
は、不揮発性のメモリ２４に記憶された固定データが供
給されている。これらＥＸオア回路２３の各出力は、オ
ア回路２５によって論理和演算処理された後、フリップ
フロップ回路２６にラッチされる。

【００２７】すなわち、このＥＸオア回路２３，オア回
路２４及びフリップフロップ回路２６は、ワンタイムＲ
ＯＭ２２に書き込まれたデータと、メモリ２４に記憶さ
れた固定データとの一致を判別している。そして、両デ
ータが一致している場合に、Ｌ（Low ）レベルのディス
エーブル信号が、セキュリティ回路２１の出力として各
回路部分に供給される。

【００２８】また、このディスエーブル信号は、アンド
回路２７に供給されて、ホストＩ／Ｆ回路１３から出力
される書き込みイネーブル信号ＷＥと、ホストＩ／Ｆ回
路１３のアドレスデコーダ２８から出力される第４のチ
ップセレクト信号ＣＳ４と、論理積演算される。このア
ンド回路２７の出力が、ワンタイムＲＯＭ２２の書き込
みイネーブル端に供給されている。

【００２９】図２に示す構成において、まず、デジタル
ＬＳＩチップ１０の製造後の検査時には、ワンタイムＲ
ＯＭ２２には何もデータが書き込まれておらず、メモリ
２４の固定データとの一致がとられていないため、セキ
ュリティ回路２１からは、Ｈ（High）レベルのディスエ
ーブル信号が出力されている。

【００３０】この状態では、外部から各回路部分が自由
にアクセスでき、容易にテストを行なうことができる。
ただし、ワンタイムＲＯＭ２２は、一旦データを書き込
んでしまうと書き替えができないため、その書き込み読
み出しテストは行なわないようになされている。

【００３１】テストが終了した後、その検査用のテスタ
ーで直接に、または、外部コンピュータからホストＩ／
Ｆ回路１３を介して、ワンタイムＲＯＭ２２に、メモリ
２４に記憶されている固定データと同じ値の特定データ
を書き込む。すると、ワンタイムＲＯＭ２２に書き込ま
れたデータと、メモリ２４の固定データとが一致するの
で、セキュリティ回路２１からは、Ｌレベルのディスエ
ーブル信号が出力される。

【００３２】この状態では、デジタルＬＳＩチップ１０
の各回路部分のうち、秘匿データが書き込まれている部
分が外部からアクセスできないように設定される。そし
て、このようにワンタイムＲＯＭ２２に、メモリ２４に
記憶されている固定データと同じ値の特定データが書き
込まれると、ワンタイムＲＯＭ２２の内容は書き替える
ことができないため、以後、ディスエーブル信号はＬレ
ベルに固定され、秘匿データが確実に保護されることに
なる。

【００３３】図３は、上記したディスエーブル信号を発
生するための他の例を示している。すなわち、セキュリ
ティ回路２１には、ワンタイムＲＯＭ２２に代えてＥＥ
ＰＲＯＭ２９が設置されている。そして、ホストＩ／Ｆ
回路１３から出力される書き込みデータＷＤＡＴＡが、
ＥＥＰＲＯＭ２９の書き込みデータ入力端に供給されて
いる。

【００３４】また、上記フリップフロップ回路２６から
出力されるディスエーブル信号と、ホストＩ／Ｆ回路１
３から出力される書き込みイネーブル信号ＷＥと、ホス
トＩ／Ｆ回路１３のアドレスデコーダ２８から出力され
る第４のチップセレクト信号ＣＳ４とを論理積演算する
アンド回路２７の出力が、ＥＥＰＲＯＭ２９の書き込み
イネーブル端に供給されている。

【００３５】さらに、ＥＥＰＲＯＭ２９の読み出しデー
タ出力端は、上記ＥＸオア回路２３の一方の入力端に接
続されるとともに、３ステートバッファ３０を介して、
読み出しデータＲＤＡＴＡの伝送ラインに接続されてい
る。

【００３６】そして、フリップフロップ回路２６から出
力されるディスエーブル信号と、ホストＩ／Ｆ回路１３
から出力される読み出しイネーブル信号ＲＥと、ホスト
Ｉ／Ｆ回路１３のアドレスデコーダ２８から出力される
第４のチップセレクト信号ＣＳ４とを論理積演算するア
ンド回路３１の出力が、３ステートバッファ３０のイネ
ーブル端に供給されている。

【００３７】図３に示す構成において、外部コンピュー
タによってセキュリティ回路２１のＥＥＰＲＯＭ２９
に、メモリ２４に記憶されている固定データと同じ値の
特定データを書き込む。すると、ＥＥＰＲＯＭ２９に書
き込まれたデータと、メモリ２４の固定データとが一致
するので、セキュリティ回路２１からは、Ｌレベルのデ
ィスエーブル信号が出力される。

【００３８】このようにして、ディスエーブル信号が一
旦Ｌレベルになると、アンド回路２７の出力、つまり、
ＥＥＰＲＯＭ２９の書き込みイネーブル端がＬレベルに
なるので、以後、ＥＥＰＲＯＭ２９に対するデータの書
き替えは行なわれないようになる。

【００３９】また、ディスエーブル信号が一旦Ｌレベル
になると、アンド回路３１の出力、つまり、３ステート
バッファ３０のイネーブル端がＬレベルになるので、以
後、ＥＥＰＲＯＭ２９から読み出された特定データが読
み出しデータＲＤＡＴＡの伝送ラインに供給されないよ
うになり、特定データが外部に読み出されることが防止
されるようになる。

【００４０】一方、デジタルＬＳＩチップ１０の製造直
後のテスト時には、ＥＥＰＲＯＭ２９には何もデータが
書き込まれていないので、ＥＥＰＲＯＭ２９のデータと
メモリ２４に記憶された固定データとは一致せず、ディ
スエーブル信号はＨレベルとなっている。

【００４１】このため、上記した特定データ以外のデー
タであれば、ＥＥＰＲＯＭ２９に対して、外部からのデ
ータの書き込み及び読み出しが可能となり、ＥＥＰＲＯ
Ｍ２９のテストも容易に行なうことができる。

【００４２】なお、図３に示した構成において、ＥＥＰ
ＲＯＭ２９へのデータ書き込みに当たっては、同一デー
タを繰り返し書き込む必要があるメモリもあり、この場
合には、データの書き込みが完了するまでの期間中、フ
リップフロップ回路２６の出力をＨレベルに保持してお
く必要があるが、その保持手段についての説明は省略す
る。

【００４３】図４は、上記したディスエーブル信号を発
生するためのさらに他の例を示している。すなわち、セ
キュリティ回路２１には、ワンタイムＲＯＭ２２やＥＥ
ＰＲＯＭ２９に代えて、レジスタ３２が設置されてい
る。このレジスタ３２は、そのデータ入力端が読み出し
データＲＤＡＴＡの伝送ラインに接続され、そのデータ
出力端がＥＸオア回路２３の一方の入力端に接続されて
いる。また、このレジスタ３２のクロック入力端には、
初期化回路２０から出力されるストローブ信号が供給さ
れている。

【００４４】また、セキュリティ回路２１には、ロジッ
ク回路３３が設置されている。このロジック回路３３
は、ホストＩ／Ｆ回路１３から出力される書き込みイネ
ーブル信号ＷＥ，読み出しイネーブル信号ＲＥ，第１乃
至第３のチップセレクト信号ＣＳ１〜ＣＳ３と、フリッ
プフロップ回路２６から出力されるディスエーブル信号
と、初期化回路２０から出力される初期化パルスとに基
づいて、前記ＥＥＰＲＯＭ１７に対する、チップセレク
ト信号ＣＳ，書き込みイネーブル信号ＷＥ及び読み出し
イネーブル信号ＲＥを生成している。

【００４５】なお、このＥＥＰＲＯＭ１７は、その書き
込みデータ入力端が書き込みデータＷＤＡＴＡの伝送ラ
インに接続され、その読み出しデータ出力端が読み出し
データＲＤＡＴＡの伝送ラインに接続されている。

【００４６】さらに、セキュリティ回路２１は、ＥＥＰ
ＲＯＭ１７の特定のアドレスＡ１を指定するためのアド
レスデータが書き込まれたメモリ３４を有しており、こ
のメモリ３４に書き込まれたアドレスデータと、ホスト
Ｉ／Ｆ回路１３から出力される下位アドレスデータと
が、初期化パルスで制御されるスイッチ３５によって選
択的にＥＥＰＲＯＭ１７に導かれるようになっている。

【００４７】ここで、上記ロジック回路３３では、ＣＳ
出力＝ＣＳ１＋ＣＳ２＋ＣＳ３＋初期化パルスのバー、
ＷＥ出力＝（ＣＳ１＋ＣＳ２＊ディスエーブル信号＋Ｃ
Ｓ３＊ディスエーブル信号）＊入力ＷＥ、ＲＥ出力＝
（ＣＳ１＋ＣＳ２＋ＣＳ３＊ディスエーブル信号）＊入
力ＲＥ＋（初期化パルスのバー）なる演算を行なうこと
により、チップセレクト信号ＣＳ，書き込みイネーブル
信号ＷＥ及び読み出しイネーブル信号ＲＥをそれぞれ生
成している。

【００４８】図４に示す構成において、製造直後のテス
ト時に初期化回路２０に初期化要求信号ＩＮＩＴを供給
すると、初期化回路２０は、Ｌレベルの初期化パルスを
発生する。すると、スイッチ３５は、メモリ３４側に切
り替わり、メモリ３４に記憶されているアドレスデータ
がＥＥＰＲＯＭ１７に供給される。

【００４９】また、この時点では、ホストＩ／Ｆ回路１
３から出力される書き込みイネーブル信号ＷＥと読み出
しイネーブル信号は共にＬレベルで、チップセレクト信
号ＣＳ１〜ＣＳ３は不定であり、フリップフロップ回路
２６から出力されるディスエーブル信号はＨレベルとな
っているが、初期化パルスがＬレベルであるために、ロ
ジック回路３３からは、Ｈレベルのチップセレクト信
号，Ｌレベルの書き込みイネーブル信号，Ｈレベルの読
み出しイネーブル信号が出力される。

【００５０】このため、ＥＥＰＲＯＭ１７は、アドレス
Ａ１に記憶されているデータ（現時点では何も書かれて
いない）の読み出し状態となり、読み出されたデータが
読み出しデータＲＤＡＴＡの伝送ラインに出力されるこ
とになる。

【００５１】その後、初期化回路２０に対する初期化要
求信号ＩＮＩＴの供給が停止されると、初期化回路２０
からは、１クロック期間分Ｈレベルとなるストローブ信
号が発生されるので、読み出しデータＲＤＡＴＡの伝送
ラインに出力されていたデータが、レジスタ３２にラッ
チされる。そして、これよりさらに１クロック期間経過
後、初期化パルスがＨレベルになるので、スイッチ３５
が下位アドレスデータの伝送ライン側に切り替えられ
る。

【００５２】この場合、レジスタ３２にラッチされたデ
ータは何も書かれていなかった値であるから、メモリ２
４の固定データとは一致せず、フリップフロップ回路２
６からはＨレベルのディスエーブル信号が出力される。
すると、ロジック回路３３では、上式の演算が、ＣＳ出
力＝ＣＳ１＋ＣＳ２＋ＣＳ３、ＷＥ出力＝（ＣＳ１＋Ｃ
Ｓ２＋ＣＳ３）＊入力ＷＥ、ＲＥ出力＝（ＣＳ１＋ＣＳ
２＋ＣＳ３）＊入力ＲＥとなる。つまり、ＥＥＰＲＯＭ
１７の全アドレス領域が外部からアクセス可能になり、
テストが容易に行なわれる状態となる。

【００５３】この状態で、ＥＥＰＲＯＭ１７のアドレス
Ａ１に、メモリ２４に記憶されている固定データと同じ
値の特定データを書き込み、再度、初期化回路２０に対
して初期化要求信号を供給して停止させる。すると、今
度は、ＥＥＰＲＯＭ１７のアドレスＡ１に記憶されてい
る特定データがレジスタ３２にラッチされることにな
り、その結果、フリップフロップ回路２６からはＬレベ
ルのディスエーブル信号が出力されることになる。

【００５４】このとき、ロジック回路３３では、上式の
演算が、ＣＳ出力＝ＣＳ１＋ＣＳ２＋ＣＳ３、ＷＥ出力
＝ＣＳ１＊入力ＷＥ、ＲＥ出力＝（ＣＳ１＋ＣＳ２）＊
入力ＲＥとなる。つまり、ＥＥＰＲＯＭ１７に対し、チ
ップセレクト信号ＣＳ１で指定される領域について書き
込み及び読み出しを可能とし、チップセレクト信号ＣＳ
２で指定される領域について書き込み不可で読み出しを
可能とし、チップセレクト信号ＣＳ３で指定される領域
について書き込み及び読み出しを不可とするように制御
している。

【００５５】図５（ａ）は、ＥＥＰＲＯＭ１７のアクセ
ス領域を示している。図中上部がアドレス値の小さい領
域であるとする。外部から指定されたアドレスに基づい
て、ホストＩ／Ｆ回路１３で生成されたチップセレクト
信号ＣＳ１で指定される領域では、外部からの読み出し
と書き込みとが共に可能となっている。

【００５６】また、外部から指定されたアドレスに基づ
いて、ホストＩ／Ｆ回路１３で生成されたチップセレク
ト信号ＣＳ２で指定される領域では、外部からの読み出
しのみが可能となっている。さらに、外部から指定され
たアドレスに基づいて、ホストＩ／Ｆ回路１３で生成さ
れたチップセレクト信号ＣＳ３で指定される領域では、
外部からの読み出しと書き込みとが共に不可となってい
る。

【００５７】そして、前記メモリ３４に書き込まれてい
るアドレスＡ１は、チップセレクト信号ＣＳ３で指定さ
れる領域のアドレスとなっている。このため、チップセ
レクト信号ＣＳ３で指定される領域に秘匿データを書き
込み、アドレスＡ１に固定データと同じ特定データを書
き込んで、初期化することにより、秘匿データを外部か
らアクセス不可能にすることができる。

【００５８】このようなＥＥＰＲＯＭ１７のアクセス不
能領域には、秘密を要する鍵データや暗号の非公開パラ
メータ、あるいは非公開の暗号処理アルゴリズムの実行
プログラム等を書き込むことが有効である。また、ＥＥ
ＰＲＯＭ１７の読み出し可能領域には、公開鍵データ等
を書き込むことが有効である。

【００５９】暗号の非公開パラメータには、機器毎に値
が異なるデータと、機器毎には同一値となるデータとが
あり、後者のデータは、図１に示したＲＯＭ１５に書き
込むことも可能であるが、ＥＥＰＲＯＭ１７のアクセス
不能領域に書き込む方が望ましい。

【００６０】なぜならば、ＲＯＭ１５に書き込んだ場
合、ＥＥＰＲＯＭ１７のアドレスＡ１に書き込んだ特定
データが、何らかの原因で固定データと異なる値に変化
して記憶されてしまうと、ＲＯＭ１５が外部からアクセ
ス可能となって秘匿データが読み出されることになる。

【００６１】これに対し、ＥＥＰＲＯＭ１７のアクセス
不能領域に書き込むと、製造検査が可能となるだけでな
く、ＥＥＰＲＯＭ１７のアクセス不能領域に書き込まれ
たデータが何らかの原因で変化する場合には、同一領域
に書き込まれた他の非公開データも同じように変化して
いると考えられるので、元の正規の非公開データが読み
出されることは防止することができる。

【００６２】図５（ｂ）は、デジタルＬＳＩチップ１０
内のＲＡＭ１６のアクセス領域を示している。このＲＡ
Ｍ１６に対しても、ＥＥＰＲＯＭ１７の場合と同様に、
チップセレクト信号ＣＳｉで指定される外部からの読み
出し書き込み可能領域と、チップセレクト信号ＣＳｉ＋
１で指定される外部からの読み出しのみ可能領域と、チ
ップセレクト信号ＣＳｉ＋２で指定される外部からのア
クセス不可領域とを設定することができる。

【００６３】そして、例えば、このＲＡＭ１６の読み出
し書き込み可能領域は、外部とのデータ通信領域として
使用され、読み出しのみ可能領域は、内部状態を示すフ
ラグ等の記憶領域として使用され、アクセス不能領域
は、暗号処理時における中間データ等の非公開データを
処理するために使用される。

【００６４】図６は、スクランブル処理における、その
テストと秘匿データの保護について説明している。すな
わち、スクランブル回路１２は、入力データにスクラン
ブル処理を施すシャッフル回路１２ａと、ホストＩ／Ｆ
回路１３やコントロール回路１４からのアドレスをデコ
ードするアドレスデコーダ１２ｂと、スクランブルキー
を書き込むレジスタ１２ｃと、スクランブルのモードを
決めるコントロールレジスタ１２ｄと、スクランブル回
路１２の状態や入力データの状態を示す状態レジスタ１
２ｅとを含んでいる。

【００６５】また、コントロール回路１４は、ゼネラル
レジスタ１４ａと、命令レジスタ１４ｂと、アドレス発
生器１４ｃとを含んでいる。さらに、暗号鍵解凍のため
の特殊演算器であるＡＬＵ１８は、入力レジスタ１８ａ
と、出力レジスタ１８ｂと、演算部１８ｃとを含んでい
る。

【００６６】外部から、コントロール回路１４の命令レ
ジスタ１４ｂに命令が書き込まれると、コントロール回
路１４は、その命令に対応して、デジタルＬＳＩチップ
１０の各回路を制御する。例えばスクランブルキーの解
凍であるとすると、外部からＲＡＭ１６に暗号鍵データ
が書き込まれた後、その鍵の解凍命令が命令レジスタ１
４ｂに書き込まれる。

【００６７】コントロール回路１４は、ＲＡＭ１６の暗
号鍵データをＡＬＵ１８の入力レジスタ１８ａに書き込
む。すると、ＡＬＵ１８の演算結果が、出力レジスタ１
８ｂに現れる。コントロール回路１４は、出力レジスタ
１８ｂのデータをゼネラルレジスタ１４ａに読み込み、
スクランブル回路１２のレジスタ１２ｃに書き込むとい
う一連のプログラムを実行する。外部からの命令実行が
終了すると、コントロール回路１４は、その内部のステ
ータスフラグを立て、あるいは割り込みを発生させて外
部に通知する。

【００６８】デジタルＬＳＩチップ１０の製造検査時
は、テストモードデータをテスト回路１９に与えて、各
回路部分毎にテストができるようにする。例えばスクラ
ンブル回路１２をテストする場合には、ホストＩ／Ｆ回
路１３を介してスクランブル回路１２の全てのレジスタ
が外部からアクセスできるように、内部接続が制御され
る。

【００６９】その後、仮のスクランブルキーをレジスタ
１２ｃに書き込み、仮の規定データを入力データとして
シャッフル回路１２ａに供給する。そして、所定の期待
値データが出力データとして得られるか否かを判別す
る。もし、スクランブル回路１２の一部が不良であった
場合には、出力データが期待値と異なるので不良品であ
ると判断することができる。ＡＬＵ１８についても同様
な手法でテストすることができる。

【００７０】ここで、スクランブル回路１２のレジスタ
１２ｃ，コントロール回路１４のゼネラルレジスタ１４
ａ及びＡＬＵ１８の出力レジスタ１８ｂには、秘匿すべ
きデータがそれぞれラッチされているため、これらレジ
スタ１２ｃ，１４ａ，１８ｂの内容を外部からアクセス
できないようにすることが、肝要なことになる。

【００７１】上記したセキュリティ回路２１によって、
ディスエーブル信号がＨレベルのとき、内部の回路を自
由に外部からアクセス可能とし、ディスエーブル信号が
Ｌレベルのとき、上記レジスタ１２ｃ，１４ａ，１８ｂ
の内容を外部からアクセスできないように設定すること
で、テストを容易に行なうことができ、しかも秘匿デー
タを確実に保護することができるようになる。なお、こ
の発明は上記した実施の形態に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。

【００７２】

【発明の効果】以上詳述したようにこの発明によれば、
秘匿データに対しては外部からのアクセスを確実に阻止
することができ、テスト時には信頼性の高い検査を容易
に行ない得るようにした極めて良好なデジタル集積回路
を提供することができる。

【図面の簡単な説明】

【図１】この発明に係るデジタル集積回路の実施の形態
を示すブロック構成図。

【図２】同実施の形態における要部の一例を示すブロッ
ク構成図。

【図３】同実施の形態における要部の他の例を示すブロ
ック構成図。

【図４】同実施の形態における要部のさらに他の例を示
すブロック構成図。

【図５】同実施の形態におけるメモリのアクセス領域を
説明するために示す図。

【図６】同実施の形態におけるスクランブル動作を説明
するために示す図。

【図７】同実施の形態におけるデジタルＬＳＩチップを
示す外観図。

【符号の説明】

１０…デジタルＬＳＩチップ、１１…半導体基板、１２…スクランブル回路、１３…ホストＩ／Ｆ回路、１４…コントロール回路、１５…ＲＯＭ、１６…ＲＡＭ、１７…ＥＥＰＲＯＭ、１８…ＡＬＵ、１９…テスト回路、２０…初期化回路、２１…セキュリティ回路、２２…ワンタイムＲＯＭ、２３…ＥＸオア回路、２４…メモリ、２５…オア回路、２６…フリップフロップ回路、２７…アンド回路、２８…アドレスデコーダ、２９…ＥＥＰＲＯＭ、３０…３ステートバッファ、３１…アンド回路、３２…レジスタ、３３…ロジック回路、３４…メモリ、３５…スイッチ。

Claims

【特許請求の範囲】

【請求項１】外部からのアクセスが可能で、内部に秘
匿すべきデータが書き込まれる特定記憶領域を含む記憶
手段を備えたデジタル集積回路において、外部から特定データが書き込まれることにより、前記特
定記憶領域への外部からのアクセスを不可とする制御手
段を具備してなることを特徴とするデジタル集積回路。
【請求項２】前記制御手段は、前記特定データが書き
込まれた状態で、その制御出力を外部から変更不能とな
ることを特徴とする請求項１記載のデジタル集積回路。
【請求項３】前記制御手段は、前記特定データが書き
込まれた状態で、その特定データの書き替えが不可とな
ることを特徴とする請求項１記載のデジタル集積回路。
【請求項４】前記制御手段は、前記特定データが書き
込まれた状態で、その特定データの書き替えが不可とな
るとともに、その制御出力を外部から変更不能となるこ
とを特徴とする請求項１記載のデジタル集積回路。
【請求項５】前記制御手段は、外部からデータが書き込まれるもので、データの書き込
みが１回だけ可能なワンタイムメモリと、予め設定された固定データが記憶された記憶部と、この記憶部の固定データと前記ワンタイムメモリの内容
とが一致した状態で、前記記憶手段の特定記憶領域への
外部からのアクセスを不可とするための出力を発生する
制御部とを具備してなることを特徴とする請求項１記載
のデジタル集積回路。
【請求項６】前記制御手段は、外部からデータが書き込まれるメモリと、予め設定された固定データが記憶された記憶部と、この記憶部の固定データと前記メモリの内容とが一致し
た状態で、前記記憶手段の特定記憶領域への外部からの
アクセスを不可とするための出力を発生するとともに、
前記メモリに対する外部からのデータ書き込み及びデー
タ読み出しを不可とする制御部とを具備してなることを
特徴とする請求項１記載のデジタル集積回路。
【請求項７】前記制御部は、前記記憶手段の特定記憶
領域への外部からのアクセスを不可とするための出力に
基づいて、前記メモリの書き込みイネーブル端を書き込
み不能状態に設定するとともに、前記メモリから読み出
しデータを外部に出力することを制限するゲート手段を
遮断状態に設定することを特徴とする請求項６記載のデ
ジタル集積回路。
【請求項８】前記制御手段は、外部から初期化が要求された状態で、前記記憶手段の特
定記憶領域のアドレスを指定する指定手段と、この指定手段で指定されたアドレスに記憶された内容が
書き込まれる第１の記憶部と、予め設定された固定データが記憶された第２の記憶部
と、この第２の記憶部に記憶された固定データと前記第１の
記憶部の内容とが一致した状態で、前記記憶手段の特定
記憶領域への外部からのアクセスを不可とするための出
力を発生する制御部とを具備してなることを特徴とする
請求項１記載のデジタル集積回路。
【請求項９】前記制御部は、前記記憶手段の特定記憶
領域への外部からのアクセスを不可とするための出力が
発生された状態で、前記記憶手段の記憶領域を、データ
の書き込み及び読み出しが共に可能な領域と、データの
読み出しのみが可能な領域と、外部からのアクセスが不
可な前記特定記憶領域とに分けることを特徴とする請求
項８記載のデジタル集積回路。
【請求項１０】前記記憶手段及び前記制御手段は、パ
ッケージ内に封止されていることを特徴とする請求項１
記載のデジタル集積回路。