JP2575436B2 - フリップフロップ回路を内蔵した半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、マイクロコンピュータとか特別用途を有す
る集積回路（ASIC）などのようなフリップフロップ回路
（以下、FF回路と略記する）を内蔵した半導体集積回路
に係わり、特に電源投入時あるいはシステムリセット時
にFF回路の出力状態を初期化する回路に関する。

（従来の技術） FF回路はディジタル情報を一時的に記憶する場合など
に多用されており、このFF回路を用いるシステムではFF
回路の動作開始に際してその初期状態が問題となること
が多い。たとえばFF回路をシーケンシャル回路に用いた
場合には、FF回路の初期状態によってその後の出力状態
に影響が及ぶ。したがって、システムの電源投入時ある
いはシステムリセット時におけるFF回路の出力状態に
は、システム設計時に十分に配慮する必要がある。FF回
路は、その特性上、電源投入時の出力状態はセット状態
またはリセット状態のいずれかとなり、確定することは
できない。そこで、初期状態を確定する必要がある場合
には、一般的にはセット・リセット機能付きFF回路を用
いておき、電源投入時に発生されるパワーオン信号ある
いはシステムリセット時に発生されるシステムリセット
信号によってFF回路の出力状態が希望の状態となるよう
に強制的に設定することが行なわれている。

ところで、上記FF回路を他の回路と同じ半導体基板上
に形成した集積回路において、FF回路のセット・リセッ
ト入力端子が集積回路の外部入力端子と接続されたもの
があり、この場合にはユーザ自身が集積回路の外部回路
を構成することによって、電源投入時あるいはシステム
リセット時のFF回路の出力状態を外部から強制的にセッ
トあるいはリセット状態にすることが可能である。しか
し、多数の回路素子・機能を組み込んだ集積回路は、入
出力外部端子数の制限等から、内蔵されたFF回路のセッ
ト・リセット入力端子は集積回路の外部入力端子と接続
されておらず、そのFF回路の出力状態が不確定になるも
の、または自動的にセットあるいはリセット状態のいず
れかになるように集積回路設計段階で決められたものが
多い。

このような背景から従来、複数のFF回路を内蔵した集
積回路、たとえば複数ビットのレジスタ付き外部出力端
子（各ビットのレジスタがFF回路で構成されたもの）を
有する集積回路においては、電源投入直後には通常、内
蔵されているパワーオンクリア回路等の出力によって各
FF回路の出力（レジスタ出力）が全て“1"レベルあるい
は“0"レベルとなるように設計段階で決められてしまっ
ているのが多い。この場合、ビット単位で個々のFF回路
の出力を初期状態から使用するためには、個々のFF回路
出力に対応する外部出力端子に他の論理変換用集積回路
を接続させたりして論理を一致させねばならなかった。
また、上記集積回路をカウンタ等のシーケンシャル回路
の一部として使う場合、ビット単位で個々のFF回路の出
力の初期状態をユーザが任意に設定できないので、FF回
路を初期状態から使用することはできなかった。同様
に、上記集積回路をシーケンシャル回路の一部として使
う場合、正しい動作が行なわれているかどうかについて
ハードウェアのデバックを行なうテストに際しても、ビ
ット単位で個々のFF回路の出力の初期状態をユーザが任
意に設定できないので、各FF回路を初期の状態からシー
ケンシャルに動作させる操作を繰り返し行なう必要が生
じ、テスト性が低いという問題があった。

一方、ソフトウェアによって制御され得る高機能の集
積回路（たとえばマイクロコンピュータ、その周辺回路
等）においては、たとえば前記と同様に複数ビットのレ
ジスタ付き外部出力端子を有する場合、この外部出力端
子の初期状態における出力状態はユーザがプログラムに
より任意に設定することが可能になる。しかし、このよ
うなソフトウェア制御方式を採用した場合、初期設定を
行なうためのプログラムを実行するためにかなりの時間
を要するという問題がある。

（発明が解決しようとする課題） 本発明は、上記したように集積回路に内蔵されたFF回
路を所定の出力状態に初期化するための設定をユーザが
ハートウェア的に行なおうとする際に、初期化回路等の
外付けを必要とするので、経済性が低く、初期設定操作
が不便であり、また上記FF回路をシーケンシャル回路の
一部として用いた場合のテスト性が低いという問題点を
解決すべくなされたもので、FF回路初期化のための外付
け回路を必要とせず、ユーザ自身がハードウェア的に任
意にFF回路の出力状態を設定することができ、FF回路を
シーケンシャル回路の一部として用いた場合のテスト性
を向上することができ、経済性、機能性、使用上の便宜
性、テスト性に富んだ半導体集積回路を提供することを
目的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するため、本発明の半導体集積回路
は、出力状態がセット・リセットのいずれかに設定され
るフリップフロップ回路と、プログラム内容を変更する
ことが可能なプログラム素子を有し、外部からの制御信
号入力によって当該プログラム素子の書き込み状態／非
書き込み状態を任意に選択設定し得るフラグ回路と、電
源投入時又はシステムリセット時において前記フリップ
フロップ回路の出力状態をセット・リセットのいずれか
に設定し得る信号を出力する手段と、前記プログラム素
子の書き込み状態／非書き込み状態を示す前記フラグ回
路の出力信号、及び、前記手段の出力信号に応じて、電
源投入時又はシステムリセット時に、前記フリップフロ
ップ回路の出力状態をセット状態又はリセット状態に初
期化する制御回路とを備える。

（作用） プログラム素子および制御回路が内蔵されているの
で、外付けの初期化回路等を必要とせずにFF回路の初期
化が可能である。プログラム素子のプログラム内容を選
択設定することでFF回路を所定の出力状態にできる。し
たがって、複数のFF回路をシーケンシャル回路の一部と
して用いる場合でも各FF回路をそれぞれの所望の状態に
初期化することで、そのテストを速やかに行なうことが
可能になる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。

第１図は半導体集積回路の一部を示しており、１はセ
ット・リセット可能な例えばＤ型のFF回路であり、デー
タ入力端をＤ、クロック入力端をCK.データ出力端をQ,
、セット入力端を、リセット入力端をで表してい
る。２はプログラム素子を有するフラグ回路であり、外
部からの制御信号入力によってプログラム素子の書き込
み／非書き込み状態が制御されるものであり、本例では
プログラム素子として紫外線消去型あるいは電気的消去
型の再書込み可能な不揮発性メモリセル３が用いられて
おり、非書き込み状態（メモリセルが導通状態）では論
理レベル“0"を出力し、書き込み状態（メモリセルが非
導通状態）では論理レベル“1"を出力するようになって
いる。Ｗは上記フラグ回路２のプログラム素子３に書き
込むための書き込み信号、４は上記集積回路の電源投入
時にパワーオンクリア信号CLRを発生するパワーオンク
リア回路である。制御回路５は、上記パワーオンクリア
信号CLRが入力したときに前記フラグ回路２が非書き込
み状態（“0"レベル出力状態）であれば、FF回路１をリ
セットするためのリセット信号をアクティブ（本例で
は“0"レベル）にし、フラグ回路２が書き込み状態
（“1"レベル出力状態）であれば、FF回路１をセットす
るためのセット信号をアクティブにするものである。
この制御回路５は、たとえば第１図中に示すように、フ
ラグ回路２の出力Ａとパワーオンクリア信号CLR入力と
のナンド処理を行なってセット信号を出力する第１の
ナンドゲート６と、上記フラグ回路２の出力Ａを反転す
るインバータ７と、このインバータ７の出力と前記パワ
ーオンクンア信号CLR入力とのナンド処理を行なってリ
セット信号を出力する第２のナンドゲート８とからな
る。前記フラグ回路２は、たとえば第２図に示すように
構成されている。即ち、プログラム電圧（書き込み用高
電圧）Vppノードと接地端との間にスイッチ用のMOSトラ
ンジスタ21とEPROMセル（再書き込み可能な読み出し専
用メモリセルであり、浮遊ゲート型トランジスタが用い
られている）22とが直列に接続されており、この直列接
続点はスイッチ用のＮチャネルMOSトランジスタ23を介
してセンスアンプ24の入力端に接続されており、この入
力端とVcc電源ノードとの間にゲートが接続されたプル
アップ用のＰチャネルMOSトランジスタ25が接続されて
いる。上記スイッチ用MOSトランジスタ21,23の各ゲート
およびEPROMセル22の制御ゲートにはリード／ライト切
換回路26の制御出力が与えられる。このリード／ライト
切換回路26は、書き込み信号入力の論理レベルに応じ
て、前記EPROMセル22の情報の読み出し／書き込みを行
うように前記制御出力を発生する。即ち、いま書き込み
信号Ｗ入力が“1"レベル（書き込みモード）のとき、ス
イッチ用トランジスタ21,23が各対応してオン，オフ状
態となるように制御し、EPROMセル22の制御ゲートにプ
ログラム電圧Vppを印加して書き込みを行なう。これに
対して、書き込み信号Ｗ入力が“0"レベル（読み出しモ
ード）のとき、スイッチ用トランジスタ21,23が各対応
してオフ，オン状態となるように制御し、EPROMセル22
の制御ゲートに通常の電源電圧Vccを印加して読み出し
を行ない、読み出し情報をセンスアンプ24によりセンス
増幅して出力する。したがって、EPROMセル22が非書き
込み状態（導通状態）であるか書き込み状態（非導通状
態）であるかに応じてセンスアンプ24の出力Ａの論理レ
ベルが異なる。しかも、上記EPROMセル22は再書き込み
が可能であり、そのプログラム内容を変更することによ
ってセンスアンプ24の出力Ａの論理レベル、ひいてはFF
回路１の初期状態を変更することが可能である。

前記FF回路１は、たとえば第３図に示すように、イン
バータ31〜45と、ノアゲート46,54と、オアゲート47
と、ナンドゲート48,49と、クロック信号Φまたはその
反転クロック信号により動作が制御されるクロックド
インバータ50〜53とからなり、このFF回路１の真理値表
を第４図に示している。即ち、このFF回路１はセット信
号およびリセット信号がそれぞれ“1"レベルのとき
（通常動作時）には、セット動作、リセット動作は行な
われず、クロック入力CKの立ち上がり時のデータ入力Ｄ
の論理レベルをラッチしてセット出力ＱとするＤ型フリ
ップフロップ動作が行なわれる。これに対して、セット
信号が“0"、リセット信号が“1"のときにはセット
動作が行なわれ、セット出力Ｑが“1"になる。上記とは
逆に、セット信号が“1"、リセット信号が“0"のと
きにはリセット動作が行なわれ、出力Ｑは“0"になる。

第５図は前記パワーオンクリア回路４の一例を示して
おり、Vcc電源ノードと接地ノードとの間に抵抗61およ
びコンデンサ62が直列に接続され、この直列接続点にた
とえば３段のインバータ63〜65が接続されている。この
パワーオンクリア回路４においては、Vcc電源投入時に
抵抗61を通じて電荷がコンデンサ62に供給され、コンデ
ンサ62が徐々に充電されて、その端子電圧が所定値に達
するまで“1"レベルを有するパワーオンクリア信号CLR
が単発的に発生する。

次に、前記第１図の回路の動作について第６図に示す
真理値表を参照して説明する。電源投入時にパワーオン
クリア信号CLRが“1"レベルになったとき、フラグ回路
２が非書き込み状態であればその出力Ａは“0"であり、
セット信号が“1"、リセット信号が“0"となり、FF
回路１はリセットされる。これに対して、上記パワーオ
ンクリア信号CLRが“1"レベルになったとき、フラグ回
路２が書き込み状態であればその出力Ａは“1"であり、
セット信号が“0"、リセット信号が“1"となり、FF
回路１はセットされる。即ち、フラグ回路２の状態を選
択設定しておくことによって、電源投入時にFF回路１を
セット状態またはリセット状態の任意の一方に初期化す
ることが可能である。なお、通常動作時には、パワーオ
ンクリア信号CLRは“0"であり、フラグ回路２の出力レ
ベルに拘らずセット信号、リセット信号は共に非ア
クティブ（“1"レベル）状態になっている。

なお、上記実施例では、電源投入時にFF回路１を所望
の出力状態に初期化する場合を示したが、パワーオンク
リア信号CLRに代えてシステムリセット信号を用いるこ
とにより、あるいはパワーオンクリア信号とシステムリ
セット信号との論理和処理出力を用いることによって、
システムリセット時にも上記実施例と同様に所望の初期
化が可能になる。

また、上記実施例では、１組のフラグ回路２および制
御回路５によって１個のFF回路１を初期化する場合を示
したが、複数個のFF回路をそれぞれ制御することによっ
てそれぞれ初期化することが可能である。この場合、複
数個のFF回路をそれぞれ同じ状態に初期化してもよい
が、それぞれ任意の状態に初期化するようにFF回路のセ
ット信号入力、リセット信号入力を必要に応じて入れ替
えるとか、必要に応じてフラグ回路、制御回路をさらに
追加してもよい。

［発明の効果］ 上述したように本発明の半導体集積回路によれば、内
蔵されたFF回路を所定の出力状態に初期化するための設
定をユーザがハードウェア的に行なおうとする際に、初
期化回路等を外付けを必要とせず、内蔵されたフラグ回
路のプログラム内容を選択設定するための制御信号を入
力するだけで済み、経済性および初期化設定の操作性が
優れている。また、複数個のFF回路に対応してそれぞれ
所望の出力状態に初期化することができるので、集積回
路の機能性を高めることができ、しかも上記FF回路をシ
ーケンシャル回路の一部として用いた場合のテスト性が
向上する。フラグ回路のプログラム素子として不揮発性
メモリセルを用いる場合、同種の不揮発性メモリセルの
アレイを有する集積回路（EPROMなど）の製造に際して
メモリセルアレイのメモリセルと前記プログラム素子用
のメモリセルとを同一プロセスで形成できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の一実施例の一部を示
す構成説明図、第２図は第１図中のフラグ回路の一例を
示す回路図、第３図は第１図中のFF回路の一例を示す回
路図、第４図は第３図のFF回路の動作を示す真理値表、
第５図は第１図中のパワーオンクリア回路の一例を示す
回路図、第６図は第１図の動作を示す真理値表である。 １……FF回路、２……フラグ回路、3,22……EPROMセ
ル、４……パワーオンクリア回路、５……制御回路、24
……センスアンプ、26……リード／ライト切換回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】出力状態がセット・リセットのいずれかに
   設定されるフリップフロップ回路と、 プログラム内容を変更することが可能なプログラム素子
   を有し、外部からの制御信号入力によって当該プログラ
   ム素子の書き込み状態／非書き込み状態を任意に選択設
   定し得るフラグ回路と、 前記フリップフロップ回路の初期化を開始するための信
   号が入力されたとき、前記プログラム素子の書き込み状
   態／非書き込み状態を示す前記フラグ回路の出力信号に
   基づいて、前記フリップフロップ回路の出力状態をセッ
   ト状態又はリセット状態に初期化する制御回路と、 電源投入時又はシステムリセット時において、前記フリ
   ップフロップ回路の初期化を開始するための信号を前記
   制御回路へ供給し、前記フリップフロップ回路の出力状
   態をセット・リセットのいずれかに初期化する手段と を具備することを特徴とするフリップフロップ回路を内
   蔵した半導体集積回路。
2. 【請求項２】出力状態がセット・リセットのいずれかに
   設定される複数個のフリップフロップ回路と、 各々のフリップフロップ回路に設けられ、 ａ） プログラム内容を変更することが可能なプログラ
   ム素子を有し、外部からの制御信号入力によって当該プ
   ログラム素子の書き込み状態／非書き込み状態を任意に
   選択設定し得るフラグ回路、及び ｂ） 当該フリップフロップ回路の初期化を開始するた
   めの信号が入力されたとき、前記プログラム素子の書き
   込み状態／非書き込み状態を示す前記フラグ回路の出力
   信号に基づいて、当該フリップフロップ回路の出力状態
   をセット状態又はリセット状態に初期化する制御回路 から構成される複数個の第１の手段と、 電源投入時又はシステムリセット時において、フリップ
   フロップ回路の初期化を開始するための信号を、前記複
   数個の第１の手段の全ての制御回路へ供給し、前記複数
   個のフリップフロップ回路の出力状態をセット・リセッ
   トのいずれかに初期化する第２の手段と を具備することを特徴とするフリップフロップ回路を内
   蔵した半導体集積回路。