JPS6118832B2

JPS6118832B2 -

Info

Publication number: JPS6118832B2
Application number: JP55001168A
Authority: JP
Inventors: Yukio Maehashi; Hiroshi Hikichi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1980-01-09
Filing date: 1980-01-09
Publication date: 1986-05-14
Also published as: JPS5698777A

Description

【発明の詳細な説明】本発明は、半導体メモリに対し、データ書き込
み動作あるいはビツト操作を実行するメモリ駆動
回路に関する。

MOS型トランジスタ（以下トランジスタと称
す）により構成される半導体メモリセルの従来の
例を第１図に示す。半導体メモリセル５は、トラ
ンスフアゲートとして動作するトランジスタ１及
び２と、インバータ回路３及び４により構成され
る。トランジスタ１及び２のゲートは、アドレス
ライン６に接続され、アドレスライン６が“１”
（ハイレベル）の時、トランジスタ１及び２は導
通状態となり、アドレスライン６が“０”（ロウ
レベル）の時、トランジスタ１及び２は非導通状
態となる。又、トランジスタ１及び２の一方の端
子は、データ信号が入力されるデジツトライン７
及び７′にそれぞれ接続されている。

第１図において、アドレスライン６が、“１”
でトランジスタ１及び２が導通状態であつた場
合、デジツトライン７に“１”、デジツトライン
７′に“０”が入力されると、半導体メモリセル
には“１”が記憶される。又デジツトライン７に
“０”、デジツトライン７′に“１”が入力された
時には、半導体メモリセルには“０”が記憶され
る。もし、デジツトライン７及び７′が開放状態
であれば、アドレスライン６が“１”であつても
半導体メモリセルの内容は保持される。尚、アド
レスライン６が“０”であつた場合には、トラン
ジスタ１及び２が非導通状態となるので、半導体
メモリセルの内容は保持される。

第２図に示すように複数ビツトの半導体メモリ
セルによつて構成された半導体メモリセル装置８
はアドレスライン６にメモリセルのトランジスタ
１及び２のデータが複数個接続され、又、デジツ
トライン７及び７′には、メモリセルのトランジ
スタ１及び２の一方の端子がそれぞれ複数個接続
されることによりマトリクス状に構成することが
できる。

上記のような半導体メモリは、マイクロコンピ
ユータやその周辺装置の内部メモリとして、又、
外部メモリとして広く使用されている。従来この
ような半導体メモリの内容に対しビツトセツトあ
るいはビツトリセツトなどを実行する場合、所定
のアドレスラインを“１”し、指定された半導体
メモリの内容を一旦読み出し、次に、読み出した
内容に対し、ビツト操作を実行した後、再び半導
体メモリにその操作結果を書き込まねばならなか
つた。したがつて、半導体メモリの内容に対し、
ビツトセツトあるいはビツトリセツトなどを実行
する場合には、データ書き込み動作処理時間に比
べ、半導体メモリ内容の読み出し及びビツト操作
処理を実行するので少なくとも２倍以上の処理時
間が必要となり、更に半導体メモリから読み出さ
れた内容に対し、ビツト操作を実行するために、
特別の論理演算回路などを必要としていた。した
がつて半導体メモリに対し、データ書き込み動作
及びビツト操作機能を有する装置を半導体集積回
路で実現する場合、トランジスタ素子数の増加に
より、コストが増大するなどの欠点があつた。

本発明は、このような事情に鑑みて発明された
もので、半導体メモリへのデータ書き込み動作と
共に、半導体メモリへのデータ書き込み動作の処
理時間と等しい時間で、半導体メモリの内容に対
し、ビツトセツトあるいはビツトリセツト動作を
非常に簡単な回路構成で実行できるメモリ駆動回
路を提供している。特に、本発明によるメモリ駆
動回路を、半導体メモリが主体で特別な論理演算
回路を必要としない半導体装置（例えば、表示用
メモリを備えた表示装置）などに付加することに
より、半導体メモリに対し、データの書き込み動
作を実行すると共に半導体メモリの内容に対する
ビツトセツトあるいは、ビツトリセツト動作を半
導体メモリへのデータ書き込みと等しい時間で、
容易に実行でき、更に、ビツトセツト及びビツト
リセツト操作を実行する特別の論理演算回路が不
要となるため、トランジスタ素子数の少ない機能
的にすぐれた半導体装置を提供することができ
る。

第３図を参照して本発明による一実施例を説明
する。

メモリ駆動回路２３・１〜２３・４を使用し、
４ビツト単位で、データ書き込み動作、ビツトセ
ツト動作及びビツトリセツト動作を実行する構成
図を示す。４ビツトバスライン２４より、データ
線２１・１〜２１・４にデータが入力されてい
る。本発明によるメモリ駆動回路２３は、半導体
メモリ装置８の各デジツトライン対に接続するこ
とにより、デジツトライン対上に接続された複数
ビツトの半導体メモリセルに対し、データ書き込
み動作及びビツト操作を実行することができる。
同図の例では、４ビツト単位に、データ書き込み
動作及びビツト操作を実行する例であるが、任意
のビツト単位に拡張することができる。第４図に
第３図において、アドレスライン６・ｍをアドレ
スラインとし、デジツトライン７・１，７′・１
をデジツトラインとする半導体メモリセルとデジ
ツトライン７・１，７′・１に接続された本発明
によるメモリ駆動回路２３の具体例を示す。

同図は、相補型MOSトランジスタにより構成
された本発明の具体例であるが、ｎチヤンネル型
あるいはＰチヤンネル型MOSトランジスタによ
り構成した場合も適切な論理変換を実行すること
により適用可能である。尚、同図において、第１
図と同一手段には同一番号が付してある。

第４図において、トランジスタ１，２，１０及
び１１は、ｎチヤンネル型トランジスタであり、
トランジスタ９及び１２はＰチヤンネル型トラン
ジスタであり、インバータ回路３，４，１９，２
０，２２と、アンド回路１３及び１４と、オア回
路１５及び１６は相補型トランジスタにより構成
されている。トランジスタ９及び１２のゲータ
は、それぞれ、それぞれ、オア回路１５及び１６
の出力と接続され、トランジスタ９及び１２のソ
ース側はGND（グランド）に接続されている。
トランジスタ１０及び１１のデータは、それぞれ
アンド回路１３及び１４の出力と接続され、トラ
ンジスタ１０及び１１のソース側は＋Ｖ（ハイレ
ベル電圧）に接続されている。トランジスタ９及
び１０のドレン側は、半導体メモリセルのデジツ
トライン７・１に接続され、トランジスタ１１及
び１２のドレン側はデジツトライン７′・１に接
続されている。制御線１７及び１８は、データ書
き込み、ビツトセツト、ビツトリセツト及びデー
タ保持の４つの状態を指定する制御線であり、制
御線１７はアンド回路１４及びインバータ回路１
９に入力されており、インバータ回路１９の出力
は、オア回路１５に入力されている。制御線１８
は、アンド回路１３及びインバータ回路２０に入
力されており、インバータ回路２０の出力は、オ
ア回路１６に入力されている。データが入力され
るデータ線２１は、アンド回路１３、オア回路１
５及びインバータ回路２２に入力されており、イ
ンバータ回路２２の出力は、アンド回路１４とオ
ア回路１６に入力されている。

次に第４図の動作を説明する。今、アドレスラ
イン６・ｍが“１”であり、半導体メモリセル５
に対し、データの書き込み操作が可能な状態であ
つたとする。初めに半導体メモリセル５に対し、
データ線２１に入力されたデータを書き込む場合
について説明する。この場合制御線１７及び１８
を“１”に指定する。データ線２１にデータ
“１”が入力された場合には、アンド回路１３と
オア回路１５の出力が“１”となり、アンド回路
１４とオア回路１６の出力が“０”となるので、
トランジスタ１０及び１２が導通状態となるの
で、デジツトライン７・１には＋Ｖ（以下“１”
とする）が伝達され、デジツトライン７′・１に
は、GND（以下“０”とする）が伝達されるの
で半導体メモリセル５には、“１”が記憶され
る。又、データ線２１にデータ“０”が入力され
た場合には、アンド回路１３とオア回路１５の出
力が“０”となり、アンド回路１４とオア回路１
６の出力が“１”となるので、トランジスタ９及
び１１が導通状態となるのでデジツトライン７・
１には、“０”が伝達され、デジツトライン７′・
１には“１”が伝達されるので、半導体メモリセ
ル５には“０”が記憶される。

次に、半導体メモリセル５に対し、ビツトセツ
ト動作を実行する場合には、制御線１７を
“０”、制御線１８を“１”に指定する。データ線
２１に、データ“１”が入力された場合、アンド
回路１３とオア回路１５の出力が“１”となり、
アンド回路１４とオア回路１６の出力が“０”と
なるので、トランジスタ１０及び１２が導通状態
となり、半導体メモリセル５には、“１”が記憶
される。又、データ線にデータ“０”が入力され
た場合には、アンド回路１３及び１４の出力が
“０”になり、オア回路１５及び１６の出力が
“１”となるので、トランジスタ９，１０，１１
及び１２とも非導通状態となり、デジツトライン
７・１及び７′・１は開放状態となり、半導体メ
モリセル５は以前のデータを保持する。したがつ
て、制御線１７を“０”、制御線１８を“１”に
指定した場合、データ線に“１”が入力された時
のみ選択された半導体メモリには“１”が記憶さ
れ、ビツトセツト動作を実行することができる。

次に、半導体メモリセル５に対し、ビツトリセ
ツト動作を実行する場合には、制御線１７を
“１”、制御線１８を“０”に指定する。データ線
２１に、データ“１”が入力された場合、アンド
回路１３及び１４の出力が“０”、オア回路１５
及び１６の出力が“１”となるので、トランジス
タ９，１０，１１及び１２はすべて非導通状態と
なり、半導体メモリセル５は以前のデータを保持
する。又、データ線にデータ“０”が入力された
場合には、アンド回路１３とオア回路１５の出力
が“０”、アンド回路１４とオア回路１６の出力
が“１”となり、トランジスタ９及び１１が導通
状態となり、デジツトライン７・１には“０”が
伝達され、デジツトライン７′・１には“１”が
伝達されるので半導体メモリセル５には“０”が
記憶される。したがつて制御線１７を“１”、制
御線１８を“０”に指定した場合、データ線に
“０”が入力された時のみ選択された半導体メモ
リには“０”が記憶され、ビツトリセツト動作を
実行することができる。

尚、半導体メモリに対し、データの書き込みを
実行しない時は、制御線１７及び１８を“０”に
設定しておけばよい。

第４図における本発明によるメモリ駆動回路２
３は、トランジスタ９〜１２と、アンド回路１３
及び１４とオア回路１５及び１６と、制御線とデ
ータ線により構成されるが、特に、トランジスタ
９〜１２は、半導体メモリのデジツトラインを駆
動するために、本来必要な回路であり本発明は制
御線１７及び１８により、トランジスタ９，１
０，１１，１２を制御するだけの簡単な回路構成
で、上記で説明したように半導体メモリに対し、
ビツト操作をも実行可能としている。尚、本発明
によるメモリ駆動回路２３は相補型MOSトラン
ジスタにより第５図に示すような構成によつても
実現することができる。

又、ビツトセツト動作において、データ線のデ
ータが“１”の時のみ選択された半導体メモリに
は、“１”が記憶され、ビツトリセツト動作にお
いてはデータ線のデータが“０”の時のみ選択さ
れた半導体メモリには“０”が記憶されるので、
半導体メモリの内容と、データとの論理和演算あ
るいは論理積演算を実行した場合と同様の効果を
持ち、マイクロコンピユータなどにおいて半導体
メモリの内容と、データとの論理和演算あるいは
論理積演算機能として使用することも可能であ
る。

以上のように、本発明によるメモリ駆動回路に
より、半導体メモリに対し、データ書き込み動作
あるいはビツトセツト動作あるいはビツトリセツ
ト動作を非常に簡単な回路を付加することによつ
て実行することができ、特にビツトセツト及びビ
ツトリセツト動作は、データ書き込み動作の処理
時間と等しい時間ですみ、半導体メモリを有する
半導体装置などにおいて、本発明によるメモリ駆
動回路を使用することにより、半導体メモリに対
するアクセス時間を短縮でき、更に、半導体装置
においてビツト操作機能を有したことによるトラ
ンジスタ素子数の増加を防止することができ、コ
ストの安い、すぐれた機能を持つ半導体装置を提
供できるなど、その効果は非常に大である。

【図面の簡単な説明】

第１図は半導体メモリセルの構成例を示す図、
第２図は半導体メモリアレイを示す図、第３図は
本発明による４ビツトメモリ操作構成を示す図、
第４図は本発明による具体例を示す図、第５図は
本発明によるメモリ駆動回路の他の具体例を示す
図である。１７，１８……制御線、１９，２０，２２……
インバータ回路、２１……データ線、２４〜３１
……トランジスタ、２３……本発明によるメモリ
駆動回路。

Claims

【特許請求の範囲】

１アドレス信号により選択されたメモリセルに
入力情報を記憶せしめるメモリ回路において、入
力情報と制御情報を受け、該制御情報が第１の状
態のときに前記入力情報を選択されたメモリセル
にそのまま書き込み、該制御情報が第２の状態の
ときに第１の値の入力情報のみを選択されたメモ
リセルに書き込み第２の値の入力情報は書き込ま
ないようにする制御回路を設けたことを特徴とす
るメモリ回路。