JP3083145B2 - Ｉｃデバイス - Google Patents
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- Japan
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- latch
- volatile memory
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- inverter
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、概してICに関し、特に試験を目的とした
ICデバイスに関するものである。
ICデバイスに関するものである。
［従来の技術］ 一般に、単一のICチップ上で実行される論理機能数は
増大させることが望ましい。このことは、単一デバイス
によりいくつかのICデバイスの互換を可能にし、これに
よりシステムコストを軽減する。又、他の利点は、シス
テム消費電力の軽減と改善された性能とを典型的に含む
ことにより発生する。
増大させることが望ましい。このことは、単一デバイス
によりいくつかのICデバイスの互換を可能にし、これに
よりシステムコストを軽減する。又、他の利点は、シス
テム消費電力の軽減と改善された性能とを典型的に含む
ことにより発生する。
注文チップを設計するのは比較的高価であり、設計変
更はしばしば困難である。電子産業内で人気が増大して
いることは、システム設計者や末端ユーザによりプログ
ラム可能なICチップを用いることになってきている。こ
れらのICデバイスは、一般にプログラマブル論理デバイ
ス（PLD）と呼ばれている。これらのICデバイスを用い
て、ユーザは、汎用の商品デバイスの動作を自分の必要
性に合わせて調整することができる。
更はしばしば困難である。電子産業内で人気が増大して
いることは、システム設計者や末端ユーザによりプログ
ラム可能なICチップを用いることになってきている。こ
れらのICデバイスは、一般にプログラマブル論理デバイ
ス（PLD）と呼ばれている。これらのICデバイスを用い
て、ユーザは、汎用の商品デバイスの動作を自分の必要
性に合わせて調整することができる。
PLDの１つの一般的タイプは、アンドオア配列を含
む。この配列は、所望の論理機能を提供するためにプロ
グラムされる。又、プログラマブルな入力及び出力を有
するバッファは、そのような多くのICデバイスに提供さ
れる。プログラマブル論理デバイスは、チップ上のアー
キテクチャービット（構成ビットとしても知られる）に
データを書込むことにより構成される。これらのビット
は、ICデバイス上で可能な異なる機能から選択するため
に用いられる。
む。この配列は、所望の論理機能を提供するためにプロ
グラムされる。又、プログラマブルな入力及び出力を有
するバッファは、そのような多くのICデバイスに提供さ
れる。プログラマブル論理デバイスは、チップ上のアー
キテクチャービット（構成ビットとしても知られる）に
データを書込むことにより構成される。これらのビット
は、ICデバイス上で可能な異なる機能から選択するため
に用いられる。
構成ビットは、例えば、出力ピン又は入力ピンとし
て、ICチップ上のピンを決定するために使用され得る。
入力ピン又は出力ピンは、アクティブハイ又はアクティ
ブロウとして決定される。一般に、構成ビットは、プロ
グラマブル論理デバイスの作用をプログラムするために
用いられる。これらのビットは、不揮発性メモリ内のチ
ップ上に格納される。構成情報は、不揮発性メモリ内に
書込まれるので、ユーザによりチップに書込まれること
が可能であり、且つ、そのチップは構成情報の所望の構
成を維持するだろう。
て、ICチップ上のピンを決定するために使用され得る。
入力ピン又は出力ピンは、アクティブハイ又はアクティ
ブロウとして決定される。一般に、構成ビットは、プロ
グラマブル論理デバイスの作用をプログラムするために
用いられる。これらのビットは、不揮発性メモリ内のチ
ップ上に格納される。構成情報は、不揮発性メモリ内に
書込まれるので、ユーザによりチップに書込まれること
が可能であり、且つ、そのチップは構成情報の所望の構
成を維持するだろう。
構成ビットは、いくつかの構成のいずれかにおいて動
作するように、プログラマブル論理デバイスをプログラ
ム可能にする。チップ製品は、ユーザ及び再販者に完成
品を積送りする前に、全ての可能な構成を試験して、適
切なチップ機能を確保するのに適している。このこと
は、試験中に、可能な各構成に対して、構成ビットが再
プログラムされなければならないことを意味する。典型
的には、全ての構成ビットは、試験されるべき新しい構
成をプログラムする前に、クリア（消去）されなければ
ならない。
作するように、プログラマブル論理デバイスをプログラ
ム可能にする。チップ製品は、ユーザ及び再販者に完成
品を積送りする前に、全ての可能な構成を試験して、適
切なチップ機能を確保するのに適している。このこと
は、試験中に、可能な各構成に対して、構成ビットが再
プログラムされなければならないことを意味する。典型
的には、全ての構成ビットは、試験されるべき新しい構
成をプログラムする前に、クリア（消去）されなければ
ならない。
EPROM及びPROMも使用可能であるが、構成情報は典型
的にはEEPROMに格納される。EEPROMを用いることによ
り、クリア時間及びプログラム時間は、典型的には２〜
3m秒程度である。このことは、例えば、９個又は10個の
異なる構成を有するデバイスに構成ビットを再プログラ
ムするためには、30〜50m秒必要であることを意味す
る。
的にはEEPROMに格納される。EEPROMを用いることによ
り、クリア時間及びプログラム時間は、典型的には２〜
3m秒程度である。このことは、例えば、９個又は10個の
異なる構成を有するデバイスに構成ビットを再プログラ
ムするためには、30〜50m秒必要であることを意味す
る。
構成ビットのプログラム中に固有の遅延は、チップ試
験に要する総合時間に大きく加算される。これは、プロ
グラマブル論理デバイスの全コストに加算される。もし
コスト及び試験時間を最小にする必要があれば、ときど
き各ICデバイスの２〜３の可能な構成のみを試験する必
要がある。
験に要する総合時間に大きく加算される。これは、プロ
グラマブル論理デバイスの全コストに加算される。もし
コスト及び試験時間を最小にする必要があれば、ときど
き各ICデバイスの２〜３の可能な構成のみを試験する必
要がある。
まだ全てのデバイス構成の全ての試験が可能である間
に、試験時間を最小にする機構を提供することが望まし
いだろう。又、そのような機構は、通常の構成プログラ
ミング及びデバイス動作に悪影響を及ぼさないことが望
ましい。
に、試験時間を最小にする機構を提供することが望まし
いだろう。又、そのような機構は、通常の構成プログラ
ミング及びデバイス動作に悪影響を及ぼさないことが望
ましい。
［発明の概要］ 従って、この発明の１つの目的は、試験時間を顕著に
短縮させるプログラマブル論理デバイス上の構成ビット
を格納するために用いられるICデバイスを提供すること
である。
短縮させるプログラマブル論理デバイス上の構成ビット
を格納するために用いられるICデバイスを提供すること
である。
又、この発明の他の目的は、異なるタイプの不揮発性
メモリセルと共に利用できるようなICデバイスを提供す
ることである。
メモリセルと共に利用できるようなICデバイスを提供す
ることである。
又、この発明の他の目的は、簡単で且つICチップ上で
配置領域をほとんど必要としないようなICデバイスを提
供することである。
配置領域をほとんど必要としないようなICデバイスを提
供することである。
更に、この発明の他の目的は、通常の動作及びデバイ
スのプログラミングと干渉しないようなICデバイスを提
供することである。
スのプログラミングと干渉しないようなICデバイスを提
供することである。
従って、この発明によれば、プログラマブル論理デバ
イス上の構成情報格納用の各不揮発性メモリ要素と関連
するラッチが提供される。通常の使用において、構成情
報は不揮発性メモリ要素に通常の態様で書込まれる。し
かし、試験中は、構成情報は不揮発性メモリ要素と関連
するラッチのみに書込まれる。ラッチは、格納されたデ
ータを、不揮発性メモリ要素により用いられる同一のア
ーキテクチャービット線に位置づけ、チップ構成試験
を、不揮発性メモリ要素に実際に書込むことなく実行で
きるようにする。ラッチは、不揮発性メモリ要素がプロ
グラムされ得る早さよりも非常に早いスピードで書込ま
れることができ、プログラマブル論理デバイスの全試験
に要する時間を非常に短縮する。
イス上の構成情報格納用の各不揮発性メモリ要素と関連
するラッチが提供される。通常の使用において、構成情
報は不揮発性メモリ要素に通常の態様で書込まれる。し
かし、試験中は、構成情報は不揮発性メモリ要素と関連
するラッチのみに書込まれる。ラッチは、格納されたデ
ータを、不揮発性メモリ要素により用いられる同一のア
ーキテクチャービット線に位置づけ、チップ構成試験
を、不揮発性メモリ要素に実際に書込むことなく実行で
きるようにする。ラッチは、不揮発性メモリ要素がプロ
グラムされ得る早さよりも非常に早いスピードで書込ま
れることができ、プログラマブル論理デバイスの全試験
に要する時間を非常に短縮する。
この発明の特色と信じられる新規な特徴は、特許請求
の範囲に述べられている。しかし、この発明そのもの
は、好適な使用モードや他の目的及び利点と同様に、添
付図面と共に読んだ場合、以下に記載された実施例の詳
細な説明を参照することにより理解されるだろう。
の範囲に述べられている。しかし、この発明そのもの
は、好適な使用モードや他の目的及び利点と同様に、添
付図面と共に読んだ場合、以下に記載された実施例の詳
細な説明を参照することにより理解されるだろう。
［好適な実施例の説明］ 第１図は種々のプログラマブル論理デバイスに典型的
に用いられる従来回路を示す。この回路は、典型的には
EEPROMである不揮発性メモリ要素（10）を含む。又、EP
ROMやPROMなどの他のタイプの不揮発性メモリもこの発
明に用いられるのに適している。メモリ要素（10）は、
FET（12）を用いて周知の態様でプログラムされる。メ
モリ要素（10）がプログラムされるとき、論理０又は論
理１に対応した電圧が信号BIASに印加される。信号PROG
RAMは、FET（12）をターンオンするために上昇され、信
号BIASの値をメモリ要素（10）内に移す。
に用いられる従来回路を示す。この回路は、典型的には
EEPROMである不揮発性メモリ要素（10）を含む。又、EP
ROMやPROMなどの他のタイプの不揮発性メモリもこの発
明に用いられるのに適している。メモリ要素（10）は、
FET（12）を用いて周知の態様でプログラムされる。メ
モリ要素（10）がプログラムされるとき、論理０又は論
理１に対応した電圧が信号BIASに印加される。信号PROG
RAMは、FET（12）をターンオンするために上昇され、信
号BIASの値をメモリ要素（10）内に移す。
メモリ要素（10）に格納された値は、信号ARCH−BIT
としてデバイス上の回路装置の残りの部分に役立つ。こ
の信号は、デバイスのプログラマブル部の動作を決定す
るために、回路装置の残りの部分によって用いられ、例
えば、マルチプレクサの制御入力で用いられる。メモリ
要素（10）が不揮発性であるので、そこに格納された値
は、再びプログラムされるまで残る。
としてデバイス上の回路装置の残りの部分に役立つ。こ
の信号は、デバイスのプログラマブル部の動作を決定す
るために、回路装置の残りの部分によって用いられ、例
えば、マルチプレクサの制御入力で用いられる。メモリ
要素（10）が不揮発性であるので、そこに格納された値
は、再びプログラムされるまで残る。
多くのデバイスアーキテクチャは、チップ上の全ての
不揮発性メモリ要素が最初にクリアされ、その後プログ
ラムされることを必要とする。このことは、完了するた
めに２つのプログラムサイクルを必要とする。各メモリ
要素（10）が、試験を必要とする異なる各構成に対して
クリアされ且つプログラムされなければならないので、
デバイスを再構成するのに要する時間は非常に長い。多
くの例においては、メモリ要素（10）をプログラムして
デバイスを構成するのに要する時間は、全試験時間の50
％以上であり得る。
不揮発性メモリ要素が最初にクリアされ、その後プログ
ラムされることを必要とする。このことは、完了するた
めに２つのプログラムサイクルを必要とする。各メモリ
要素（10）が、試験を必要とする異なる各構成に対して
クリアされ且つプログラムされなければならないので、
デバイスを再構成するのに要する時間は非常に長い。多
くの例においては、メモリ要素（10）をプログラムして
デバイスを構成するのに要する時間は、全試験時間の50
％以上であり得る。
第２図について説明すると、プログラマブル論理デバ
イスの試験時間を短縮する回路が示されている。不揮発
性メモリ要素（20）は、第１図について説明したよう
に、プログラミングトランジスタスイッチ（22）に信号
を適切に印加することによりプログラムされる。信号PR
OGRAMは、トランジスタスイッチ（22）をターンオンす
ることにより、信号BIASの値をメモリ要素（20）に印加
するために用いられる。
イスの試験時間を短縮する回路が示されている。不揮発
性メモリ要素（20）は、第１図について説明したよう
に、プログラミングトランジスタスイッチ（22）に信号
を適切に印加することによりプログラムされる。信号PR
OGRAMは、トランジスタスイッチ（22）をターンオンす
ることにより、信号BIASの値をメモリ要素（20）に印加
するために用いられる。
ラッチ（24）は、メモリ要素（20）及びトランジスタ
スイッチ（26）に接続されている。トランジスタスイッ
チ（26）は、信号SETの値により、オン又はオフに切換
えられ、信号BIASの値をラッチ（24）に印加する。
スイッチ（26）に接続されている。トランジスタスイッ
チ（26）は、信号SETの値により、オン又はオフに切換
えられ、信号BIASの値をラッチ（24）に印加する。
ラッチ（24）は、プログラマブル論理デバイスの試験
中のみ用いられる。試験中、ラッチ（24）に格納された
値は、信号ARCH−BITを提供する。通常のプログラミン
グ及びデバイス動作の間、メモリ要素（20）に格納され
た値は、信号ARCH−BITを作り、ラッチ（24）は全く影
響されない。
中のみ用いられる。試験中、ラッチ（24）に格納された
値は、信号ARCH−BITを提供する。通常のプログラミン
グ及びデバイス動作の間、メモリ要素（20）に格納され
た値は、信号ARCH−BITを作り、ラッチ（24）は全く影
響されない。
ラッチ（24）は揮発性デバイスであり、データは、メ
モリ要素（20）に対して可能な速度よりも非常に高い速
度で格納され得る。現在の技術を用いれば、一般にメモ
リ要素（20）が1m秒〜2m秒の書込み時間を要するのに対
し、データは約10n秒〜20n秒でラッチ（24）に書込まれ
るだろう。このことは、更に全ての可能な構成の完全な
試験をまだ行っている間、デバイスの全試験時間を劇的
に減じる。
モリ要素（20）に対して可能な速度よりも非常に高い速
度で格納され得る。現在の技術を用いれば、一般にメモ
リ要素（20）が1m秒〜2m秒の書込み時間を要するのに対
し、データは約10n秒〜20n秒でラッチ（24）に書込まれ
るだろう。このことは、更に全ての可能な構成の完全な
試験をまだ行っている間、デバイスの全試験時間を劇的
に減じる。
ラッチ（24）は、多くの異なる方法のいずれかで設計
することができ、１つの好適な実施例が第３図に示され
ている。メモリ要素（20）は、従来より知られているよ
うに、不揮発性メモリセル（30）を有する。メモリ要素
（20）は、インバータ（32）及びプルアップトランジス
タ（34）を有する出力段を含む。プルアップトランジス
タ（34）は、好しくは、抵抗負荷を提供するために図示
したように接続されたデプリーションデバイスである。
インバータ（32）の出力は信号ARCH−BITである。
することができ、１つの好適な実施例が第３図に示され
ている。メモリ要素（20）は、従来より知られているよ
うに、不揮発性メモリセル（30）を有する。メモリ要素
（20）は、インバータ（32）及びプルアップトランジス
タ（34）を有する出力段を含む。プルアップトランジス
タ（34）は、好しくは、抵抗負荷を提供するために図示
したように接続されたデプリーションデバイスである。
インバータ（32）の出力は信号ARCH−BITである。
メモリ要素（20）の出力段にフィードバックトランジ
スタ（36）を付加して、ラッチ（24）を構成する。フィ
ードバックトランジスタ（36）のゲートはインバータ
（32）の出力端子に接続されており、フィードバックト
ランジスタ（36）は接続点（38）とグランドとの間のス
イッチとして動作する。又、プログラミングトランジス
タスイッチ（26）は、接続点（38）に接続され、信号SE
TがＨレベルのときに、その接続点（38）に信号BIASの
電圧を印加する。
スタ（36）を付加して、ラッチ（24）を構成する。フィ
ードバックトランジスタ（36）のゲートはインバータ
（32）の出力端子に接続されており、フィードバックト
ランジスタ（36）は接続点（38）とグランドとの間のス
イッチとして動作する。又、プログラミングトランジス
タスイッチ（26）は、接続点（38）に接続され、信号SE
TがＨレベルのときに、その接続点（38）に信号BIASの
電圧を印加する。
試験中、もし信号BIASが0Vであり且つ信号SETがＨレ
ベルであれば、接続点（38）はグランド電位にある。こ
のことは、インバータ（32）の出力をＨレベルにし、フ
ィードバックトランジスタ（36）をターンオンし、フィ
ードバックトランジスタ（36）を介して接続点（38）を
グランドに接続する。トランジスタスイッチ（26）がタ
ーンオフされた後でさえ、接続点（38）はフィードバッ
クトランジスタ（36）を介してグランド電位に保持され
る。
ベルであれば、接続点（38）はグランド電位にある。こ
のことは、インバータ（32）の出力をＨレベルにし、フ
ィードバックトランジスタ（36）をターンオンし、フィ
ードバックトランジスタ（36）を介して接続点（38）を
グランドに接続する。トランジスタスイッチ（26）がタ
ーンオフされた後でさえ、接続点（38）はフィードバッ
クトランジスタ（36）を介してグランド電位に保持され
る。
もし、試験中に信号BIASが高電圧であり、且つ信号SE
TがＨレベルであれば、接続点（38）も高電圧である。
このことは、インバータ（32）の出力をグランド電位に
して、フィードバックトランジスタ（36）をターンオフ
する。試験サイクルが完了した後にトランジスタ（26）
がターンオフされたとき、接続点（38）は、電圧Vcc
（Ｈレベル）に維持されるだろう。従って、接続点（3
8）に印加されたBIAS電圧は、プルアップトランジスタ
（34）、フィードバックトランジスタ（36）及びインバ
ータ（32）により形成されたラッチ内に格納され続ける
ことが分かる。
TがＨレベルであれば、接続点（38）も高電圧である。
このことは、インバータ（32）の出力をグランド電位に
して、フィードバックトランジスタ（36）をターンオフ
する。試験サイクルが完了した後にトランジスタ（26）
がターンオフされたとき、接続点（38）は、電圧Vcc
（Ｈレベル）に維持されるだろう。従って、接続点（3
8）に印加されたBIAS電圧は、プルアップトランジスタ
（34）、フィードバックトランジスタ（36）及びインバ
ータ（32）により形成されたラッチ内に格納され続ける
ことが分かる。
プログラマブル論理デバイスを試験しているとき、不
揮発性メモリセル（30）は、接続点（38）上の電圧に影
響しない状態に設定されるべきである。不揮発性メモリ
セル（30）は、ARCH−BIT上の論理０として反映される
オフにプログラムされる。もし、試験プログラミング中
の信号BIASにより、接続点（38）上の電圧がＬレベルに
駆動されると、フィードバックトランジスタ（36）がオ
ンされるであろう理由から、接続点（38）の電圧は上述
したようにＬレベルに留まる。
揮発性メモリセル（30）は、接続点（38）上の電圧に影
響しない状態に設定されるべきである。不揮発性メモリ
セル（30）は、ARCH−BIT上の論理０として反映される
オフにプログラムされる。もし、試験プログラミング中
の信号BIASにより、接続点（38）上の電圧がＬレベルに
駆動されると、フィードバックトランジスタ（36）がオ
ンされるであろう理由から、接続点（38）の電圧は上述
したようにＬレベルに留まる。
通常動作中、接続点（38）上の電圧は、不揮発性メモ
リセル（30）に格納された値により決定される。この値
はインバータ（32）内で反転され、信号ARCH−BITとし
て役立つ。フィードバックトランジスタ（36）がプルア
ップ負荷トランジスタ（34）と提携してインバータとし
て動作するので、フィードバックトランジスタ（36）は
メモリ要素（20）の通常動作に全く影響を及ぼさない。
リセル（30）に格納された値により決定される。この値
はインバータ（32）内で反転され、信号ARCH−BITとし
て役立つ。フィードバックトランジスタ（36）がプルア
ップ負荷トランジスタ（34）と提携してインバータとし
て動作するので、フィードバックトランジスタ（36）は
メモリ要素（20）の通常動作に全く影響を及ぼさない。
第３図に示した実施例は、通常必要な回路装置に２つ
のトランジスタのみを付加する。これらは、フィードバ
ックトランジスタ（36）及び試験プログラミングトラン
ジスタスイッチ（26）である。この小さな空間のペナル
ティは、プログラマブル論理デバイスの著しく速い試験
（これは試験時間を大きく低減する）を可能にする。ラ
ッチ（24）は、当業者には明らかなように、他の回路装
置を用いて実施されてもよい。ラッチ（24）の設計は、
部分的には、不揮発性メモリセル（30）の設計により指
定される。そのようなラッチ（24）にとって必要なこと
は、ラッチ（24）の値が試験中の信号ARCH−BITの値を
決定すること、及び、デバイスの通常動作を全く影響を
与えないことである。
のトランジスタのみを付加する。これらは、フィードバ
ックトランジスタ（36）及び試験プログラミングトラン
ジスタスイッチ（26）である。この小さな空間のペナル
ティは、プログラマブル論理デバイスの著しく速い試験
（これは試験時間を大きく低減する）を可能にする。ラ
ッチ（24）は、当業者には明らかなように、他の回路装
置を用いて実施されてもよい。ラッチ（24）の設計は、
部分的には、不揮発性メモリセル（30）の設計により指
定される。そのようなラッチ（24）にとって必要なこと
は、ラッチ（24）の値が試験中の信号ARCH−BITの値を
決定すること、及び、デバイスの通常動作を全く影響を
与えないことである。
この発明を好ましい実施例について詳しく示し且つ説
明したが、この発明の精神及び範囲を逸脱することな
く、構成及び詳細における種々の変更がなされ得ること
は当業者に理解されるだろう。
明したが、この発明の精神及び範囲を逸脱することな
く、構成及び詳細における種々の変更がなされ得ること
は当業者に理解されるだろう。
第１図はプログラマブル論理デバイスにおいて構成情報
格納に用いられる従来の不揮発性メモリ要素の動作を例
示するブロック図、第２図はこの発明による構成情報格
納用の単一ビットの不揮発性メモリ要素を示すブロック
図、第３図は第２図の好適な一実施例の詳細を示す回路
図である。 （20）……不揮発性メモリ要素 （22）、（26）……トランジスタスイッチ （24）……ラッチ、（32）……インバータ （34）……プルアップトランジスタ 尚、図中、同一符号は同一又は相当部分を示す。
格納に用いられる従来の不揮発性メモリ要素の動作を例
示するブロック図、第２図はこの発明による構成情報格
納用の単一ビットの不揮発性メモリ要素を示すブロック
図、第３図は第２図の好適な一実施例の詳細を示す回路
図である。 （20）……不揮発性メモリ要素 （22）、（26）……トランジスタスイッチ （24）……ラッチ、（32）……インバータ （34）……プルアップトランジスタ 尚、図中、同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/822 H01L 27/04
Claims (6)
- 【請求項１】不揮発性メモリ要素に結合された出力信号
線と、 前記出力信号線に結合されたラッチと、 試験中に前記ラッチの値を設定する手段と、 を備え、 前記出力信号線の値は、試験中には前記ラッチの値によ
り決定され、試験中以外には前記不揮発性メモリ要素の
値により決定されるICデバイス。 - 【請求項２】前記ラッチ値設定手段は、前記ラッチとプ
ログラムされたビット値とに接続されたトランジスタス
イッチからなり、前記トランジスタスイッチは試験プロ
グラミング信号によって制御される特許請求の範囲第１
項記載のICデバイス。 - 【請求項３】プログラムされたビット値は、前記不揮発
性メモリ要素に結合され、前記不揮発性メモリ要素は、
通常のプログラミング中に前記プログラムされたビット
値によりプログラムされる特許請求の範囲第２項記載の
ICデバイス。 - 【請求項４】プログラムされたビット値は、第２のトラ
ンジスタスイッチを介して前記不揮発性メモリ要素に結
合され、前記第２のトランジスタスイッチは、通常のプ
ログラム信号により制御される特許請求の範囲第３項記
載のICデバイス。 - 【請求項５】前記不揮発性メモリ要素は、 メモリ格納セルと、 インバータとこのインバータの入力側にあるプルアップ
負荷要素とを有する出力段と、 を備え、 前記インバータの出力端子は出力信号線に接続された特
許請求の範囲第１項記載のICデバイス。 - 【請求項６】前記ラッチは、インバータ入力端子とグラ
ンドとの間に接続され且つインバータ出力端子に接続さ
れた制御入力端子を有するトランジスタスイッチを含む
特許請求の範囲第５項記載のICデバイス。
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