JP3210660B2 - プログラマブル論理素子のための論理ブロック - Google Patents

プログラマブル論理素子のための論理ブロック

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に集積回路素子に関するものであ
り、もう少し詳しくいえばユーザによる形成が可能なプ
ログラマブル論理素子に関するものである。
［従来の技術］ この種のプログラマブル論理素子は、融通性がよいこ
とから、エレクトロニクス産業界において著しく普及し
てきた。この素子は、いろいろな標準論理機能を実行す
るための標準部品をユーザに形成させる。多くの異なる
機能のための単一の標準的な素子を形成できることか
ら、あるシステムにそのような素子を用いるときのコス
トは、特に生産量が極端に多くない場合には、注文設計
された部品のコストよりも相当に低くなることがある。
多くのプログラマブル論理素子は１回しかプログラム
できない。これは、シリコン鋳物工場で最終的な金属化
マスク工程としてなされるかもしれない。もう１つの設
計は、溶断性リンクを使用してプログラムできる素子を
提供することであり、その際、特定のプログラム装置を
使用してプログラミングはユーザによって行われるので
ある。
他のプログラマブル論理素子の設計は、ユーザに素子
の再プログラミングをさせる。これらの設計は、典型的
には、プログラミング情報や形成情報を記憶するための
EPROMやEEPROMのような不揮発性記憶装置を組み入れて
いる。素子を再プログラムしたければ、素子上の不揮発
性記憶装置に蓄えられた形成情報は変えられることがで
き、このことはその素子によって果たされる機能を変え
る。
再プログラム可能な論理素子は、形成情報を記憶する
ために、RAM、通常はSRAMを用いて構成することもでき
る。そのような素子は、電力が供給されている間だけそ
れらの形成情報を記憶しているが、ユーザによって容易
に再プログラムされる。論理機能を実行するためにRAM
を使用することは長い間知られている。プログラマブル
論理素子にRAMを使用する解決策は、プログラマブルス
イッチング素子のマトリクスによって相互に接続されて
いる同一の論理ブロック（これらはマクロセルともいわ
れる）のアレイを構成することである。
第１図について説明すると、そのようなプログラマブ
ル論理素子10は一般にマクロセル12〜15のアレイを有し
ている。第１図には４個のマクロセルしか示されていな
いが、代表的な実際の素子はもっと大きなアレイを有し
ている。
マクロセル12〜15は、プログラマブルスイッチングマ
トリクス（PSM）16〜22を介して相互に接続されてい
る。プログラマブルスイッチングマトリクス16〜22の各
々は、それを通る信号線の複数対を接続するための多数
のプログラマブルスイッチを有している。それらの機能
は、よく知られているクロスバースイッチに似ている。
プログラマブルスイッチングマトリクス16〜22を適性に
プログラミングすることによって、信号は、プログラマ
ブル論理素子10の物理的には隣接しない部分間に通され
ることができ、例えば、マクロセル14からの出力信号
は、プログラマブルスイッチングマトリクス21,22,20,
および17を通ってマクロセル13への入力として用いられ
る。
入力ピン26に接続された入力バッファ24を介して、入
力がプログラマブル論理素子10へ供給される。入力バッ
ファ24からの信号（これは、真の値およびその相補値で
利用できることが望ましい）は、スイッチングマトリク
ス16に供給される。このことから、それらの信号は必要
に応じてプログラマブル論理素子10の異なる部品へ通さ
れる。出力バッファ28は、プログラマブルスイッチング
マトリクス21を通ってきた信号によってドライブされ、
出力ピン30をドライブする。
多くの素子において、入出力ピンはそれらの機能にプ
ログラム可能である。したがって、どんな入出力ピンも
プログラムされて、入力バッファ24または出力バッファ
28になれる。このような技術はこの発明に用いられるの
が望ましく、バッファ24は入力になるようにプログラム
された入出力バッファであり、そして出力バッファ28は
出力になるようにプログラムされた入出力バッファであ
る。
プログラマブル論理素子10のいろいろな部分を接続す
る信号線の数は、所望に応じて変えることができる。第
１図に示されたように、各マクロセル12〜15はｎ入力お
よびｍ出力を有している。マクロセル12〜15は全て、設
計およびレイアウトを簡単にするために、同一であるこ
とが望ましい。プログラマブルスイッチングマトリクス
16,21がそれぞれ入力バッファ24および出力バッファ28
に接続されていることを除けば、プログラマブルスイッ
チングマトリクス16〜22も全て同一であるのが望まし
い。ｋ本の信号線により、各プログラマブルスイッチン
グマトリクス間は結ばれている。典型的な実際のプログ
ラマブル論理素子10は、例えば、10行×10列のマクロセ
ルから成るアレイをもつように設計され、そしてマクロ
セル間のプログラマブルスイッチングマトリクスは第１
図に示されているように配列される。各マクロセルは、
ｎ＝24入力およびｍ＝４出力を有しており、各プログラ
マブルスイッチングマトリクス間にはｋ＝32本の信号線
がある。
第１図について述べたようなプログラマブル論理素子
では、ユーザRAMがあることが望ましい。ユーザRAMは、
形成情報を蓄え従って論理機能を定義するのに用いられ
るRAMと違って、ユーザによるメモリとして使用される
ことが可能である。
［発明の要約］ 従って、この発明の目的は、論理機能に加えてユーザ
による利用が可能なRAMを備えたプログラマブル論理素
子を提供することである。
この発明の他の目的は、ユーザRAMおよびプログラム
された論理機能のために用いられる論理ブロックが同じ
設計およびレイアウトであるプログラマブル論理素子を
提供することである。
この発明のもう１つの目的は、ユーザによる書き込み
が可能なRAMとしてあるいはプログラムされた論理機能
を実行するように、各論理ブロックをユーザが選択的に
形成することができるようなプログラマブル論理を提供
することである。
従って、この発明によれば、標準的な論理ブロックす
なわちマクロセルは、プログラマブル論理素子上に使用
される。このマクロセルはRAMを用いて論理機能を実行
し、さらにその使用中にデータをRAMに書き込ませる回
路を含んでいる。各論理ブロックは、ユーザRAM（使用
中にユーザがそのようなメモリへデータを書き込ませ
る）として、または、論理機能を実行するものとして、
プログラミング時に形成される。論理機能を実行するよ
うに形成されたマクロセルの内容は、プログラマブル論
理素子を再プログラミングする以外に変えることができ
ない。
［実施例］ この発明の新規な特徴点は、特許請求の範囲に開示さ
れている。しかしながら、この発明自体は、好適な使用
形態、さらには他の目的および利点と同様に、添付図面
とともに読むときに実施例についての以下の詳細な説明
から理解されるであろう。
第２図について説明すると、デコーダ40はｎ入力42を
もつ。2n本の信号線44はデコーダ40から出されて、SRAM
46に接続されている。SRAM46は１行のSRAMであって、デ
コーダ40の列信号線44によって個々にアドレス指定され
る2n個の位置を有している。SRAM46の選択されたエント
リの値は１本の行信号線48へ供給され、この行信号線48
は入力信号を読み出しアンプ50へ供給する。この読み出
しアンプ50は、出力信号DATA OUTを供給する。
書き込みドライバ52も行信号線48に接続されている。
書き込みドライバ52はＰチャンネルトランジスタ54,5
6、および、Ｎチャンネルトランジスタ58,60から構成さ
れている。トランジスタ56と58は行信号線48に接続され
ていて、入力信号DATA INによってドライブされる。こ
の入力信号DATA INは、SRAM46の記憶位置に書き込まれ
るべく値を含んでいる。
信号WE（書き込みイネーブル）および▲▼は、SR
AM46にデータを書き込むために用いられる。信号WEがハ
イレベルであって信号▲▼がローレベルであるとき
には、トランジスタ54および56がターンオンにされる。
このことにより、行信号線48は入力信号DATA INによっ
て決められる値になるまでドライブされる。入力信号DA
TA INがハイレベルであるときには、行信号線48は大地
電位までドライブされ、逆に入力信号DATA INがローレ
ベルであるときには、行信号線48はVCCまでドライブさ
れる。行信号線48における値は、デコーダ40をドライブ
するために用いられる信号によって現にアドレス指定さ
れている、SRAM46のいかなる位置にも蓄積される。
第３図には、第２図について述べた回路を用いる望ま
しいマクロセル68の構成が示されている。マクロセル68
には、４個のデコーダ70および対応する４個のSRAM72が
含まれている。デコーダ70は、それぞれ４本の入力信号
線を有しており、16個のビット記憶位置をそれぞれアド
レス指定することができる。したがって、対応するSRAM
72のそれぞれは16個のビット記憶位置を有している。各
デコーダ70をアドレス指定するために個別の制限信号線
が設けられており、全部で16本のデコーダ制御信号線74
がマクロセル68に設けられている。
各SRAMは、第２図に関して述べられたような読み出し
アンプおよび書き込みドライバを含む、回路ブロック78
に接続された行信号線76をドライブする。読み出しアン
プの出力信号線80は組み合わせおよび順序論理ブロック
82に接続され、組み合わせおよび順序論理ブロック82は
マクロセル68の出力信号線84をドライブする。組み合わ
せおよび順序論理ブロゥク82は、フリップフロップおよ
び組み合わせ論理素子を含んでいて、出力信号線80にお
ける値の種々の出力機能を行うことが望ましい。
４本の入力データ線86がマクロセル68に設けられ、１
本づつ各回路ブロック78内の書き込みドライバに接続さ
れている。制御信号線88はマクロセル68に設けられ、ど
のようにしてマクロセル68が形成されるかによって２つ
の目的を満たす。スイッチ90は、制御信号線88を、書き
込みイネーブル線92に接続するか、または、組み合わせ
および順序論理制御信号線94に接続するかの切り替えの
ために用いられる。
第３図は、ユーザによって認められるマクロセル68の
概観を例示するものである。マクロセル68を実際に形成
するために用いられている形成ビットおよびそれに対応
する制御線は示されていない。例えば、形成ビットは、
マルチプレクサをドライブして利用される論理機能の中
のどれが実行されるべきかを選択する組み合わせおよび
順序論理ブロック82内に含まれている。形成ビットは形
成時点で設定され、通常の使用中には変えられない。ス
イッチ90は、同様に形成時点で定められる。もしマクロ
セル68が論理機能を実行するために用いられるべきであ
るなら、制御信号線88上の制御信号は組み合わせおよび
順序論理制御信号線94に切り替えられる。マクロセル68
がユーザによる書き込みの可能なSRAMとして機能するよ
うに形成されるならば、４本の制御信号線88は書き込み
イネーブル信号線92に切り替えられる。マクロセル68が
ユーザによる書き込みの可能なSRAMとして機能している
ときは、組み合わせおよび順序論理ブロック82は出力信
号線80と84を単に直接接続するように形成される。マク
ロセル68内部のいろいろな要素についての形成は、マク
ロセル68内部での形成ビットの設定によって制御され
る。従来から知られているように、形成ビットは、通常
動作中にはユーザ用のアドレス線および制御線とは別個
な１個のアドレス線および制御線を用いることによって
書き込まれ、この１個の信号線は第３図には示されてい
ない。
マクロセル68がプログラムド論理ブロックとして機能
するように形成されるときには入力データ線86が無視さ
れて、回路ブロック78中の書き込みドライバは使用禁止
にされる。制御信号線88は切り替えられて組み合わせお
よび順序論理制御信号線94に接続され、組み合わせおよ
び順序論理ブロック82の状態を制御するために用いられ
る。書き込みイネーブル信号線92上の信号は、例えば、
フリップフロップにクロック動作をさせ、フリップフロ
ップをセットまたはリセットし、制御信号線84に出力信
号を供給しかつ同様な機能を実行するために用いられ
る。この形成において、マクロセル68は従来技術におけ
るものと同様に動作する。
マクロセル68が、ユーザによるき書き込みの可能なRA
Mとして機能するように形成されているときには、スイ
ッチ90は４本の制御信号線88が書き込みイネーブル信号
線92へ接続するように形成される。４本の別な制御信号
線88は、組み合わせおよび順序論理制御信号線94に出力
イネーブル信号を供給するために用いられる。組み合わ
せ順序論理ブロック82は、出力信号線80と84を直接接続
するように構成される。論理ブロック78内部の書き込み
ドライバは使用禁止にされ、入力データ線86はデータを
上述の書き込みドライバに供給する。
マクロセル68がユーザによる書き込みの可能なRAMと
して機能するように形成されるときには、デコーダ制御
信号線74はアドレス線として解釈される。所望ならば、
デコーダ70の各々に同一のアドレス入力を与えることが
でき、これはマクロセル68を16×4RAMとして形成する。
制御信号線74の制御信号を適当に選択することにより、
マクロセル68は32×2RAMまたは64×1RAMとしても形成さ
れる。マクロセル68を64×1RAMとして形成するために、
４本の出力信号線84は、マクロセル68外部のプログラマ
ブルスイッチングマトリクス中の共通点につながれ、１
本の出力信号線84だけが、組み合わおよび順序論理制御
信号線94に得られる出力イネーブル信号によって使用禁
止にされる。RAMの形状がデコーダ制御信号線74によっ
て決定されるので、RAMの形状は、実際には、マクロセ
ル68へ入力信号を与えるプログラマブルスイッチングマ
トリクスにおいて形成される。異なったマクロセル68
は、任意所望の奥行きおよび幅の、ユーザによる書き込
みが可能なRAMを提供するように、いっしょにして形成
されることができる。
当業者には認識されているように、論理機能を実行す
るように、または、ユーザによる書き込みが可能なRAM
として機能するように形成され得るマクロセル68を使用
すれば、プログラマブル論理素子を形成する際に融通性
が良くなる。ユーザによる書き込みが可能なRAMとして
もし専用のRAMだけが提供されるならば、多くの場合
に、ユーザによる書き込みが可能なRAMと論理機能を実
行するRAMの利用比率は正確ではない。いずれかの機能
を実行するように形成されるマクロセル68では、ユーザ
は、チップ上のすべての素子を十分に利用して最も効率
良くプログラマブル論理素子を形成することができる。
このことは、１個または少数の基本部品を様々な用途に
使用させる。
同日の米国出願第414,712号『プログラマブル論理素
子のための形成メモリ』の中で述べられているように、
プログラマブル論理素子の電力が無くなったときに、バ
ッテリーバックアップシステムを使用してSRAMの内容を
保持できる。形成データは、停電中も維持される。その
ために、プログラマブル論理素子は鉄電終了毎に再形成
される必要がない。これに加えて、同じマクロセル68が
ユーザによる書き込みの可能なメモリおよび論理機能の
ために用いられることから、このユーザによる書き込み
が可能なメモリも、バックアップ電源によって救われ
る。
この発明は、好適な実施例を図示して詳しく説明した
が、この発明の精神と範囲から外れることなくその形状
や細部を種々変更できることは、当業者にとって理解さ
れるところである。
【図面の簡単な説明】
第１図は、従来技術でみられるようなプログラマブル論
理素子のブロック図、 第２図は、この発明によるマクロセルの一部ブロック
図、 第３図は、この発明による好適なマクロセルのブロック
図、 である。 図において、 （40），（70）はデコーダ、 （46），（72）はランダムアクセスメモリ、 （52）は書き込みドライバ、 （78）は回路ブロック、 （82）は組み合わせ順序論理ブロック、 である。
フロントページの続き (56)参考文献 特開 平１−91526（ＪＰ，Ａ) 特開 昭63−245016（ＪＰ，Ａ) 特開 平１−124025（ＪＰ，Ａ) 特開 平１−136416（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/30 - 9/355 H03K 19/173 - 19/177 G06F 12/16 G06F 15/78 G06F 1/00

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】プログラマブル論理素子に使用するための
    論理ブロックであって、 デコーダ、 上記デコーダによってアドレス指定される多数のビット
    をもつランダムアクセスメモリ、 上記ランダムアクセスメモリに接続されて上記ランダム
    アクセスメモリからデータを読み出すための読み出しバ
    ッファ、 上記ランダムアクセスメモリに接続されて上記ランダム
    アクセスメモリにデータを書き込むための書き込みドラ
    イバ、 ユーザによる書き込みが可能なメモリとして機能する
    か、または、論理機能を実行するように上記論理ブロッ
    クを形成するための手段、および、 上記論理ブロックに入力される複数の入力信号線、 を備え、 上記入力信号線は、上記論理ブロックが論理機能を実行
    するように形成されるときに制御信号を提供し、上記論
    理ブロックがユーザによる書き込みが可能なメモリとし
    て機能するときに制御信号およびデータ信号を提供する
    プログラマブル論理素子のための論理ブロック。
  2. 【請求項２】上記入力信号線のうちの第１の信号線は、 上記論理ブロックがユーザによる書き込みが可能なメモ
    リとして機能するときには、データ信号を提供するため
    に用いられ、 上記論理ブロックが論理機能を実行するように形成され
    るときには、用いられない請求項１に記載のプログラマ
    ブル論理素子のための論理ブロック。
  3. 【請求項３】上記入力信号線のうちの第２の信号線は、
    上記論理ブロックがユーザによる書き込みが可能なメモ
    リとして機能するとき、または、論理機能を実行するよ
    うに形成されるときに、制御信号を提供する請求項２に
    記載のプログラマブル論理素子のための論理ブロック。
  4. 【請求項４】プログラマブル論理素子に使用するための
    論理ブロックであって、 デコーダ、 上記デコーダによってアドレス指定される多数のビット
    をもつランダムアクセスメモリ、 上記ランダムアクセスメモリに接続されて上記ランダム
    アクセスメモリからデータを読み出すための読み出しバ
    ッファ、 上記ランダムアクセスメモリに接続されて上記ランダム
    アクセスメモリにデータを書き込むための書き込みドラ
    イバ、 ユーザによる書き込みが可能なメモリとして機能する
    か、または、論理機能を実行するように上記論理ブロッ
    クを形成するための手段、および、 上記論理ブロックに入力される複数の入力信号線、 を備え、 上記ランダムアクセスメモリは、メモリの行毎に対応し
    た複数の出力を提供し、上記メモリの行の各々は16ビッ
    トの記憶部を含み、 上記読み出しバッファは、上記メモリの行毎に別々の読
    み出しバッファを提供し、 上記入力信号線は、上記論理ブロックが論理機能を実行
    するように形成されるときに制御信号を提供し、上記論
    理ブロックがユーザによる書き込みが可能なメモリとし
    て機能するときに制御信号およびデータ信号を提供する
    プログラマブル論理素子のための論理ブロック。
  5. 【請求項５】プログラマブル論理素子に使用するための
    論理ブロックであって、 デコーダ、 上記デコーダによってアドレス指定される多数のビット
    をもつランダムアクセスメモリ、 上記ランダムアクセスメモリに接続されて上記ランダム
    アクセスメモリからデータを読み出すための読み出しバ
    ッファ、 上記ランダムアクセスメモリに接続されて上記ランダム
    アクセスメモリにデータを書き込むための書き込みドラ
    イバ、 ユーザによる書き込みが可能なメモリとして機能する
    か、または、論理機能を実行するように上記論理ブロッ
    クを形成するための手段、および、 上記論理ブロックに入力される複数の入力信号線、 を備え、 上記ランダムアクセスメモリは、メモリの行毎に対応し
    た複数の出力を提供し、上記メモリの行の各々は、単一
    の出力を提供するように形成されることができ、 上記読み出しバッファは、上記メモリの行毎に別々の読
    み出しバッファを提供し、 上記入力信号線は、上記論理ブロックが論理機能を実行
    するように形成されるときに制御信号を提供し、上記論
    理ブロックがユーザによる書き込みが可能なメモリとし
    て機能するときに制御信号およびデータ信号を提供する
    プログラマブル論理素子のための論理ブロック。
  6. 【請求項６】プログラマブル論理素子に使用するための
    論理ブロックであって、 デコーダ、 上記デコーダによってアドレス指定される多数のビット
    をもつランダムアクセスメモリ、 上記ランダムアクセスメモリに接続されて上記ランダム
    アクセスメモリからデータを読み出すための読み出しバ
    ッファ、 上記ランダムアクセスメモリに接続されて上記ランダム
    アクセスメモリにデータを書き込むための書き込みドラ
    イバ、 ユーザによる書き込みが可能なメモリとして機能する
    か、または、論理機能を実行するように上記論理ブロッ
    クを形成するための手段、および、 上記論理ブロックに入力される複数の入力信号線、 を備え、 上記ランダムアクセスメモリは、メモリの行毎に対応し
    た複数の出力を提供し、上記メモリは、各々がｍビット
    の記憶部を有するｎ個の行を有し、 上記メモリの行の各々は、ｍビットのメモリによりｎ個
    の出力として形成されるか、または、ｎ×ｍビットのメ
    モリにより単一の出力として形成されることができ、 上記読み出しバッファは、上記メモリの行毎に別々の読
    み出しバッファを提供し、 上記入力信号線は、上記論理ブロックが論理機能を実行
    するように形成されるときに制御信号を提供し、上記論
    理ブロックがユーザによる書き込みが可能なメモリとし
    て機能するときに制御信号およびデータ信号を提供する
    プログラマブル論理素子のための論理ブロック。
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