JPH08106794A - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
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- JPH08106794A JPH08106794A JP26139294A JP26139294A JPH08106794A JP H08106794 A JPH08106794 A JP H08106794A JP 26139294 A JP26139294 A JP 26139294A JP 26139294 A JP26139294 A JP 26139294A JP H08106794 A JPH08106794 A JP H08106794A
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- 239000011159 matrix material Substances 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 2
- 238000004904 shortening Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 19
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】書き込み／消去にかかる時間を短縮し、テスト
時間を短縮できる不揮発性メモリ装置を提供する。 【構成】マトリクス状に配列された複数のセルを有する
メモリセルアレイと、通常書き込みモード時に内部で通
常書き込み電圧を発生し前記複数のセルに供給する第１
の供給手段と、テスト書き込みモード時に外部から可変
の所定大きさのテスト書き込み電圧を入力し前記複数の
セルに供給する第２の供給手段と、前記通常書き込みモ
ードと前記テスト書き込みモードとを判別する手段と、
前記判別手段に応答して、前記通常書き込みモード時に
は前記第１の供給手段を選択し前記第２の供給手段を非
選択とし、前記テスト書き込みモード時には前記第１の
供給手段を非選択とし前記第２の供給手段を選択とする
手段とを具備している。
時間を短縮できる不揮発性メモリ装置を提供する。 【構成】マトリクス状に配列された複数のセルを有する
メモリセルアレイと、通常書き込みモード時に内部で通
常書き込み電圧を発生し前記複数のセルに供給する第１
の供給手段と、テスト書き込みモード時に外部から可変
の所定大きさのテスト書き込み電圧を入力し前記複数の
セルに供給する第２の供給手段と、前記通常書き込みモ
ードと前記テスト書き込みモードとを判別する手段と、
前記判別手段に応答して、前記通常書き込みモード時に
は前記第１の供給手段を選択し前記第２の供給手段を非
選択とし、前記テスト書き込みモード時には前記第１の
供給手段を非選択とし前記第２の供給手段を選択とする
手段とを具備している。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリ装置に
関する。
関する。
【０００２】
【従来の技術】現在のチャネルホットエレクトロン（Ｃ
ＨＥ）書き込み型のフラッシュメモリは一括消去後のセ
ルの閾値Ｖｔｈを１Ｖー３Ｖに収束させるために、全セ
ルに対して消去前書き込みを行う方法が主流である。そ
のため、消去時間はほとんどが消去前書き込み時間であ
る。従って、書き込み／消去時間は書き込み時間にほぼ
同じである。
ＨＥ）書き込み型のフラッシュメモリは一括消去後のセ
ルの閾値Ｖｔｈを１Ｖー３Ｖに収束させるために、全セ
ルに対して消去前書き込みを行う方法が主流である。そ
のため、消去時間はほとんどが消去前書き込み時間であ
る。従って、書き込み／消去時間は書き込み時間にほぼ
同じである。
【０００３】図７はフラッシュメモリのセルの構成を示
す回路図である。セルのコントロールゲートはワード線
ＷＬに接続され、書き込み時には電圧ＶPP（例えば、１
２Ｖ）が供給されている。フラッシュメモリでは、セル
に書き込みを行う場合には、図７に示すように、書き込
み用電圧ＶDL（例えば、８Ｖ）がメモリセルのドレイン
に印加され、ソースはＧＮＤに接続される。これによ
り、電流ＩDLがドレインからソースへ流れ、セルのドレ
イン端でＣＨＥが発生し、フローティングゲートに電荷
が注入され、セルの閾値ＶｔｈはＶｃｃ以上に上昇す
る。
す回路図である。セルのコントロールゲートはワード線
ＷＬに接続され、書き込み時には電圧ＶPP（例えば、１
２Ｖ）が供給されている。フラッシュメモリでは、セル
に書き込みを行う場合には、図７に示すように、書き込
み用電圧ＶDL（例えば、８Ｖ）がメモリセルのドレイン
に印加され、ソースはＧＮＤに接続される。これによ
り、電流ＩDLがドレインからソースへ流れ、セルのドレ
イン端でＣＨＥが発生し、フローティングゲートに電荷
が注入され、セルの閾値ＶｔｈはＶｃｃ以上に上昇す
る。
【０００４】図８はセルの閾値Ｖｔｈと電流ＩDLとの関
係を示す特性図である。電圧ＶDL一定の下で、書き込み
後、セルに流れる電流ＩDLは図８の様に減少していく。
係を示す特性図である。電圧ＶDL一定の下で、書き込み
後、セルに流れる電流ＩDLは図８の様に減少していく。
【０００５】図９は従来のセル・ドレイン電圧発生回路
を示す回路図である。従来は書き込み用電圧ＶDLは図９
に示すように内部的に発生される。つまり、定電圧発生
回路１２で発生される定電圧ＶｃがＮＭＯＳトランジス
タ１３のゲートに印加されると、データラインＤＬへ供
給されるデータライン電圧ＶDLが発生される。データラ
イン電圧ＶDLは、電流ＩDLが少ない場合には、データラ
イン電圧（ＶDL）＝定電圧（Ｖｃ）−ＮＭＯＳトランジ
スタの閾値（ＶｔｈN ）として得られる。このデータラ
イン電圧ＶDLは、図９に示すように、データラインＤＬ
に与えられ、Ｙデコーダ１１を通ってメモリセル・アレ
イ１０内にマトリクス状に配列されたセルのドレイン端
に供給される。実際には、電流ＩDLは図８に示すように
流れるために、データライン電圧ＶDLは図１０に示すよ
うになる。ここで、書き込み後（Ｂ点）のデータライン
電圧ＶDLがある一定電圧を超えると、メモリセルのドレ
イン端で電圧ストレスが生じ、このためメモリの書換え
回数等の信頼性が劣化する。従って、定電圧Ｖｃの上限
は制限される。実際には、定電圧Ｖｃは９Ｖないし１０
Ｖである。電流ＩDLが大きくなった場合、データライン
電圧ＶDLの電圧降下が大きくなる。ＮＭＯＳトランジス
タ１３のサイズを大きくすれば、データライン電圧ＶDL
の電圧降下をある程度抑えることができるが、チップサ
イズ等の制約上限界がある。
を示す回路図である。従来は書き込み用電圧ＶDLは図９
に示すように内部的に発生される。つまり、定電圧発生
回路１２で発生される定電圧ＶｃがＮＭＯＳトランジス
タ１３のゲートに印加されると、データラインＤＬへ供
給されるデータライン電圧ＶDLが発生される。データラ
イン電圧ＶDLは、電流ＩDLが少ない場合には、データラ
イン電圧（ＶDL）＝定電圧（Ｖｃ）−ＮＭＯＳトランジ
スタの閾値（ＶｔｈN ）として得られる。このデータラ
イン電圧ＶDLは、図９に示すように、データラインＤＬ
に与えられ、Ｙデコーダ１１を通ってメモリセル・アレ
イ１０内にマトリクス状に配列されたセルのドレイン端
に供給される。実際には、電流ＩDLは図８に示すように
流れるために、データライン電圧ＶDLは図１０に示すよ
うになる。ここで、書き込み後（Ｂ点）のデータライン
電圧ＶDLがある一定電圧を超えると、メモリセルのドレ
イン端で電圧ストレスが生じ、このためメモリの書換え
回数等の信頼性が劣化する。従って、定電圧Ｖｃの上限
は制限される。実際には、定電圧Ｖｃは９Ｖないし１０
Ｖである。電流ＩDLが大きくなった場合、データライン
電圧ＶDLの電圧降下が大きくなる。ＮＭＯＳトランジス
タ１３のサイズを大きくすれば、データライン電圧ＶDL
の電圧降下をある程度抑えることができるが、チップサ
イズ等の制約上限界がある。
【０００６】書き込みには、ある一定以上のセル・ドレ
イン電圧が必要なため、電流ＩDLの上限ができる。この
ため、各データラインＤＬにより一度に書き込みを行え
るメモリセル・アレイ１０内のメモリセルの数に制約が
できる。通常は１乃至数バイトが限界である。チップの
消去前書き込みでは全セルに対して書き込みを行わなけ
ればならないため、一度に書き込みができるメモリセル
の数が少ないと、書き込みに時間がかかる。
イン電圧が必要なため、電流ＩDLの上限ができる。この
ため、各データラインＤＬにより一度に書き込みを行え
るメモリセル・アレイ１０内のメモリセルの数に制約が
できる。通常は１乃至数バイトが限界である。チップの
消去前書き込みでは全セルに対して書き込みを行わなけ
ればならないため、一度に書き込みができるメモリセル
の数が少ないと、書き込みに時間がかかる。
【０００７】
【発明が解決しようとする課題】このように、図１０に
示すように、データラインＤＬに多くの電流ＩDLが流れ
ると、データライン電圧ＶDLが低下し、書き込み特性が
著しく劣化する。従って、一度に多くのメモリセルに書
き込みを行うことが出来ない。フラッシュメモリは書き
込み／消去に時間がかかる。例えば、１チップで数ない
し数十秒かかる。また、出荷前テスト時の書き込みテス
トでは同様に全セルに書き込みを行うので、この場合に
も書き込みに時間がかかる。他のメモリに比べると製品
出荷時のテスト時間が長くなるという問題点がある。従
って、量産するには、多くのテスタが必要になり、設備
投資額が大きくなるという問題点がある。一方、ＮＭＯ
Ｓトランジスタのサイズを大きくすれば、テスト時間は
改善されるが、チップサイズ上限界があるという問題点
がある。
示すように、データラインＤＬに多くの電流ＩDLが流れ
ると、データライン電圧ＶDLが低下し、書き込み特性が
著しく劣化する。従って、一度に多くのメモリセルに書
き込みを行うことが出来ない。フラッシュメモリは書き
込み／消去に時間がかかる。例えば、１チップで数ない
し数十秒かかる。また、出荷前テスト時の書き込みテス
トでは同様に全セルに書き込みを行うので、この場合に
も書き込みに時間がかかる。他のメモリに比べると製品
出荷時のテスト時間が長くなるという問題点がある。従
って、量産するには、多くのテスタが必要になり、設備
投資額が大きくなるという問題点がある。一方、ＮＭＯ
Ｓトランジスタのサイズを大きくすれば、テスト時間は
改善されるが、チップサイズ上限界があるという問題点
がある。
【０００８】本発明は、上記事情に鑑みてなされたもの
であり、書き込み／消去にかかる時間を短縮し、テスト
時間を短縮できる不揮発性メモリ装置を提供することを
目的とする。
であり、書き込み／消去にかかる時間を短縮し、テスト
時間を短縮できる不揮発性メモリ装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】本発明は、前記課題を達
成できるようにするため、マトリクス状に配列された複
数のセルを有するメモリセルアレイと、通常書き込みモ
ード時に内部で通常書き込み電圧を発生し前記複数のセ
ルに供給する第１の供給手段と、テスト書き込みモード
時に外部から可変の所定大きさのテスト書き込み電圧を
入力し前記複数のセルに供給する第２の供給手段と、前
記通常書き込みモードと前記テスト書き込みモードとを
判別する手段と、前記判別手段に応答して、前記通常書
き込みモード時には前記第１の供給手段を選択し前記第
２の供給手段を非選択とし、前記テスト書き込みモード
時には前記第１の供給手段を非選択とし前記第２の供給
手段を選択とする手段とを具備している。
成できるようにするため、マトリクス状に配列された複
数のセルを有するメモリセルアレイと、通常書き込みモ
ード時に内部で通常書き込み電圧を発生し前記複数のセ
ルに供給する第１の供給手段と、テスト書き込みモード
時に外部から可変の所定大きさのテスト書き込み電圧を
入力し前記複数のセルに供給する第２の供給手段と、前
記通常書き込みモードと前記テスト書き込みモードとを
判別する手段と、前記判別手段に応答して、前記通常書
き込みモード時には前記第１の供給手段を選択し前記第
２の供給手段を非選択とし、前記テスト書き込みモード
時には前記第１の供給手段を非選択とし前記第２の供給
手段を選択とする手段とを具備している。
【００１０】また、本発明は、マトリクス状に配列され
た複数のセルを有するメモリセルアレイと、通常書き込
みモード時に、通常書き込み電圧を発生しデータライン
を介して前記複数のセルに供給する定電圧発生回路と、
テスト書き込みモード時に、外部から可変の所定大きさ
のテスト書き込み電圧を入力し、前記データラインを介
して前記複数のセルに供給するＩ／Ｏパッドと、前記通
常書き込みモードと前記テスト書き込みモードとを判別
する手段と、前記定電圧発生回路と前記データラインと
の間に接続され、前記通常書き込みモード時には、前記
定電圧発生回路を前記データラインに接続する第１のＮ
ＭＯＳトランジスタと、前記Ｉ／Ｏパッドと前記データ
ラインとの間に接続され、前記テスト書き込みモード時
には前記Ｉ／Ｏパッドを選択とする第２のＭＯＳトラン
ジスタと、前記テスト書き込みモード時に、前記Ｉ／Ｏ
パッドに接続されたＩ／Ｏバッファを非動作にする手段
とを具備している。
た複数のセルを有するメモリセルアレイと、通常書き込
みモード時に、通常書き込み電圧を発生しデータライン
を介して前記複数のセルに供給する定電圧発生回路と、
テスト書き込みモード時に、外部から可変の所定大きさ
のテスト書き込み電圧を入力し、前記データラインを介
して前記複数のセルに供給するＩ／Ｏパッドと、前記通
常書き込みモードと前記テスト書き込みモードとを判別
する手段と、前記定電圧発生回路と前記データラインと
の間に接続され、前記通常書き込みモード時には、前記
定電圧発生回路を前記データラインに接続する第１のＮ
ＭＯＳトランジスタと、前記Ｉ／Ｏパッドと前記データ
ラインとの間に接続され、前記テスト書き込みモード時
には前記Ｉ／Ｏパッドを選択とする第２のＭＯＳトラン
ジスタと、前記テスト書き込みモード時に、前記Ｉ／Ｏ
パッドに接続されたＩ／Ｏバッファを非動作にする手段
とを具備している。
【００１１】更に、本発明は、マトリクス状に配列され
た複数のセルを有するメモリセルアレイと、通常書き込
みモード時に、通常書き込み電圧を発生しデータライン
を介して前記複数のセルに供給する定電圧発生回路と、
テスト書き込みモード時に、外部から可変の所定大きさ
のテスト書き込み電圧を入力し、前記データラインを介
して前記複数のセルに供給する外部信号入力端子と、前
記通常書き込みモードと前記テスト書き込みモードとを
判別する手段と、前記定電圧発生回路と前記データライ
ンとの間に接続され、前記通常書き込みモード時には、
前記定電圧発生回路を前記データラインに接続する第１
のＮＭＯＳトランジスタと、前記外部信号入力端子と前
記データラインとの間に接続され、前記テスト書き込み
モード時には前記外部信号入力端子を選択とする第２の
ＭＯＳトランジスタとを具備している。
た複数のセルを有するメモリセルアレイと、通常書き込
みモード時に、通常書き込み電圧を発生しデータライン
を介して前記複数のセルに供給する定電圧発生回路と、
テスト書き込みモード時に、外部から可変の所定大きさ
のテスト書き込み電圧を入力し、前記データラインを介
して前記複数のセルに供給する外部信号入力端子と、前
記通常書き込みモードと前記テスト書き込みモードとを
判別する手段と、前記定電圧発生回路と前記データライ
ンとの間に接続され、前記通常書き込みモード時には、
前記定電圧発生回路を前記データラインに接続する第１
のＮＭＯＳトランジスタと、前記外部信号入力端子と前
記データラインとの間に接続され、前記テスト書き込み
モード時には前記外部信号入力端子を選択とする第２の
ＭＯＳトランジスタとを具備している。
【００１２】更に、本発明は、マトリクス状に配列され
た複数のセルを有するメモリセルアレイと、通常書き込
みモード時に、通常書き込み電圧を発生しデータライン
を介して前記複数のセルに供給する定電圧発生回路と、
テスト書き込みモード時に、外部から可変の所定大きさ
のテスト書き込み電圧を入力し、前記データラインを介
して前記複数のセルに供給するパッドと、前記通常書き
込みモードと前記テスト書き込みモードとを判別する手
段と、前記定電圧発生回路と前記データラインとの間に
接続され、前記通常書き込みモード時には、前記定電圧
発生回路を前記データラインに接続する第１のＮＭＯＳ
トランジスタと、前記パッドと前記データラインとの間
に接続され、前記テスト書き込みモード時には前記パッ
ドを選択とする第２のＭＯＳトランジスタと、前記パッ
ドの前記テスト書き込み電圧から、前記通常書き込みモ
ード時には前記定電圧発生回路を選択する信号を発生
し、前記テスト書き込みモード時には前記第２のＭＯＳ
トランジスタをオンにする信号を発生する信号発生手段
とを具備している。
た複数のセルを有するメモリセルアレイと、通常書き込
みモード時に、通常書き込み電圧を発生しデータライン
を介して前記複数のセルに供給する定電圧発生回路と、
テスト書き込みモード時に、外部から可変の所定大きさ
のテスト書き込み電圧を入力し、前記データラインを介
して前記複数のセルに供給するパッドと、前記通常書き
込みモードと前記テスト書き込みモードとを判別する手
段と、前記定電圧発生回路と前記データラインとの間に
接続され、前記通常書き込みモード時には、前記定電圧
発生回路を前記データラインに接続する第１のＮＭＯＳ
トランジスタと、前記パッドと前記データラインとの間
に接続され、前記テスト書き込みモード時には前記パッ
ドを選択とする第２のＭＯＳトランジスタと、前記パッ
ドの前記テスト書き込み電圧から、前記通常書き込みモ
ード時には前記定電圧発生回路を選択する信号を発生
し、前記テスト書き込みモード時には前記第２のＭＯＳ
トランジスタをオンにする信号を発生する信号発生手段
とを具備している。
【００１３】更に、本発明は、マトリクス状に配列され
た複数のセルを有するメモリセルアレイと、通常書き込
みモード時に、通常書き込み電圧を発生しデータライン
を介して前記複数のセルに供給する定電圧発生回路と、
前記データラインの全てに共通に接続され、テスト書き
込みモード時に、外部から可変の所定大きさのテスト書
き込み電圧を入力し、前記データラインを介して前記複
数のセルに供給するテスト専用パッドと、前記通常書き
込みモードと前記テスト書き込みモードとを判別する手
段と、前記定電圧発生回路と前記データラインとの間に
接続され、前記通常書き込みモード時には、前記定電圧
発生回路を前記データラインに接続する第１のＮＭＯＳ
トランジスタと、前記テスト専用パッドと前記データラ
インの各々との間に接続され、前記テスト書き込みモー
ド時には前記テスト専用パッドを選択とする第２のＮＭ
ＯＳトランジスタとを具備している。
た複数のセルを有するメモリセルアレイと、通常書き込
みモード時に、通常書き込み電圧を発生しデータライン
を介して前記複数のセルに供給する定電圧発生回路と、
前記データラインの全てに共通に接続され、テスト書き
込みモード時に、外部から可変の所定大きさのテスト書
き込み電圧を入力し、前記データラインを介して前記複
数のセルに供給するテスト専用パッドと、前記通常書き
込みモードと前記テスト書き込みモードとを判別する手
段と、前記定電圧発生回路と前記データラインとの間に
接続され、前記通常書き込みモード時には、前記定電圧
発生回路を前記データラインに接続する第１のＮＭＯＳ
トランジスタと、前記テスト専用パッドと前記データラ
インの各々との間に接続され、前記テスト書き込みモー
ド時には前記テスト専用パッドを選択とする第２のＮＭ
ＯＳトランジスタとを具備している。
【００１４】
【作用】本発明では、通常モードの他に、テスト書き込
みモードが別に設定される。テストモード中は、書き込
みのために、データライン電圧ＶDLが外部から各種のパ
ッドを通して供給される。パッドとデータラインとの間
に新たに接続されたＮＭＯＳトランジスタは、ゲート電
圧が高く、電流駆動力が大きいので、その電圧低下が小
さい。このため、セル書き込み電流ＩDLが増加しても、
データライン電圧ＶDLの低下を少なくすることができ
る。従って、一度に多くのメモリセルに書き込みができ
る。つまり、テスト書き込みモードを新たに設けること
により、各データラインにより一度に多ビットの書き込
みを行うことができ、そのためテスト時間の短縮を図る
ことができる。これにより、製品出荷前のテスト時間を
短縮できる。
みモードが別に設定される。テストモード中は、書き込
みのために、データライン電圧ＶDLが外部から各種のパ
ッドを通して供給される。パッドとデータラインとの間
に新たに接続されたＮＭＯＳトランジスタは、ゲート電
圧が高く、電流駆動力が大きいので、その電圧低下が小
さい。このため、セル書き込み電流ＩDLが増加しても、
データライン電圧ＶDLの低下を少なくすることができ
る。従って、一度に多くのメモリセルに書き込みができ
る。つまり、テスト書き込みモードを新たに設けること
により、各データラインにより一度に多ビットの書き込
みを行うことができ、そのためテスト時間の短縮を図る
ことができる。これにより、製品出荷前のテスト時間を
短縮できる。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１６】（実施例１）図１は本発明の不揮発性メモ
リ装置の第１の実施例の構成を示す回路図である。図１
において、データラインＤＬはＹデコーダ１１を介して
メモリセルアレイ１０内のメモリセルに接続されてい
る。ＮＭＯＳトランジスタ１３、１４が直列接続され、
ＮＭＯＳトランジスタ１４は電源電圧ＶPPに接続され、
ＮＭＯＳトランジスタ１３はデータラインＤＬに接続さ
れている。定電圧発生回路１２は通常書き込み用の信号
ＶＥＮがＨのときにオンとなり、定電圧ＶｃをＮＭＯＳ
トランジスタ１３のゲートに出力する。データ入出力端
子であるＩ／Ｏパッド１６はＮＭＯＳトランジスタ１５
を介してデータラインＤＬに接続されている。テストモ
ードでは、データライン電圧ＶDLが書き込みのためにＩ
／Ｏパッド１６から供給される。ＮＭＯＳトランジスタ
１５は抵抗０のスイッチとみなすことができ、ＮＭＯＳ
トランジスタ１５のゲートに供給される信号ＴＥＮによ
りオン／オフ制御される。Ｉ／Ｏパッド１６には、デー
タをメモリセルから外部へ読みだすためのＩ／Ｏバッフ
ァ１７が接続されている。Ｉ／Ｏバッファ１７は信号Ｏ
Ｅによりその動作が制御される。
リ装置の第１の実施例の構成を示す回路図である。図１
において、データラインＤＬはＹデコーダ１１を介して
メモリセルアレイ１０内のメモリセルに接続されてい
る。ＮＭＯＳトランジスタ１３、１４が直列接続され、
ＮＭＯＳトランジスタ１４は電源電圧ＶPPに接続され、
ＮＭＯＳトランジスタ１３はデータラインＤＬに接続さ
れている。定電圧発生回路１２は通常書き込み用の信号
ＶＥＮがＨのときにオンとなり、定電圧ＶｃをＮＭＯＳ
トランジスタ１３のゲートに出力する。データ入出力端
子であるＩ／Ｏパッド１６はＮＭＯＳトランジスタ１５
を介してデータラインＤＬに接続されている。テストモ
ードでは、データライン電圧ＶDLが書き込みのためにＩ
／Ｏパッド１６から供給される。ＮＭＯＳトランジスタ
１５は抵抗０のスイッチとみなすことができ、ＮＭＯＳ
トランジスタ１５のゲートに供給される信号ＴＥＮによ
りオン／オフ制御される。Ｉ／Ｏパッド１６には、デー
タをメモリセルから外部へ読みだすためのＩ／Ｏバッフ
ァ１７が接続されている。Ｉ／Ｏバッファ１７は信号Ｏ
Ｅによりその動作が制御される。
【００１７】尚、図１において、定電圧発生回路１２、
Ｉ／Ｏパッド１６等は各データラインＤＬ毎に設けられ
ているが、説明の簡単のためにそれぞれ一つづつだけ図
示され他は省略されている。これは、以降に述べる他の
実施例についても同様である。
Ｉ／Ｏパッド１６等は各データラインＤＬ毎に設けられ
ているが、説明の簡単のためにそれぞれ一つづつだけ図
示され他は省略されている。これは、以降に述べる他の
実施例についても同様である。
【００１８】図２は図１の回路においてテストモード時
の信号発生回路を示す回路図である。信号ＶＥＮ’及び
ＯＥ’は夫々ノアゲート２０、２１に供給される。テス
トモード時には信号ＴＥＮがノアゲート２０、２１に同
時に供給され、信号ＶＥＮ及びＯＥが出力される。通常
モード及びテストモードにおいて、各信号ＶＥＮ，ＴＥ
Ｎ，ＯＥは図１の下部に示すように変化する。
の信号発生回路を示す回路図である。信号ＶＥＮ’及び
ＯＥ’は夫々ノアゲート２０、２１に供給される。テス
トモード時には信号ＴＥＮがノアゲート２０、２１に同
時に供給され、信号ＶＥＮ及びＯＥが出力される。通常
モード及びテストモードにおいて、各信号ＶＥＮ，ＴＥ
Ｎ，ＯＥは図１の下部に示すように変化する。
【００１９】次に、図１の第１の実施例の不揮発性メモ
リ装置の動作について説明する。まず、通常の書き込み
モードでは、信号ＴＥＮがＬにあり、ＮＭＯＳトランジ
スタ１５はオフにある。定電圧発生回路１２は信号ＶＥ
ＮがＨになることにより選択となり、書き込み用の定電
圧ＶｃがＮＭＯＳトランジスタ１３に供給され及び電圧
Ｖｃ−ＶｔｈがデータラインＤＬを介してＹデコーダ１
１により選択されたメモリセルに供給される。一方、固
有のコマンドが入力されることにより、テスト時間を短
縮するテストモードに入ると、定電圧発生回路１２は信
号ＶＥＮによって非選択となり、定電圧ＶｃはＧＮＤレ
ベルになる。このため、ＮＭＯＳトランジスタ１３はオ
フになる。同時に、信号ＴＥＮがＨ（例えば、１２Ｖ）
になり、ＮＭＯＳトランジスタ１５がオンになり、デー
タラインＤＬはＩ／Ｏパッド１６に直結される。このテ
ストモードでは、信号ＯＥはＬになり、Ｉ／Ｏバッファ
１７の出力はハイインピーダンスになる。このように、
テスト書き込みの際には、外部からＩ／Ｏピン１６を介
して直接セル・ドレイン電圧ＶDLが入力される。このＮ
ＭＯＳトランジスタ１５では、ＮＭＯＳトランジスタ１
３の様にデータラインＤＬを電圧制御する必要がないの
で、信号ＴＥＮつまりＮＭＯＳトランジスタ１５のゲー
ト電圧ＴＥＮは電源電圧ＶDD（例えば、１２Ｖ）に設定
できる。
リ装置の動作について説明する。まず、通常の書き込み
モードでは、信号ＴＥＮがＬにあり、ＮＭＯＳトランジ
スタ１５はオフにある。定電圧発生回路１２は信号ＶＥ
ＮがＨになることにより選択となり、書き込み用の定電
圧ＶｃがＮＭＯＳトランジスタ１３に供給され及び電圧
Ｖｃ−ＶｔｈがデータラインＤＬを介してＹデコーダ１
１により選択されたメモリセルに供給される。一方、固
有のコマンドが入力されることにより、テスト時間を短
縮するテストモードに入ると、定電圧発生回路１２は信
号ＶＥＮによって非選択となり、定電圧ＶｃはＧＮＤレ
ベルになる。このため、ＮＭＯＳトランジスタ１３はオ
フになる。同時に、信号ＴＥＮがＨ（例えば、１２Ｖ）
になり、ＮＭＯＳトランジスタ１５がオンになり、デー
タラインＤＬはＩ／Ｏパッド１６に直結される。このテ
ストモードでは、信号ＯＥはＬになり、Ｉ／Ｏバッファ
１７の出力はハイインピーダンスになる。このように、
テスト書き込みの際には、外部からＩ／Ｏピン１６を介
して直接セル・ドレイン電圧ＶDLが入力される。このＮ
ＭＯＳトランジスタ１５では、ＮＭＯＳトランジスタ１
３の様にデータラインＤＬを電圧制御する必要がないの
で、信号ＴＥＮつまりＮＭＯＳトランジスタ１５のゲー
ト電圧ＴＥＮは電源電圧ＶDD（例えば、１２Ｖ）に設定
できる。
【００２０】この第１の実施例によれば、書き込み電流
ＩDLが増加しても書き込み電圧ＶDLの降下は生じないの
で、多くのメモリセルに同時に書き込みが可能になり、
書き込み速度が大きくなり、テスト時間が短縮できる。
また、書き込み電圧ＶDLはテスト段階で調整可能であ
り、セルの劣化を生じさせず、信頼性が向上できる。更
に、このように構成しても、チップサイズの増加もほと
んどなく、占有面積はほとんど増えない。この第１の実
施例により得られる効果は、特に記載しないが、以下に
述べる他の実施例についても同様に当てはまることであ
る。
ＩDLが増加しても書き込み電圧ＶDLの降下は生じないの
で、多くのメモリセルに同時に書き込みが可能になり、
書き込み速度が大きくなり、テスト時間が短縮できる。
また、書き込み電圧ＶDLはテスト段階で調整可能であ
り、セルの劣化を生じさせず、信頼性が向上できる。更
に、このように構成しても、チップサイズの増加もほと
んどなく、占有面積はほとんど増えない。この第１の実
施例により得られる効果は、特に記載しないが、以下に
述べる他の実施例についても同様に当てはまることであ
る。
【００２１】（実施例２）図３は本発明の不揮発性メモ
リ装置の第２の実施例の構成を示す回路図である。この
第２の実施例では、第１の実施例のＩ／Ｏパッド１６に
代えて、アドレスパッドなどの入力パッド３０が用いら
れている。信号としては信号ＴＥＮと信号ＶＥＮとが用
いられている。他の部分は第１の実施例のものと同様で
あるので、その説明は省略する。
リ装置の第２の実施例の構成を示す回路図である。この
第２の実施例では、第１の実施例のＩ／Ｏパッド１６に
代えて、アドレスパッドなどの入力パッド３０が用いら
れている。信号としては信号ＴＥＮと信号ＶＥＮとが用
いられている。他の部分は第１の実施例のものと同様で
あるので、その説明は省略する。
【００２２】この第２の実施例の動作においても、信号
ＶＥＮと信号ＴＥＮとによる定電圧発生回路１２及びＮ
ＭＯＳトランジスタ１５の動作の制御は第１の実施例の
ものと同様である。
ＶＥＮと信号ＴＥＮとによる定電圧発生回路１２及びＮ
ＭＯＳトランジスタ１５の動作の制御は第１の実施例の
ものと同様である。
【００２３】この第２の実施例によれば、既存の入力ピ
ンに本発明を容易に適用できる。
ンに本発明を容易に適用できる。
【００２４】（実施例３）図４は本発明の不揮発性メモ
リ装置の第３の実施例の構成を示す回路図である。この
第３の実施例では、テストモードにおいて外部からパッ
ド４０に供給されるデータライン電圧ＶDLから信号ＶＥ
Ｎを発生する信号発生回路４１が備えられている。信号
発生回路４１の出力は定電圧発生回路１２に接続されて
いる。インバータ４２は信号発生回路４１の出力信号Ｖ
ＥＮを反転して信号ＴＥＮを発生するものである。例え
ば、インバータ４２は、出力信号ＶＥＮがＬの場合には
１２Ｖの信号ＴＥＮを発生し、Ｈの場合には０Ｖの信号
ＴＥＮを発生する。
リ装置の第３の実施例の構成を示す回路図である。この
第３の実施例では、テストモードにおいて外部からパッ
ド４０に供給されるデータライン電圧ＶDLから信号ＶＥ
Ｎを発生する信号発生回路４１が備えられている。信号
発生回路４１の出力は定電圧発生回路１２に接続されて
いる。インバータ４２は信号発生回路４１の出力信号Ｖ
ＥＮを反転して信号ＴＥＮを発生するものである。例え
ば、インバータ４２は、出力信号ＶＥＮがＬの場合には
１２Ｖの信号ＴＥＮを発生し、Ｈの場合には０Ｖの信号
ＴＥＮを発生する。
【００２５】この第３の実施例の不揮発性メモリ装置の
動作について説明する。まず、通常の書き込みモードで
は、信号発生回路４１はＨレベルの信号ＶＥＮを出力
し、定電圧発生回路１２を選択状態にする。電圧発生回
路１２の定電圧Ｖｃにより通常のセル書き込みが行われ
る。ＮＭＯＳトランジスタ１５はＬレベルの信号ＴＥＮ
によりオフにされている。一方、テストモードにおい
て、データライン電圧ＶDL（例えば、８Ｖ）が外部から
パッド４０に供給されると、信号発生回路４１がこのデ
ータライン電圧ＶDLからＬレベルの信号ＶＥＮを発生
し、定電圧発生回路１２の出力電圧ＶｃをＧＮＤレベル
にする。ＮＭＯＳトランジスタ１５はＨレベルの信号Ｔ
ＥＮによりオンにされ、外部データライン電圧ＶDLが各
データラインＤＬ及びＹデコーダ１１を介してメモリセ
ルに供給され、テスト書き込みが行われる。
動作について説明する。まず、通常の書き込みモードで
は、信号発生回路４１はＨレベルの信号ＶＥＮを出力
し、定電圧発生回路１２を選択状態にする。電圧発生回
路１２の定電圧Ｖｃにより通常のセル書き込みが行われ
る。ＮＭＯＳトランジスタ１５はＬレベルの信号ＴＥＮ
によりオフにされている。一方、テストモードにおい
て、データライン電圧ＶDL（例えば、８Ｖ）が外部から
パッド４０に供給されると、信号発生回路４１がこのデ
ータライン電圧ＶDLからＬレベルの信号ＶＥＮを発生
し、定電圧発生回路１２の出力電圧ＶｃをＧＮＤレベル
にする。ＮＭＯＳトランジスタ１５はＨレベルの信号Ｔ
ＥＮによりオンにされ、外部データライン電圧ＶDLが各
データラインＤＬ及びＹデコーダ１１を介してメモリセ
ルに供給され、テスト書き込みが行われる。
【００２６】この第３の実施例によれば、内部的に信号
ＶＥＮ及びＴＥＮを発生できることから、より効率的に
テストが実施できる。
ＶＥＮ及びＴＥＮを発生できることから、より効率的に
テストが実施できる。
【００２７】（実施例４）図５は本発明の不揮発性メモ
リ装置の第４の実施例の構成を示す回路図である。第１
の実施例では、各データラインＤＬがＩ／Ｏパッド１６
に接続されており、ＮＭＯＳトランジスタ１５も各デー
タラインＤＬ毎に設けられていたが、この第４の実施例
では、全てのデータラインＤＬが一つのテスト専用パッ
ド５０に接続されて構成されている。他の各部は第１の
実施例と同様の構成である。
リ装置の第４の実施例の構成を示す回路図である。第１
の実施例では、各データラインＤＬがＩ／Ｏパッド１６
に接続されており、ＮＭＯＳトランジスタ１５も各デー
タラインＤＬ毎に設けられていたが、この第４の実施例
では、全てのデータラインＤＬが一つのテスト専用パッ
ド５０に接続されて構成されている。他の各部は第１の
実施例と同様の構成である。
【００２８】この第４の実施例の動作は、第１の実施例
の動作と同様であるので、その説明は省略する。
の動作と同様であるので、その説明は省略する。
【００２９】この第４の実施例によれば、一つのテスト
専用パッドを設けてテストを実施することにより、第１
の実施例に比べてその面積を小さくできる。
専用パッドを設けてテストを実施することにより、第１
の実施例に比べてその面積を小さくできる。
【００３０】図６は本発明における外部データライン電
圧と書き込み電流との関係を示す図である。本発明で
は、外部データライン電圧ＶDLは書き込み電流ＩDLの大
きさとは無関係に一定の値のものが外部から供給され
る。外部データライン電圧ＶDLの大きさの上限はメモリ
セルを劣化させない大きさであり、その下限はメモリセ
ルをプログラムできる大きさであることが必要である。
外部データライン電圧ＶDLは実際には上限に近い電圧が
設定される。このデータライン電圧ＶDLは、テストされ
るメモリセルの特性に応じて、テスト書き込み時に多少
調整することができる。従来は、図１０に示すように、
データライン電圧ＶDLを維持するために、書き込み電流
ＩDLが制限を受けたが、本発明では、書き込み電流ＩDL
が大きくなっても、データライン電圧ＶDLは変化しな
い。
圧と書き込み電流との関係を示す図である。本発明で
は、外部データライン電圧ＶDLは書き込み電流ＩDLの大
きさとは無関係に一定の値のものが外部から供給され
る。外部データライン電圧ＶDLの大きさの上限はメモリ
セルを劣化させない大きさであり、その下限はメモリセ
ルをプログラムできる大きさであることが必要である。
外部データライン電圧ＶDLは実際には上限に近い電圧が
設定される。このデータライン電圧ＶDLは、テストされ
るメモリセルの特性に応じて、テスト書き込み時に多少
調整することができる。従来は、図１０に示すように、
データライン電圧ＶDLを維持するために、書き込み電流
ＩDLが制限を受けたが、本発明では、書き込み電流ＩDL
が大きくなっても、データライン電圧ＶDLは変化しな
い。
【００３１】
【発明の効果】以上説明したように、本発明では、テス
ト時にセル書き込み電流が増加しても書き込み電圧の降
下は生じないので、多くのメモリセルに同時に書き込み
が可能になり、書き込み速度が大きくなり、テスト時間
が短縮できる。また、書き込み電圧ＶDLはテスト段階で
調整可能であり、セルの劣化を生じさせず、信頼性が向
上できる。更に、このように構成しても、チップサイズ
の増加もほとんどなく、占有面積はほとんど増えない。
ト時にセル書き込み電流が増加しても書き込み電圧の降
下は生じないので、多くのメモリセルに同時に書き込み
が可能になり、書き込み速度が大きくなり、テスト時間
が短縮できる。また、書き込み電圧ＶDLはテスト段階で
調整可能であり、セルの劣化を生じさせず、信頼性が向
上できる。更に、このように構成しても、チップサイズ
の増加もほとんどなく、占有面積はほとんど増えない。
【図１】本発明の不揮発性メモリ装置の第１の実施例の
構成を示す回路図。
構成を示す回路図。
【図２】図１の回路においてテストモード時の信号発生
回路を示す回路図。
回路を示す回路図。
【図３】本発明の不揮発性メモリ装置の第２の実施例の
構成を示す回路図。
構成を示す回路図。
【図４】本発明の不揮発性メモリ装置の第３の実施例の
構成を示す回路図。
構成を示す回路図。
【図５】本発明の不揮発性メモリ装置の第４の実施例の
構成を示す回路図。
構成を示す回路図。
【図６】本発明における外部データライン電圧と書き込
み電流との関係を示す特性図。
み電流との関係を示す特性図。
【図７】フラッシュメモリのセルの構成を示す回路図。
【図８】セルの閾値と書き込み電流との関係を示す特性
図。
図。
【図９】図９は従来のセル・ドレイン電圧発生回路を示
す回路図。
す回路図。
【図１０】従来のデータライン電圧と書き込み電流との
関係を示す特性図。
関係を示す特性図。
１０ メモリセルアレイ １１ Ｙデコーダ １２ 定電圧発生回路 １３、１４、１５ ＭＯＳトランジスタ １６ Ｉ／Ｏパッド １７ Ｉ／Ｏバッファ ２０、２１ ノアゲート ３０ 入力パッド ３１ 入力バッファ ４０ パッド ４１ 信号発生回路 ４２ インバータ ４３ 抵抗 ５０ テスト用パッド ＤＬ データライン
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４３４
Claims (5)
- 【請求項１】マトリクス状に配列された複数のセルを有
するメモリセルアレイと、 通常書き込みモード時に、内部で通常書き込み電圧を発
生し前記複数のセルに供給する第１の供給手段と、 テスト書き込みモード時に、外部から可変の所定大きさ
のテスト書き込み電圧を入力し、前記複数のセルに供給
する第２の供給手段と、 前記通常書き込みモードと前記テスト書き込みモードと
を判別する手段と、 前記判別手段に応答して、前記通常書き込みモード時に
は前記第１の供給手段を選択し前記第２の供給手段を非
選択とし、前記テスト書き込みモード時には前記第１の
供給手段を非選択とし前記第２の供給手段を選択とする
手段と、 を具備することを特徴とする不揮発性メモリ装置。 - 【請求項２】マトリクス状に配列された複数のセルを有
するメモリセルアレイと、 通常書き込みモード時に、通常書き込み電圧を発生しデ
ータラインを介して前記複数のセルに供給する定電圧発
生回路と、 テスト書き込みモード時に、外部から可変の所定大きさ
のテスト書き込み電圧を入力し、前記データラインを介
して前記複数のセルに供給するＩ／Ｏパッドと、 前記通常書き込みモードと前記テスト書き込みモードと
を判別する手段と、 前記定電圧発生回路と前記データラインとの間に接続さ
れ、前記通常書き込みモード時には、前記定電圧発生回
路を前記データラインに接続する第１のＮＭＯＳトラン
ジスタと、 前記Ｉ／Ｏパッドと前記データラインとの間に接続さ
れ、前記テスト書き込みモード時には前記Ｉ／Ｏパッド
を選択とする第２のＭＯＳトランジスタと、 前記テスト書き込みモード時に、前記Ｉ／Ｏパッドに接
続されたＩ／Ｏバッファを非動作にする手段と、 を具備することを特徴とする不揮発性メモリ装置。 - 【請求項３】マトリクス状に配列された複数のセルを有
するメモリセルアレイと、 通常書き込みモード時に、通常書き込み電圧を発生しデ
ータラインを介して前記複数のセルに供給する定電圧発
生回路と、 テスト書き込みモード時に、外部から可変の所定大きさ
のテスト書き込み電圧を入力し、前記データラインを介
して前記複数のセルに供給する外部信号入力端子と、 前記通常書き込みモードと前記テスト書き込みモードと
を判別する手段と、 前記定電圧発生回路と前記データラインとの間に接続さ
れ、前記通常書き込みモード時には、前記定電圧発生回
路を前記データラインに接続する第１のＮＭＯＳトラン
ジスタと、 前記外部信号入力端子と前記データラインとの間に接続
され、前記テスト書き込みモード時には前記外部信号入
力端子を選択とする第２のＭＯＳトランジスタと、 を具備することを特徴とする不揮発性メモリ装置。 - 【請求項４】マトリクス状に配列された複数のセルを有
するメモリセルアレイと、 通常書き込みモード時に、通常書き込み電圧を発生しデ
ータラインを介して前記複数のセルに供給する定電圧発
生回路と、 テスト書き込みモード時に、外部から可変の所定大きさ
のテスト書き込み電圧を入力し、前記データラインを介
して前記複数のセルに供給するパッドと、 前記通常書き込みモードと前記テスト書き込みモードと
を判別する手段と、 前記定電圧発生回路と前記データラインとの間に接続さ
れ、前記通常書き込みモード時には、前記定電圧発生回
路を前記データラインに接続する第１のＮＭＯＳトラン
ジスタと、 前記パッドと前記データラインとの間に接続され、前記
テスト書き込みモード時には前記パッドを選択とする第
２のＭＯＳトランジスタと、 前記パッドの前記テスト書き込み電圧から、前記通常書
き込みモード時には前記定電圧発生回路を選択する信号
を発生し、前記テスト書き込みモード時には前記第２の
ＭＯＳトランジスタをオンにする信号を発生する信号発
生手段と、 を具備することを特徴とする不揮発性メモリ装置。 - 【請求項５】マトリクス状に配列された複数のセルを有
するメモリセルアレイと、 通常書き込みモード時に、通常書き込み電圧を発生しデ
ータラインを介して前記複数のセルに供給する定電圧発
生回路と、 前記データラインの全てに共通に接続され、テスト書き
込みモード時に、外部から可変の所定大きさのテスト書
き込み電圧を入力し、前記データラインを介して前記複
数のセルに供給するテスト専用パッドと、 前記通常書き込みモードと前記テスト書き込みモードと
を判別する手段と、 前記定電圧発生回路と前記データラインとの間に接続さ
れ、前記通常書き込みモード時には、前記定電圧発生回
路を前記データラインに接続する第１のＮＭＯＳトラン
ジスタと、 前記テスト専用パッドと前記データラインの各々との間
に接続され、前記テスト書き込みモード時には前記テス
ト専用パッドを選択とする第２のＮＭＯＳトランジスタ
と、 を具備することを特徴とする不揮発性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26139294A JPH08106794A (ja) | 1994-09-30 | 1994-09-30 | 不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26139294A JPH08106794A (ja) | 1994-09-30 | 1994-09-30 | 不揮発性メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08106794A true JPH08106794A (ja) | 1996-04-23 |
Family
ID=17361230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26139294A Pending JPH08106794A (ja) | 1994-09-30 | 1994-09-30 | 不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08106794A (ja) |
-
1994
- 1994-09-30 JP JP26139294A patent/JPH08106794A/ja active Pending
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