JP3123983B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、書込み判定メモリ
と、判定結果読取り回路と、適正値指定回路とを有する
不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】図８は、従来例の不揮発性半導体記憶装
置の構成を示すブロック図、図９は、従来例の、メモリ
セルにおける、書換え回数と書込み時間との関係を示す
グラフである。

【０００３】不揮発性半導体記憶装置には、例えばシリ
コン基板上に形成されたフローティングゲートに電荷を
蓄積させることによって情報を記憶させるものがある。

【０００４】情報の消去は、フローティングゲートに電
荷を蓄積させることによって、制御ゲートを基準にした
場合のしきい値を高くさせ、情報の書込みは、フローテ
ィングゲートに蓄積された電荷を引抜くことによって実
現している。このような不揮発性半導体記憶装置は消去
／書込みを行うたびに、徐々に劣化していき、最終的に
は消去／書込みができなくなるという特性がある。この
一例として、図９に示す。

【０００５】図９は消去、書込み可能、読取りメモリに
おいて消去／書込みを繰返した場合に、消去／書込みに
要する最短時間がどのように変化していくかを示したも
のであり、消去／書込みを繰返すと、消去／書込みに要
する時間が増加するのが分かる。これら劣化の特性は、
製造工程でのバラツキによって書込み可能回数が大きく
変化する。そこで、サンプルを評価した上で書込み制限
回数を設定し、その制限回数内で動作を保証するように
している。消去／書込みが正常に行われなくなること
は、メモリ内の情報が消失してしまうことになるので、
従来は次のようにして寿命を判断していた。

【０００６】図８に示したように、従来、不揮発性半導
体記憶装置の寿命を検出する回路の構成は、常に消去／
書込みの対象となる予備メモリを設け、メモリアレイに
書込む際、タイミング制御回路でメモリアレイへの消去
／書込み時間よりも短い消去／書込み時間で予備メモリ
へ消去／書込みを行うことにより、消去／書込みを繰り
返すことによる劣化を、メモリアレイよりも早く予備メ
モリで検知し警告を伝えるものがある。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
従来技術では、次のような問題点があった。

【０００８】第１の問題点は、メモリアレイのデータ消
失を警告するのみであり、消去／書込みを繰り返すこと
により劣化すること自体を解決又は改善するものではな
いことである。つまりメモリセルの長寿命化に結びつか
ないことである。

【０００９】第２の問題点は、予備メモリへの消去／書
込み時間を短くすることを狙いの一つとしているけれど
も各メモリセル間の段階的な劣化状況を検知するもので
はないことである。

【００１０】本発明の目的は、ＥＥＰＲＯＭの消去／書
込みを繰り返すことによるその消去／書込みに要する時
間が長くなるメモリセルの劣化を、その都度のメモリセ
ルの劣化状態を読み取り、消去／書込みに必要な最短時
間を加えることにより、劣化の度合を抑え、消去／書込
みの繰り返し回数の長寿命化された不揮発性半導体記憶
装置を提供することである。

【００１１】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、外部からの指定アドレスに対応したメモリ
セルにデータの書込み／読出し／消去動作が行われるメ
モリアレイと、メモリセルと同じタイプのメモリセルを
有しデータの書込み／消去動作に対応してそのメモリセ
ルに一定時間の書込み／消去動作が行われる書込み判定
メモリと、書込み判定メモリ内のそのメモリセルからの
読出し信号の値に応じてメモリアレイへの書込み／消去
時間を指定する指定手段と、指定手段の出力に対応した
時間に基づいてメモリアレイへの書込み／消去を行うタ
イミング制御部とを備えており、指定手段は、書込み判
定メモリ内のメモリセルをアクセスするアドレスが入力
される期間に動作する、不揮発性半導体記憶装置におい
て、書込み判定メモリには複数のメモリセルが備えら
れ、書込み判定メモリに対する書込み／消去動作におい
て、そのメモリセルの各々のコントロールゲート及びド
レインにはメモリアレイ内のメモリセルに書込み／消去
動作を行う時のコントロール電圧及びドレイン電圧を複
数段に分圧した電圧のそれぞれを印加すること、

【００１２】かつ、指定手段が、書込み判定メモリ内の
各メモリセルに格納されている個々のデータを読出す判
定結果読取り回路と、判定結果読取り回路により読出さ
れた個々のデータの組合わせに応じてメモリアレイのメ
モリセルに対する書込み／消去時間を決める適正値判定
回路とを有すること、

【００１３】さらに、適正値判定回路が、判定結果読取
り回路が出力した個々のデータが全て０の時には書込み
オーバー信号を出力するものであること、を特徴として
いる。

【００１４】さらに、この不揮発性半導体記憶装置が、
書込み判定メモリは、検査セル信号が、高電圧側１対と
低電圧側１対の計２対のＮチャネルトランジスタとイン
バータのゲートとに配線され、インバータの出力は２対
の中間に並列に配列された複数対のＮチャネルトランジ
スタのゲートに配線されており、検査セル信号がアクテ
ィブとなる高入力時選択されるコントロールゲートの経
路は、複数個のメモリセル・セレクトトランジスタにそ
れぞれ所定の抵抗素子を付加してメモリセルのコントロ
ールゲートとソース側に配線され、これらにより常時選
択されるコントロールゲートおよび消去書込み線がメモ
リセルのゲート入力レベルをメモリアレイと同様の消去
／書込電圧値と、抵抗分割させた消去／書込電圧値に切
り替え可能であり、書込み判定メモリは、判定メモリ内
メモリセルの消去／書込み時、高電圧値を加える際、そ
れぞれのメモリセルに抵抗素子を順次配線していること
により、それぞれのメモリセルにより必要最少消去／書
込み時間が異なる、ものであることも一層好ましい。

【００１５】また、本発明の不揮発性半導体記憶装置
は、書込み判定メモリは、検査セル信号が、高電圧側１
対のＮチャネルトランジスタとインバータのゲートとに
配線され、インバータの出力は１対と並列に配列された
複数対のＮチャネルトランジスタのゲートに配線されて
おり、検査セル信号がアクティブとなる高入力時選択さ
れるコントロールゲートの経路は、複数個のメモリセル
・セレクトトランジスタにそれぞれ所定の遅延回路を付
加してメモリセルのコントロールゲートとソース側に配
線され、これらにより常時選択されるコントロールゲー
トおよび消去書込み線がメモリセルのゲート入力レベル
を高電圧値は不変であるが異なる遅延回路に切り替え可
能であり、書込み判定メモリは、判定メモリ内メモリセ
ルの消去／書込み時、それぞれのメモリセルに遅延回路
を順次配線していることにより、それぞれのメモリセル
により必要最少消去／書込み時間が異なる、ものである
ことも好ましい。

【００１６】すなわち、本発明の狙いの１つは、消去／
書込みの繰り返しでメモリアレイ内メモリセルが劣化し
ていく過程で、劣化を最小限に抑える必要かつ最短時間
で消去／書込みを行うので、消去／書込みの繰り返し回
数に対して長寿命とすることである。

【００１７】第２の狙いは、書き込み判定メモリのデー
タ読み取りから適正値指定回路からの出力迄の処置が製
品内部で自動的に行うので、本発明を有効とするために
特別なフロー又は、タイミング入力を必要としないこと
である。

【００１８】なお、先行技術（特願平０９−２６３４２
４）の次の長所も兼ね備えている。書き込みオーバー信
号によって、メモリアレイ内のメモリセルの劣化が規格
となる書込み時間前に警告を伝えるので、メモリアレイ
内のメモリセルが劣化し、実使用中に書込み不良をおこ
しデータを失う危険を防いでいる。さらに、書込みオー
バー信号を増やすことで、現在の劣化の度数を確認する
ことも可能とする効果をもつ。

【００１９】そして、メモリアレイ内のメモリセルを書
込み判定メモリ内に有し、メモリアレイ内のメモリセル
より厳しい条件で消去／書込みを行い、消去／書込みの
度に劣化の度数を判定しているので、製品個々のメモリ
セルのバラツキに対応して本発明は有効であることであ
る。

【００２０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。

【００２１】図１は、本発明の不揮発性半導体記憶装置
の一実施形態例の構成を示すブロック図、図２は、本実
施形態例の書込み判定メモリの具体的な回路図、図３
は、本実施形態例の回路におけるレジスタへのデータ格
納から消去／書込み、読出しまでの各信号のタイミング
を示す波形図、図４は、本実施形態例の判定結果読取り
回路と適正値指定回路の処置対応表、図５は、各メモリ
セルにおける、書換え回数と書込み時間との関係を示す
グラフ、図６は、各判定メモリにおける、書換え回数と
書込み時間との関係を示すグラフである。

【００２２】図１に示す本実施形態例の不揮発性半導体
記憶装置（ＥＥＰＲＯＭ）は、メモリアレイ７による記
憶手段のほかに、検査セル信号でメモリアレイ７と同様
の消去／書込電圧値Ｖｐｐと、本発明の抵抗分割させた
消去／書込Ｖｐｐ電圧値を切り替え可能としている劣化
状況を検出する書込み判定メモリ１０と、その周辺回路
として、検査セルをアクティブにすることにより書込み
判定メモリ１０に書き込まれたデータを読み込む判定結
果読取り回路９と、このデータの値に応じてメモリアレ
イ７への消去／書込動作の際タイミング制御部１に消去
／書込の適切な時間を指定する適性値指定回路８を有す
る。

【００２３】以下は、本実施形態例での一般的なＥＥＰ
ＲＯＭに必要となる入出力信号と機能ブロックの説明
で、特にアドレス信号Ａ０ないしアドレス信号Ａ３とレ
ジスタアクティブ（ＲＥＧ）信号とをアクティブにし、
所定のタイミングでレジスターに順次、入出力信号Ｉ／
Ｏ０ないし入出力信号Ｉ／Ｏ７からのデータを格納し、
消去／書込を１６バイト一括に書き換えられるブロック
書込み機能を有するものを前提としたが、これらは、説
明を容易にするためのもので、本発明に不可欠な条件で
はない。

【００２４】アドレス信号Ａ０〜Ａ３の入力端子は、ア
ドレスバッファ・アドレスラッチ３を介しＹデコーダ
４、Ｙ選択部６へと配線され、アドレス信号Ａ４〜Ａ１
０の入力信号は、アドレスバッファ・アドレスラッチ３
を介しＸデコーダ５へと配線している。

【００２５】これらＹ選択部６、Ｘデコーダ５に消去／
書込動作に必要となる書込み電圧Ｖｐｐ用のチャージ・
ポンプ、レベルシフター等が含んでいるものとする。

【００２６】メモリアレイ７は、上記Ｘデコーダ５とＹ
選択部６、入出力信号Ｉ／Ｏ0〜７の１バイトデータか
ら１６，３８４個のメモリセル１１と、これと対になる
セレクトトランジスタ１２を有する。

【００２７】Ｘデコーダ５からデコードされた１２８本
のコントロールゲートＣＧ(0,127)とワード線ＲＷ(0,12
7)は、それぞれメモリセル１１のコントロールゲートと
セレクトトランジスタ１２のゲートに配線し、Ｙ選択部
６でデコードした１２８本の読出し線ＲＢ(0,127)と消
去書込み線ＥＷＢ(0,127)は、それぞれメモリセル１１
のソース側とセレクトトランジスタ１２のドレイン側に
配線している。このメモリセル１１とセレクトトランジ
スタ１２の一対を便宜上、記号ＭＴで示すこととする。

【００２８】タイミング制御部１は、クロック信号ＣＬ
Ｋ、レジスターをアクティブにする信号ＲＥＧ 、消去
をアクティブにする信号ＥＲＡＳＥ 、書込みをアクテ
ィブにする信号ＷＲＩＴＥ、読み出し信号ＲＥＡＤおよ
び適正値指定回路８からの信号を受ける。この消去と書
込みの動作によりレジスター内に格納したデータをメモ
リアレイ７の指定されたブロックに書込む。

【００２９】アドレス信号Ａ０〜Ａ１０で指定したアド
レスに対応するメモリアレイ７のデータは、Ｙ選択部６
を介し入出力バッフア・データラッチ２内で出力を増幅
させ、入出力信号Ｉ／Ｏ０〜 Ｉ／Ｏ７から出力する。
タイミング制御部１は、ＣＬＫ信号、ＲＥＧ信号、ＥＲ
ＡＳＥ信号、ＷＲＩＴＥ信号、ＲＥＡＤ信号の入力を、
レジスターへの格納、消去／書込み、読出しの各モード
毎に周辺の機能ブロックへ動作を指定しタイミングの制
御を行う。

【００３０】図２の書込み判定メモリの回路図におい
て、検査セル信号ＴＳは、Ｎチャネルトランジスタ１０
２、１０５とインバータ１０１のゲートに配線しインバ
ータ１０１の出力はＮチャネルトランジスタ１０３、１
０４のゲートに配線する。これにより常時選択されるコ
ントロールゲートＣＧ′、消去書込み線ＥＷＢ′がＭＴ
０〜ＭＴ４のメモリセル１１のゲート入力レベルをメモ
リアレイ７と同様の消去／書込電圧値Ｖｐｐと、本発明
の抵抗分割させた消去／書込電圧値Ｖｐｐに切り替え可
能とする。検査セル信号ＴＳがアクティブとなる高入力
時選択されるコントロールゲートＣＧ′の経路は、メモ
リセル・セレクトトランジスタＭＴ０〜ＭＴ４にそれぞ
れ抵抗Ｒ１を付加してメモリセル１１のコントロールゲ
ートとソース側に配線する。それぞれをコントロールゲ
ートＣＧ０〜ＣＧ４、消去書込み線ＥＷＢ０〜ＥＷＢ４
で示す。

【００３１】図１で検査セル信号ＴＳをアクティブにし
た時、図２において書込み判定メモリ１０のメモリセル
・セレクトトランジスタＭＴ0〜ＭＴ4のデータは、読出
し線ＲＢ′0〜 ＲＢ′4から判定結果読取り回路９へと
出力する。

【００３２】本実施形態例では、消去／書込み時の電圧
値Ｖｐｐを１１Ｖと、抵抗Ｒ１を１００ＫΩ、抵抗Ｒ２
を１０ＭΩ、Ｎチャネルトランジスタ１０５のＶｔ値を
０．５Ｖと想定した。この場合、消去時の消去書込み線
ＥＷＢ０〜ＥＷＢ４の電圧値と、書込み時のコントロー
ルゲートＣＧ０〜ＣＧ４の電圧値は、１０．８Ｖ、１
０．６Ｖ、１０．４Ｖ、１０．２Ｖ、１０．０Ｖで供給
することとなる。

【００３３】図３は本発明の回路におけるレジスタへの
データ格納から消去／書込み、読出しまでの各信号のタ
イミングを示す。本実施形態例では、前述ブロック書込
みのために必要となるレジスタへのデータ格納時、検査
用読出し信号ＴＲ信号がアクティブとなるよう設定した
例で、書込み判定メモリのデータを判定結果読取り回路
９で読み取り、その値に応じて適正値指定回路８から適
性な消去／書込み時間がメモリアレイ７のコントロール
ゲートＣG(0,127)と消去書込み線ＥＷＢ(0,127)に与え
られる。

【００３４】図４に関連して説明すると、書き込み判定
メモリ１０から読み出されたデータは、判定結果読取り
回路９でＪ０〜Ｊ５に分類し、その結果を適正指定回路
８に出力する。適正指定回路８は、タイミング制御部１
にＪ０〜Ｊ５に対応した書き込み時間を指定する。また
書き込みオーバー信号に１または０を出力する。図４
は、判定結果読取り回路９で読み取られるＪ０〜Ｊ５の
具体的なデータ値と、適正値指定回路８がタイミング制
御部１に指定する具体的な書き込み時間を表にしたもの
である。

【００３５】次に、本実施形態例の動作について説明す
る。

【００３６】一般的な不揮発性半導体記憶装置（ＥＥＰ
ＲＯＭ）の機能は大きく分けて２つある。メモリアレイ
７にデータを書込む機能とアドレス信号Ａ０〜Ａ１０の
設定で所望のアドレスのデータを読み出す機能である。
本実施形態例におけるこれら一連の流れは、図３に示し
たレジスタへのデータ格納、消去／書込み、読出しのタ
イミング図の通りである。

【００３７】データを書込む場合、前述の通り１６バイ
ト一括書込みとするブロック書込み機能を例にすれば、
第一段階としてレジスタへのデータ格納を行う。

【００３８】図１を参照すると、レジスタをアクティブ
にする信号ＲＥＧをアクティブにし、所定のタイミング
でアドレスＡ０〜Ａ３の信号を順次切り替えることで、
アドレスバッファ・アドレスラッチ３、Ｙデコーダ４を
介し、Ｙ選択部６に１６バイト分の格納番地を用意す
る。このアドレスの切り替わるタイミングに合わせて、
入出力端子Ｉ／Ｏ０〜 Ｉ／Ｏ７から入出力バッファ・
データラッチ２を介しＹ選択部６内のレジスタへ格納す
る。

【００３９】これら動作タイミングは外部から入力する
クロック信号ＣＬＫと同期させたものである。本実施形
態例では、このレジスタへのデータ格納に要する時間を
利用して、消去／書込みの適性時間を判定するよう設定
している。

【００４０】検査読み出し信号ＴＲをアクティブにする
ことにより行う書込み判定メモリ１０のデータ読出し、
判定結果読取り回路９、適正値指定回路８での機能に関
する説明は後述とする。

【００４１】第２段階として消去は、消去信号ＥＲＡＳ
Ｅをアクティブとし、アドレスＡ４〜Ａ１０の指定によ
り、アドレスバッファ・アドレスラッチ３を介し、Ｘデ
コーダ５で選択したコントロールゲートＣＧ(0,127)は
グランドＧＮＤ接地、非選択コントロールゲートＣＧ
(0,127)と、ワード線ＲＷ(0,127)は1/2Ｖｐｐの電圧値
とし、Ｙ選択部６から供給する読出し線ＲＢ（0,127）
は、Ｖｐｐ電圧値とし、規格となる一定時間をその状態
に保つことにより、所望のブロックを消去する。

【００４２】書込みは、書込み信号ＷＲＩＴＥをアクテ
ィブとし、上述アドレス指定で選択したコントロールゲ
ートＣＧ(0,127)をＶｐｐ電圧値、非選択のコントロー
ルゲートＣＧ(0,127)を１／２Ｖｐｐ電圧値、ワード線
ＲＷ(0,127)をグランドＧＮＤ接地とし、Ｙ選択部６の
レジスタに格納された１６バイト分のデータのうち書込
む対象となる消去書込みビット線ＥＷＢ(0,127)をグラ
ンドＧＮＤ接地とし、それ以外の消去書込みビット線Ｅ
ＷＢ(0,127)を１／２Ｖｐｐ電圧値とし、読み出しビッ
ト線ＲＢ(0,127)をフローティングとし、規格となる一
定時間をその状態に保つことにより、所望のブロックに
データを書込む。具体的な数値として示せば、消去／書
込みに必要な、規格となる一定時間は２ｍｓ、Ｖｐｐ電
圧値は１１Ｖ、１／２Ｖｐｐ電圧値は５．５Ｖとした。

【００４３】本実施形態例では、消去／書込み時、常に
選択対象となるコントロールゲートＣＧ′およびワード
線ＲＷ′をＸデコーダ５より取り出し、消去書込み線Ｅ
ＷＢ′をＹ選択部６から取り出し、書込み判定メモリ１
０に接続している。

【００４４】図２を参照すれば、消去／書込み動作時、
メモリセル・セレクトトランジスタＭＴ０〜ＭＴ４は常
に選択メモリセルとして消去と書込みが行われる。実使
用時、検査セル信号ＴＳは、高レベルに固定して使われ
る。これにより消去時消去書込み線ＥＷＢ′がＶｐｐ１
１Ｖの電圧値に昇圧した場合、１００ＫΩの抵抗Ｒ１を
介することで１０．８ＶでＥＷＢ０から入力することと
なる。

【００４５】同様に消去書込み線ＥＷＢ１は１０．６
Ｖ、消去書込み線ＥＷＢ２は１０．４Ｖ、消去書込み線
ＥＷＢ３は１０．２Ｖ、消去書込み線ＥＷＢ４は１０．
０Ｖとそれぞれ入力することとなる。これは、メモリア
レイのメモリセルをＶｐｐ１１Ｖで消去するのに比較す
れば、メモリセル・セレクトトランジスタＭＴ０から、
ＭＴ１、ＭＴ２、ＭＴ３、ＭＴ４の順に消去し難くな
る。書込みにおいても、コントロールゲートＣＧ′がＶ
ｐｐ１１Ｖの電圧値に昇圧した場合、１００ＫΩの抵抗
Ｒ１を介することによりコントロールゲートＣＧ０は１
０．８Ｖ、ＣＧ１は１０．６Ｖ、ＣＧ２は１０．４Ｖ、
ＣＧ３は１０．２Ｖ、ＣＧ４は１０．０Ｖと入力するこ
ととなり、ＭＴ０からＭＴ１、ＭＴ２、ＭＴ３、ＭＴ４
の順に書込み難くなる。なお、書込み判定メモリ１０へ
の消去／書込み時間は規格となる２ｍｓ固定としてい
る。

【００４６】以上のことから、この書込み判定メモリ１
０のＭＴ０〜ＭＴ４は、データ書換えを繰り返すことに
よるメモリセル１１の消去／書込み時間の劣化がＭＴ４
からＭＴ１０へと順に、規格となる消去／書込み時間２
ｍｓを超えていくこととなる。

【００４７】図５を参照すると、書換え回数における書
込み時間が劣化していく特性は、メモリアレイ７のメモ
リセル・セレクトトランジスタＭＴと書込み判定メモリ
１０のＭＴ０〜ＭＴ４は同じだが、ＭＴに比べて、ＭＴ
０〜ＭＴ４が供給するＶｐｐ電圧値が低い程、初期書込
み時間も長く、規格となる２ｍｓでの書換え回数が少な
いことがわかる。つまり実使用において、書換え回数の
度数は、 ＭＴ０〜ＭＴ４のデータを読み取ることにょ
り把握することが可能であり、その書換え回数の度数に
応じた消去／書込みの制御が可能となる。

【００４８】図６を参照すると、判定データＪ０〜Ｊ５
は、消去／書込み時間を変えた場合の書換え回数と書込
み時間の特性であり、判定メモリＪ０は０．４ｍｓ、判
定メモリＪ１は０．８ｍｓ、判定メモリＪ２は１．２ｍ
ｓ、判定メモリＪ３は１．６ｍｓ、判定メモリＪ４と判
定メモリＪ５は２．０ｍｓである。このグラフより、一
回における書込み時間が短い程、書換え回数によるメモ
リセル１１の劣化が小さくなることがわかる。この特性
より、メモリセル１１の長寿命化を考えた場合、メモリ
セルのその時点で必要なだけの消去／書込み時間を与え
ることの効果が大きいことがわかる。

【００４９】以下に、上記特性を利用した、書込み判定
メモリ１０のＭＴ０〜ＭＴ４のデータを読み取り、判定
結果読取り回路９と適正値指定回路８でメモリアレイ７
への書換え回数の度数に応じた消去／書込みの制御の方
法を説明する。

【００５０】図１を再び参照すれば、検査読出し信号Ｔ
Ｒをアクティブとすることで、読み出し状態となり、書
込み判定メモリ１０から読出し信号ＲＢ′０〜 ＲＢ′
４からメモリセルに書込まれている値が出力される。判
定結果読取り回路９は、入出力バッファ・データラッチ
２内センスアンプと同様に読出し信号ＲＢ′０〜 Ｒ
Ｂ′４の各出力値を増幅させて適正値指定回路８に伝え
る。

【００５１】図４を参照すると、適正値指定回路８は、
信号ＲＢ′０〜 ＲＢ′４のデータに応じて６通りの結
果があり、各々の結果に応じた処置を用意している。判
定メモリＪ０〜Ｊ５がそれであり、信号ＲＢ′０〜 Ｒ
Ｂ′４がすべて“１”データの場合、タイミング制御部
１への書込み時間指定を1．４ｍｓとする。タイミング
制御部１は、内部でのカウンター等の組み合わせで、メ
モリアレイに消去／書込み時間を０．４ｍｓで行う。同
様にＲＢ′０〜 ＲＢ′４の読み出しデータが１ビット
ずつ“０”が増えるごとに判定メモリＪ１は０．８ｍ
ｓ、判定メモリＪ２は１．２ｍｓ、判定メモリＪ３は
１．６ｍｓ、判定メモリＪ４は２．０ｍｓで消去／書込
みを行うようタイミング制御部１に指示を送る。判定メ
モリＪ５は書込み判定メモリ１０内メモリセル・セレク
トトランジスタＭＴ０〜ＭＴ４が全ビット書換え不可と
なった状態であり、メモリアレイ７内の各ＭＴも規格２
ｍｓに対するマージンが小さくなっていることを示して
いる。判定メモリＪ５は２．０ｍｓで消去／書込みを行
うようタイミング制御部１に指示を送ると同時に、書込
みオーバー信号に警告を与える“０”データを送る。こ
れにより実使用において、メモリアレイ７のデータが消
去／書込み規格を超えて不良となり、データが失われる
ことを防ぐこととなる。これら検査読出し信号ＴＲをア
クティブにして始まる一連の処置は、たかだか２０〜３
０ｎｓで完了する。本実施形態例では、レジスタへの格
納に合わせているが、消去信号ＥＲＡＳＥをアクティブ
にした消去開始時に合わせたタイミングで処置したとし
ても、片や消去時間が２ｍｓを規格としていることから
考えれば問題とならない。

【００５２】なお、本実施形態例の説明では、書込み判
定メモリ１０のメモリセル・セレクトトランジスタをＭ
Ｔ０〜ＭＴ４としたがそれ以上のメモリセルを設ければ
より精度の高い消去／書込みの制御が可能となることは
言うまでもない。例として提示した数値も、本発明を限
定するものではなく、より具体的な説明をするための処
置である。

【００５３】また、本実施形態例では、書込みオーバー
信号は１ビットとしたが、判定メモリＪ０〜Ｊ５に対応
するだけの書込みオーバ信号を設け、劣化の度合いをモ
ニターすることも可能である。

【００５４】次に、本発明の第２の実施形態例について
説明する。

【００５５】図７は、第２の実施形態例の書込み判定メ
モリの具体的な回路図である。

【００５６】図７において、遅延回路Ｄ１と遅延回路Ｄ
２は、既存のカウンター等を組み込んだ遅延回路に、高
電圧ディテクターを組み合わせるので、少ない素子数で
より大きい遅延となる効果的遅延回路が提供でき、具体
的な数値として一つの遅延回路が消去・書込みビッドＥ
ＷＢ′およびコントロールゲートＣＧ′に電圧値Ｖｐｐ
を入力した時の立上がりを遅らせる時間として、遅延回
路Ｄ１は１００μｓ、遅延回路Ｄ２は４００μｓとす
る。

【００５７】これは、判定結果読取り回路９、適正値指
定回路８の判定メモリＪ０ないし判定メモリＪ５とタイ
ミング制御部１へのメモリアレイ７への書込み時間の指
定を何ら変更しない場合の数値であり、書込み判定メモ
リ１０とメモリアレイ７との消去／書込み時間に、判定
メモリＪ０ないし判定メモリＪ５毎に１００μｓのマー
ジンを与えたものである。このように消去／書込み時、
抵抗Ｒ１を遅延回路に置き換え、書込み判定メモリ１０
へ電圧値Ｖｐｐの昇圧値を抵抗分割させて供給する方法
を、電圧値Ｖｐｐの供給時間を段階的に短くする方法に
変えても同様の効果を得られる。

【００５８】

【発明の効果】以上説明したように本発明は、消去／書
込みを行う場合、高電圧値をメモリアレイのメモリセル
に一定時間加え、この時、書込み判定メモリ内では、電
圧値をそれぞれの抵抗で電圧降下した電圧を各々のメモ
リセルに供給し、これにより、メモリセルは、メモリア
レイ内のメモリセルに比べて消去／書込みの困難な順に
メモリセルが配列され、消去／書込み時に前記メモリセ
ルに書込まれた値を読み取り、判定結果読取り回路と適
正値指定回路から適正な書込み時間をタイミング制御部
へ返信することにより、その時点で必要な最短時間とな
る消去／書込みを行い、またいずれの前記メモリセルも
消去／書込みがされていない場合に書込みオーバー信号
へ警告を発する手段を有すること等により、消去／書込
みの繰り返しでメモリアレイ内メモリセルが劣化してい
く過程で、劣化を最小限に抑える必要かつ最短時間で消
去／書込みを行うので、消去／書込みの繰り返し回数に
対して長寿命とすることができ、かつ、 書き込み判定
メモリのデータ読み取りから適正値指定回路からの出力
迄の処置が製品内部で自動的に行うので、本発明を有効
とするために特別なフローまたはタイミング入力を必要
としない不揮発性半導体記憶装置を提供できる効果があ
る。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の一実施形態
例の構成を示すブロック図である。

【図２】本実施形態例の書込み判定メモリの具体的な回
路図である。

【図３】本実施形態例の回路におけるレジスタへのデー
タ格納から消去／書込み、読み出しまでの各信号のタイ
ミングを示す波形図である。

【図４】本実施形態例の判定結果読取り回路と適正値指
定回路の処置対応表である。

【図５】各メモリセルにおける、書換え回数と書込み時
間との関係を示すグラフである。

【図６】各判定メモリにおける、書換え回数と書込み時
間との関係を示すグラフである。

【図７】第２の実施形態例の書込み判定メモリの具体的
な回路図である。

【図８】従来例の不揮発性半導体記憶装置の構成を示す
ブロック図である。

【図９】従来例の、メモリセルにおける、書換え回数と
書込み時間との関係を示すグラフである。

【符号の説明】

１，２１ タイミング制御部 ２，２２ 入出力バッファ・データラッチ ３，２３ アドレスバッファ・アドレスタラッチ ４，２４ Ｙデコーダ ５，２５ Ｘデコーダ ６，２６ Ｙ選択部 ７，２７ メモリアレイ ８ 適正値指定回路 ９ 判定結果読取り回路 １０ 書込み判定メモリ １１ メモリセル １２ セレクトトランジスタ ２８ タイミング制御回路 ２９ データ比較回路 ３０ 予備メモリ １０１ インバータ １０２，１０３，１０４，１０５ Ｎチャネルトラン
ジスタ ＣＬＫ クロック信号 ＲＥＧ レジスタ信号 ＥＲＡＳＥ 消去信号 ＷＲＩＴＥ 書込み信号 ＲＥＡＤ 読出し信号 Ｉ／Ｏ０〜７ 入出力信号 Ａ０〜Ａ３ アドレス信号 Ａ４〜Ａ１０ アドレス信号 ＴＲ 検査読出し信号 ＴＳ 検査セル信号 ＲＷ’（０，１２７） 読出し書込み線，ワード線 ＣＧ’（０，１２７），ＣＧ０〜ＣＧ４ コントロー
ルゲート ＭＴ，ＭＴＯ〜ＭＴ４ メモリセル・セレクトトラン
ジスタの対 ＲＢ’Ｏ〜ＲＢ’４ 読出し線 ＲＢ’（０，１２７） 読出し線 ＥＷＢ’（０，１２７），ＥＷＢ０〜ＥＷＢ４ 消去
書込み線 Ｒ１，Ｒ２ 抵抗 Ｊ０〜Ｊ５ 判定データ Ｄ１，Ｄ２ 遅延回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 外部からの指定アドレスに対応したメモ
   リセルにデータの書込み／読出し／消去動作が行われる
   メモリアレイと、前記メモリセルと同じタイプのメモリ
   セルを有し前記データの書込み／消去動作に対応して該
   メモリセルに一定時間の書込み／消去動作が行われる書
   込み判定メモリと、前記書込み判定メモリ内の該メモリ
   セルからの読出し信号の値に応じて前記メモリアレイへ
   の書込み／消去時間を指定する指定手段と、前記指定手
   段の出力に対応した時間に基づいて前記メモリアレイへ
   の書込み／消去を行うタイミング制御部とを備えてお
   り、前記指定手段は、前記書込み判定メモリ内の前記メ
   モリセルをアクセスするアドレスが入力される期間に動
   作する、不揮発性半導体記憶装置において、 前記書込み判定メモリには複数の前記メモリセルが備え
   られ、前記書込み判定メモリに対する書込み／消去動作
   において、該メモリセルの各々のコントロールゲート及
   びドレインには前記メモリアレイ内のメモリセルに書込
   み／消去動作を行う時のコントロール電圧及びドレイン
   電圧を複数段に分圧した電圧のそれぞれを印加し、 前記指定手段は、前記書込み判定メモリ内の各メモリセ
   ルに格納されている個々のデータを読出す判定結果読取
   り回路と、前記判定結果読取り回路により読出された前
   記個々のデータの組合わせに応じて前記メモリアレイの
   メモリセルに対する書込み／消去時間を決める適正値判
   定回路とを有し、 前記適正値判定回路は、前記判定結果読取り回路が出力
   した前記個々のデータが全て０の時には書込みオーバー
   信号を出力する、 ことを特徴とする不揮発性半導体記憶
   装置。
2. 【請求項２】 前記書込み判定メモリは、検査セル信号
   が、高電圧側１対と低電圧側１対の計２対のＮチャネル
   トランジスタとインバータのゲートとに配線され、前記
   インバータの出力は前記２対の中間に並列に配列された
   複数対のＮチャネルトランジスタのゲートに配線されて
   おり、 前記検査セル信号がアクティブとなる高入力時選択され
   るコントロールゲートの経路は、複数個のメモリセル・
   セレクトトランジスタにそれぞれ所定の抵抗素子を付加
   してメモリセルのコントロールゲートとソース側に配線
   され、 これらにより常時選択されるコントロールゲートおよび
   消去書込み線がメモリセルのゲート入力レベルをメモリ
   アレイと同様の消去／書込電圧値と、抵抗分割させた消
   去／書込電圧値に切り替え可能であり、 前記書込み判定メモリは、判定メモリ内メモリセルの消
   去／書込み時、高電圧値を加える際、それぞれのメモリ
   セルに抵抗素子を順次配線していることにより、それぞ
   れのメモリセルにより必要最少消去／書込み時間が異な
   る、請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記書込み判定メモリは、検査セル信号
   が、高電圧側１対のＮチャネルトランジスタとインバー
   タのゲートとに配線され、前記インバータの出力は前記
   １対と並列に配列された複数対のＮチャネルトランジス
   タのゲートに配線されており、 前記検査セル信号がアクティブとなる高入力時選択され
   るコントロールゲートの経路は、複数個のメモリセル・
   セレクトトランジスタにそれぞれ所定の遅延回路を付加
   してメモリセルのコントロールゲートとソース側に配線
   され、 これらにより常時選択されるコントロールゲートおよび
   消去書込み線がメモリセルのゲート入力レベルを高電圧
   値は不変であるが異なる遅延回路に切り替え可能であ
   り、 前記書込み判定メモリは、判定メモリ内メモリセルの消
   去／書込み時、それぞれのメモリセルに遅延回路を順次
   配線していることにより、それぞれのメモリセルにより
   必要最少消去／書込み時間が異なる、請求項１記載の不
   揮発性半導体記憶装置。