JP2008052841A

JP2008052841A - 自動セル閾値電圧測定に関する方法、装置及びシステム

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Publication number: JP2008052841A
Application number: JP2006228873A
Authority: JP
Inventors: Shigekazu Yamada; 重和山田
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2006-08-25
Filing date: 2006-08-25
Publication date: 2008-03-06

Abstract

【課題】メモリセルの閾値電圧を自動的に測定する方法と装置を提供する。
【解決手段】測定回路２０２は、基準電流発生器２１２と、メモリセル１１４と、ビット線プリチャージ回路２１８と、比較／ラッチ回路２２０、２２２とを含む。基準電流がメモリセル電流よりも大きい場合、ビット線電圧は増大する。基準電流がメモリセル電流よりも小さい場合、ビット線電圧は低下する。ビット線電圧とプリチャージされたビット線基準電圧とを比較する比較器２２０が切り替わるまで、基準電流は大きなステップで発生される。基準電流発生器は２１２、比較器２２０が切り替わるまで、小さなステップで電流を発生する。基準電流は１０ｎＡの精度でメモリセル電流１１６に収束する。次いで、メモリセル電流１１６からメモリセルの閾値電圧が決定される。
【選択図】図７

Description

本発明の実施の形態は一般に不揮発性メモリデバイスに関し、詳細には、不揮発性メモリセルの閾値電圧を決定するための方法及び装置に関する。

コンピュータシステムから、携帯電話、ＰＤＡ、カメラ、音楽プレーヤー等の個人用電気機器に至るまで、不揮発性半導体メモリは、幅広い電子工学応用においてますます人気を集めている。この人気の高まりと共に、デバイスの速度及び精度に対する要求も増している。

電気的に消去可能なプログラマブルメモリ（ＥＥＰＲＯＭ）、フラッシュＥＥＰＲＯＭ、フラッシュメモリ等の不揮発性メモリセルは、基板と制御ゲートとの間に配置されたフローティングゲートを使用して、電界効果トランジスタ（ＦＥＴ）に情報を記憶する。図１は、フラッシュメモリで使用される従来のトランジスタを含むフラッシュセルを示す。フラッシュセル１０は、ドレイン１２、ソース１４、フローティングゲート１６及び制御ゲート１８を含む。フローティングゲート１６は、フローティングゲートの上下に形成された誘電層によって制御ゲート１８及び基板から分離されている。フラッシュメモリでは、複数のフラッシュセルの制御ゲートがワード線に結合される。そのため本明細書では制御ゲート上の信号をＶ_ｗｌ又はその変形名で呼ぶことにする。

用語「閾値電圧」は、ソース領域１４とドレイン領域１２との間でデバイスを導通させるのに必要な制御ゲート１８上の電圧を指す。フローティングゲート１６上の電荷は、その中に含まれる電子の数によって決まる。フローティングゲート１６上の電子の数が多いほど、セルが導通するのに必要な制御ゲート１８上の電圧は大きくなる。言い換えると、フラッシュセル１０がプログラムされているとき、フローティングゲート１６上に存在する電子は、フラッシュセル電流２２をイネーブルするのに必要な閾値電圧を増大させる。電子が存在せず又は除去されたとき、セル電流２２をイネーブルするのに必要な閾値電圧は低下する。フラッシュセル１０の閾値電圧が或るレベルよりも高い場合、フラッシュセル１０はプログラムされた状態にあるとみなされ、閾値電圧がこの或るレベルよりも低い場合、フラッシュセル１０は消去された状態にあるとみなされる。したがって、フラッシュセル１０の閾値電圧を知ることによって、フラッシュセル１０の状態（プログラムされた状態か又は消去された状態か）を決定することができる。

図２は、フラッシュセルの動作特性を電流対電圧曲線として示している。動作の際、消去されたフラッシュセルは曲線２０によって示す電流特性を示し、これを２値の「１」と定義する。フラッシュセルがプログラムされると、フローティングゲート上の追加の電荷は、フラッシュセルのこの電流曲線をより高い電圧に移動させる。フローティングゲート上に蓄積された電荷が多いほど、この電流曲線は右側へ移動する。曲線３０は、２値の「０」として安全にプログラムされたフラッシュセルの電流特性を示す。曲線２５は、「０」とみなされるべき最小の許容可能なプログラミングである、フラッシュセルの電流特性を示す。線４０は、プログラムされたフラッシュセルと消去されたフラッシュセルとをセンス増幅器が区別する電流閾値（Ｉｔｈ）を示す。フラッシュセルからの電流（Ｉｃｅｌｌ）がＩｔｈよりも小さい場合、フラッシュセルは消去されているとみなされ、ＩｃｅｌｌがＩｔｈよりも大きい場合、フラッシュセルはプログラムされているとみなされる。言い換えると、センス増幅器が検出する十分に大きい電流をフラッシュセルが流す、線５０によって表される閾値電圧（Ｖｔｈ）が存在する。したがって、プログラミング後は、消去された電圧とプログラムされた電圧の中間の電圧を印加することによって、フラッシュセルを読み取ることができる。この中間の電圧を印加することにより、電流が感知された場合、フラッシュセルは消去されている（即ち、この場合には「１」）とみなされる。電流が感知されない場合、そのフラッシュセルはプログラムされている（即ち、この場合には「０」）とみなされる。

図３は、ナンド列１１４のそれぞれのセル１１５のセル電流１１６を決定するための試験論理として構成された従来のフラッシュメモリデバイス１０２の一部分の回路図である。一般に、図３は、フラッシュメモリデバイス１０２の通常機能動作中に使用される論理を示すためではなく、フラッシュメモリデバイス１０２の試験構成を示すために使用される。ナンド列１１４の各フラッシュセル１１５は、Ｘデコーダ１１２からのワード線１１８に接続されたゲートを有する。Ｖｔｈパッド１２２は、試験モード構成において、所望のＶｔｈのアナログ電圧（すなわち閾値電圧）を駆動するために使用することができる入力パッドである。Ｘデコーダ１１２は、アドレス信号（図示せず）をデコードして、選択されたフラッシュセル１１４ａの適宜のワード線１１８をＶｔｈパッド１２２からのＶｔｈ信号で駆動することにより、選択されたフラッシュセル１１４ａのワード線１１８を活性化する。Ｘデコーダ１１２内に複数のサブＸデコーダ（フラッシュセルごとに１つ）を設けることができる。例えば、ナンド列１１４が３２個のセルを含む場合、Ｘデコーダ１１２の中には、３２本のワード線を駆動するための３２個のサブＸデコーダが存在する。ナンド列１１４のドレインにはビット線１２４が接続され、ナンド列１１４のソースは大地電位ＶＳＳに接続される。ソース選択ゲート１３４は、ナンド列１１４のソースが大地電位ＶＳＳに選択的に結合されることを可能にし、ドレイン選択ゲート１３２は、ナンド列１１４のドレインがビット線１２４に選択的に結合されることを可能にする。一般に、ソース選択ゲート１３４及びドレイン選択ゲート１３２のゲートは通常機能構成時に作動する論理によって制御することができるが、試験モード構成中は、これらのゲートを、ソース選択ゲート１３４及びドレイン選択ゲート１３２をオン構成のままにする信号により設定することができる。ビット線１２４は抵抗器１２７、コンデンサ１２９及びデータキャッシュ１２５を含み、データキャッシュ１２５は、それぞれのビット線１２４の読み取り、プログラム及び消去の動作を制御するために使用される回路である。抵抗１２７及びコンデンサ１２９は、ビット線１２４の分布容量及び分布抵抗を示すためにのみ示されている。

セル電流１１６は、選択されたフラッシュセル１１４のドレインからソースへと流れ、試験フロー手順期間に測定される。試験フロー手順は、フラッシュセルにワード線電圧を印加し、セルを流れる電流をＩｔｈパッド１２６で測定する長時間の測定プロセスを必要とする。ワード線電圧が変更され、特定の量の電流がセルを流れるまで、この手順が繰り返される。この試験フロー測定プロセスは長い試験時間をもたらすので、結局は生産費の増大の原因となる。

そこで、メモリセル電流を内部的に決定するための手段を提供する方法及び装置、したがって生産費を低減させるためにメモリセルの閾値電圧を迅速かつ正確に決定することを可能にする方法及び装置が求められている。

メモリセル電流を決定する速度及び精度の増大によって生産費を低減させることができる、内部基準電流発生器及び比較器を備えたフラッシュメモリデバイスに対する要求が存在する。

本発明の実施の形態は、メモリセル電流を内部的に測定し、フラッシュメモリセルの閾値電圧の自動測定を可能にするための装置及び動作方法を提供する。
本発明の一つの実施の形態では、閾値電圧測定回路は、基準電流を内部的に発生させるように構成された基準電流発生器を備える。基準電流発生器はビット線と第１の入出力装置との間に動作可能に結合される。また、測定回路は、動作可能に直列配置に結合された複数のフラッシュセルを含むナンド列を備える。直列配置の第１の端部はビット線に動作可能に結合され、直列配置の第２の端部は大地電圧に動作可能に結合される。また、測定回路には、ビット線電圧とビット線基準電圧とを比較して論理信号を出力するように構成された比較器が含まれ、比較器の第１の入力はビット線に動作可能に結合される。さらに、測定回路は、ビット線基準電圧を記憶するように構成されたビット線プリチャージ回路を備える。ビット線プリチャージ回路はビット線と比較器の第２の入力とに動作可能に結合される。

本発明の他の実施の形態は、ビット線基準電圧を記憶するステップと、閾値電圧を測定するフラッシュセルを選択するステップとを含む、メモリセルの閾値電圧を測定する方法を構成する。また、この方法は、選択されたフラッシュセルに対する動作可能な結合のための基準電流を発生するステップを含み、基準電流とフラッシュセルとの組合せがビット線電圧を発生する。また、この方法は、ビット線基準電圧をビット線電圧と比較し、この比較を示す論理信号を生成するステップを含む。

本発明の他の実施の形態は、閾値電圧測定回路を備えるフラッシュメモリを含む。閾値電圧測定回路は、基準電流を内部的に発生させるように構成された基準電流発生器を備える。基準電流発生器は、ビット線と第１の入出力装置との間に動作可能に結合される。また、測定回路は、動作可能に結合された直列配置の複数のフラッシュセルを含むナンド列を備える。直列配置の第１の端部はビット線に動作可能に結合され、直列配置の第２の端部は大地電圧に動作可能に結合される。また、測定回路には、ビット線電圧とビット線基準電圧とを比較して論理信号を出力するように構成された比較器が備えられ、比較器の第１の入力はビット線に動作可能に結合される。さらに、測定回路は、ビット線基準電圧を記憶するように構成されたビット線プリチャージ回路を含備える。ビット線プリチャージ回路はビット線及び比較器の第２の入力に動作可能に結合される。

本発明の他の実施の形態は、少なくとも１つの入力装置と、少なくとも１つの出力装置と、処理装置と、本発明の一つの実施の形態に基づく閾値電圧測定回路を含む少なくとも１つのフラッシュメモリデバイスとを備える電子システムを含む。

この説明では、本発明の様々な実施の形態が不必要な詳細説明の中に埋没しないよう、回路及び機能はブロック図の形態で示される。反対に、図示され説明される特定の回路実現形態は例でしかなく、本明細書中に特に明記されない限り、これらを本発明の種々の実施の形態を実施する唯一の方法と解釈してはならない。さらに、ブロックの定義及び種々のブロック間の論理区分は、特定の実現形態の例である。当業者には容易に明白であるが、本発明の様々な実施の形態は、他の多数の区分解決法によって実施することができる。タイミング等に関する詳細は、本発明の種々の実施の形態の完全な理解を得るためには不要であり、当業者の能力の範囲内にあるならば、大部分は省略されている。

本明細書での記述は、電気的に消去可能なプログラマブルメモリ（ＥＥＰＲＯＭ）、フラッシュＥＥＰＲＯＭ及びフラッシュメモリを含み且つこれらに限定されない不揮発性メモリセルに関する。理解されるように、本発明の実施の形態は、これらの不揮発性メモリセルのうちの任意のものを用いて実施することができる。本明細書では、半導体デバイスへの入力又は半導体デバイスからの出力に言及するときに、簡潔にするため且つ便宜的に、用語「パッド」が使用される。本明細書に記載される特定のパッドは試験目的のためのみに使用されており、パッド上の信号はテスタから駆動されるが、他の場合には、試験のために使用されるばかりでなく、通常動作期間に用いられる従来の入力／出力信号としても使用される。

この説明では、提示及び説明を分かりやすくするために、図面の中には、複数の信号を単一の信号として表すものがある。当業者には理解されるように、この信号は信号のバスを表すことができ、バスはさまざまなビット幅を有することができ、本発明の実施の形態は、単一のデータ信号を含む任意の数のデータ信号に関して実施することができる。用語「アサートする」及び「ネゲートする」は、それぞれ、信号、状態ビット又は同様の装置を論理的に真の状態又は偽の状態にすることを指すときに使用される。論理的に真の状態が論理レベル１である場合、論理的に偽の状態は論理レベル０である。反対に、論理的に真の状態が論理レベル０の場合、論理的に偽の状態は論理レベル１である。

以下、図面を特に参照して、本発明の様々な実施の形態を詳細に説明する。
図４は、本発明の一つの実施の形態に係るメモリデバイス２０２の一つの実施の形態のブロック図である。通常動作では、標準Ｘデコーダ６０が、消去され、書き込まれ又は読み取られるメモリアレイ６２の選択されたメモリセルの対応するワード線１１８を活性化する。標準Ｙデコーダ６４は、メモリアレイ６２の選択されたメモリセルの実際の読み取り、書込み及び／又は消去の動作を制御する。試験Ｘデコーダ１１２及び試験Ｙデコーダ６６は通常動作には寄与しない。

試験モード動作では、試験Ｘデコーダ１１２はＶｔｈパッド１２２からアナログ電圧を受け取り、さらに、試験のために選択されたセルのゲートに選択電圧を印加することによって、対応するアナログ電圧を、メモリアレイ６２内の選択されたフラッシュセルのワード線上に置く。試験Ｙデコーダ６６は、Ｉ_ＬＯＡＤパッド２２６からディジタル信号を受け取って所望の基準電流を発生させる閾値電圧測定回路２１０を含む。この基準電流はメモリアレイ６２に送られ、試験手順が実施され、試験結果が状態パッド２２４に出力される。一般に、標準Ｘデコーダ６０及び標準Ｙデコーダ６４は試験モード動作期間に最小の寄与しかしない。

図５は、テスタ７０及び被試験デバイス６８（すなわちメモリデバイス２０２）を含むフラッシュメモリ試験構成のブロック図である。テスタ７０は、通常機能試験ばかりでなく本明細書に記載される試験モードを実行するのに必要な信号をメモリデバイス２０２に供給するように構成される。図示のとおり、アドレス信号／電圧信号を使用して、適切なＶｔｈ電圧レベルを試験モード期間にメモリデバイス２０２に供給することができる。アドレス信号は目標のセルを指定し、このアドレス指定されたセルのゲートに、適切なＶｔｈを有するワード線電圧が印加される。テスタ７０からメモリデバイス２０２に送られる基準電流については後述する。この試験手順の特定の試験が完了すると、メモリデバイス２０２は論理信号の形態の出力をテスタ７０へ返送し、テスタ７０はさらなる試験が必要かどうかを判定する。

図６は、試験Ｘデコーダ１１２、ナンド列１１４及び閾値電圧測定回路２１０を含むフラッシュメモリデバイス２０２の一部分の回路図である。単純にするため、概ね、メモリデバイス２０２の試験論理部分及びメモリアレイ６２（図４）の関連部分のみが示されている。ナンド列１１４は複数列のメモリアレイ６２（図４）の１つの列を表す。説明を簡単にするため、ナンド列１１４は８つのフラッシュセルＣ１〜Ｃ８を含むが、これに限定されるわけではない。ナンド列１１４のフラッシュセルＣ１〜Ｃ８はそれぞれ、ワード線１１８のうちの１本に接続されたゲートを有し、ワード線１１８はＸデコーダ１１２及びＶｔｈパッド１２２に接続される。前述のとおり、Ｘデコーダ１１２には複数（フラッシュセルごとに１つ）のサブＸデコーダが含まれる。動作の際、Ｘデコーダ１１２は選択されたアドレスをデコードし、Ｖｔｈパッド１２２から適宜の閾値電圧を受け取る。さらに、Ｘデコーダ１１２は、Ｖｔｈパッド１２２の電圧と同じ電圧レベルにほぼ近い選択電圧を、選択されたセルのゲートに印加することによって、選択されたフラッシュセルのワード線を活性化する。加えて、選択されなかった残りのセルは、これらのセルのゲートにバイパス電圧を印加することによってバイパス状態に置かれ、これによって、選択されなかったセルは導通状態を維持する。ナンド列１１４のドレインにはビット線１２４が接続されており、ナンド列１１４のソースは大地電位ＶＳＳに接続される。ソース選択ゲート１３４は、ナンド列１１４のソースが大地電位ＶＳＳに選択的に結合されることを可能にし、ドレイン選択ゲート１３２は、ナンド列１１４のドレインがビット線１２４に選択的に結合されることを可能にする。前述のとおり、ソース選択ゲート１３４及びドレイン選択ゲート１３２のゲートは、通常機能構成期間に動作する論理によって制御され得るが、試験モード構成期間には、これらのゲートは、ソース選択ゲート１３４及びドレイン選択ゲート１３２をオン構成に維持する信号で制御される。また、ビット線１２４は抵抗１２７及びコンデンサ１２９を含む。データキャッシュ２２５は、それぞれのビット線１２４の読み取り、プログラム及び消去の動作を制御するために使用される回路である。抵抗１２７及びコンデンサ１２９は、ビット線１２４の分布容量及び分布抵抗を示すためにのみ図示されている。

閾値電圧測定回路２１０は、シフトレジスタ２２７、Ｉ_ＬＯＡＤパッド２２６及び基準電流発生器２１２を備え、基準電流発生器２１２は、選択された範囲（例えば１０〜２５６０ｎＡ）の基準定電流２１６を発生するように構成される。さらに、測定回路２１０はビット線基準電圧２３０を記憶するビット線プリチャージ回路２１８を備える。ビット線基準電圧２３０及びビット線電圧２２８は比較器２２０への入力であり、比較器２２０は、これらの入力電圧に応じて、ハイ又はローの値をラッチ２２２に出力する。ラッチ２２２は比較器２２０からのデータを記憶し、記憶された値を状態パッド２２４に出力する。

次に、図７を参照して、図６の回路の動作を説明する。図７はフラッシュメモリデバイス２０２の一部分の回路図であり、選択されたターゲットセルＣ４を示していることを除き図６と同様である。最初に、シフトレジスタ２２７にシフトされるビットシーケンスとして、所望の基準電流がＩ_ＬＯＡＤパッド２２６に入力される。当業者は認識するように、シフトレジスタはディジタル値をチップに入力するための１つの可能な実施の形態である。試験モード期間には１本のピンを必要とするだけであるからシフトレジスタは有用であるが、本発明の範囲内において、他の方法を使用してフラッシュメモリデバイス２０２にディジタル値をロードしてもよい。

所望の基準電流を表すディジタル値がロードされると、ビット線プリチャージ回路によってビット線１２４がプリチャージされる。また、その結果生じた、ビット線上へプリチャージされた電圧レベルがビット線プリチャージ回路２３０内に記憶され、ビット線基準電圧２３０として提示される。プリチャージ後、基準電流発生器２１２は、シフトレジスタ２２７からの信号２２２の値の関数として基準電流２１６を発生する。さらに、選択されたセルＣ４のゲートにワード線選択電圧を印加することにより、フラッシュセルＣ４が試験Ｘデコーダ１１２によって選択される。セル列１１４の選択されずに残ったセルは、ワード線パス電圧（ハイの電圧）によって駆動されて導通させられ、したがって、セル電流１１６が目標のセルＣ４のドレインからソースへ流れることができる。試験期間に、セル電流１１６の方が基準電流２１６よりも大きい場合、ビット線電圧２２８は低下する。反対に、セル電流１１６の方が基準電流２１６よりも小さい場合、ビット線電圧２２８は増大する。そこで、ビット線電圧２２８の電位変化をビット線基準電圧２３０と比較し、この比較の結果をラッチ２２２に記憶する。

この試験プロセスは、選択されたフラッシュセルの閾値電流をそのゲートに印加された電圧に基づいて決定することを試みながら、試験ステップにおいて進行する。このプロセスは、基準電流２１６として加えるべき初期電流値から始まる。この初期電流値の結果に基づいて（後述）、次の試験ステップは、以前の値に比べて大きな電流ステップを持つ新たな基準電流を発生する。例えば、この大きな電流ステップを１００ｎＡとして、新たな基準電流が以前の試験ステップの基準電流よりも１００ｎＡ小さくなるようにすることができるが、これに限定されるわけではない。この大きな電流ステップによるプロセスは、状態パッド２２４上の値が１つの試験ステップから次の試験ステップへ状態を変化させるまで続く。この変化が起こると、試験プロセスは、大きな電流ステップの方向とは反対方向の小さな電流ステップを適用し始める。言い換えると、大きな電流ステップが、それぞれの続いて起こる大きな電流ステップで基準電流を低下させている場合には、小さな電流ステップは、それぞれの続いて起こる小さな電流ステップで基準電流を小さな量（例えば１０ｎＡであるが、これに限定されるものではない）だけ増大させる。これらの小さな電流ステップは、１つの試験ステップから次の試験ステップへ状態パッド２２４上の値が状態を再び変化させるまで続く。この時点で、最後の試験ステップ期間に印加された基準電流は、選択されたセルの閾値電流にほぼ近い値（すなわち、小さな電流間隔が１０ｎＡである場合には±１０ｎＡ以内）になる。

測定の出発点として、発生される初期基準電流２１６は、以前に測定されたメモリセル電流と同じであり得る。例えば、ナンド列１１４の４番目のセルＣ４のセル電流を測定したい場合には、発生される初期基準電流２１６を、ナンド列１１４の３番目のセルＣ３の測定されたセル電流と同じに設定することができる。ナンド列１１４の最初のセルＣ１を測定している場合、発生される基準電流２１６はランダムに設定されてもよいし、他の列の測定値に基づくものであってもよい。ランダムに設定される場合、最初のセルの測定は他のセルよりも長くかかる場合がある。

初期電流の発生後、ビット線１２４において定常状態に達すると、基準電圧２３０がビット線電圧２２８と比較される。ラッチ２２２は比較器２２０の論理信号出力を記憶し、結果を状態パッド２２４に送る。テスタは状態パッド２２４の出力を監視し、その結果として、基準電流２１６に対して使用すべき次の値を決定することができる。

例えば、比較器２２０の出力がハイの場合、ビット線電圧２２８はビット線基準電圧２３０よりも大きく、発生される次の基準電流はその時点の基準電流よりも小さくなければならない。発生して比較する該プロセスは、比較器２２０の出力がハイからローに又はローからハイに切り替わる（すなわち、この試験ステップでラッチされた比較器の結果が以前の試験ステップとは異なる状態を取る）まで続く。比較器２２０の出力が切り替わると、セル電流１１６は以前の基準電流２１６とその時点の基準電流２１６との間にある。比較器２２０が最初に切り替わった後、テスタは、大きな電流ステップの方向とは反対方向の小さな電流ステップを生成するよう基準電流発生器２１２に信号を送る。この小さな電流ステップの後、比較器２２０はビット線電圧２２８とビット線基準電圧２３０とを比較する。基準電流２１６は小さな増分で発生され、ビット線電圧２２８とビット線基準電圧２３０との比較は比較器出力が再び切り替わるまで行われる。例えば、小さな電流ステップは１０ｎＡの増分とすることができる。比較器出力が切り替わったとき、基準電流２１６はセル電流１１６の１０ｎＡ以内にある。この時点で、セル電流１１６を高い精度（すなわち±１０ｎＡ以内）で決定することができ、フラッシュセル１１４の閾値電圧を決定することができる。

図８は、閾値電圧測定回路２１０を含むフラッシュメモリ２０２（図７）の様々な信号及び動作を含むタイミング図である。最初に、所望の基準電流がＩ_ＬＯＡＤパッド２２６に入力され、シフトレジスタによって捕捉され、基準電流がデコードされる（３１０）。次いで、ビット線プリチャージ信号３２０がアサートされ、ビット線電圧３６０がプリチャージされた電圧レベルまで引き上げられる。その結果生じたプリチャージされた電圧レベルはビット線プリチャージ回路内に記憶され、ビット線基準電圧として比較器に送られる。プリチャージ信号３２０がネゲートされた後、基準電流３３０と（目標のセルの）ワード線電圧３７０がイネーブルされる。基準電流３３０及びワード線３７０がイネーブルされると、前述のセル電流と基準電流の関係に応じて、ビット線電圧３６０が上昇又は降下し、その結果、比較器の出力がハイ又はローになる。次いでラッチ３４０がアサートされて、比較器出力３８０の結果をラッチ２２２（図７）にラッチし、この結果がパッド出力３９０として提示される。続いて、基準電流３３０及びラッチ３４０がネゲートされ、放電信号３５０がアサートされてビット線をゼロにリセットする。次いで、ワード線電圧３７０及び放電信号３５０がネゲートされる。プロセスは１回の試験ステップを完了し、先に説明したとおり、このプロセスは基準電流が電流セルの１０ｎＡ以内に収束するまで繰り返される。

図９の（ａ）から（ｃ）は、メモリセル電流及び基準電流に対するビット線電圧を示すタイミング図を示す。図９の（ａ）〜（ｃ）において、メモリセル電流８５０は約５００ｎＡであり、基準電流は１００ｎＡの増分で段階的に変化する。図９の（ａ）では、最初に基準電流８００が６００ｎＡよりもわずかに高い電流レベルで発生される。基準電流８００がセル電流８５０よりも大きいため、ビット線電圧８０２は上昇する。次いで、基準電流発生器（図７）は図９の（ｂ）に示す次の基準電流を発生させる。基準電流８１０は５００ｎＡよりもわずかに高い電流レベルで発生されるが、基準電流８１０は依然としてセル電流８５０よりもわずかに大きい。基準電流８１０がセル電流８５０よりも大きいため、ビット線電圧８１２はわずかに増大する。そこで、基準電流発生器（図７）は図９の（ｃ）に示す次の基準電流を発生する。基準電流８２０は４００ｎＡよりもわずかに大きい値で発生されるが、セル電流８５０よりも小さい。基準電流８２０がセル電流８５０よりも小さいため、ビット線電圧８２２は低下する。さらに、基準電流８２０はセル電流８５０の１００ｎＡ以内にあるため、比較器出力（図７）はハイからローへ又はローからハイへ切り替わる（すなわち、比較器の結果は以前の測定とは異なる状態にある）。

図１０（ａ）から（ｃ）は、メモリセル電流及び基準電流に対するビット線電圧を示すタイミング図を示している。図１０の（ａ）〜（ｃ）において、メモリセル電流９５０は約１００ｎＡであり、基準電流は１０ｎＡの増分で段階的に変化する。図１０の（ａ）においては、最初に基準電流９００が８５ｎＡよりもわずかに低い電流レベルで発生される。基準電流９００がセル電流９５０よりも小さい値であるため、ビット線電圧９０２は低下する。次いで、基準電流発生器（図７）が図１０の（ｂ）に示す次の基準電流を発生する。基準電流９１０は９５ｎＡよりもわずかに低い電流レベルで発生され、セル電流９５０よりも小さいままである。基準電流９１０がセル電流９５０よりも小さいため、ビット線電圧９１２は低下するが、（図１０の（ａ）に示された）ビット線電圧９０２ほど迅速ではない。そこで、基準電流発生器（図７）は図１０の（ｃ）に示す次の基準電流を発生する。基準電流９２０は１０５ｎＡよりもわずかに低い値で発生されるが、セル電流９５０よりも大きい。基準電流９２０がセル電流９５０よりも大きいため、ビット線電圧９２２は増大する。さらに、基準電流９２０はセル電流９５０の１０ｎＡ以内にあるため、比較器出力（図７）はハイからローへ又はローからハイへ切り替わる。

図１１は、テスタ７０（図５）、メモリデバイス２０２及び閾値電圧測定回路２１０の組合せによって実行される試験動作の流れ図である。最初に、所望の基準電流がＩ_ＬＯＡＤパッド２２６（図６）に入力され、シフトレジスタによって捕捉され、基準電流がデコードされる（９６０）。ビット線電圧及びプリチャージ回路がイネーブルされ（９６２）、ビット線基準電圧がその中に記憶される（９６４）。続いてプリチャージ回路がディスエーブルされる（９６６）。試験Ｘデコーダ１１２（図６）がテスタ入力に基づいて目標のセルを選択し、対応するワード線がイネーブルされる（９６８）。同時に、選択されなかったセルにバイパス電圧が印加される（９７０）。次いで基準電流が発生され（９７２）、ビット線基準電圧とビット線電圧が比較器２２０（図６）によって比較される（９７４）。次いで、テスタ７０（図５）は比較器の出力が切り替わったかどうか（すなわち、比較器の結果が、この試験ステップの状態が以前の試験ステップの状態とは異なることを指示しているかどうか）を決定する（９７６）。比較器がローからハイ又はハイからローへ切り替わっていない場合（９７８）、基準発生器は１００ｎＡだけステップ状に変化した別の基準電流を発生し（９８２）、ビット線基準電圧とビット線電圧を比較器２２０によって再び比較する（９７４）。比較器出力が切り替わったとテスタ７０が決定した場合（９８０）、基準発生器は先の１００ｎＡのステップとは反対方向の１０ｎＡのステップで基準電流を発生する（９８４）。続いて、ビット線基準電圧とビット線電圧が比較器２２０によって比較され（９８６）、比較器が切り替わったかどうかをテスタ７０が決定する（９８８）。比較器が切り替わっていない場合（９９２）、基準電流発生器は１０ｎＡだけステップ状に変化した別の電流を発生する（９８４）。比較器が切り替わったとテスタ７０が決定した場合（９９０）、セル電流と基準電流は１０ｎＡ以内にあるので電流セルを正確に決定することができ、したがってセルの閾値電圧値をテスタ７０によって解明することができる（９９４）。

図１２に示すように、本発明の一つの実施の形態に基づく電子システム２００は、本発明の一つの実施の形態に基づく少なくとも１つのフラッシュメモリデバイス２０２及び処理装置２０４を備え、さらに入力装置２０６及び出力装置２０８を備えることができる。電子システム２００は、例えば、パーソナルコンピュータ、サーバー、携帯電話、ＰＤＡ、ディジタルカメラ、又は不揮発性メモリを使用することができることが望ましい他のシステムを含み得る。フラッシュメモリデバイス２０２はメモリアレイ６２、標準Ｘデコーダ６０、試験Ｘデコーダ１１２、標準Ｙデコーダ６４及び試験Ｙデコーダ６６を備え、試験Ｙデコーダ６６は閾値電圧測定回路２１０を備えている。フラッシュメモリデバイス２０２は通常動作と試験手順とで動作することができ、試験手順ではメモリアレイ６２内のメモリセルの閾値電圧が解明される。

特定の実施の形態に関して本発明を説明してきたが、本発明は説明されたこれらの実施の形態に限定されない。本発明は添付の請求項によってのみ限定されるものであって、これらの請求項は本明細書の様々な実施の形態において説明した本発明の原理に従って動作する全ての等価の装置及び方法を含む。

従来のフラッシュメモリセルの回路図である。従来のフラッシュメモリセルの選択された動作特性のグラフである。従来のフラッシュメモリデバイスの一部分の回路図である。本発明の一つの実施の形態に基づく試験論理を含むフラッシュメモリデバイスの一つの実施の形態のブロック図である。本発明の一つの実施の形態に基づく試験動作のブロック図である。本発明の一つの実施の形態に基づく閾値電圧測定回路を含むフラッシュメモリデバイスの一部分の回路図である。本発明の一つの実施の形態に基づく閾値電圧測定回路を含むフラッシュメモリデバイスの一部分の回路図である。本発明の一つの実施の形態に基づく閾値電圧測定回路の動作に基づく回路シーケンスを示すタイミング図である。（ａ）は、メモリセル電流及び１００ｎＡステップの基準電流に対するビット線電圧を示すタイミング図である。（ｂ）は、メモリセル電流及び１００ｎＡステップの基準電流に対するビット線電圧を示すタイミング図である。（ｃ）は、メモリセル電流及び１００ｎＡステップの基準電流に対するビット線電圧を示すタイミング図である。（ａ）は、メモリセル電流及び１０ｎＡステップの基準電流に対するビット線電圧を示すタイミング図である。（ｂ）は、メモリセル電流及び１０ｎＡステップの基準電流に対するビット線電圧を示すタイミング図である。（ｃ）は、メモリセル電流及び１０ｎＡステップの基準電流に対するビット線電圧を示すタイミング図である。本発明の一つの実施の形態に基づく自動閾値電圧測定回路を含むフラッシュメモリの一つの実施の形態の流れ図である。本発明の１つ又は複数の実施の形態に基づくメモリを含むシステムのブロック図である。

符号の説明

６０標準Ｘデコーダ
６２メモリアレイ
６４標準Ｙデコーダ
６６試験Ｙデコーダ
６８被試験デバイス
７０テスタ
１１２Ｘデコーダ、試験Ｘデコーダ
１１４ナンド列
１１６フラッシュセル電流
１１８ワード線
１２２Ｖｔｈパッド
１２４ビット線
１３２ドレイン選択ゲート
１３４ソース選択ゲート
２００電子システム
２０２フラッシュメモリデバイス
２０４処理装置
２０６入力装置
２０８出力装置
２１０閾値電圧測定回路
２１２基準電流発生器
２１６基準電流
２１８ビット線プリチャージ回路
２２０比較器
２２２ラッチ
２２４状態パッド
２２６Ｉ_ＬＯＡＤパッド
２２７シフトレジスタ
２２８ビット線電圧
２３０ビット線基準電圧

Claims

基準電流を内部的に発生させるように構成され、ビット線に動作可能に結合され、その入力が第１のパッドに動作可能に結合される基準電流発生器と、
動作可能に結合された直列配置の複数の不揮発性メモリセルを含み、前記直列配置の第１の端部が前記ビット線に動作可能に結合され、前記直列配置の第２の端部が大地電圧に動作可能に結合されるナンド列と、
ビット線電圧とビット線基準電圧とを比較して論理信号を生成するように構成され、その第１の入力が前記ビット線に動作可能に結合される比較器と、
前記ビット線基準電圧を記憶するように構成され、前記ビット線及び前記比較器の第２の入力に動作可能に結合されるビット線プリチャージ回路と
を具備する閾値電圧測定回路。
前記複数の不揮発性メモリセルのそれぞれのゲートに動作可能に結合される複数のワード線を活性化するように構成されたＸデコーダをさらに備える、請求項１に記載の閾値電圧測定回路。
前記比較器に動作可能に結合され、前記論理信号を記憶するように構成され、その出力が第２のパッドに動作可能に結合されるラッチをさらに備える、請求項１に記載の閾値電圧測定回路。
前記第２のパッドが前記論理信号を出力するように構成される、請求項３に記載の閾値電圧測定回路。
前記比較器の前記第１の入力が非反転入力である、請求項１に記載の閾値電圧測定回路。
前記比較器の前記第２の入力が反転入力である、請求項１に記載の閾値電圧測定回路。
前記基準電流発生器が、１０〜２５６０ｎＡの定電流を発生するように構成される、請求項１に記載の閾値電圧測定回路。
前記第１のパッドが、前記基準電流を発生させるための入力命令を受け取るように構成される、請求項１に記載の閾値電圧測定回路。
不揮発性メモリセルの閾値電圧を測定する方法であって、
ビット線基準電圧を記憶するステップと、
閾値電圧測定のための不揮発性メモリセルを選択するステップと、
選択された前記不揮発性メモリセルとの動作可能な結合のための基準電流を発生するステップであって、前記基準電流と前記選択された不揮発性メモリセルとの組合せがビット線電圧を発生するステップと、
前記ビット線基準電圧を前記ビット線電圧と比較し、この比較を示す論理信号を生成するステップと、
を備える方法。
前記論理信号が切り替わるまで、前記基準電流を大きな増分で段階的に変化させるステップをさらに含み、
前記基準電流を大きな増分で段階的に変化させる前記ステップが、ビット線基準電圧を記憶する前記ステップと、不揮発性メモリセルを選択する前記ステップと、基準電流を発生させる前記ステップと、比較する前記ステップとを繰り返すステップを含む、
請求項９に記載の方法。
前記基準電流を大きな増分で段階的に変化させる前記ステップが、前記基準電流を１００ｎＡだけ段階的に変化させるステップを含む、請求項１０に記載の方法。
前記論理信号が切り替わるまで、前記大きな増分の方向とは反対方向の小さな増分で前記基準電流を段階的に変化させるステップをさらに含み、
前記基準電流を小さな増分で段階的に変化させる前記ステップが、ビット線基準電圧を記憶する前記ステップと、不揮発性メモリセルを選択する前記ステップと、基準電流を発生させる前記ステップと、比較する前記ステップとを繰り返すステップを含む、
請求項１０に記載の方法。
前記基準電流を小さな増分で段階的に変化させる前記ステップが、前記基準電流を１０ｎＡだけ段階的に変化させるステップを含む、請求項１２に記載の方法。
前記基準電流に等しいセル電流を設定するステップをさらに含む、請求項９に記載の方法。
不揮発性メモリセルを選択する前記ステップが、選択されたセルのゲートにワード線選択電圧を印加し、選択されなかった複数のセルのそれぞれのゲートにワード線パス電圧を印加するステップを含む、請求項９に記載の方法。
基準電流を発生させる前記ステップが、以前に測定されたセル電流に等しい基準電流を発生させるステップを含む、請求項９に記載の方法。
閾値電圧測定回路を備える不揮発性メモリであって、
基準電流を内部的に発生させるように構成され、ビット線に動作可能に結合され、その入力が第１のパッドに動作可能に結合される基準電流発生器と、
動作可能に結合された直列配置の複数の不揮発性メモリセルを含み、前記直列配置の第１の端部が前記ビット線に動作可能に結合され、前記直列配置の第２の端部が大地電圧に動作可能に結合されるナンド列と、
ビット線電圧とビット線基準電圧とを比較して論理信号を生成するように構成され、その第１の入力が前記ビット線に動作可能に結合される比較器と、
前記ビット線基準電圧を記憶するように構成され、前記ビット線及び前記比較器の第２の入力に動作可能に結合されるビット線プリチャージ回路と、
を具備する不揮発性メモリ。
前記複数の不揮発性メモリセルのそれぞれのゲートに動作可能に結合される複数のワード線を活性化するように構成されるＸデコーダをさらに含む、請求項１７に記載の不揮発性メモリ。
前記比較器に動作可能に結合され、前記論理信号を記憶するように構成され、その出力が第２のパッドに動作可能に結合されるラッチをさらに含む、請求項１７に記載の不揮発性メモリ。
前記第２のパッドが前記論理信号を出力するように構成される、請求項１９に記載の不揮発性メモリ。
前記比較器の前記第１の入力が非反転入力である、請求項１７に記載の不揮発性メモリ。
前記比較器の前記第２の入力が反転入力である、請求項１７に記載の不揮発性メモリ。
前記基準電流発生器が、１０〜２５６０ｎＡの定電流を発生させるように構成される、請求項１７に記載の不揮発性メモリ。
前記第１のパッドが、前記基準電流を発生させるための入力命令を受け取るように構成される、請求項１７に記載の不揮発性メモリ。
前記第２のパッドがラッチの結果を出力するように構成される、請求項１７に記載の不揮発性メモリ。
少なくとも１つの入力装置と、
少なくとも１つの出力装置と、
処理装置と、
閾値電圧測定回路を備える少なくとも１つの不揮発性メモリデバイスと
を具備し、前記不揮発性メモリデバイスが、
基準電流を内部的に発生させるように構成され、ビット線に動作可能に結合され、その入力が第１のパッドに動作可能に結合される基準電流発生器と、
動作可能に結合された直列配置の複数のフラッシュセルを含み、前記直列配置の第１の端部が前記ビット線に動作可能に結合され、前記直列配置の第２の端部が大地電圧に動作可能に結合されるナンド列と、
ビット線電圧とビット線基準電圧とを比較して論理信号を生成するように構成され、その第１の入力が前記ビット線に動作可能に結合される比較器と、
前記ビット線基準電圧を記憶するように構成され、前記ビット線及び前記比較器の第２の入力に動作可能に結合されるビット線プリチャージ回路と、
を備える電子システム。
前記複数のフラッシュセルのそれぞれのゲートに動作可能に結合される複数のワード線を活性化するように構成されるＸデコーダをさらに含む、請求項２６に記載の電子システム。
前記比較器に動作可能に結合され、前記論理信号を記憶するように構成され、その出力が第２のパッドに動作可能に結合されるラッチをさらに含む、請求項２６に記載の電子システム。
前記第２のパッドが前記論理信号を出力するように構成される、請求項２８に記載の電子システム。
前記比較器の前記第１の入力が非反転入力である、請求項２６に記載の電子システム。
前記比較器の前記第２の入力が反転入力である、請求項２６に記載の電子システム。
前記基準電流発生器が、１０〜２５６０ｎＡの定電流を発生させるように構成される、請求項２６に記載の電子システム。
前記第１のパッドが、前記基準電流を発生させるための入力命令を受け取るように構成される、請求項２６に記載の電子システム。
前記第２のパッドがラッチの結果を出力するように構成される、請求項２６に記載の電子システム。