JP2009181619A - 半導体記憶装置 - Google Patents

Abstract

【課題】 閾値電圧が負電位でも、正電位と同様のテスト方法による特性評価を実現する半導体記憶装置を提供する。
【解決手段】 本発明の半導体記憶装置は、データを記憶する複数のメモリセルを有し、テスト信号の入力により、通常モードから、メモリセルの特性評価を行うテストモードに遷移し、メモリセルを選択するメモリセル選択部と、基準電圧を発生する定電圧部と、基準電流を発生する定電流部と、X選択信号又は外部端子から入力される電圧信号のいずれかをメモリセルのゲートに供給するYスイッチ電圧切替制御回路と、Y選択信号により選択されるメモリセルのドレインに対し、リファレンス電流を供給するYスイッチ部と、ドレインの電圧であるドレイン電圧が基準電圧を超えたか否かを検出するコンパレータと、テストモードにて、制御信号により基準電流の電流値及び基準電圧の電圧値を調整し、コンパレータの判定レベルを変更する判定レベル変更部とを有する。
【選択図】 図１

Description

本発明は、電気的にデータの書き込み及び消去が可能なＥＥＰＲＯＭやＲＯＭ等の不揮発性のメモリセルの特性を外部から直接測定可能な電気的測定機能を備えた半導体記憶装置に関する。

従来、ＥＥＰＲＯＭ等の不揮発性の半導体記憶装置におけるメモリセルの特性評価において、半導体記憶装置内の各メモリセルを外部から直接的に測定することが行われている。
例えば、ＥＥＰＲＯＭの場合、メモリセルＭにデータを消去した場合、またメモリセルＭのデータを書き込んだ場合、それぞれの状態におけるメモリセルＭの閾値電圧Ｖthなどの電気的特性を評価する際、図１０（データ消去）または図１１（データ書込）に示すようにメモリセルＭのゲートにワード線Ｗ１を介して外部端子１００から任意に可変できるように設定する（例えば、特許文献１参照）。
図１０に示すデータを消去したメモリセルＭの特性評価の場合、外部から入力されるアドレスデータにより、Ｘデコーダ１０１及びＹデコーダ１０２がＸスイッチ電圧切替制御回路１０５とＹスイッチ１０３を制御することで、メモリセルＭが選択されている。

Ｘスイッチ電圧切替制御回路１０５は、テスト信号Ｔ１が入力されていない通常モードの場合、Ｘデコーダ１０１の信号をワード線Ｗ１へ出力し、テスト信号Ｔ１が入力されているテストモードの場合、外部端子１００からワード線Ｗ１に対して、固定電源５００の電圧を出力する。
そして、スイッチＳＷ１及びスイッチＳＷ２は、テスト信号Ｔ２が入力されると、ビットラインＢ１（すなわち選択されたメモリセルＭのドレイン）が直接に外部端子１０６へ接続されるように、切り替えられる。
これにより、外部電源３００からメモリセルＭに流れる電流量を電流計２０１にて測定し、測定された電流量と予め設定した電流期待値とを比較し、メモリセルＭの特性評価を行う。

一方、データの書き込みにより、メモリセルの閾値電圧Ｖthが正電位となった場合、図１１に示すようにメモリセルＭのゲートにワード線Ｗ１を介して外部端子１００から任意に可変できるように、図１０と同様に設定する。
また、図１１においても、図１０と同様に、外部から入力されるアドレスデータにより、Ｘデコーダ１０１及びＹデコーダ１０２がＸスイッチ電圧切替制御回路１０５とＹスイッチ１０３を制御することで、メモリセルＭが選択されている。

また、テスト信号Ｔ１から入力され、外部端子１００からの可変電源２００の電圧がメモリセルＭのゲートに印加されるものの、テスト信号Ｔ２が入力されていないため、ビッスイッチＳＷ１がビットラインＢ１をコンパレータ１０７の＋側端子に接続し、スイッチＳＷ２がコンパレータ１０７の出力端子と外部端子１０６とを接続する。これによりメモリセルＭは、ドレインに対して定電流回路１０４からリファレンス電流Ｉrefが供給されている。
この結果、コンパレータ１０７は、メモリセルＭのドレイン電圧（リファレンス電流Ｉref及びメモリセルＭに流れる電流値の差による電流／電圧変換結果）と、定電圧回路１０８の出力するリファレンス電圧Ｖrefとを比較し、ドレイン電圧がリファレンス電圧Ｖrefを超えた場合、「Ｈ」レベルの信号を出力し、ドレイン電圧がリファレンス電圧Ｖrefを下回る場合、「Ｌ」レベルの信号を出力する。

これにより、メモリセルＭのゲート電圧を変化させていき、外部端子１０６へ出力される出力論理が変化を検出することによりメモリセルの特性評価を行う。
上述したように、特許文献１においては、メモリセルＭの閾値電圧Ｖthが負電位の場合、テスト信号Ｔ１及びＴ２の双方を入力し、外部からゲート電圧を制御し、ドレインに流れる電流を外部端子１０６にて測定し、一方、メモリセルＭの閾値電圧Ｖthが正電位の場合、テスト信号Ｔ１のみを入力させ、外部からゲート電圧を制御し、通常モードと同様のコンパレータを用いた電圧比較により特性評価の判定を行っている。
特開平１１−１６３９９号公報

しかしながら、特許文献１に示すメモリセルの特性評価方法にあっては、メモリセルＭの閾値電圧Ｖthが正電位の場合、メモリセルＭに流れる電流と、リファレンス電流Ｉrefとの電流差の電流／電圧変換を行い、その変換結果の電圧と、リファレンス電圧Ｖrefとの比較を内部回路のコンパレータにより行うため、メモリセルＭの特性評価を高速に行うことができる。一方、メモリセルＭの閾値電圧Ｖthが負電位の場合、外部の電流計２０１による電流測定により評価を行うため、電流値が安定するまでに時間がかかる。
このため、閾値電圧Ｖthが負電位の場合、テスト時間が正電位の場合の１０倍程度必要となり、メモリセルの容量が大きくなるほど製造コストが増加してしまう。

そのため、閾値電圧Ｖthが負電位の場合にも、正電位と同様のテスト方法を応用することが考えられるが、この場合、外部端子１００から負電圧を、メモリセルＭのゲートに対して供給する必要がある。
しかしながら、テストを行う際、各所に寄生ダイオードが形成されている半導体装置に対し、Ｖss（Ｖss＝０の場合、０Ｖ）以下の電圧を印加させることができないことから、閾値電圧Ｖthが負電位の場合に、正電位と同様のテスト方法を用いることは従来の回路構成にては不可能である。

本発明は、このような事情に鑑みてなされたもので、閾値電圧が負電位の場合であっても、正電位と同様のテスト方法を実現する半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、データを記憶する複数のメモリセルを有し、通常のデータの書き込み及び読み出しの通常モードから、テスト信号が入力されることにより、メモリセルの特性評価を行うテストモードに遷移する半導体記憶装置であり、外部アドレスに対応して前記メモリセルを選択するＸ選択信号及びＹ選択信号を出力するメモリセル選択部と、リファレンス電圧を発生する定電圧部と、リファレンス電流を発生する定電流部と、前記Ｘ選択信号または、外部端子から入力される電圧信号のいずれかを前記メモリセルのゲートに供給するＸスイッチ電圧切替制御回路と、前記Ｙ選択信号により選択される前記メモリセルのドレインに対し、該リファレンス電流を供給するＹスイッチ部と、前記ドレインの電圧であるドレイン電圧が前記リファレンス電圧を超えたか否かを検出するコンパレータと、前記テストモードにおいて、入力される制御信号により、前記リファレンス電流の電流値及び前記リファレンス電圧の電圧値のいずれか、または双方を調整し、コンパレータの判定レベルを変更する判定レベル変更部とを有する。

本発明の半導体記憶装置は、前記テストモードの際、前記Ｘスイッチ電圧切替制御回路が前記外部端子から入力される電圧信号の電圧値を可変し、コンパレータの出力の論理レベルの変化により、メモリセルの閾値電圧の測定を行うことを特徴とする。

本発明の半導体記憶装置は、前記判定レベル変更部が、前記テストモードの際、外部から入力される制御信号により前記リファレンス電流の電流値を制御することを特徴とする。

本発明の半導体記憶装置は、前記判定レベル変更部が、通常モードにおける基準電流を形成するトランジスタに加え、テストモードにおいて基準電流を調整する複数の調整トランジスタが並列に接続された多出力型カレントミラー回路により構成され、前記調整トランジスタ各々に対し、直列にスイッチトランジスタが接続されており、通常モードにおけるリファレンス電流に対して、テストモード時に、前記リファレンス電流に加算する前記調整トランジスタの組合せを、前記スイッチトランジスタのオン／オフにより制御することを特徴とする。

本発明の半導体記憶装置は、前記判定レベル変更部が、ミラー回路にて構成されており、テストモードにおいて、ミラーとなるトランジスタに流れる電流値を制御する際、被ミラーとなるトランジスタに流れる電流値を、外部から入力される制御信号により制御し、前記リファレンス電流を制御することを特徴とする。

本発明の半導体記憶装置は、前記判定レベル変更部が、前記テスト信号が入力されると、外部から入力される制御信号により前記リファレンス電圧を制御することを特徴とする。

本発明の半導体記憶装置は、前記判定レベル変更部が、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが、電源と接地点との間に直列に接続して構成された電源回路を有し、テストモードにおいて、上段の第１のＭＯＳトランジスタに流れる電流を、外部から入力される制御信号により調整し、下段の第２のＭＯＳトランジスタとの接続点に生成される電圧をリファレンス電圧として出力することを特徴とする。

以上説明したように、本発明によれば、メモリセルのトランジスタの閾値電圧が負電位となった場合であっても、リファレンス電流、リファレンス電圧のいずれかを調整することができる構成になっているため、特性評価を行う判定レベルに変化させることにより、電圧メモリセルの特性評価を行う際、メモリセルの閾値電圧が負電位であっても、メモリセルのゲートに印加する可変電圧の静電位の調整範囲内にて制御し、閾値電圧が正電位の場合と同様のテスト方法を用いて行うことが可能となり、従来のメモリセルのテスト方法に比較し、テスト時間を短縮することができ、製造コストの低減を実現することが可能である。

また、本発明によれば、閾値電圧が負電位の場合においても、上述したように、正電位の場合と同様の測定方法を用いることが可能なため、従来において必要であったスイッチＳＷ１及びＳＷ２が必要なくなるため、回路構成を簡易化し、回路規模を削減することができる。

以下、本発明の実施形態による半導体記憶装置を、図面を参照して説明する。図１は同実施形態の構成例を示すブロック図である。
この図において、本実施形態の半導体記憶装置は、複数のビット線と複数のワード線とが格子状に配置され、それぞれの交点にメモリセルＭが配置されたメモリマトリクスを有している。すなわち、このメモリマトリクスは、複数のメモリセルＭを有しており、各メモリセルＭのドレインが近傍のいずれかのビット線に、またゲートがいずれかのワード線に接続され、複数のメモリセルＭがマトリクス形状に配置構成されている。

また、本実施形態の半導体記憶装置は、他に定電流回路１、定電圧回路２、判定レベル変更回路３、Ｘデコーダ１０１、Ｙデコーダ１０２、Ｙスイッチ１０３、コンパレータ１０７を有している。ここで、メモリセルＭは、本実施形態において、例えば、ｎチャネル型ＭＯＳトランジスタによるフローティングゲート構造で形成されている。
また、テスト信号Ｔ１が入力されていない場合、メモリセルＭに対する通常の読み出し及び書き込みが行われる通常モードとなり、一方、テスト信号Ｔ１が入力されている場合、対象となるメモリセルＭの特性評価を行うテストモードとなる。

Ｘデコーダ１０１は、外部から入力されるアドレスデータにより、複数あるワード線のいずれか一本を選択し、Ｘスイッチ電圧切替制御回路１０５を制御することで、選択されたワード線Ｗ１の活性化を行う（本実施形態の場合、メモリセルＭがｎチャネルトランジスタであるため、活性化としてワード線Ｗ１を「Ｌ」レベルから「Ｈ」レベルに遷移させる）。
Ｙデコーダ１０２は、外部から入力されたアドレスデータから、複数あるビット線のいずれか一本を選択し、Ｙスイッチ１０３を制御することで、選択されたビット線Ｂ１と上記定電流回路１が接続され、選択されたビット線Ｂ１に対しリファレンス電流Ｉrefを流す。

判定レベル変更回路３は、通常モードの場合、メモリセルＭは、ドレインに対して定電流回路１からリファレンス電流Ｉrefが供給される。
また、定電圧回路２の出力する電圧をリファレンス電圧Ｖrefとしと、コンパレータ１０７の−側端子に出力する。
一方、判定レベル変更回路３は、テストモードの場合、メモリセルＭの特性評価において、定電流回路１から出力されるリファレンス電流Ｉref及び定電圧回路２から出力されるリファレンス電圧Ｖrefのいずれか、あるいは双方を外部から入力される制御信号Ｓにより調整し、メモリセルＭの閾値電圧Ｖthの判定レベルを変更する。

Ｘスイッチ電圧切替制御回路１０５は、Ｘデコーダ１０１が出力するワード線Ｗ１を活性化する電圧、または外部端子１００から入力される可変電圧２００の電圧信号のいずれかを、テスト信号Ｔ１が入力されているか否かにより選択してワード線Ｗ１へ出力する。ここで、Ｘスイッチ電圧切替制御回路１０５は、テスト信号Ｔ１が入力されている（テストモード）場合、ワード線Ｗ１に対して可変電圧２００からの上記電圧信号を出力し、テスト信号Ｔ１が入力されていない（通常モード）場合、上記ワード線選択電圧信号を出力する。この電圧信号は、外部の可変電源２００から、制御された任意の電圧値として印加される。

コンパレータ１０７は、通常モード及びテストモードのいずれにおいても、＋側端子に入力されるメモリセルＭのドレイン電圧と、−側端子に入力されるリファレンス電圧Ｖrefとを比較し、リファレンス電圧Ｖrefを上記ドレイン電圧が超える場合と、リファレンス電圧Ｖrefをドレイン電圧が下回る場合とにおける出力端子の論理変化により、メモリセルＭの閾値電圧Ｖthの検出などの特性評価を行う。ここで、メモリセルＭのドレイン電圧は、メモリセルＭのオン抵抗と、リファレンス電流Ｉrefとにより決定する電圧である。
以下、実施形態により、メモリセルの閾値電圧Ｖthの判定レベル変更の処理について説明する。

＜第１の実施形態＞
図２に第１の実施形態による半導体記憶装置を図面を参照して説明する。図２は同実施形態による半導体記憶装置の構成例を示すブロック図である。
第１の実施形態の場合、判定レベル変更回路３が図２に示すようにリファレンス電流制御回路４として構成される。
リファレンス電流制御回路４は、テスト信号Ｔ１が入力されていない場合、定電流回路１の出力する定電流をリファレンス電流ＩrefとしてＹスイッチ１０３を介してメモリセルＭへ供給され、一方、テスト信号Ｔ１が入力された場合、制御信号Ｓにより、上記リファレンス電流Ｉrefの電流値を、上記定電流に比較してより大きな電流値に変更し、この変更した電流値のリファレンス電流ＩrefとしてＹスイッチ１０３を介してメモリセルＭへ供給される。

すでに述べたように、ＥＥＰＲＭのメモリセルＭは、データを書き込んだ（フローティングゲートに電子を注入した）場合、閾値電圧Ｖthが正電位となり、データを消去した（フローティングゲートから電子を引き抜いた）場合、閾値電圧Ｖthが負電位となり易い。
そのため、図３に示すように、テストモードにおいて、閾値電圧Ｖthが正電位の場合、外部端子１００からメモリセルＭのゲートに印加する電圧信号の電圧値をある値（メモリセルの閾値電圧より十分高い電圧）から徐々に低下させていくことにより、メモリセルＭのオン抵抗が徐々に上昇する。この図３において、図３（ａ）は横軸が外部端子１００から入力される電圧信号の電圧値を示し、縦軸がメモリセルＭに流れる電流の電流値を示している。また、図３（ｂ）は横軸が外部端子１００から入力される電圧信号の電圧値を示し、縦軸が外部端子１０６に出力される電圧値を示している。

このとき、メモリセルＭのゲートに印加される電圧信号の電圧値がメモリセルＭの閾値電圧Ｖthより高いとき、リファレンス電流Ｉrefに対してメモリセルＭのオン抵抗が十分低いので、コンパレータ１０７は、＋側の電圧が−側に入力されるリファレンス電圧Ｖrefを下回り、出力端子から「Ｌ」レベルの論理出力を出力する。
しかしながら、ゲートに印加される電圧信号の電圧値が低下し、メモリセルＭの閾値電圧Ｖthより低くなると、上述したように、メモリセルＭのオン抵抗が上昇し、リファレンス電流Ｉrefを十分流すことができずドレイン電圧が上昇していき、コンパレータ１０７は、＋側の電圧（ドレイン電圧）が、−側に入力されるリファレンス電圧Ｖrefを超えた際、出力端子から出力される論理出力を、「Ｌ」レベルから「Ｈ」レベルに変化する。この論理出力の変化により、正電位の閾値電圧Ｖthの検出を行うことができる。

一方、メモリセルＭの閾値電圧が負電位の場合、図３に示すように、閾値電圧Ｖthが正電位の場合のリファレンス電流Ｉrefの電流値を用いた場合、コンパレータ１０７にて測定できる上記電圧信号の調整範囲を超えている。すなわち、メモリセルＭの閾値電圧Ｖthが負電位の場合、メモリセルＭのオン抵抗が非常に小さく、ゲートに負電位の電圧信号を印加しなければ、ドレイン電圧が閾値電圧Ｖrefを超える程度にオン抵抗を上昇させることができない。しかしながら、すでに課題にて述べたように、外部端子１００から負電位を入力させることはできない。
そのため、テストモードにおいて、負電位の閾値電圧Ｖthを評価する場合、メモリセルＭのオン抵抗が、閾値電圧Ｖthが正電位の場合に比較して低いため、見かけ上、メモリセルＭのオン抵抗を上昇させるため、リファレンス電流Ｉrefの電流値を、正電位の場合に比較して増加させる。

上述したように、リファレンス電流Ｉrefの電流値を増加させたことによって、図３に示すように、メモリセルＭのゲートの電圧が正電位の範囲において、完全にメモリセルＭがオフ状態とならなくとも、オン抵抗が上記増加させたリファレンス電流Ｉrefを十分に流すことができない値となると、ドレイン電圧がリファレンス電圧Ｖrefを超え、コンパレータ１０７の出力する論理出力が変化することとなる。
上述したように、予め、負電位の閾値電圧Ｖthと、増加させた際のリファレンス電流Ｉrefとの関係を求めておくことにより、負電位の閾値電圧Ｖthを測定することができる。

また、上述したリファレンス電流制御回路４は、例えば、図４に示す多出力型カレントミラーの回路構成を用いることができる。
この多出力型カレントミラー回路は、ｐチャネル型のＭＯＳトランジスタであるトランジスタＭ１、Ｍ１0、Ｍ１1、Ｍ１2、…、Ｍ１n、Ｍ２1、Ｍ２2、…、Ｍ２n及び定電流源ＣＲ１から構成されている。
トランジスタＭ１と定電流源ＣＲ１とは、基準電流を生成するためのバイアス回路を構成している。トランジスタＭ１はダイオード接続、すなわちソースが電源電圧に接続され、ゲートがドレインに接続され、ドレインが上記定電流源ＣＲ１に接続されている。

また、トランジスタＭ１0、Ｍ１1、Ｍ１2、…、Ｍ１n各々は、ソースが電源電圧に接続され、ゲートがトランジスタＭ１のゲートに接続され（バイアス電圧が印加されるようになっている）、それぞれが複製電流源となっている。
ここで、トランジスタＭ１0は、通常モードにおいて、メモリセルＭに記憶されたデータの読み出しに必要な電流値のリファレンス電流Ｉrefを供給するものである。
他のトランジスタＭ１1、Ｍ１2、…、Ｍ１n各々は、それぞれ同一あるいは異なったサイズにて形成されており、テストモード時において、リファレンス電流Ｉrefの電流値を調整するために設けられている。
トランジスタＭ１1、Ｍ１2、…、Ｍ１n各々には、ドレインがそれぞれトランジスタＭ２1、Ｍ２2、…、Ｍ２nのソースが接続されている。

また、上記トランジスタＭ１0及びトランジスタＭ２1、Ｍ２2、…、Ｍ２n各々は、ドレインが同一の接続点において接続され、この接続点がＹスイッチ１０３と接続されている。
トランジスタＭ２1、Ｍ２2、…、Ｍ２n各々のゲートには、制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝における制御信号Ｄ1、Ｄ2、…、Ｄnがそれぞれゲートに対して入力される。
リファレンス電流制御回路４は、テスト信号Ｔ１が入力されている場合、上記制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝を、それぞれ対応するトランジスタＭ２1、Ｍ２2、…、Ｍ２nに供給する。これにより、トランジスタＭ２1、Ｍ２2、…、Ｍ２nにおいてオン状態となったトランジスタと直列に接続されたトランジスタ（トランジスタＭ１1、Ｍ１2、…、Ｍ１nのなかの一つまたは複数のトランジスタ）に流れる電流値が、トランジスタＭ１0の電流値に加算されて、この加算結果がリファレンス電流ＩrefとしてＹスイッチ１０３を介してメモリセルＭへ供給される。
一方、リファレンス電流制御回路４は、テスト信号Ｔ１が入力されていない場合、トランジスタＭ２1、Ｍ２2、…、Ｍ２nのゲート全てに「Ｈ」レベルを印加し、オフ状態として、トランジスタＭ１0のみのリファレンス電流ＩrefをＹスイッチ１０３を介してメモリセルＭへ供給される。

また、テストモード時において、評価対象のメモリセルＭの閾値電圧Ｖthが正電位である場合、通常モードと同様の電流値のリファレンス電流Ｉrefにより、メモリセルＭの特性評価が可能である。
このため、制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝＝Ｓ｛Ｈ、Ｈ、Ｈ、…、Ｈ｝とし、トランジスタＭ２1、Ｍ２2、…、Ｍ２nを全てオフ状態とし、トランジスタＭ１0の電流値のみのリファレンス電流Ｉrefを用い、外部端子１００から入力される電圧信号の電圧値を、正電位の範囲内において閾値電圧Ｖthを十分超える電圧から、０Ｖに変化させることにより、メモリセルＭの特性評価を行うことができる。

一方、評価対象のメモリセルＭの閾値電圧Ｖthが負電位である場合、メモリセルＭを完全にオフ状態として、ドレイン電圧をリファレンス電圧Ｖrefを超えさせるためには、すでに述べたように、メモリセルＭのゲートに負電位の電圧値の電圧信号を印加する必要があるため、リファレンス電流Ｉrefを増加させる処理を行う。
このため、例えば、制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝＝Ｓ｛Ｌ、Ｈ、Ｌ、…、Ｌ｝とし、トランジスタＭ２1、Ｍ２3及びＭ２nをオン状態とし、トランジスタＭ１0の電流値に対し、トランジスタＭ１1、Ｍ１3、Ｍ１nにながれるトランジスタM１の複製電流の電流値を、トランジスタＭ１0の電流値に加算し、リファレンス電流Ｉrefの電流値を通常モードに対して増加させて、電圧信号が正電位の電圧範囲における調整において、メモリセルＭのドレイン電圧がリファレンス電圧Ｖrefの電圧値を超える状態とすることにより、メモリセルＭの特性評価を正電位の電圧範囲の電圧信号を、メモリセルＭのゲートに印加することで行うことが可能となる。

また、リファレンス電流制御回路４は、例えば、図５に示すように、定電流源ＣＲ１及びトランジスタＭ３のバイアス回路が生成する第１の基準電流から複製された多出力型カレントミラーの各出力の組合せを第２の基準電流とし、この第２の基準電流の複製としてリファレンス電流Ｉrefを生成する回路構成を用いても良い。
この多出力型カレントミラー回路は、ｎチャネル型のＭＯＳトランジスタであるトランジスタＭ３、Ｍ３0、Ｍ３1、Ｍ３2、…、Ｍ３n、Ｍ４1、Ｍ４2、…、Ｍ４nと、ｐチャネル型のＭＯＳトランジスタであるトランジスタＭ５1、Ｍ５2と、定電流源ＣＲ２とから構成されている。
上述したトランジスタＭ３と定電流源ＣＲ２とは、すでに述べたように、第１の基準電流を生成するためのバイアス回路を構成している。トランジスタＭ３はダイオード接続、すなわちソースが接地され、ゲートがドレインに接続され、ドレインが上記定電流源ＣＲ２に接続されている。

また、トランジスタＭ３0、Ｍ３1、Ｍ３2、…、Ｍ３n各々は、ソースが電源電圧に接続され、ゲートがトランジスタＭ３のゲートに接続され（バイアス回路のバイアス電圧がゲートに印加され）、それぞれが複製電流源となっている。
ここで、トランジスタＭ３0は、通常モードにおいて、メモリセルＭに記憶されたデータの読み出しに必要な電流値のリファレンス電流Ｉrefを供給するものである。
他のトランジスタＭ３1、Ｍ３2、…、Ｍ３n各々は、それぞれ同一あるいは異なったサイズにて形成されており、テストモード時において、選択されたそれぞれの電流をトランジスタＭ３0の電流に加算してリファレンス電流Ｉrefの電流値を調整するために設けられている。
トランジスタＭ３1、Ｍ３2、…、Ｍ３n各々は、ソースが接地され、ドレインがそれぞれトランジスタＭ４1、Ｍ４2、…、Ｍ４nのソースに接続されている。

また、上記トランジスタＭ４1、Ｍ４2、…、Ｍ４n各々は、ドレインが同一の接続点において接続され、この接続点がトランジスタＭ５1のドレインに接続されている。
トランジスタＭ４1、Ｍ４2、…、Ｍ４n各々のゲートには、制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝における制御信号Ｄ1、Ｄ2、…、Ｄnがそれぞれ入力される。
リファレンス電流制御回路４は、上記制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝を、テスト信号Ｔ１が入力されている場合、トランジスタＭ４1、Ｍ４2、…、Ｍ４nの対応するゲートそれぞれ供給するが、テスト信号Ｔ１が入力されていない場合、トランジスタＭ４1、Ｍ４2、…、Ｍ４nのゲート全てに「Ｌ」レベルを印加し、オフ状態として、トランジスタＭ３0のみの電流値を第１の基準電流として生成する。

トランジスタＭ５1はダイオード接続されており、ソースが電源電圧に接続され、ゲートがドレインに接続されている。
第１の基準電流を複製した電流を流すトランジスタＭ３0と、第１の基準電流を複製した電流を流すトランジスタＭ３1〜Ｍ３nの組合せとの電流値が加算されて、加算結果の電流値が第２の基準電流として上記トランジスタＭ５1に流れる。
トランジスタＭ５2は、ソースが電源電圧に接続され、ゲートがトランジスタＭ５1のゲートに接続され（トランジスタＭ５1のドレインにおける電圧がバイアス電圧としてゲートに印加され）、ドレインがＹスイッチ１０３に接続されており、上記第２の基準電流の複製としてリファレンス電流ＩrefをＹスイッチ１０３を介してメモリセルＭへ供給される。

すでに述べたように、テストモード時において、評価対象のメモリセルＭの閾値電圧Ｖthが正電位である場合、通常モードと同様の電流値のリファレンス電流Ｉrefにより、メモリセルＭの特性評価が可能である。
このため、制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝＝Ｓ｛Ｌ、Ｌ、Ｌ、…、Ｌ｝とし、トランジスタＭ４1、Ｍ４2、…、Ｍ４nを全てオフ状態とし、トランジスタＭ３0の電流値のみにより第２の基準電流を生成し、この第２の基準電流の複製としてのリファレンス電流Ｉrefを用い、外部端子１００から入力される電圧信号の電圧値を、正電位の範囲内において閾値電圧Ｖthを十分超える電圧から、０Ｖに変化させることにより、メモリセルＭの特性評価を行うことができる。

一方、評価対象のメモリセルＭの閾値電圧Ｖthが負電位である場合、すでに述べたように、メモリセルＭのドレイン電圧がリファレンス電圧Ｖrefを超えるさせるため、例えば、制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝＝Ｓ｛Ｌ、Ｈ、Ｌ、…、Ｈ｝とし、トランジスタＭ４2及びＭ４nをオン状態とし、トランジスタＭ３0の電流値に対し、トランジスタＭ１2、Ｍ１nの電流値を加算し、第２の基準電流の電流値を通常モードに対して増加させ、複製されるリファレンス電流Ｉrefの電流値を増加させ、正電位の電圧範囲にてメモリセルＭのドレイン電圧がリファレンス電圧Ｖrefの電圧値を超える状態とすることにより、メモリセルＭの特性評価を正電位の電圧範囲の電圧信号を、メモリセルＭのゲートに印加することで、閾値電圧Ｖthが負電位の場合における特性評価を行うことが可能となる。

また、リファレンス電流制御回路４は、例えば、図６に示すように、テスト信号Ｔ１が入力された場合に、外部端子１１０から印加される制御信号Ｓ（図６の構成においては可変電源から出力されるアナログ信号）の電圧値により、任意にリファレンス電流Ｉrefの電流値を調整する回路構成を用いても良い。
このリファレンス電流制御回路４は、ｐチャネル型のＭＯＳトランジスタであるトランジスタＭ６1及びＭ６2と、ｎチャネル型のＭＯＳトランジスタであるトランジスタＭ７1及びＭ７2と、定電流源ＣＲ３とから構成されている。
トランジスタＭ６1と定電流源ＣＲ３とは、通常モードにおける基準電流を生成するためのバイアス回路を構成している。トランジスタＭ６1はダイオード接続、すなわちソースが電源電圧に接続され、ゲートがドレインに接続され、ドレインが上記定電流源ＣＲ３に接続されている。

トランジスタＭ７1は、ドレインがトランジスタＭ６1のドレインに接続され、ゲートにテスト信号Ｔ１の信号線が入力され、ソースがトランジスタＭ７2のドレインに接続されている。また、トランジスタＭ７2は、ゲートが外部端子１１０に接続され、ソースが接地されている。
トランジスタＭ６2は、ソースが電源電圧に接続され、ゲートがトランジスタＭ６1のゲートに接続され、ドレインがＹスイッチ１０３に接続され、上記基準電流を複製してリファレンス信号ＩrefとしてＹスイッチ１０３に出力する。
ここで、トランジスタＭ７のゲートには、外部端子１１０を介して、外部の可変電源１０８から任意の電圧値の制御信号Ｓが入力される。
テスト信号Ｔ１が入力されない場合、すなわちトランジスタＭ７1のゲートに「Ｌ」レベルが印加されている場合、トランジスタＭ７1はオフ状態となる。これにより、定電流源ＤＲ３の定電流のみをトランジスタＭ６2が複製し、リファレンス電流ＩrefとしてＹスイッチ１０３を介してメモリセルＭへ供給される。

すでに述べたように、テストモード時において、評価対象のメモリセルＭの閾値電圧Ｖthが正電位である場合、通常モードと同様の電流値のリファレンス電流Ｉrefにより、メモリセルＭの特性評価が可能である。
このため、テスト信号Ｔ１が「Ｈ」レベルにて入力されてトランジスタＭ７1がオン状態となっているため、制御信号Ｓの電圧値をトランジスタＭ７2の閾値電圧以下とし、トランジスタＭ７2をオフ状態とし、トランジスタＭ７2に電流を流さないように制御する。
これにより、トランジスタＭ６1には、定電流源ＣＲ３の定電流のみしか流れず、トランジスタＭ７1がオフ状態である通常モードと同様に、上記定電流を基準電流とする。
そして、トランジスタＭ６2は、上記基準電流を複製し、ドレインからリファレンス電流ＩrefとしてＹスイッチ１０３へ出力する。

一方、評価対象のメモリセルＭの閾値電圧Ｖthが負電位である場合、メモリセルＭを完全にオフ状態として、ドレイン電圧をリファレンス電圧Ｖrefを超えさせるため、例えば、制御信号Ｓの電圧値（可変電源１０８の電圧値）を増加させ、トランジスタＭ７2に流れる電流を調整し、トランジスタＭ７2に流れる電流値を上記定電流源ＣＲ３の定電流に加算し、トランジスタＭ６1に流れる基準電流の電流値を通常モードに対して増加させ、トランジスタＭ６2により複製されるリファレンス電流Ｉrefの電流値を増加させ、正電位の電圧範囲にてメモリセルＭのドレイン電圧がリファレンス電圧Ｖrefの電圧値を超える状態とすることにより、正電位の電圧範囲の電圧信号を、メモリセルＭのゲートに印加することによりメモリセルＭの特性評価を行うことが可能となる。

＜第２の実施形態＞
図７に第２の実施形態による半導体記憶装置を図面を参照して説明する。図７は同実施形態の構成例を示すブロック図である。図２の第１の実施形態と同様な構成については同一の符号を付し、説明を省略する。
第２の実施形態の場合、判定レベル変更回路３が図７に示すようにリファレンス電圧制御回路５として構成される。
リファレンス電圧制御回路５は、テスト信号Ｔ１が入力されない場合、定電圧回路２の出力する定電圧をリファレンス電圧Ｖrefとしてコンパレータ１０７の−側端子に対して出力し、一方、テスト信号Ｔ１が入力された場合、制御信号Ｓにより、上記リファレンス電圧Ｖrefの電流値を、上記定電圧に対して変更し、調整されたリファレンス電圧Ｖrefとしてコンパレータ１０７の−側端子に出力する。
本実施形態の場合、定電流回路１の出力する電流がリファレンス電流Ｉrefとして、Ｙスイッチ１０３を介してメモリセルＭへ供給される。

すでに述べたように、ＥＥＰＲＭのメモリセルＭは、データを書き込んだ場合、閾値電圧Ｖthが正電位となり、データを消去した場合、閾値電圧Ｖthが負電位となり易い。
そのため、図８に示すように、テストモードにおいて、閾値電圧Ｖthが正電位の場合、外部端子１００からメモリセルＭのゲートに印加する電圧信号の電圧値をある値から低下させていくことにより、メモリセルＭのオン抵抗が徐々に上昇する。上記図８において、図８（ａ）は横軸が外部端子１００から入力される電圧信号の電圧値を示し、縦軸がメモリセルＭのドレイン電圧の電圧値を示している。また、図８（ｂ）は、横軸が外部端子１００から入力される電圧信号の電圧値を示し、縦軸が外部端子１０６に出力される電圧値を示している。

このとき、例えば、メモリセルＭのゲートに印加される電圧信号の電圧値がメモリセルＭの閾値電圧Ｖthより十分高いとき、リファレンス電流Ｉrefに対してメモリセルＭのオン抵抗が十分低いので、コンパレータ１０７は、＋側に入力されるメモリセルＭのドレイン電圧が−側に入力されるリファレンス電圧Ｖrefを下回ることにより、出力端子から「Ｌ」レベルの論理出力を出力する。
しかしながら、ゲートに印加される電圧信号の電圧値が低下し、メモリセルＭの閾値電圧Ｖthより低くなると、メモリセルＭのオン抵抗が上昇し、リファレンス電流Ｉrefを十分流すことができずドレイン電圧が上昇していく。ここで、コンパレータ１０７は、＋側の電圧（ドレイン電圧）が、−側に入力されるリファレンス電圧Ｖrefを超えることにより、出力端子から出力される論理出力を、「Ｌ」レベルから「Ｈ」レベルに変化する。
ここで、図８の電圧信号の電圧値Ｖ２において、リファレンス電圧Ｖrefと、メモリセルＭのオン抵抗及びリファレンス電流Ｉrefによるドレイン電圧とが一致する点である。

一方、メモリセルＭの閾値電圧が負電位の場合、図８に示すように、閾値電圧Ｖthが正電位におけるリファレンス電圧Ｖrefの電圧値を用いた場合、コンパレータ１０７にて測定できる電圧信号を調整できる範囲を超えている。第１の実施形態にて述べたように、メモリセルＭの閾値電圧Ｖthが負電位の場合、メモリセルＭのオン抵抗が非常に小さく、ゲートに負電位の電圧信号を印加しなければ、ドレイン電圧が閾値電圧Ｖrefを超える程度にオン抵抗を上昇させることができない。
そのため、テストモードにおいて、負電位の閾値電圧Ｖthを評価する場合、メモリセルＭのオン抵抗が閾値電圧Ｖthが正電位の場合に比較して低いため、同一のリファレンス電流Ｉrefをドレインに供給すると、ドレイン電圧がリファレンス電圧Ｖrefに比較して低い数値となる。このため、本実施形態においては、このリファレンス電圧Ｖrefを、通常モードに対して低くなるよう調整し、より低いドレイン電圧によっても、コンパレータ１０７の出力の論理反転を起こさせる構成としている。

図８（ａ）に示すように、リファレンス電圧Ｖrefの電圧値を、通常モードにおける電圧値に比較して低下させることにより、メモリセルＭのゲートに印加する電圧信号の電圧値を正電位の範囲において調整する際、メモリセルＭの閾値電圧Ｖthが負電位のメモリセルＭが完全にオフ状態とならなくとも、電圧信号の電圧値が低下することによりオン抵抗が増加し、信号電圧の電圧値がＶ1より低下することで、メモリセルＭのドレイン電圧がリファレンス電圧Ｖref（通常モードに比較して低下させたＶref）を超え、コンパレータ１０７の出力する論理出力が変化することとなる。

また、メモリセルＭの閾値電圧Ｖthが正電位の場合においても、リファレンス電圧Ｖrefを低下させることで、メモリセルＭのドレイン電圧が、リファレンス電圧Ｖrefを超える電圧信号の電圧値がＶ２からＶ３に上昇するが、正電位の電圧範囲であるため、十分に特性評価が行える。
上述したように、コンパレータ１０７の−側に印加されるリファレンス電圧Ｖrefを、通常モードの場合に比較して低下させることにより、メモリセルＭが負電位の場合及び正電位の場合の双方におけるメモリセルＭの特性評価（閾値電圧Ｖthの測定を含む）を行うことができる。

また、リファレンス電圧制御回路５は、例えば、図９に示すように、バイアス回路の出力電圧を、外部から入力される制御信号Ｓ｛Ｄ0、Ｄ1、Ｄ2、…、Ｄn｝により調整し、調整結果をリファレンス電圧Ｖrefとして出力する回路構成を用る。
このリファレンス電圧制御回路５は、ｐチャネル型のＭＯＳトランジスタであるトランジスタＭ８、Ｍ８0、Ｍ８1、Ｍ８2、…、Ｍ８n、Ｍ９1、Ｍ９2、…、Ｍ９nと、ｎチャネル型のＭＯＳトランジスタであるトランジスタＭ１０と、ｎチャネル型のディプレション型ＭＯＳトランジスタであるＭ１１とから構成されている。

トランジスタＭ８とトランジスタＭ１０とは、バイアス回路から供給されるバイアス電圧により、リファレンス電流Ｉrefを生成するためのミラー回路を構成している。
ここで、トランジスタＭ８はソースが電源電圧に接続され、ドレインがトランジスタＭ１０のドレインに接続されている。
また、トランジスタＭ１０はダイオード接続、すなわちソースが接地され、ゲートがドレインに接続され、ドレインがコンパレータ１０７の−側端子に接続され、リファレンス電圧Ｖrefを、上記−側端子に出力する。

また、トランジスタＭ８0、Ｍ８1、Ｍ８2、…、Ｍ８n各々は、ドレインがそれぞれ自身のゲートに接続されるとともに、共通にトランジスタＭ１１のドレインに接続され、またそれぞれのドレインがトランジスタＭ８のゲートに接続されている。
ここで、トランジスタＭ８0は、ソースが電源電圧に接続されており、通常モードにおいて、メモリセルＭに記憶されたデータの読み出しに必要な電圧値のリファレンス電圧Ｖrefを生成するための電圧値のバイアス電圧をトランジスタＭ８のゲートに印加している。
他のトランジスタＭ８1、Ｍ８2、…、Ｍ８n各々は、それぞれ同一あるいは異なったサイズにて形成されており、テストモード時において、リファレンス電圧Ｖrefの電圧値を、外部から入力される制御信号Ｓによって調整するために設けられている。
トランジスタＭ９1、Ｍ９2、…、Ｍ９n各々は、ソースが電源電圧に接続され、ドレインがそれぞれトランジスタＭ８1、Ｍ８2、…、Ｍ８nのソースに接続されている。

また、トランジスタＭ９1、Ｍ９2、…、Ｍ９n各々のゲートには、制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝における制御信号Ｄ1、Ｄ2、…、Ｄnがそれぞれ入力される。
リファレンス電圧制御回路５は、上記制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝を、テスト信号Ｔ１が入力されている場合、トランジスタＭ４1、Ｍ４2、…、Ｍ４nの対応するゲートそれぞれ供給するが、テスト信号Ｔ１が入力されていない場合、トランジスタＭ４1、Ｍ４2、…、Ｍ４nのゲート全てに「Ｈ」レベルを印加し、オフ状態として、トランジスタＭ８0のみのバイアス電圧によりリファレンス電圧Ｖrefを生成する。
トランジスタＭ１１はドレインがトランジスタＭ８0〜Ｍ８nのドレインに接続され、ゲート及びソースが接地されている。

すでに述べたように、テストモード時において、評価対象のメモリセルＭの閾値電圧Ｖthが正電位である場合、通常モードと同様の電圧値のリファレンス電圧Ｖrefにより、メモリセルＭの特性評価が可能である。
このため、制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝＝Ｓ｛Ｈ、Ｈ、Ｈ、…、Ｈ｝とし、トランジスタＭ８1、Ｍ８2、…、Ｍ８nを全てオフ状態とし、トランジスタＭ８0の電流値のみによりバイアスの電圧を生成し、このバイアスの電圧をトランジスタＭ８のゲートに印加することにより、トランジスタＭ８を駆動させ、上記トランジスタＭ８0の電流値に対応したリファレンス電圧Ｖrefを出力させる。
上記リファレンス電圧Ｖrefを用い、外部端子１００から入力される電圧信号の電圧値を、正電位の範囲内において閾値電圧Ｖthを十分超える電圧から、０Ｖに変化させることにより、メモリセルＭの特性評価を行うことができる。

一方、評価対象のメモリセルＭの閾値電圧Ｖthが負電位である場合、メモリセルＭを完全にオフ状態として、ドレイン電圧をリファレンス電圧Ｖrefを超えさせるためには、メモリセルＭのゲートに負電位の電圧値の電圧信号を印加する必要が生じる。
このため、例えば、制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝＝Ｓ｛Ｌ、Ｈ、Ｌ、…、Ｌ｝とし、トランジスタＭ９1、Ｍ９3及びＭ９nをオン状態とし、トランジスタＭ８0に流れる電流値に対し、トランジスタＭ８1、Ｍ８3及びＭ８nに流れる電流の電流値を加算し、トランジスタＭ８のゲートに印加するバイアスの電圧値を上昇させ、トランジスタＭ８のオン抵抗を上昇させ、リファレンス電圧Ｖrefの電圧値を低下させる。
このように、リファレンス電圧Ｖrefの電圧値を低下させることにより、正電位の電圧範囲にてメモリセルＭのドレイン電圧がリファレンス電圧Ｖrefの電圧値を超える状態とすることにより、メモリセルＭの特性評価を正電位の電圧範囲の電圧信号を、メモリセルＭのゲートに印加することで行うことが可能となる。

また、負電位の閾値電圧Ｖthに対応したリファレンス電圧とした場合、正電位の閾値電圧ＶthのメモリセルＭを測定すると、図８に示すように、外部端子１００から入力される電圧信号が、通常モードにおける電圧信号の電圧値Ｖ２より高い電圧値Ｖ３において、メモリセルＭのドレイン電圧がリファレンス電圧Ｖrefを超えることとなる。
しかしながら、テストモードにて、制御信号Ｓ｛Ｄ1、Ｄ2、Ｄ3、…、Ｄn｝を負電位の閾値電圧のメモリセルＭを測定するデータとして設定し、正電位の閾値電圧ＶthのメモリセルＭの特性評価を行うようにしても良い。

また、リファレンス電流Ｉrefの電流値と、リファレンス電圧Ｖrefの電圧値とを同時に変更して、判定レベルを調整する構成としてもよい。
これにより、第１の実施形態及び第２の実施形態に比較して、さらに高い精度にて判定レベルを調整することが可能となる。

本発明の一実施形態による半導体記憶装置の構成例を示すブロック図である。 本発明の第１の実施形態における半導体記憶装置の構成例を示すブロック図である。 第１の実施形態におけるメモリセルＭの特性評価におけるリファレンス電流Ｉrefの調整を説明するグラフである。 図１におけるリファレンス電流制御回路４の構成例を示すブロック図である。 図１におけるリファレンス電流制御回路４の他の構成例を示すブロック図である。 図１におけるリファレンス電流制御回路４の他の構成例を示すブロック図である。 本発明の第２の実施形態による半導体記憶装置の構成例を示す回路図である。 第２の実施形態におけるメモリセルＭの特性評価におけるリファレンス電圧Ｖrefの調整を説明するグラフである。 図７におけるリファレンス電圧制御回路５の構成例を示すブロック図である。 従来の半導体記憶装置の構成を説明するブロック図である。 従来の半導体記憶装置の構成を説明するブロック図である。

符号の説明

１…定電流回路
２…定電圧回路
３…判定レベル変更回路
１００，１０６，１１０…外部端子
１０１…Ｘデコーダ
１０２…Ｙデコーダ
１０５…Ｘスイッチ電圧切替制御回路
１０７…コンパレータ
１０８、２００…可変電源
５００…固定電源
ＣＲ１，ＣＲ２，ＣＲ３…定電流源
Ｍ…メモリセル
Ｍ１，Ｍ１0，Ｍ１1，Ｍ１2，Ｍ１n…トランジスタ（ｐチャネル型ＭＯＳ）
Ｍ２1，Ｍ２2，Ｍ２n，Ｍ５1，Ｍ５2…トランジスタ（ｐチャネル型ＭＯＳ）
Ｍ３，Ｍ３0，Ｍ３1，Ｍ３2，Ｍ３n…トランジスタ（ｎチャネル型ＭＯＳ）
Ｍ４1，Ｍ４2，Ｍ４n，Ｍ６1，Ｍ６2…トランジスタ（ｐチャネル型ＭＯＳ）
Ｍ７1，Ｍ７2，Ｍ１０，Ｍ１１…トランジスタ（ｎチャネル型ＭＯＳ）
Ｍ８，Ｍ８0，Ｍ８1，Ｍ８2，Ｍ８n…トランジスタ（ｐチャネル型ＭＯＳ）
Ｍ９1，Ｍ９2，Ｍ９n…トランジスタ（ｐチャネル型ＭＯＳ）

Claims (7)

1. データを記憶する複数のメモリセルを有し、通常のデータの書き込み及び読み出しの通常モードから、テスト信号が入力されることにより、メモリセルの特性評価を行うテストモードに遷移する半導体記憶装置であり、
   外部アドレスに対応して前記メモリセルを選択するＸ選択信号及びＹ選択信号を出力するメモリセル選択部と、
   リファレンス電圧を発生する定電圧部と、
   リファレンス電流を発生する定電流部と、
   前記Ｘ選択信号または、外部端子から入力される電圧信号のいずれかを前記メモリセルのゲートに供給するＸスイッチ電圧切替制御回路と、
   前記Ｙ選択信号により選択される前記メモリセルのドレインに対し、該リファレンス電流を供給するＹスイッチ部と、
   前記ドレインの電圧であるドレイン電圧が前記リファレンス電圧を超えたか否かを検出するコンパレータと、
   前記テストモードにおいて、入力される制御信号により、前記リファレンス電流の電流値及び前記リファレンス電圧の電圧値のいずれか、または双方を調整し、コンパレータの判定レベルを変更する判定レベル変更部と
   を有する半導体記憶装置。
2. 前記テストモードの際、
   前記Ｘスイッチ電圧切替制御回路が前記外部端子から入力される電圧信号の電圧値を可変し、コンパレータの出力の論理レベルの変化により、メモリセルの閾値電圧の測定を行うことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記判定レベル変更部が、
   前記テストモードの際、外部から入力される制御信号により前記リファレンス電流の電流値を制御することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 前記判定レベル変更部が、
   通常モードにおける基準電流を形成するトランジスタに加え、テストモードにおいて基準電流を調整する複数の調整トランジスタが並列に接続された多出力型カレントミラー回路により構成され、
   前記調整トランジスタ各々に対し、直列にスイッチトランジスタが接続されており、通常モードにおけるリファレンス電流に対して、テストモード時に、前記リファレンス電流に加算する前記調整トランジスタの組合せを、前記スイッチトランジスタのオン／オフにより制御することを特徴とする請求項３に記載の半導体記憶装置。
5. 前記判定レベル変更部が、
   ミラー回路にて構成されており、
   テストモードにおいて、ミラーとなるトランジスタに流れる電流値を制御する際、被ミラーとなるトランジスタに流れる電流値を、外部から入力される制御信号により制御し、前記リファレンス電流を制御することを特徴とする請求項３に記載の半導体記憶装置。
6. 前記判定レベル変更部が、
   前記テスト信号が入力されると、外部から入力される制御信号により前記リファレンス電圧を制御することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
7. 前記判定レベル変更部が、
   第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが、電源と接地点との間に直列に接続して構成された電源回路を有し、
   テストモードにおいて、上段の第１のＭＯＳトランジスタに流れる電流を、外部から入力される制御信号により調整し、下段の第２のＭＯＳトランジスタとの接続点に生成される電圧をリファレンス電圧として出力することを特徴とする請求項６記載の半導体記憶装置。

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