KR20050088749A - 게이트 전압 조절이 가능한 이피롬의 데이터 독출/기입 회로 - Google Patents

게이트 전압 조절이 가능한 이피롬의 데이터 독출/기입 회로 Download PDF

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Abstract

게이트 전압을 조절할 수 있는 이피롬의 데이터 독출/기입 회로가 개시되어 있다. 이피롬의 데이터 독출/기입 회로는 이피롬 셀, 게이트 구동회로, 전원공급 회로, 드레인 구동회로, 및 래치회로를 구비한다. 이피롬 셀은 게이트 구동신호가 인가되는 게이트, 플로팅 게이트, 드레인, 및 접지에 연결된 소스를 가진다. 게이트 구동회로는 외부 게이트 구동신호와 기준전압을 수신하여 조절 가능한 내부 게이트 구동신호를 발생시키고 선택제어신호에 응답하여 외부 게이트 구동신호와 내부 게이트 구동신호 가운데 하나를 선택하여 게이트 구동신호로서 출력한다. 게이트 구동회로는 전압 버퍼 및 선택회로를 구비한다. 전압 버퍼는 기준전압을 수신하고 조절 가능한 내부 게이트 구동신호를 발생시킨다. 선택회로는 선택제어신호에 응답하여 외부 게이트 구동신호와 내부 게이트 구동신호 중 하나를 선택하여 게이트 구동신호로서 출력한다. 따라서, 이피롬의 데이터 독출/기입 회로는 이피롬 셀에 인가되는 게이트 전압을 조절함으로써, 이피롬 셀의 데이터 값을 올바르게 독출할 수 있다. 또한, 이피롬의 데이터 독출/기입 회로는 이피롬 셀의 테스트를 위해서 이피롬 셀의 게이트에 인가할 수 있는 전압의 범위를 증가시킬 수 있다.

Description

게이트 전압 조절이 가능한 이피롬의 데이터 독출/기입 회로{DATA READ/WRITE CIRCUIT OF EPROM CAPABLE OF ADJUSTING A GATE VOLTAGE}
본 발명은 이피롬의 데이터 독출/기입 회로에 관한 것으로, 특히 게이트 전압을 조절할 수 있는 이피롬(Erasable Programmable Read Only Memory)의 데이터 독출/기입 회로에 관한 것이다.
이피롬은 일단 데이터를 기입(write)한 후, 즉 프로그래밍한 후, 자외선 등으로 소거(erase)하지 않으면 데이터가 지워지지 않는 비휘발성 메모리 장치이다. 이피롬은 한 번 데이터를 기입(프로그래밍)한 후에는, 자외선 등으로 데이터를 소거하지 않으면 다시 입력동작을 할 수 없기 때문에 OTP 셀(One Time Programmable Cell)이라 불린다.
도 1은 종래 기술에 따른 이피롬의 데이터 입출력 장치를 나타내는 회로도이다. 도 1을 참조하면, 기입동작을 할 때에는 NMOS 트랜지스터들(MN1, MN3)이 온 되고 NMOS 트랜지스터들(MN2, MN4) 및 PMOS 트랜지스터(MP1)는 오프된다. 이피롬 셀(EPR1)은 셀의 게이트에 전압을 인가하지 않으면, "0" 상태가 되고 문턱전압은 로우(low) 레벨(예를 들면, 1.5V)을 유지한다. 이피롬 셀(EPR1)에 "1"을 기입하려면, 15V의 전압이 이피롬 셀(EPR1)의 게이트와 드레인에 인가된다. 기입동작이 완료되면, 이피롬 셀(EPR1)의 플로팅 게이트(floating gate)에는 전자가 쌓이고 문턱전압은 하이 레벨을 유지한다(예를 들면, 5V).
독출동작을 할 때는 NMOS 트랜지스터들(MN2, MN4) 및 PMOS 트랜지스터(MP1)는 온 되고, NMOS 트랜지스터들(MN1, MN3)은 오프된다. 독출동작시, 이피롬 셀(EPR1)의 게이트에는 전원전압(2.75 V)이 인가되고, 이피롬 셀(EPR1)의 상태가 래치회로(10)에 의해 센싱되고 래치된다.
그런데, 도 1에 도시된 바와 같은 종래의 이피롬은 독출(read) 동작시 셀 게이트 전압으로서 칩에 공급되는 전원전압(VDD)을 사용하였기 때문에, 이피롬 셀(EPR1)의 문턱전압이 반도체 제조 공정 등에 의해 변화하는 경우, 이피롬 셀(EPR1)의 상태를 올바르게 독출하지 못하는 경우가 있었다. 또한, 종래의 이피롬은 반도체 칩이 동작할 수 있는 전원전압의 범위를 벗어나는 전압에 대해서는 이피롬 셀(EPR1)의 테스트를 수행할 수 없다는 단점이 있었다. 즉, 종래의 이피롬은 테스트를 위해서 이피롬 셀(EPR1)의 게이트에 인가할 수 있는 전압에 제한이 있었다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 이피롬 셀의 문턱전압이 반도체 제조 공정 등에 의해 변화하는 경우 이피롬 셀에 인가되는 게이트 전압을 조절함으로써, 이피롬 셀의 데이터 값을 올바르게 독출할 수 있는 이피롬의 데이터 독출/기입 회로를 제공하는 것이다.
본 발명의 다른 목적은 이피롬 셀의 테스트를 위해서 이피롬 셀의 게이트에 인가할 수 있는 전압의 범위를 증가시킬 수 있는 이피롬의 데이터 독출/기입 회로를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 이피롬의 데이터 독출/기입 회로는 이피롬 셀, 게이트 구동회로, 전원공급 회로, 드레인 구동회로, 및 래치회로를 구비한다.
이피롬 셀은 게이트 구동신호가 인가되는 게이트, 플로팅 게이트, 드레인, 및 접지에 연결된 소스를 가진다. 게이트 구동회로는 외부 게이트 구동신호와 기준전압을 수신하여 조절 가능한 내부 게이트 구동신호를 발생시키고 선택제어신호에 응답하여 상기 외부 게이트 구동신호와 상기 내부 게이트 구동신호 가운데 하나를 선택하여 상기 게이트 구동신호로서 출력한다. 전원공급 회로는 기입신호와 독출신호에 응답하여 제 1 전원전압 또는 제 2 전원전압을 제 1 노드에 연결한다. 드레인 구동회로는 제 1 제어신호, 제 2 제어신호, 및 상기 독출신호에 응답하여 상기 전원공급 회로로부터 상기 제 1 전원전압 또는 상기 제 2 전원전압을 수신하고 상기 이피롬 셀의 드레인에 전류를 공급하고 센싱라인에 상기 이피롬 셀의 상태를 출력한다. 래치회로는 상기 센싱라인의 신호를 센싱하여 래치한다.
게이트 구동회로는 전압 버퍼 및 선택회로를 구비한다. 전압 버퍼는 상기 기준전압을 수신하고 조절 가능한 내부 게이트 구동신호를 발생시킨다. 선택회로는 선택제어신호에 응답하여 상기 외부 게이트 구동신호와 상기 내부 게이트 구동신호 중 하나를 선택하여 상기 게이트 구동신호로서 출력한다.
본 발명의 제 1 실시형태에 따른 전압 버퍼는 연산증폭기, 피드백 저항, n 개의 상부 저항들, 하부 저항, 및 퓨즈들을 구비한다. 연산증폭기는 상기 기준전압을 수신하는 제 1 입력단자, 제 1 노드의 전압을 수신하는 제 2 입력단자, 및 출력단자를 구비하고, 상기 기준전압과 상기 제 1 노드의 전압의 차이를 증폭하여 출력한다. 피드백 저항은 상기 연산증폭기의 상기 출력단자와 상기 연산증폭기의 상기 제 2 입력단자 사이에 연결된다. n 개의 상부 저항들은 상기 제 1 노드와 제 2 노드 사이에 직렬 연결된다. 하부 저항은 상기 제 2 노드와 접지 사이에 연결된다. 퓨즈들은 상기 n 개의 직렬 연결된 상부 저항들 중 1 개 이상 n-1 개 이하의 저항들 각각에 병렬 연결된다.
본 발명의 제 2 실시형태에 따른 전압 버퍼는 연산증폭기, 피드백 저항, 상부 저항, n 개의 하부 저항들, 및 퓨즈들을 구비한다. 연산증폭기는 상기 기준전압을 수신하는 제 1 입력단자, 제 1 노드의 전압을 수신하는 제 2 입력단자, 및 출력단자를 구비하고, 상기 기준전압과 상기 제 1 노드의 전압의 차이를 증폭하여 출력한다. 피드백 저항은 상기 연산증폭기의 상기 출력단자와 상기 연산증폭기의 상기 제 2 입력단자 사이에 연결된다. 상부 저항은 상기 노드와 제 2 노드 사이에 연결된다. n 개의 하부 저항들은 상기 제 2 노드와 접지 사이에 직렬 연결된다. 퓨즈들은 n 개의 직렬 연결된 하부 저항들 중 1 개 이상 n-1 개 이하의 저항들 각각에 병렬 연결된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 2는 본 발명에 따른 이피롬의 데이터 독출/기입 회로를 나타내는 회로도이다. 도 2를 참조하면, 이피롬의 데이터 독출/기입 회로는 이피롬 셀(EPR1), 게이트 구동회로(20), 전원공급 회로(40), 드레인 구동회로(30), 및 래치회로(10)를 구비한다. 게이트 구동회로(20)는 전압 버퍼(24) 및 먹스(22)를 구비한다.
이피롬 셀(EPR1)은 게이트 구동신호(OTPG)가 인가되는 게이트, 플로팅 게이트, 드레인, 및 접지에 연결된 소스를 가진다. 게이트 구동회로(20)는 외부 게이트 구동신호(VGEXT)와 기준전압(VREF)을 수신하여 조절 가능한 내부 게이트 구동신호(VGINT)를 발생시키고 선택제어신호(CSEL)에 응답하여 상기 외부 게이트 구동신호(VGEXT)와 상기 내부 게이트 구동신호(VGINT) 가운데 하나를 선택하여 게이트 구동신호(OTPG)로서 출력한다. 전원공급 회로(40)는 기입신호(WR)와 독출신호(RD)에 응답하여 제 1 전원전압(15V) 또는 제 2 전원전압(VDD)(2.75V)을 노드(NS1)에 연결한다. 드레인 구동회로(30)는 제어신호(OTPD), 제어신호(RDB), 및 독출신호(RD)에 응답하여 전원공급 회로(40)로부터 전원전압(15V) 또는 전원전압(2.75V)을 수신하고 이피롬 셀(EPR1)의 드레인에 전류를 공급하고 센싱라인(SL)에 이피롬 셀(EPR1)의 상태를 출력한다. 래치회로(10)는 센싱라인(SL)의 신호를 센싱하여 래치한다.
이하, 도 2를 참조하여 본 발명에 따른 이피롬의 데이터 독출/기입 회로의 동작에 대해 설명한다.
기입동작을 할 때, 즉 "1"을 프로그래밍할 때, 도 2의 회로의 동작은 다음과 같다.
기입신호(WR)에 응답하여 NMOS 트랜지스터(MN3)가 온되어 전원공급 회로(40)의 제 1전원전압(15V)이 노드(NS1)에 연결된다. 이 때, 독출신호(RD)는 로우 상태이고, NMOS 트랜지스터(MN4)는 오프되어 제 2 전원전압(2.75V)은 노드(NS1)에 연결되지 않는다. 제어신호(OTPD)는 기입신호(WR)가 소정의 시간 지연된 신호이며, 노드(NS1)에 제 1전원전압(15V)이 공급된 후 소정의 시간 뒤에 NMOS 트랜지스터(MN1)는 온된다. 이 때, 독출신호(RD)의 반전된 신호(RDB)가 인가되는 PMOS 트랜지스터(MP1)는 오프되고, 독출신호(RD)가 로우 상태이므로 NMOS 트랜지스터(MN2)도 오프된다. 게이트 구동회로(20)는 선택제어신호(CSEL)에 응답하여 외부 게이트 구동신호(VGEXT)를 게이트 구동신호(OTPG)로서 출력한다. 기입동작을 할 때, 외부 게이트 구동신호(VGEXT)는 15V 이상이 되고, 이 신호는 게이트 구동신호(OTPG)로서 출력된다. 이피롬 셀(EPR1)의 플로팅 게이트(floating gate)에는 전자가 쌓이고 문턱전압은 하이 레벨을 유지한다(예를 들면, 5V).
독출동작을 할 때, 도 2의 회로의 동작은 다음과 같다.
독출신호(RD)에 응답하여 NMOS 트랜지스터(MN4)가 온되어 전원공급 회로(40)의 제 2전원전압(VDD)(2.75V)이 노드(NS1)에 연결된다. 이 때, 기입신호(WR)는 로우 상태이고, NMOS 트랜지스터(MN3)는 오프되어 제 1 전원전압(15V)은 노드(NS1)에 연결되지 않는다. 독출신호(RD)는 하이 상태이므로 NMOS 트랜지스터(MN2)는 온되고, 반전된 독출신호(RDB)에 의해 제어되는 PMOS 트랜지스터(MP1)도 온된다. 이 때, 제어신호(OTPD)는 로우 상태이므로 NMOS 트랜지스터(MN1)는 오프된다. 게이트 구동회로(20)는 선택제어신호(CSEL)에 응답하여 내부 게이트 구동신호(VGINT)를 게이트 구동신호(OTPG)로서 출력한다. 독출동작을 할 때, 전압 버퍼(24)는 기준전압(VREF)을 수신하고 이피롬 셀(EPR1)의 문턱전압의 변동에 따라 조절되는 내부 게이트 구동신호(VGINT)를 발생시킨다. 내부 게이트 구동신호(VGINT)는 게이트 구동신호(OTPG)로서 출력된다. 이피롬 셀(EPR1)의 플로팅 게이트(floating gate)에는 전자가 쌓이고 문턱전압은 하이 레벨을 유지한다(예를 들면, 5V). 독출동작을 할 때, PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN2)는 온되므로, 이피롬 셀(EPR1)의 상태가 센싱라인(SL)에 전달된다. 센싱라인(SL) 상의 전압은 래치회로(10)에 의해 센싱되고 래치된다. 이피롬 셀(EPR1)의 문턱전압이 하이 레벨(예를 들면 5V)이면 이피롬 셀(EPR1)은 오프되고 센싱라인(SL) 상의 전압은 높은 레벨이 되고, 이피롬 셀(EPR1)의 문턱전압이 로우 레벨(예를 들면 1.5V)이면 이피롬 셀(EPR1)은 온되고 센싱라인(SL) 상의 전압은 낮은 레벨이 된다.
도 2의 이피롬의 데이터 독출/기입 회로는 게이트 구동회로(20)를 구비하여 공정변화 등에 의해 이피롬 셀(EPR1)의 문턱전압이 변동되면, 게이트에 인가되는 게이트 구동신호(OTPG)의 값을 적절한 값으로 바꾸어줌으로써, 이피롬 셀(EPR1)의 데이터를 안정되게 독출할 수 있다.
한편, 종래 기술의 이피롬의 데이터 독출/기입 회로와는 달리, 이피롬 셀(EPR1)의 게이트에 인가되는 게이트 구동신호(OTPG)를 전원전압(VDD)과는 독립적인 신호를 인가하기 때문에, 이피롬 셀(EPR1)의 동작을 테스트할 때, 테스트하기 위해 게이트에 인가할 수 있는 게이트 구동신호(OTPG)의 범위를 증가시킬 수 있다.
도 3은 도 2의 회로에 있는 전압 버퍼의 일례를 나타내는 회로도이다. 도 3을 참조하면, 전압 버퍼(24)는 연산증폭기(OP1), 피드백 저항(RF), n 개의 상부 저항들(RU1 ~ RUn), 하부 저항(RD), 및 퓨즈들(F1 ~ Fn-1)을 구비한다.
연산증폭기(OP1)는 기준전압(VREF)을 수신하는 제 1 입력단자, 노드(N1)의 전압을 수신하는 제 2 입력단자, 및 출력단자를 구비하고, 기준전압(VREF)과 상기 제 1 노드(N1)의 전압의 차이를 증폭한다. 피드백 저항(RF)은 연산증폭기(OP1)의 출력단자와 연산증폭기(OP1)의 상기 제 2 입력단자 사이에 연결된다. n 개의 상부 저항들(RU1 ~ RUn)은 노드(N1)와 노드(N2) 사이에 직렬 연결된다. 하부 저항(RD)은 노드(N2)와 접지(GND) 사이에 연결된다. 퓨즈들(F1 ~ Fn-1)은 n 개의 직렬 연결된 상부 저항들(RU1 ~ RUn) 중 1 개 이상 n-1 개 이하의 저항들 각각에 병렬 연결된다.
이하, 도 3의 전압 버퍼의 동작에 대해 설명한다.
연산증폭기의 특성에 의해 노드(N1)의 전압은 기준전압(VREF)과 같다. 퓨즈들(F1 ~ Fn-1)이 모두 연결되어 있을 때, 내부 게이트 전압(VGINT)은 수학식 1과 같이 나타낼 수 있다.
VGINT = RD/(RD + RU1)
도 3에서, 퓨즈들(F1 ~ Fn-1) 가운데 퓨즈(F1)가 끊어졌을 때, 내부 게이트 전압(VGINT)은 수학식 2와 같이 나타낼 수 있다.
VGINT = RD/(RD + (RU1 + RU2))
도 3에서, 퓨즈들(F1 ~ Fn-1) 가운데 퓨즈(F1)와 퓨즈(F2)가 끊어졌을 때, 내부 게이트 전압(VGINT)은 수학식 3과 같이 나타낼 수 있다.
VGINT = RD/(RD + (RU1 + RU2 + RU3))
이와 같이, 도 3의 전압 버퍼는 퓨즈들(F1 ~ Fn-1) 중 오프되는 퓨즈들이 많아질수록 상부 저항의 값이 증가하고 내부 게이트 전압(VGINT)은 감소한다. 반도체 제조공정의 변동 등에 의해 이피롬 셀의 문턱전압이 증가하면 오프되는 퓨즈들의 수를 줄여 내부 게이트 전압(VGINT)을 증가시킨다. 이피롬 셀의 문턱전압이 감소하면 오프되는 퓨즈들의 수를 증가시켜 내부 게이트 전압(VGINT)을 증가시킨다. 따라서, 도 3의 전압 버퍼에 의해 이피롬 셀의 게이트 구동신호(OTPG)를 조절할 수 있다.
도 4는 도 2의 회로에 있는 전압 버퍼의 다른 예를 나타내는 회로도이다. 도 4를 참조하면, 전압 버퍼(24)는 연산증폭기(OP1), 피드백 저항(RF), 상부 저항(RU), n 개의 하부 저항들(RD1 ~ RDn), 및 퓨즈들(F1 ~ Fn-1)을 구비한다.
연산증폭기(OP1)는 기준전압(VREF)을 수신하는 제 1 입력단자, 노드(N1)의 전압을 수신하는 제 2 입력단자, 및 출력단자를 구비하고, 기준전압(VREF)과 상기 제 1 노드(N1)의 전압의 차이를 증폭한다. 피드백 저항(RF)은 연산증폭기(OP1)의 출력단자와 연산증폭기(OP1)의 상기 제 2 입력단자 사이에 연결된다. 상부 저항(RU)은 노드(N1)와 노드(N3) 사이에 연결된다. n 개의 하부 저항들(RD1 ~ RDn)은 노드(N3)와 접지(GND) 사이에 직렬 연결된다. 퓨즈들(F1 ~ Fn-1)은 n 개의 직렬 연결된 하부 저항들(RD1 ~ RDn) 중 1 개 이상 n-1 개 이하의 저항들 각각에 병렬 연결된다.
도 4의 회로는 상부 저항이 하나이고 하부저항이 n 개의 직렬 연결된 저항으로 구성되며, 퓨즈들(F1 ~ Fn-1)이 n 개의 직렬 연결된 하부 저항들(RD1 ~ RDn)에 연결된다는 점이 도 3의 회로와 다르다. 도 4의 전압 버퍼는 도 3의 전압 버퍼의 동작과 유사하므로 여기서 그 설명을 생략한다.
도 5는 이피롬의 로우 문턱전압과 하이 문턱전압을 나타낸 도면이고, 도 6은 이피롬의 문턱전압의 변화에 따라 이피롬이 게이트 전압이 변경되는 것을 나타내는 도면이다. 도 5에서는, 문턱전압의 로우 레벨(VTHL)은 1.5V이고, 문턱전압의 하이 레벨(VTHH)은 5V인 경우를 나타낸다. 도 6은 제조공정의 변화 등에 의해 문턱전압이 증가한 경우를 나타낸다. 도 6에서, 문턱전압의 로우 레벨(VTHL)은 2V로, 문턱전압의 하이 레벨(VTHH)은 5.5V로 변화되었음을 알 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 따른 이피롬의 데이터 독출/기입 회로는 이피롬 셀의 문턱전압이 반도체 제조 공정 등에 의해 변화하는 경우 이피롬 셀에 인가되는 게이트 전압을 조절함으로써, 이피롬 셀의 데이터 값을 올바르게 독출할 수 있다. 또한, 이피롬 셀의 테스트를 위해서 이피롬 셀의 게이트에 인가할 수 있는 전압의 범위를 증가시킬 수 있다.
도 1은 종래 기술에 따른 이피롬의 데이터 독출/기입 회로를 나타내는 회로도이다.
도 2는 본 발명에 따른 이피롬의 데이터 독출/기입 회로를 나타내는 회로도이다.
도 3은 도 2의 회로에 있는 전압 버퍼의 일례를 나타내는 회로도이다.
도 4는 도 2의 회로에 있는 전압 버퍼의 다른 예를 나타내는 회로도이다.
도 5는 이피롬의 로우 문턱전압과 하이 문턱전압을 나타낸 도면이다.
도 6은 이피롬의 문턱전압의 변화에 따라 이피롬이 게이트 전압이 변경되는 것을 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10 : 래치회로
20 : 게이트 구동회로
22 : 먹스
24 :전압 버퍼
30 :드레인 구동회로
40 :전원공급 회로

Claims (10)

  1. 게이트 구동신호가 인가되는 게이트, 플로팅 게이트, 드레인, 및 접지에 연결된 소스를 가지는 이피롬 셀;
    외부 게이트 구동신호와 기준전압을 수신하여 조절 가능한 내부 게이트 구동신호를 발생시키고 선택제어신호에 응답하여 상기 외부 게이트 구동신호와 상기 내부 게이트 구동신호 가운데 하나를 선택하여 상기 게이트 구동신호로서 출력하는 게이트 구동회로;
    기입신호와 독출신호에 응답하여 제 1 전원전압 또는 제 2 전원전압을 제 1 노드에 연결하는 전원공급 회로;
    제 1 제어신호, 제 2 제어신호, 및 상기 독출신호에 응답하여 상기 전원공급 회로로부터 상기 제 1 전원전압 또는 상기 제 2 전원전압을 수신하고 상기 이피롬 셀의 드레인에 전류를 공급하고 센싱라인에 상기 이피롬 셀의 상태를 출력하는 드레인 구동회로; 및
    상기 센싱라인의 신호를 센싱하여 래치하는 래치회로를 구비하는 것을 특징으로 하는 이피롬의 데이터 독출/기입 회로.
  2. 제 1 항에 있어서, 상기 전원공급 회로는
    상기 기입신호에 응답하여 상기 제 1 전원전압을 상기 제 1 노드에 전달하는 제 1 스위치;
    상기 독출신호에 응답하여 상기 제 2 전원전압을 상기 제 1 노드에 연결하는 제 2 스위치를 구비하는 것을 특징으로 하는 이피롬의 데이터 독출/기입 회로.
  3. 제 2 항에 있어서, 상기 제 1 및 제 2 스위치는
    MOS 트랜지스터로 구성된 것을 특징으로 하는 이피롬의 데이터 독출/기입 회로.
  4. 제 1 항에 있어서, 상기 제 1 제어신호는
    상기 기입신호가 소정의 시간 지연된 신호인 것을 특징으로 하는 이피롬의 데이터 독출/기입 회로.
  5. 제 1 항에 있어서, 상기 제 2 제어신호는
    상기 독출신호가 반전된 신호인 것을 특징으로 하는 이피롬의 데이터 독출/기입 회로.
  6. 제 1 항에 있어서, 상기 드레인 구동회로는
    상기 제 1 제어신호에 응답하여 상기 제 1 노드를 상기 이피롬 셀의 드레인에 연결하는 제 1 스위치;
    상기 제 2 제어신호에 응답하여 상기 제 1 노드를 상기 센싱라인에 연결하는 제 2 스위치; 및
    상기 독출신호에 응답하여 상기 이피롬 셀의 드레인을 상기 센싱라인에 연결하는 제 3 스위치를 구비하는 것을 특징으로 하는 이피롬의 데이터 독출/기입 회로.
  7. 제 1 항에 있어서, 상기 게이트 구동회로는
    상기 기준전압을 수신하고 조절 가능한 내부 게이트 구동신호를 발생시키는 전압 버퍼; 및
    선택제어신호에 응답하여 상기 외부 게이트 구동신호와 상기 내부 게이트 구동신호 중 하나를 선택하여 상기 게이트 구동신호로서 출력하는 선택회로를 구비하는 것을 특징으로 하는 이피롬의 데이터 독출/기입 회로.
  8. 제 7 항에 있어서, 상기 선택회로는
    먹스로 구성된 것을 특징으로 하는 이피롬의 데이터 독출/기입 회로.
  9. 제 7 항에 있어서, 상기 전압 버퍼는
    상기 기준전압을 수신하는 제 1 입력단자, 제 1 노드의 전압을 수신하는 제 2 입력단자, 및 출력단자를 구비하고, 상기 기준전압과 상기 제 1 노드의 전압의 차이를 증폭하여 출력하는 연산증폭기;
    상기 연산증폭기의 상기 출력단자와 상기 연산증폭기의 상기 제 2 입력단자 사이에 연결된 피드백 저항;
    상기 제 1 노드와 제 2 노드 사이에 직렬 연결된 n 개의 상부 저항들;
    상기 제 2 노드와 접지 사이에 연결된 하부 저항; 및
    상기 n 개의 직렬 연결된 상부 저항들 중 1 개 이상 n-1 개 이하의 저항들 각각에 병렬 연결된 퓨즈들을 구비하고,
    상기 제 2 노드에서 상기 내부 게이트 구동신호가 출력되는 것을 특징으로 하는 이피롬의 데이터 독출/기입 회로.
  10. 제 7 항에 있어서, 상기 전압 버퍼는
    상기 기준전압을 수신하는 제 1 입력단자, 제 1 노드의 전압을 수신하는 제 2 입력단자, 및 출력단자를 구비하고, 상기 기준전압과 상기 제 1 노드의 전압의 차이를 증폭하여 출력하는 연산증폭기;
    상기 연산증폭기의 상기 출력단자와 상기 연산증폭기의 상기 제 2 입력단자 사이에 연결된 피드백 저항;
    상기 제 1 노드와 제 2 노드 사이에 연결된 상부 저항;
    상기 제 2 노드와 접지 사이에 직렬 연결된 n 개의 하부 저항들;
    상기 제 2 노드와 접지 사이에 연결된 하부 저항; 및
    상기 n 개의 직렬 연결된 하부 저항들 중 1 개 이상 n-1 개 이하의 저항들 각각에 병렬 연결된 퓨즈들을 구비하고,
    상기 제 2 노드에서 상기 내부 게이트 구동신호가 출력되는 것을 특징으로 하는 이피롬의 데이터 독출/기입 회로.
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