JP7401395B2 - 基準電圧生成回路 - Google Patents

Description

本明細書中に開示されている発明は、基準電圧生成回路に関する。

従来の基準電圧生成回路には、出力する基準電圧の調整機能を備えたものがある。例えば、定電流を抵抗ラダーに流して基準電圧を生成する方式では、定電流の電流値又は抵抗ラダーの抵抗値を適宜設定することにより、出力する基準電圧を調整することができる。また、例えば、オペアンプを用いて基準電圧の分圧電圧と所定の参照電圧とをイマジナリショートさせる方式では、基準電圧の分圧比を適宜設定することにより、出力する基準電圧を調整することができる。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２００３－１６８２９６号公報 特開２０１４－０６３４３１号公報

しかしながら、従来の基準電圧生成回路は、起動時間、出力精度、ないしは、回路面積について、更なる改善の余地があった。

例えば、本明細書中に開示されている基準電圧生成回路は、デプレッション型の第１トランジスタと、エンハンスメント型であってオン閾値電圧がそれぞれ異なる複数の第２トランジスタとを用いて第１基準電圧を生成するように構成された基準電圧生成部と、前記複数の第２トランジスタそれぞれの有効／無効を切り替えるように構成された出力調整部と、を有する構成（第１の構成）とされている。

また、上記第１の構成から成る基準電圧生成回路において、前記第１トランジスタのゲート及びソースと、前記複数の第２トランジスタそれぞれのゲート及びドレインは、いずれも前記第１基準電圧の出力端に接続されており、前記出力調整部は、前記複数の第２トランジスタそれぞれのソースと接地端との間に接続された複数のスイッチを含む構成（第２の構成）にしてもよい。

また、上記第１または第２の構成から成る基準電圧生成回路は、前記第１基準電圧の入力を受けて第２基準電圧を出力するように構成された出力段をさらに有する構成（第３の構成）にしてもよい。

また、上記第３の構成から成る基準電圧生成回路において、前記出力段は、ゲートに前記第１基準電圧が入力され、ソースから前記第２基準電圧が出力され、オン閾値電圧がそれぞれ異なる複数の第３トランジスタを含み、前記複数の第３トランジスタの有効／無効を切り替えることが可能である構成（第４の構成）としてもよい。

また、上記第４の構成から成る基準電圧生成回路において、前記複数の第３トランジスタは、少なくとも一つがデプレッション型である構（第５の構成）としてもよい。

また、上記第３または第４の構成から成る基準電圧生成回路は、前記第２基準電圧の出力端から接地端に向けて電流を流すように構成されたクランプ部をさらに有する構成（第６の構成）としてもよい。

また、上記第１～６いずれかの構成から成る基準電圧生成回路において、前記出力調整部は、デジタル信号に応じて前記複数の第２トランジスタそれぞれの有効／無効を切り替えるように構成されたデコーダを含む構成（第７の構成）としてもよい。

また、上記第１～第７いずれかの構成から成る基準電圧生成回路において、前記複数の第２トランジスタは、Ｗ／Ｌがそれぞれ異なる構成（第８の構成）としてもよい。

また、本発明の別態様に係るメモリ装置は、上記第１～第８いずれかの構成から成る基準電圧生成回路を備える構成（第９の構成）とされている。

また、上記第９の構成から成るメモリ装置において、前記基準電圧は０／１読み出し用のセンス電圧として用いられる構成（第１０の構成）としてもよい。

また、上記第９または第１０の構成から成るメモリ装置は、ＳＰＩ通信方式に準拠する構成（第１１の構成）としてもよい。

本明細書中に開示されている発明によれば、起動が早く高精度かつ省面積な基準電圧生成回路を提供することが可能となる。

基準電圧生成回路の一構成例を示す図 電源電圧と起動時間との相関を示す図 温度と第２基準電圧との相関を示す図 電源電圧と第２基準電圧との相関を示す図 選択信号と第２基準電圧との相関を示す図 メモリ装置の一構成例を示す図 メモリ装置の一動作例を示す図 サイクル回数とマージン電圧との相関を示す図

以下に本発明の一実施形態について図面を参照して説明する。

＜基準電圧生成回路１＞
図１は、本発明の実施形態に係る基準電圧生成回路１の一構成例を示す図である。基準電圧生成回路１は、基準電圧生成部１０と、出力調整部２０と、出力段３０と、出力クランプ部４０と、を備えている。

基準電圧生成部１０は、第１基準電圧ＶＲＥＦ１を生成するブロックであり、デプレッション型ＮＭＯＳＦＥＴ１１と、エンハンスメント型であってＷ／Ｌ（＝チャネル幅Ｗとチャネル長Ｌとの比）及びオン閾値電圧の少なくとも一方がそれぞれ異なる複数（本図では８個）のＮＭＯＳＦＥＴ１２（１）～１２（８）と、エンハンスメント型ＰＭＯＳＦＥＴ１３と、エンハンスメント型ＮＭＯＳＦＥＴ１４を含む。基準電圧生成部１０は、エンハンスメント型ＮＭＯＳＦＥＴ１１とデプレッション型ＮＭＯＳＦＥＴ１２（１）～１２（８）からＥＤ型基準電圧源を構成しており、ＮＭＯＳＦＥＴ１１とＮＭＯＳＦＥＴ１２（１）～１２（８）の接続ノードから第１基準電圧ＶＲＥＦ１を出力する。

出力調整部２０は、選択信号ＳＥＬに応じて第１基準電圧ＶＲＥＦ１の電圧値を調整するブロックであり、デコーダ２１と、エンハンスメント型ＮＭＯＳＦＥＴ２２（１）～２２（８）から成る複数（本図では８個）のスイッチと、を含む。

出力段３０は、第２基準電圧ＶＲＥＦ２を出力するブロックであり、デプレッション型ＮＭＯＳＦＥＴ３１ａ及び３１ｂと、エンハンスメント型ＰＭＯＳＦＥＴ３２ａ及び３２ｂと、ロジック部３３を含む。出力段３０はソースフォロワ回路であり、第１基準電圧ＶＲＥＦ１の入力を受けて、第２基準電圧ＶＲＥＦ２を出力する。

出力クランプ部４０は、第２基準電圧ＶＲＥＦ２の出力端から接地端に向けて電流を流すブロックであり、デプレッション型ＮＭＯＳＦＥＴ４１と、エンハンスメント型ＮＭＯＳＦＥＴ４２と、インバータ４３を含む。

それぞれのブロックに出力されるイネーブル信号ＥＮＢは、それぞれのブロックのスタンバイ状態か否かを切り替える。

＜基準電圧生成部１０＞
基準電圧生成部１０は、Ｗ／Ｌ及びオン閾値電圧の少なくとも一方がそれぞれ異なる複数のＮＭＯＳＦＥＴ１２（１）～１２（８）を有し、後述する出力調整部２０のＮＭＯＳＦＥＴ２２（１）～２２（８）のオン/オフ切り替えによりＮＭＯＳＦＥＴ１２（１）～１２（８）の有効／無効が切り替えられる。これにより、ＥＤ型基準電圧源を形成するエンハンスメント型ＮＭＯＳＦＥＴのゲート－ソース間電圧ＶＧＳが切り替わり、第１基準電圧ＶＲＥＦ１の電圧値が調節できる。なお、第１基準電圧ＶＲＥＦ１の生成に関する原理は従来技術であるため省略する。

＜出力調整部２０＞
出力調整部２０は、デコーダ２１から出力されるＨｉｇｈレベルもしくはＬｏｗレベルの信号に応じて複数のＮＭＯＳＦＥＴ２２（１）～２２（８）のオン／オフを切り替える。ＮＭＯＳＦＥＴ２２（１）～２２（８）はスイッチとして動作し、ドレインがそれぞれＮＭＯＳＦＥＴ１２（１）～１２（８）のソースに接続されている。ＮＭＯＳＦＥＴ２２（１）～２２（８）をオンすることでＮＭＯＳＦＥＴ１２（１）～（８）のソースが接地端と導通し、ＮＭＯＳＦＥＴ１２（１）～１２（８）が有効となる。ＮＭＯＳＦＥＴ２２（１）～２２（８）をオフすることでＮＭＯＳＦＥＴ１２（１）～１２（８）のソースと接地端の導通が解除され、ＮＭＯＳＦＥＴ２２（１）～２２（８）が無効となる。これにより、ＮＭＯＳＦＥＴ１２（１）～１２（８）の有効／無効が切り替えられる。

デコーダ２１には、Ｍビット（例えばＭ＝４）の選択信号ＳＥＬのうち、下位Ｎビット（例えばＮ＝３）が入力される。デコーダ２１に入力される選択信号ＳＥＬの下位ビット数Ｎは、複数のＮＭＯＳＦＥＴ２２の数（≦２^Ｎ）によって変動する。下位Ｎビットの選択信号ＳＥＬによって２^Ｎ階調で第１基準電圧ＶＲＥＦ１を切り替えることができる。

＜出力段３０＞
出力段３０は、ソースフォロワ回路であり、第１基準電圧ＶＲＥＦ１を受けて第２基準電圧ＶＲＥＦ２を出力する。Ｍビットの選択信号ＳＥＬのうち、最上位ビットに応じて、ロジック部３３がＨｉｇｈレベルもしくはＬｏｗレベルの信号を、スイッチとして動作するＰＭＯＳＦＥＴ３２ａ及び３２ｂのゲートに出力する。これにより、ＰＭＯＳＦＥＴ３２ａ及び３２ｂのオン／オフを切り替え、ＮＭＯＳＦＥＴ３１ａ及び３１ｂの有効／無効を切り替えることでソースフォロワ回路を形成するＮＭＯＳＦＥＴのオン閾値電圧Ｖｔｈが変わり、第２基準電圧ＶＲＥＦ２の出力レンジを切り替えることができる。

ＮＭＯＳＦＥＴ３１ａ及び３１ｂは、オン閾値電圧が異なる複数のデプレッション型ＮＭＯＳＦＥＴである。オン閾値が大きく異なる素子を使用することで第１基準電圧ＶＲＥＦ１の調整幅（例えば１００ｍＶ幅）よりも大きな幅（例えば数百ｍＶ幅）で第２基準電圧ＶＲＥＦ２の出力レンジを切り替えることができる。

＜出力クランプ部４０＞
出力クランプ部４０は、第２基準電圧ＶＲＥＦ２の出力端から接地端に向けて電流を流す。デプレッション型ＮＭＯＳＦＥＴ４１がダイオード接続されており、ダイオード特性により定まる電流が流れる。これにより、特に高温時のＰＭＯＳＦＥＴ３２ａ及び３２ｂのリーク電流をキャンセルすることができる。

インバータ４３はイネーブル信号ＥＮＢを受けて、その反転信号である反転イネーブル信号ＸＥＮＢをＮＭＯＳＦＥＴ４２のゲートに出力する。ＮＭＯＳＦＥＴ４２はインバータ４３の出力に応じて出力クランプ部４０のスタンバイか否かを切り替える。

＜起動時間＞
図２は、電源電圧と起動時間との相関を示す図である。なお、実線は、本発明の実施形態に係る基準電圧生成回路１の挙動を示しており、破線は、従来の基準電圧生成回路（定電流方式またはアンプ方式など）の挙動を比較参照用として示している。

図２の横軸は電源電圧であり、縦軸は起動時間である。起動時間には、アプリケーション（例えば高速ＳＰＩのシリアルＥＥＰＲＯＭ等の高速起動が必要なもの）によってクリアする必要がある規格値が設けられている。基準電圧生成回路１と従来の基準電圧生成回路ともに、全体の傾向として、電源電圧が小さいほど起動時間が長くなり、電源電圧が大きいほど起動時間が短くなる。

従来の基準電圧生成回路は、回路を構成するカレントミラーや、アンプ、ないしは、アンプの非反転入力端子に入力される電圧を生成する回路等を動作させる必要があるため、起動に時間がかかる。そのため、図２の一点鎖線で示した規格値をクリアすることができない場合があった。また、起動時間を早めるため動作電流を増やす等の対策をしても、規格値をクリアできない場合がある。

本発明の実施形態に係る基準電圧生成回路１は、デプレッション型ＮＭＯＳＦＥＴとエンハンスメント型ＮＭＯＳＦＥＴを用いた単純なＥＤ型基準電圧生成回路をベースとすることで、従来の基準電圧生成回路に比べて図２において８０％以上起動時間を早くすることができた。このようにして規格値をクリアすることができる。

＜温度特性＞
図３は、温度と第２基準電圧ＶＲＥＦ２との相関を示す図である。なお、実線は、本発明の実施形態に係る基準電圧生成回路１の挙動を示しており、破線は、従来の基準電圧生成回路（定電流方式またはアンプ方式など）の挙動を比較参照用として示している。

図３の横軸は温度であり、縦軸は第２基準電圧ＶＲＥＦ２である。基準電圧生成回路１と従来の基準電圧生成回路ともに温度が低くなればなるほど第２基準電圧ＶＲＥＦ２が上昇し、温度が高くなるほど第２基準電圧ＶＲＥＦ２が降下する。

所定の温度範囲（例えば２５℃～１５０℃）において、本発明の実施形態に係る基準電圧生成回路１は、第２基準電圧ＶＲＥＦ２が数十ｍＶしか変動せず、同じ温度範囲で数百ｍＶの出力変動が生じる従来の基準電圧生成回路に比べて温度特性が改善された。

＜電源電圧特性＞
図４は、電源電圧と第２基準電圧ＶＲＥＦ２との相関を示す図である。なお、実線は、本発明の実施形態に係る基準電圧生成回路１の挙動を示しており、破線は、従来の基準電圧生成回路（定電流方式またはアンプ方式など）の挙動を比較参照用として示している。

図４の横軸は電源電圧であり、縦軸は第２基準電圧ＶＲＥＦ２である。基準電圧生成回路１と従来の基準電圧生成回路はともに電源電圧を下げていくと変曲点が現れる。このように、電源電圧が下がると出力電圧である第２基準電圧ＶＲＥＦ２が降下していき、電源ブロックとして動作できなくなる。

本発明の実施形態に係る基準電圧生成回路１は、上記の変曲点がΔ Ｖ（数百ｍＶ）だけ低電位側にシフトしていることからも分かるように、従来の基準電圧生成回路に比べて電源電圧特性が改善された。

＜出力調整動作＞
図５は、選択信号ＳＥＬと第２基準電圧ＶＲＥＦ２との相関を示す図である。

図５の横軸は選択信号ＳＥＬのｂｉｔ値（１０進表記）であり、縦軸は第２基準電圧ＶＲＥＦ２である。本発明の実施形態に係る基準電圧生成回路１の場合、選択信号ＳＥＬのｂｉｔ値を上げるほど第２基準電圧ＶＲＥＦ２が上昇し、ｂｉｔ値を下げるほど第２基準電圧ＶＲＥＦ２が降下する。このようにして、第２基準電圧ＶＲＥＦ２の標準値（Ｔｙｐ値）が製造の過程でばらついた場合でも、所定の範囲内に第２基準電圧ＶＲＥＦ２を収めることができる。

なお、本実施形態に係る基準電圧生成回路１における４ｂｉｔの選択信号ＳＥＬ［３：０］は、ｂｉｔ値０～７とｂｉｔ値８～１５によって１６諧調で第２基準電圧ＶＲＥＦ２を調整することが可能であり、下位３ｂｉｔ［２：０］は基準電圧生成部１０におけるエンハンスメント型ＮＭＯＳＦＥＴ１２（１）～１２（８）を択一する信号として用いられており、最上位ｂｉｔ［３］は出力段３０におけるデプレッション型ＮＭＯＳＦＥＴ３１ａ及び３１ｂを択一する信号として用いられている。

ｂｉｔ値７とｂｉｔ値８の間（最上位ｂｉｔ［３］が０か１か）で第２基準電圧ＶＲＥＦ２が大きく降下しているが、これはオン閾値電圧が大きく異なるデプレッション型ＮＭＯＳＦＥＴ３１ａから３１ｂに切り替わるためである。このようにすることで下位ｂｉｔのみで調整できない範囲まで広げることができ、アプリケーションや顧客要求で満たすべき出力調整目標範囲に収めることができる。

＜メモリ装置＞
図６は、メモリ装置の一構成例を示す図である。本図のメモリ装置１００は、基準電圧生成回路１０１、メモリセルアレイ１０２、Ｘデコーダ１０３、Ｙデコーダ１０４、Ｙセレクタ１０５、センスアンプ１０６、出力バッファ１０７、制御ロジック部１０８により構成されている。

基準電圧生成回路１０１はＹセレクタ１０５にセンス電圧ＳＬを供給する。ここには、例えば本発明の実施形態に係る基準電圧生成回路１を適用することができる。その場合には、例えば、先出の第２基準電圧ＶＲＥＦ２が０／１読み出し用のセンス電圧ＳＬとして用いられることになる。

メモリセルアレイ１０２は、複数のメモリセルが２次元状に設けられている。メモリセルアレイ１０２には、Ｘデコーダ１０３とＹセレクタ１０５が接続されている。

Ｘデコーダ１０３は、上位アドレス線のアドレス信号を入力してメモリセルアレイ１０２のワード線を選択する。

Ｙデコーダ１０４は、下位アドレス線のアドレス信号を入力し、１本のワード線につながったメモリセルの内で読み出し又は書き換えを行う列（コラム）のメモリセルを選択するための列選択信号ｓｅｌ＿ｃｏｌｘ（ただしｘ＝１、２、…）を生成する。

Ｙセレクタ１０５は、Ｙデコーダ１０４の列選択信号ｓｅｌ＿ｃｏｌｘに基づいて、メモリセルアレイ１０２の各列ｃｏｌｘ＿ＳＬに対するセンス電圧ＳＬの導通／非導通を切り替えるＭＯＳスイッチ群である（一点鎖線の吹き出し枠を参照）。

Ｙセレクタ１０５（より具体的にはメモリセルアレイ１０２の各列ｃｏｌｘ＿ＳＬ）からデータ信号ＤＬが入力されるセンスアンプ１０６は、出力バッファ１０７を介してシリアル出力信号ＳＯを出力する。

ＳＰＩ通信方式に準拠して、チップセレクト信号ＣＳＢ、シリアルクロック信号ＳＣＫ及びシリアル入力信号ＳＩが入力される制御ロジック部１０８は、各ブロックへ各種イネーブル信号（ＳＡＭＰ＿ＥＮＢ、ＳＬ＿ＥＮＢ、ＸＤＥＣ＿ＥＮＢ及びＹＤＥＣ＿ＥＮ）を送信するブロックであり、各ブロックのスタンバイか否かを切り替える。具体的には、センスアンプイネーブル信号ＳＡＭＰ＿ＥＮＢがセンスアンプ１０６に送信されており、基準電圧イネーブル信号ＳＬ＿ＥＮＢが基準電圧生成回路１０１に送信されており、Ｘデコーダイネーブル信号ＸＤＥＣ＿ＥＮＢがＸデコーダ１０３に送信されており、Ｙデコーダイネーブル信号ＹＤＥＣ＿ＥＮＢ）がＹデコーダ１０４に送信されている。

例えば、基準電圧生成回路１０１として、本発明の実施形態に係る基準電圧生成回路１を適用する場合には、本図の基準電圧イネーブル信号ＳＬ＿ＥＮＢが先出のイネーブル信号ＥＮＢ（図１）に相当する。

図７は、メモリ装置１００の一動作例を示す図である。チップセレクト信号ＣＳＢがＬｏｗレベルに立ち下がるタイミングでシリアルクロック信号ＳＣＫがＬｏｗレベルとＨｉｇｈレベルを繰り返し始める。さらに同タイミングで基準電圧イネーブル信号ＳＬ＿ＥＮＢがＬｏｗレベルに立ち下がり、基準電圧生成回路１０１のスタンバイが解除され、センス電圧ＳＬが起動を始める。

センス電圧ＳＬの起動中にもシリアルクロック信号ＳＣＫはＬｏｗレベルとＨｉｇｈレベルを繰り返し続ける。センス電圧ＳＬは、チップセレクト信号ＣＳＢがＬｏｗレベルに立ち下がってから所定の許容時間内（図７の動作例では、シリアルクロック信号ＳＣＫの４クロック目まで）に起動を完了する必要がある（図７の動作例では、３クロック目でセンス電圧ＳＬの起動が完了している）。また、シリアルクロック信号ＳＣＫの周波数が高いほど、より短時間でセンス電圧ＳＬの起動を完了する必要がある。そのため、従来の基準電圧生成回路より早く起動する本発明の実施形態に係る基準電圧生成回路１を適用することが有用である。

センス電圧ＳＬが起動完了した後、センスアンプイネーブル信号ＳＡＭＰ＿ＥＮＢが立ち下がり、メモリセルデータセンス区間の間、センスアンプ１０６のスタンバイが解除される。

センスアンプイネーブル信号ＳＡＭＰ＿ＥＮＢの立ち下がり後、Ｙデコーダイネーブル信号ＹＤＥＣ＿ＥＮ及びＸデコーダイネーブル信号ＸＤＥＣ＿ＥＮが立ち上がり、Ｙデコーダ１０４及びＸデコーダ１０３それぞれのスタンバイが解除される。

センスアンプイネーブル信号ＳＡＭＰ＿ＥＮＢの立ち下がりからＹデコーダ１０４及びＸデコーダ１０３が再びスタンバイ状態になるまでがメモリセルデータセンス区間であり、この区間にシリアル入力信号ＳＩ（リードコマンド）が入力される。また、メモリセルデータセンス区間が終了するまでシリアル出力信号ＳＯはＨｉｚ（ハイインピーダンス状態）である。

上記一連の動作ののち、データの読み出しを開始する。

図８は、サイクル回数とマージン電圧との相関を示す図である。メモリセルへの書き込みサイクルを繰り返した際にデータ“１”が書き込まれたメモリセルの閾値電圧とデータ“０”が書き込まれたメモリセルの閾値電圧がどのように変化するかを表している。

横軸はサイクル回数であり、縦軸はマージン電圧である。データ“１”が書き込まれたメモリセルの閾値電圧はサイクル回数が増えるにつれ降下していき、データ“０”が書き込まれたメモリセルの閾値電圧は上昇する。サイクル回数の増加に伴う両閾値電圧の収束ポイントが図８から予測できるため、本発明の実施形態に係る基準電圧生成１を用いれば、センス電圧ＳＬを両閾値電圧値の中間電圧（センター値）に合わせこむことができる。

図８の白抜き矢印は、センス電圧ＳＬを可変で調整できる範囲を示している。本図から分かるように、センス電圧ＳＬの可変調整範囲には、マージンウィンドウのセンター値が包含されている。従って、例えばデータ“１”が書き込まれたメモリセルの閾値電圧及びデータ“０”が書き込まれたメモリセルの閾値電圧がサイクルを重ねて最終的にマージンウィンドウの上端または下端の電圧値になってしまっていてもセンス電圧ＳＬを所望のセンター値まで調整できる。

このように、本発明の実施形態に係る基準電圧生成１を適用し、センス電圧ＳＬを合わせこむことで、サイクル回数が増えた場合でも０／１の判断を誤らない。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ 基準電圧生成回路
１０ 基準電圧生成部
１１ ＮＭＯＳＦＥＴ（デプレッション型）
１２（１）～１２（８） ＮＭＯＳＦＥＴ（エンハンスメント型）
１３ ＰＭＯＳＦＥＴ（エンハンスメント型）
１４ ＮＭＯＳＦＥＴ（エンハンスメント型）
２０ 出力調整部
２１ デコーダ
２２（１）～２２（８） ＮＭＯＳＦＥＴ（エンハンスメント型）
３０ 出力段
３１ａ、３１ｂ ＮＭＯＳＦＥＴ（デプレッション型）
３２ａ、３２ｂ ＰＭＯＳＦＥＴ（エンハンスメント型）
３３ ロジック部
４０ 出力クランプ部
４１ ＮＭＯＳＦＥＴ（デプレッション型）
４２ ＮＭＯＳＦＥＴ（エンハンスメント型）
４３ インバータ
１００ メモリ装置
１０１ 基準電圧生成回路
１０２ メモリセルアレイ
１０３ Ｘデコーダ
１０４ Ｙデコーダ
１０５ Ｙセレクタ
１０６ センスアンプ
１０７ 出力バッファ
１０８ 制御ロジック部
ＣＳＢ チップセレクト信号
ＤＬ データ信号
ＥＮＢ イネーブル信号
ＳＡＭＰ＿ＥＮＢ センスアンプイネーブル信号
ＳＣＫ シリアルクロック信号
ＳＩ シリアル入力信号
ＳＬ センス電圧
ＳＬ＿ＥＮＢ センス電圧イネーブル信号
ＳＯ シリアル出力信号
ＳＥＬ 選択信号
ＶＲＥＦ１ 第１基準電圧
ＶＲＥＦ２ 第２基準電圧
ＸＤＥＣ＿ＥＮＢ Ｘデコーダイネーブル信号
ＸＥＮＢ 反転イネーブル信号
ＹＤＥＣ＿ＥＮＢ Ｙデコーダイネーブル信号

Claims (11)

1. デプレッション型の第１トランジスタと、エンハンスメント型であってオン閾値電圧がそれぞれ異なる複数の第２トランジスタとを用いて第１基準電圧を生成するように構成された基準電圧生成部と、
   前記複数の第２トランジスタそれぞれの有効／無効を切り替えるように構成された出力調整部と、
   を有する、基準電圧生成回路。
2. 前記第１トランジスタのゲート及びソースと、前記複数の第２トランジスタそれぞれのゲート及びドレインは、いずれも前記第１基準電圧の出力端に接続されており、
   前記出力調整部は、前記複数の第２トランジスタそれぞれのソースと接地端との間に接続された複数のスイッチを含む、請求項１に記載の基準電圧生成回路。
3. 前記第１基準電圧の入力を受けて第２基準電圧を出力するように構成された出力段をさらに有する、請求項１または２に記載の基準電圧生成回路。
4. 前記出力段は、ゲートに前記第１基準電圧が入力され、ソースから前記第２基準電圧が出力され、オン閾値電圧がそれぞれ異なる複数の第３トランジスタを含み、
   前記複数の第３トランジスタの有効／無効を切り替えることが可能である、
   請求項３に記載の基準電圧生成回路。
5. 前記複数の第３トランジスタは、少なくとも一つがデプレッション型である、請求項４に記載の基準電圧生成回路。
6. 前記第２基準電圧の出力端から接地端に向けて電流を流すように構成されたクランプ部をさらに有する、請求項３または４に記載の基準電圧生成回路。
7. 前記出力調整部は、デジタル信号に応じて前記複数の第２トランジスタそれぞれの有効／無効を切り替えるように構成されたデコーダを含む、請求項１～６のいずれかに記載の基準電圧生成回路。
8. 前記複数の第２トランジスタは、Ｗ／Ｌがそれぞれ異なる、請求項１～７のいずれかに記載の基準電圧生成回路。
9. 請求項１～８のいずれかに記載の基準電圧生成回路を備えたメモリ装置。
10. 前記基準電圧は０／１読み出し用のセンス電圧として用いられる、請求項９に記載のメモリ装置。
11. ＳＰＩ通信方式に準拠する、請求項９または１０に記載のメモリ装置。

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