KR100270000B1 - 승압펄스 발생회로 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

승압 펄스 발생 회로는 제 1 전위 노드와 제 2 전위 노드 사이에 접속되고 입력 신호를 받는 제 1 인버터 회로와, 상기 제 1 전위 노드와 상기 제 2 전위 노드 사이에 다이오드 접속된 MOS 트랜지스터를 거쳐서 접속되고 입력 단자 및 출력 단자에 접속하는 제 2 인버터 회로와, 상기 제 1 인버터 회로의 출력 단자와 상기 다이오드와 상기 제 2 인버터 회로의 접속 노드 사이에 접속된 캐패시터를 포함하며, 상기 MOS 트랜지스터의 백 게이트가 그의 게이트에 접속되는 것을 특징으로 한다.

Description

승압 펄스 발생 회로
본 발명은 반도체 집적 회로에 관한 것으로, 특히 다이오드 접속된 MOS트랜지스터의 문턱값 전압을 이용해서 승압 펄스 발생 회로를 설계하는 반도체 집적 회로에 관한 것이다.
현재, 노트북형 퍼스널컴퓨터, 셀식 무선전화, 휴대전화 등의 휴대기기가 널리 급속하게 보급됨에 따라서 저소비전력형 반도체 집적 회로의 수요가 증가하고 있다. 저소비전력화의 수단으로서 가장 일반적인 것이 반도체 집적 회로를 저전압 전원으로 동작시키는 방법이다. 반도체 집적 회로를 저전압 전원으로 구동하면, MOS트랜지스터의 문턱값 전압에 의한 전압 강하의 전원 전위에 대한 비율이 커지고, MOS트랜지스터의 문턱값 전압에 의한 전압 강하를 이용한 전위 조정이 곤란하게 되어 회로 설계에 큰 영향을 미치게 되었다.
제7도는 예를 들면, 일본국 실용신안 공보 소 61-166627에 기술된 종래의 승압 펄스 발생 회로의 회로도이다.
제7도에 있어서, 기준 전위 노드(1)는 접지 전위VSS에 접속되고, 기준 전위 노드(3)는 전원 전위VCC에 접속된다. 출력 노드(8)는 승압 펄스OUT를 발생하는 단자이고, 입력 노드(14)는 제8a도에 도시한 바와 같이, 고레벨에서 저레벨로 변화하는 입력 신호를 받는 단자이다. 전원 전위 노드(3)와 접지 전위 노드(1) 사이에는, P채널 MOS트랜지스터(17)와 N채널 MOS트랜지스터(18)를 포함하는 인버터회로(2)가 접속된다. 인버터(2)의 입력 단자(13)는 입력 노드(14)에 접속되고, 인버터(2)의 출력 단자(4)는 캐패시터(6)를 거쳐서 노드(7)에 접속된다. 전원 전위 노드(3)와 노드(7) 사이에는 다이오드가 접속되고, 노드(7)와 접지 전위 노드(1) 사이에는 P채널 MOS트랜지스터(19)와 N채널 MOS트랜지스터(20)를 포함하는 다른 인버터회로 (16)가 접속된다. 인버터(16)의 입력 단자는 입력 노드(14)에 접속되고, 인버터 (16)의 출력 단자는 출력 노드(8)에 접속된다.
제7도에 도시한 종래의 승압 펄스 발생 회로의 동작을 제8도의 타이밍도를 참조로 하여 설명한다. 입력 신호IN가 고레벨이면, P MOS 트랜지스터(17)는 오프상태로 되고 NMOS 트랜지스터(18)는 온상태로 되어 인버터(2)의 출력이 저레벨로 된다. 마찬가지로, P MOS 트랜지스터(19)가 오프상태로 되고 N MOS 트랜지스터(20)가 온상태로 되므로, 인버터(16)의 출력은 저레벨로 유지된다. 이때, 캐패시터(6)는 다이오드(5)와 트랜지스터(18)를 거쳐서 전원 전위Vcc로부터 충전되므로, 노드(4)는 전위는 0으로 되고 노드(7)의 전위V7은 다음 식, 즉 V7 = Vcc - Vf = Vcc - 0.7과 같이 된다.
다음에, 입력 신호IN이 고레벨에서 저레벨로 변화하면, 트랜지스터(17)는 온상태로 되고, 트랜지스터(18)는 오프상태로 되어 노드(4)의 전압이 Vcc로 상승한다. 그 결과, 노드(7)의 전위V7은 다음식, 즉 V7 = Vcc - Vf + Vcc = 2Vcc - Vf와 같이 상승한다. 이때, 입력신호IN의 변화로 인해, 트랜지스터(19)는 온상태로 되고 트랜지스터(20)는 오프상태로 되어 노드(7)의 전압이 출력 단자(8)로 전달된다. 따라서, 노드(8)의 전위V8은 다음식, 즉 V8 = V7 = 2Vcc - Vf로 나타내진다.
일반적으로, 이와같은 동작을 수행하는 회로를 승압 펄스 발생 회로라 한다. 그러나, 1.5 내지 2.0V등의 저전압 전원을 사용하면, MOS 트랜지스터의 문턱값 전압 ｜Vth｜은 통상 0.7V등의 값을 가지므로, 전원 전압에 있어서 MOS트랜지스터의 전압 강하가 차지하는 비율이 커져서 효율이 떨어지게 된다.
그러므로, 상술한 종래의 승압 펄스 발생 회로에 있어서는, 특히 저전압 전압에 의한 동작에 있어서는 전원 전압 Vcc에 대한 MOS트랜지스터의 문턱값 전압 ｜Vth｜의 비율이 크기 때문에 승압 펄스 발생 회로의 효율이 매우 불충분하다는 문제점이 있었다.
본 발명 목적은 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로서, 특히 저전압 전원에 의한 동작에 있어서 전원 전압에 대해서 효율 좋은 승압 펄스 발생 회로를 제공하는 것이다.
또, 본 발명의 다른 목적은 신속하게 소정의 전위를 발생할 수 있는 승압 펄스 발생 회로를 제공하는 것이다.
또, 본 발명의 또 다른 목적은 구동되는 회로에 있어서 동작 마진을 증가시킬 수 있는 승압 펄스 발생 회로를 제공하는 것이다.
제1도는 본 발명이 적용되는 DRAM의 블럭도.
제2도는 본 발명에 있어서의 MOS트랜지스터의 문턱값 전압의 백게이트-소오스간 전압에 대한 특성을 도시한 그래프.
제3도는 본 발명의 실시예에 따른 승압 펄스 발생 회로의 회로도.
제4도는 본 발명에 따른 VBB발생 회로의 동작을 도시한 타이밍도.
제5도는 본 발명에 따른 승압 펄스 발생 회로의 다른 예를 도시한 회로도.
제6도는 본 발명에 따른 승압 펄스 발생 회로의 동작을 도시한 타이밍도.
제7도는 종래의 승압 펄스 발생 회로의 회로도.
제8도는 종래의 승압 펄스 발생 회로의 동작을 도시한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
100 : DRAM 140 : 행디코더
150 : 행디코더 160 : 워드드라이버
210 : POR회로
본 발명의 전반적인 특징에 따르면, 승압 펄스 발생 회로는 제 1 전위 노드와 제 2 전위 노드 사이에 접속되고 입력 신호를 받는 제 1 인버터 회로와ㅣ, 상기 제 1 전위 노드와 상기 제 2 전위 노드 사이에 다이오드 접속된 MOS 트랜지스터를 거쳐서 접속되고 입력 단자 및 출력 단자에 접속하는 제 2 인버터 회로와, 상기 제 1 인버터 회로의 출력 단자와 상기 다이오드와 상기 제 2 인버터 회로의 접속 노드 사이에 접속된 캐패시터를 포함하며, 상기 MOS 트랜지스터의 백 게이트가 그의 게이트에 접속되는 것을 특징으로 한다.
이하, 본 발명의 실시예를 도면을 참조로 설명한다.
제1도는 본 발명이 적용되는 DRAM(Dynamic Random Access Memory)(100)의 블럭도를 도시한 도면으로서, 제1도에 있어서 DRAM(100)은 내부전위 발생 회로군 (200), POR(파워온 리세트(Power On Reset))회로(210), 여러개의 행렬형상으로 배치된 여러개의 메모리 셀로 구성된 메모리 셀 어레이(101)를 포함한다. (110)은 외부에서 인가되는 외부 /RAS신호를 받고 어드레스 버퍼(130)에 /RAS신호를 출력하는 /RAS(행 어드레스 스트로브(Row Address Strobe))버퍼, (120)은 외부에서 인가되는 외부 열어드레스 스트로브신호ext /CAS를 받고 어드레스 버퍼(130)에 /CAS신호를 출력하는 /CAS버퍼, (130)은 외부 어드레스신호ext Ai(i=0,1,2, , , )와 /RAS신호를 받고 외부어드레스신호ext Ai(i=0,1,2 , , )와 /CAS신호를 받고 외부어드레스신호ext Ai를 래치하고 내부회로를 위한 열어드레스신호CAi, /CAi를 출력하는 어드레스버퍼이다.
(140)은 어드레스버퍼(130)으로부터의 행어드레스신호RAi, /RAi를 받고 대응하는 워드선을 선택하는 행디코더, (150)은 어드레스버퍼(130)으로부터의 열어드레스신호CAi, /CAi를 받고, 비트선에 리드된 메모리 셀(101)의 전위를 증폭하고 비트선에 리드된 메모리 셀(101)의 데이타를 전송하기 위한 대응하는 센스앰프와 I/O회로(170)를 선택하는 열디코더, (160)은 행디코더(140)에 의해서 선택된 워드선의 전위를 승압하는 워드드라이버, (180)은 외부에서 인가되는 라이트 인에이블신호 ext /WE 및 출력 인에이블신호ext /OE를 받고 내부회로의 리드 및 라이트제어를 실행하는 신호 WO를 출력하는 라이트리드 제어 회로, (190)은 라이트리드 제어 회로(180)에서 출력되는 신호 WO를 받고, 라이트의 경우에는 외부에서 인가되는 데이타 ext Din을 데이타선을 거쳐서 센스앰프와 I/O회로(170)으로 전달하고, 리드의 경우에는 메모리 셀로부터의 리드 데이타를 센스앰프와 I/O회로(170) 및 데이타선을 통해서 입출력핀에 데이타 ext Dout로서 출력하는 입출력버퍼이다.
제3도는 본 발명의 바람직한 실시예를 도시하는 승압 펄스 발생 회로(194)의 개략도이고, 제4도는 그의 동작 타이밍도이다. 제3도에 있어서, 승압 펄스 발생 회로가 제7도에 도시한 종래의 것과 다른 점은 다이오드가 다이오드 접속된 MOS트랜지스터(15)(백 게이트가 그의 게이트에 접속되어 있음)로 대체되어 있는 점이다. 이 MOS트랜지스터는 N채널 MOS트랜지스터나 P채널 MOS트랜지스터일 수도 있다.
여기에서, 백게이트와 자신의 게이트가 접속된 MOS트랜지스터의 문턱값 전압에 대해서 제2도를 사용해서 설명한다. 제2도는 MOS트랜지스터의 문턱값 전압Vth의, MOS트랜지스터의 백게이트와 소오스 사이의 전위차 VBS에 대한 변화를 개략적으로 나타낸 그래프로서, 전위차는 다음의 식(1)에 의해 주어진다.
식(1)에 있어서 VBS는 백게이트전압(소오스전압을 기준으로 한다), K는 기판효과정수, ψF는 기판표면의 전위, VO는 VBS=0V일 때의 문턱값 전압이다.
제2도의 그래프에 있어서 (d)는 MOS트랜지스터의 백게이트와 소오스 사이의 전위차VBS와 MOS트랜지스터의 문턱값 전압Vth가 동일하게 되는 포인트를 도시한 것이다. 제2도에 명확한 바와 같이 VBS=Vth로 하는 것에 의해 종래의 VBS=-1.5V인 경우의 MOS트랜지스터의 문턱값 전압 0.7V가 0.25V로, 또 VBS=0V인 경우의 MOS트랜지스터의 문턱값 전압 0.35V에 비해서도 0.1V 작게하는 것이 가능하게 되는데, 그 이유는 VBS가 Vth와 동일하게 되기 때문이다. VBS=Vth로 하기 위해서는 MOS트랜지스터에 있어서 백게이트와 게이트를 접속하면 좋다. 이후, 이 때의 백게이트와 게이트가 접속되었을 때의 MOS트랜지스터의 문턱값 전압의 절대값을 ｜VthO｜, 종래의 VBSO=-1.5V 인 경우를 ｜Vth｜로 하여 구별한다.
이하, 제3도에 도시한 승압 펄스 발생 회로의 동작에 대해서 제4도의 타이밍도를 참조로 하여 설명한다. 제4도에 있어서는 (a)는 입력 신호IN의 전위의 변화를, (b)는 노드(7)의 전위의 변화를, (c)는 제3도에 도시한 승압 펄스 발생 회로에 있어서의 출력 노드(8)의 승압 출력OUT의 변화를 나타낸다.
우선, 입력 신호IN이 Vss 레벨에서 Vcc레벨로 상승하면, 인버터회로(2), (16)의 동작은 종래와 동일하지만, 문턱 전압값의 차이 때문에, 노드(7) 및 출력 노드(8)의 전위는 각각 종래와는 다르게 되어, 전압 진폭이 큰 승압 펄스가 발생하게 된다.
제5도에는 승압 펄스 발생 회로를 내장한 제1도의 입출력 버퍼(190)의 회로를 상세히 도시한 것이다. 제6도는 입출력 버퍼(190)의 회로의 동작을 도시한 타이밍도이다. 제5도에서, 이 입출력버퍼(190)는 메모리 셀 어레이(101)의 메모리 셀로부터 리드되어 입력 노드(190c)에 인가되는 리드 데이타에 응답하여 출력데이타를 데이타 입출력 노드N4로 출력하는 출력버퍼(196)와, 데이타 입출력 노드N4에 입력된 입력데이타에 응답하여 메모리 셀 어레이(101)의 메모리 셀에 기록될 라이트데이타를 노드(190c)에 인가하는 입력버퍼(197)을 갖는다.
그리고, 출력버퍼(196)는 전원 전위 노드(190a)와 데이타 입출력 노드N4 사이에 접속된 N채널 MOS트랜지스터(195n1) 및 데이타 입출력 노드 N4와 접지 전위 노드(190b)사이에 접속된 N채널 MOS트랜지스터(195n2)를 갖고 있다. 출력버퍼(196)는 데이타 출력 제어 회로(191), (192)와 승압 펄스 발생 회로(194)를 더 포함한다. 이 데이타 출력 제어 회로(191)에 있어서, 메모리 어레이의 메모리 셀에서 리드된 리드 데이타 및 라이트/리드 제어 회로(180)로부터의 라이트/리드 제어 신호WO에 따라서 이 라이트/리드 제어 신호WO가 리드를 나타내는 H레벨일 때 리드 데이타가 2진 레벨중의 한쪽의 H레벨이면 N채널 MOS트랜지스터(195n2)를 비도통상태로 하고, 리드 데이타가 2진 레벨중의 다른쪽의 L레벨이면 N채널 MOS트랜지스터 (195n2)를 도통상태로 하며, 한편 라이트/리드 제어 신호WO가 라이트를 나타내는 L레벨일 때에는 리드 데이타에 관계없이 N채널 MOS트랜지스터(195n2)를 비도통상태로 한다. 그리고, 이 데이타 출력회로(191)는 논리회로(191a)를 포함한다.
또, 데이타 출력 제어 회로(192)에 있어서는, 메모리 셀 어레이의 메모리 셀에서 리드된 리드 데이타 및 라이트/리드 제어 회로(180)로부터의 라이트/리드 제어 신호WO에 따라서 이 라이트/리드 제어 신호WO가 리드를 나타내는 H레벨일 때, 리드 데이타가 2진 레벨중의 한쪽의 L레벨이면 N채널 MOS트랜지스터(195n2)를 비도통상태로 하도록 노드N1로 데이타 출력 제어 신호를 출력하고, 리드 데이타가 2진 레벨중의 다른쪽의 H레벨이면 N채널 MOS트랜지스터(195n2)를 도통상태로 하도록 노드N1로 데이타 출력 제어 신호를 출력하고, 한편 라이트/리드 제어 신호WO가 라이트를 나타내는 L레벨일 때에는 리드 데이타에 관계없이 N채널 MOS트랜지스터 (195n2)를 비도통상태로 하도록 노드N1로 데이타 출력제어 신호를 출력한다. 그리고, 이 데이타 출력 제어 회로(192)는 라이트/리드 제어 신호WO 및 리드 데이타에 따라서 노드N1로 데이타 출력 제어 신호를 출력하는 논리회로(192a)를 포함하고 있다.
또, 승압 신호 발생 회로(194)는 데이타 출력 제어 회로(192)로부터의 데이타 출력제어 신호를 받고, 이 데이타 출력 제어 신호가 N채널 MOS트랜지스터 (195n1)를 도통상태로 하도록 지시하면 N채널 MOS트랜지스터(195n1)의 게이트전위를 이 N채널 MOS트랜지스터(195n1)가 접속되어 있는 전원 전위 노드(190a)에 인가되는 전원 전위Vcc보다 높은 전위로 해서 이 N채널 MOS트랜지스터(195n1)를 도통시키고, 데이타 출력 제어 신호가 N채널 MOS트랜지스터(195n1)를 비도통상태로 하도록 지시하면 N채널 MOS트랜지스터(195n1)의 게이트전위를 접지 전위Vss로 해서 이 N채널 MOS트랜지스터(195n1)을 비도통상태로 한다.
그리고, 승압신호 발생 회로(194)는 데이타 출력 제어 회로(192)에서 출력된 데이타 출력 제어 신호를 반전시키는 인버터(192ba) 및 지연회로(192bb)를 포함하는 반전 회로(192b), 전원 전위 노드(190a)와 승압노드(194q) 사이에 전원 전위 노드(190a)에서 승압노드(194q)를 향해서 순방향으로 되도록 다이오드 접속되고 게이트와 백게이트가 접속되는 N채널 MOS트랜지스터(194n2), 한쪽의 전극이 승압노드 (194q)에 접속되고 데이타 출력 제어 회로(192)에서 출력된 데이타 출력 제어 신호가 N채널 MOS트랜지스터(195n1)을 도통상태로 하도록 지시하면 반전 회로(192b)에서 노드N2로 출력되는 데이타 출력 제어 신호의 반전 또한 지연신호가 승압노드 (194q)의 전위를 용량 결합에 의해 승압하는 승압캐패시터(194c), 승압노드(194q)와 N채널 MOS트랜지스터(195n1)의 게이트 사이에 접속되고 데이타 출력 제어 회로(192)에서 노드N1로 출력되는 데이타 출력 제어 신호가 N채널 MOS트랜지스터 (195n1)를 도통상태로 하도록 지시하면 개방회로(open-circuited)상태로 되고 비도통상태로 하도록 지시하면 비도통상태로 되는 P채널 MOS트랜지스터(194p1) 및 N채널 MOS트랜지스터(195n1)의 게이트와 접지 전위 노드(190b) 사이에 접속되고 데이타 출력 제어 회로(192)에서 노드N1로 출력되는 데이타 출력 제어 신호가 N채널 MOS트랜지스터(195n1)를 도통상태로 하도록 지시하면 폐회로(closed-circuited)상태로 되고 비도통상태로 하도록 지시하면 도통상태로 되는 N채널 MOS트랜지스터 (194n1)를 포함하고 있다.
다음에, 제5도에 도시된 승압 펄스 발생 회로의 동작에 대해서 제6도의 타이밍도에 따라서 설명한다. 제6도에 있어서 (a)는 입력 노드(190c)에 나타나는 리드 데이타가 H레벨일 때의 전위N190c의 변화, (b)는 라이트/리드 제어 신호WO의 전위 변화, (c)는 데이타 출력회로(191)의 출력 노드N1의 전위 변화, (d)는 승압 펄스 발생 회로(194)의 출력 노드N3의 전위 변화, (e)는 승압노드(194q)의 전위 N194q의 변화, (f)는 데이타 입출력 노드N4의 전위 변화를 도시한 것이다.
승압 펄스 발생 회로는 노드N4에서의 리드 데이타가 2진 레벨중의 한쪽의 H레벨일 때에만 그 효과를 발휘한다. 메모리 셀 어레이(101)에 있어서의 메모리 셀에서 리드된 리드 데이타가 제6도의 (a)에 도시한 바와 같이 2진 레벨중의 한쪽의 H레벨로 되고, 제6도의 (b)에 도시한 바와 같이 라이트/리드 제어 회로(180)로부터의 라이트/리드 제어 신호WO가 리드를 나타내는 H레벨로 되면, 데이타 출력 제어 회로(192)에서 노드N1의 전위가 H레벨에서 L레벨로 된다. 이것에 의해, N채널 MOS트랜지스터(195n1)의 게이트의 노드인 N3의 전위가 그 때의 노드(194q)의 전위 레벨 즉 Vcc-｜VthO｜으로 상승한다.
이것에 의해서, N채널 MOS트랜지스터(195n1)이 도통해서 제6도의 (f)에 도시한 바와 같이 노드N4의 레벨이 하이 임피던스 상태에서 H레벨로 되려고 하는 그의 전위 레벨은 노드N3의 전위 레벨이 Vcc-｜VthO｜이므로 Vcc-｜VthO｜-｜Vth｜까지가 한계로 된다. 그 후, 노드N1의 전위 변화가 반전 회로(192b)에 의해 반전, 지연되어 노드N3에 전달되면 캐패시터(194c)의 용량 결합에 의해 제6도의 (e)에 도시한 바와 같이 노드194q의 전위가 미리 충전된 전위Vcc-｜Vth｜에서 더욱 승압된다. 이 승압된 전위가 P채널 MOS트랜지스터(194p1)를 거쳐서 제6도의 (d)에 도시한 바와 같이 노드N3로 전달되고, 노드N3의 전위가 상승하면 그것에 따라서 제6도의 (f)에 도시된 바와 같이 출력 노드N4의 전위가 Vcc까지 상승한다. 또, 승압 펄스 발생 회로(194)가 마련되어 있지 않은 경우에는 제6도의 (f)의 점선으로 도시된 바와 같이 Vcc-｜VthO｜-｜Vth｜의 전위까지밖에 상승하지 않는다.
이상과 같이 구성된 승압 펄스 발생 회로에서는 전원 전압에 대해서 효율 좋은 승압을 실행할 수 있게 된다. 또, 상기 승압 펄스 발생 회로의 N채널 MOS트랜지스터로 구성할 수도 있다.
본 발명에 의하면, 특지 저전압 전원에 의한 동작에 있어서 전원 전압에 대해서 효율 좋은 승압 펄스 발생 회로를 제공할 수 있다.
또, 본 발명에 의하면, 신속하게 소정의 전위를 발생하는 승압 펄스 발생 회로를 제공할 수 있다.
또, 본 발명에 의하면 구동되는 회로에 있어서 동작 마진을 증가시킬 수 있는 승압 펄스 발생 회로를 제공할 수 있다.
금번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아닌 것으로 고려되어져야 한다. 본 발명의 범위는 특허 청구의 범위에 의해서 도시되고 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (3)

  1. 입력 신호를 받는 입력 단자와, 제 1 전위 노드와 제 2 전위 노드 사이에 접속되고 상기 입력 신호를 받는 제 1 인버터 회로와, 상기 제 1 번위 노드와 상기 제 2 전위 노드 사이에 다이오드 접속된 MOS 트랜지스터를 거쳐서 접속되고 상기 입력 단자 및 출력 단자에 접속된 제 2 인버터 회로와, 상기 제 1 인버터 회로의 출력 단자와, 상기 다이오드 접속된 MOS 트랜지스터 및 상기 제 2 인버터 회로의 접속 노드 사이에 접속된 캐패시터를 포함하며, 상기 MOS 트랜지스터의 백 게이트가 그의 게이트에 접속되어 있으며, 상기 MOS 트랜지스터의 백 게이트 및 소스 간의 전압이 상기 MOS 트랜지스터의 문턱값 전압과 동일한 것을 특징으로 하는 승압 펄스 발생 회로.
  2. 제1항에 있어서, 상기 MOS 트랜지스터는 P 채널 MOS 트랜지스터인 승압 펄스 발생 회로.
  3. 제1항에 있어서, 상기 MOS 트랜지스터는 N 채널 MOS 트랜지스터인 승압 펄스 발생 회로.
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