JP4960544B2 - 半導体記憶装置及びその制御方法 - Google Patents

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    • H03K3/70Generators producing trains of pulses, i.e. finite sequences of pulses by interrupting the output of a generator time intervals between all adjacent pulses of one train being equal

Description

【0001】
【発明の属する技術分野】
本発明はメモリセルアレイを備えた半導体記憶装置及びその制御方法に関し、特に、ワード線選択時における電圧低下の抑制により動作の高速化を図った半導体記憶装置及びその制御方法に関する。
【0002】
【従来の技術】
一般に、ダイナミック・ランダム・アクセス・メモリ(以下、DRAMという)においては、1つのメモリセルはデータ保持用のキャパシタとN型トランジスタとで構成されており、このトランジスタのゲートがワード線に接続され、ドレイン(ソース)がビット線に接続され、ソース(ドレイン)がキャパシタの一端に接続されている。トランジスタのソース電位は、通常、ゲートに印加された電位よりトランジスタのしきい値電圧Vtだけ低い電位になる。従って、ワード線を通常の電源電圧Vintで駆動すると、キャパシタに保持される電位の最大値は「電源電圧Vint−しきい値電圧Vt」となる。このため、ビット線に電源電圧Vint相当のデータ(電圧)を与えても、キャパシタにはしきい値電圧Vtだけ低い電圧が供給されるため、有効な記憶電荷の保持ができない。
【0003】
これを防ぐため、ワード線に電源電圧Vintより高い電圧を与えることが知られている。
【0004】
電源電圧Vintより高い電圧を得る方法としては、2つの方法がある。
【0005】
第1の昇圧方法は、内部に発振回路を設け、この発振回路の出力を倍圧整流回路で昇圧することで定常的に電源電圧Vintより高い電圧を準備しておく方法である。
【0006】
第2の昇圧方法は、ワード線が選択されたときだけ、ワード線駆動回路の電源に一時的にパルスを重畳させることで、一時的に電源電圧Vintより高い電圧を得る方法である。図9は従来のDRAMの一部を示すブロック図である。
【0007】
従来のDRAMには、中央処理装置(CPU)からのコマンドをデコードするコマンドデコーダ101が設けられている。また、アドレス信号を入力するアドレスバッファ102及びこのアドレスバッファ102から出力されたアドレス信号に応じてワード線を選択するワード選択回路103が設けられている。更に、コマンドデコーダからの出力信号によりアドレスバッファ102及びワード選択回路103の動作を制御するロウ系制御回路104が設けられている。
【0008】
また、ワード線の電位レベルを昇圧するために昇圧電圧VPPを出力する昇圧回路108が設けられている。更に、昇圧電圧VPPと所定の基準電位との差を検出してその検出結果を昇圧信号VBUPとして出力する昇圧電位検出回路106、及び昇圧信号VBUPを入力し発振信号VBOSを出力するオシレータ回路107が設けられている。昇圧回路108には、昇圧信号VBUP及び発振信号VBOSが入力される。図10は昇圧電位検出回路106の構造を示す回路図であり、図11はオシレータ回路107の構造を示す回路図である。また、図12は昇圧回路108の構造を示す回路図である。
【0009】
図10に示すように、昇圧電位検出回路106には、互いに直列に接続された抵抗素子R101a及びR101bが設けられており、抵抗素子R101aの一端には昇圧電圧VPPが供給され、抵抗素子R101bの一端は接地GNDに接続されている。抵抗素子R101a及びR101bの共通接続点には、比較回路COM101の一入力端が接続されている。この比較回路COM101の他の一入力端には基準電位が入力される。この比較回路COM101からの出力信号が昇圧電位検出回路106の昇圧信号VBUPとして出力される。なお、抵抗素子R101a及びR101bの抵抗値は昇圧電圧VPP及び基準電圧Vsの値によって決まり、昇圧電圧VPPを抵抗R101aとR101bとで抵抗分割した電圧が基準電圧Vsに等しくなるように決定される。
【0010】
図11に示すように、オシレータ回路107には、NANDゲートNAND110と、NANDゲートNAND110の出力に直列に接続されたインバータIV111乃至IV115とが設けられている。NANDゲートNAND110の一方の入力端子には昇圧信号VBUPが入力され、他方の入力端子にはインバータIV114の出力信号が入力される。そして、インバータIV115の出力端子から発振信号VBOSが出力される。
【0011】
昇圧信号VBUPがハイレベルのとき、オシレータ回路107は発振し、発振信号VBOSは周期的に変化する。一方、昇圧信号VBUPがロウレベルのとき、オシレータ回路107は発振を停止し、発振信号VBOSは一定の電位を保持される。
【0012】
図12に示すように、昇圧回路108には、トランジスタTr111及びTr112と、昇圧容量Ccと、平滑容量Cdと、インバータIV116とが設けられている。トランジスタTr111のゲート及びソースに電源電圧Vintが入力され、インバータIV116に発振信号VBOSが入力される。インバータIV116の出力端に昇圧容量Ccの一端が接続され、昇圧容量Ccの他端、トランジスタTr111のドレイン並びにトランジスタTr112のゲート及びソースが共通接続されている。また、トランジスタTr112のドレインに平滑容量Cdの一端が接続され、これらの接続点から昇圧電圧VPPが出力される。なお、平滑容量Cdの他端は接地されている。
【0013】
次に、図12に示す昇圧回路108の動作について説明する。
【0014】
発振信号VBOSがハイレベルになると、ノードbはロウレベルになり、トランジスタTr111がオンする。この結果、電源電圧VintがトランジスタTr111を介してノードaに印加され、昇圧容量Ccのノードaが電源電圧Vintに充電される。
【0015】
発振信号VBOSがロウレベルになると、ノードbはハイレベルになり、0Vから電源電圧Vintに変化する。このため、ノードaの電位は電源電圧VintにインバータIV116の出力電圧が重畳したものになり、電源電圧Vintの2倍程度となる。
【0016】
このとき、トランジスタTr111はオフし、トランジスタTr112はオンするので、昇圧容量Ccと平滑容量Cdの各容量をCとすると、昇圧容量Ccに蓄積された電荷(約2C・Vint)はトランジスタTr112を介して平滑容量Cdに転送され、ノードcの電位を上昇させる。
【0017】
以上の動作を繰り返すことで、ノードcの電位は、理想的には約2・Vintに昇圧される。
【0018】
昇圧電圧VPPは、トランジスタTr112及び昇圧容量Ccの段数を増やすことで更に高い電圧とすることができる。
【0019】
図13は従来のDRAMにおける昇圧動作を示すタイミングチャートである。上述のように構成された従来のDRAMにおいては、コマンドがコマンドデコーダ101に入力されると、コマンドデコーダ101はそのコマンドをデコードし、データの読み出し又は書き込みを行う場合にはACT信号を、リフレッシュ動作を行う場合にはREF信号を、例えばワンショット信号としてロウ系制御回路104に出力する。これにより、ロウ系制御回路104はアドレスバッファ102及びワード選択回路103を活性化させるロウイネーブル信号REを出力する。アドレスバッファ102にはアドレス信号も入力される。アドレス信号は、ロウイネーブル信号REの立ち上がりに同期して取り込まれる。
【0020】
昇圧電位検出回路106においては、抵抗素子R101aの一端に昇圧電圧VPPが入力されており、抵抗素子R101a及びR101bの接続点の電位はVPP/2となっている。ACT/REF信号が立ち上がる以前では、比較回路COM101によりVPP/2と基準電位とが比較される。従って、VPP/2が基準電位Vs(例えば、2.0V)より高い期間においては、比較回路COM101の出力はロウである。しかし、昇圧電圧VPPが低下し、VPP/2が基準電位Vsより低くなると、即ち昇圧電圧VPPが4.0Vより小さくなると、図13に示すように、若干の遅延の後、比較回路COM101の出力信号、即ち昇圧信号VBUPが立ち上がり、オシレータ回路107が動作して発振信号VBOSを出力する。そして、昇圧回路108が昇圧電圧VPPの昇圧を開始する。その後、昇圧電圧VPPが4.0Vを超えるようになると、比較回路COM101の出力が立ち下がって昇圧信号VBUPが立ち下がるので、オシレータ回路107における発振が停止する。なお、昇圧電圧VPPが4.0Vに達してから昇圧動作の開始、即ちオシレータ回路107の発信開始までには、時間Δt1の遅延が生じる。遅延が生ずる理由は、昇圧電位検出回路106の遅延時間及び発振回路108が安定した発振動作を行うまでの立ち上がり時間等があるためである。
【0021】
その後、図13に示すように、ACT/REF信号が立ち上がると、所定時間経過した時刻twで、ワード選択回路103により1つのワード線が選択される。このため、昇圧電圧VPPがワード線に供給され、昇圧電圧VPPは瞬間的に低下して4.0V以下となる。従って、昇圧電位検出回路106において、比較回路COM101の出力信号、即ち昇圧信号VBUPが立ち上がり、オシレータ回路107が発振する。そして、昇圧回路108は、昇圧電圧VPPが瞬間的に低下してからΔt2の時間を経過してから昇圧電圧VPPの昇圧を開始する。
【0022】
その後、昇圧電圧VPPが4.0Vよりも下がると、昇圧信号VBUPはハイになり、昇圧電圧VPPが上昇して4.0V以上になると、比較回路COM101の出力が立ち下がって昇圧が停止される。
【0023】
【発明が解決しようとする課題】
近年、DRAMの記憶容量はますます増加しており、これに伴い、ワード線の長さも長くなってきている。これに加えて、1つのワード線につながるメモリセルの数も増えてきた。このため、ワード線選択回路からみた寄生容量Cwも大きくなってきた。
【0024】
一方、ワード線が選択されたときには、平滑容量Cdに蓄積された電荷が寄生容量Cwに移動するので、昇圧電圧VPPがこれらの容量値で分割された電圧に低下する。このため、前述のように、レベルダウンから昇圧電圧VPPの上昇までにΔt2の時間が必要となる。つまり、昇圧電位検出回路106による電圧判定、昇圧回路108の駆動及び電位復帰という過程が必要とされるので、十分な昇圧電圧VPPを瞬時に得ることができないという問題点がある。このように昇圧電圧VPPが基準電位よりも著しく低下すると、図13に示すように、ワード線の電位Vwの立ち上がり速度が遅くなってしまう。このため、高速動作を行うことができない。
【0025】
このような問題点に対し、平滑容量Cdの値を大きくすることで電圧降下の程度を緩和させる方法もあるが、近時における省面積化の要請の下では、大きな容量自体を配置するために面積を割くことが困難になっている。
【0026】
第2の昇圧方法の例として特開平5−151773号公報がある。
【0027】
この第2の昇圧方法では、RASB信号が与えられたことを検出して、ワードドライバの電位RXを一時的に上昇させようとするものである。しかしながら、1つのパルスを利用して一時的に昇圧しているので、昇圧レベルのばらつきが大きい。昇圧レベルをばらつかせる要因には、昇圧容量のばらつき、これを駆動するトランジスタの特性ばらつき、配線抵抗及び寄生容量のばらつき並びに電源電圧及び周辺温度の変動等様々な事項がある。
【0028】
昇圧レベルが高すぎると、メモリセルトランジスタの劣化を招き、半導体記憶装置の寿命を短くする。逆に昇圧レベルが低すぎると、前述のように、メモリセルのキャパシタに十分な電荷が供給できず、電荷保持特性が悪くなり、リフレッシュの周期を短くする必要が生じる。また、データの読み出し時には、メモリセルトランジスタのゲート電圧からしきい値電圧Vt分を差し引いた電圧がビット線に出力されるので、メモリセルのキャパシタから十分な電荷が取り出せなくなり、センスアンプで記憶データを判定するまでの時間が長くなる。リフレッシュ時には、書き込みと読み出しとが続けて行われるので、前述の問題が同様に発生する。
【0029】
更に、半導体記憶装置が大規模化し、ワード線の寄生容量が大きくなると、昇圧容量を大きくしなければ、所定の昇圧レベルを確保できなくなる。このため、大きな昇圧容量を大きなトランジスタで駆動する必要がでてくる。この結果、半導体記憶装置のチップサイズが大きくなり、ノイズが発生して誤動作及び誤読み出しが発生しやすくなる。
【0030】
本発明はかかる問題点に鑑みてなされたものであって、面積の増大を招くことなくワード線を高速で立ち上げることができる半導体記憶装置及びその制御方法を提供することを目的とする。
【0031】
また、他の目的は、ワード線が選択されたとき、昇圧電圧の出力電位の落ち込みを低減すると共に、元の電位への復旧を短時間で行い、高速な読み出し動作及び書き込み動作を可能にすることである。
【0032】
更に他の目的は、ワード線が選択されたとき、昇圧電圧の出力からハザード等のノイズ発生を抑制し、安定した読み出し動作及び書き込み動作を可能にすることである。
【0033】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、メモリセルアレイと、このメモリセルアレイにおいて行をなす複数個のメモリセルが共通接続された複数本のワード線と、これらのワード線の中から入力されたアドレス信号が示すメモリセルが属するワード線をその電圧を立ち上げることにより選択するワード選択回路と、前記ワード選択回路を活性化するロウイネーブル信号を出力するロウ系制御回路と、前記ワード選択回路が前記ワード線を選択する前に予め前記ワード選択回路に前記ワード線に供給すべき電圧として前記ワード線の選択に必要とされる電圧よりも大きな電圧を供給しておく先行昇圧手段であって、前記ワード選択回路を活性化する前記ロウイネーブル信号が非活性化状態のときのみ入力されたアクティブ命令又はリフレッシュ命令に基づいて前記ワード線の選択に必要とされる電圧よりも大きな電圧を供給する先行昇圧手段と、を有することを特徴とする。
【0034】
本発明においては、ワード線の選択が行われた際には、ワード選択回路に供給されている電圧がワード線に供給されるため、従来と同様に電圧降下が生じるが、その選択前に予めワード選択回路にワード線の選択に必要とされる電圧よりも高い電圧が供給されているので、昇圧電位検出回路等による判定が遅れても、昇圧電圧VPPのレベルを短時間で所定のレベルまで戻すことができる。この結果、ワード線の電圧は瞬時に立ち上がり、高速動作が可能である。
【0035】
なお、前記先行昇圧手段は、オシレータ回路と、このオシレータ回路からの発振信号により前記ワード選択回路に供給される電圧を昇圧する昇圧回路と、アクティブ命令又はリフレッシュ命令が入力されると昇圧開始を示すワンショットの昇圧制御信号を出力する昇圧制御回路と、前記ワード選択回路に供給されている電圧が基準電圧を下回ったとき及び前記昇圧制御信号が入力されたときに前記オシレータ回路に発振動作を開始させる昇圧電位検出回路と、を有してもよい。
【0036】
また、前記先行昇圧手段は、オシレータ回路と、このオシレータ回路からの発振信号により前記ワード選択回路に供給される電圧を昇圧する昇圧回路と、アクティブ命令又はリフレッシュ命令が入力されると昇圧開始を示すワンショットの昇圧制御信号を出力する昇圧制御回路と、前記ワード選択回路に供給されている電圧が基準電圧を下回ったときに前記オシレータ回路に発振動作を開始させる昇圧電位検出回路と、を有し、前記昇圧電位検出回路は、前記昇圧制御信号が入力されたときに前記基準電圧をより高い電圧に設定し前記ワード線の選択後に前記基準電圧を元の電圧に戻す基準電圧変更手段を有してもよい。
【0037】
更に、前記オシレータ回路は、前記昇圧電位検出回路から入力される信号の論理レベルに応じて一方が動作する第1及び第2の遅延部を有してもよい。
【0038】
本発明に係る半導体記憶装置の制御方法は、オシレータ回路の出力を昇圧容量に充放電することにより定常的に所望の昇圧電圧を発生する昇圧回路を有する半導体記憶装置の制御方法において、ワード線を選択するアドレス信号及びコマンドを入力するステップと、前記コマンドをデコードするステップと、前記コマンドがアクティブ命令又はリフレッシュ命令でありワード線を活性化させるロウイネーブル信号が活性化状態であったときのみ前記コマンドをデコードしたコマンド信号の変化に基づいて昇圧制御信号を出力するステップと、前記昇圧制御信号の変化に基づいて前記所望の昇圧電圧より高い事前昇圧電圧まで昇圧するステップと、前記事前昇圧電圧を選択されたワード線に供給するステップと、前記昇圧電圧の昇圧を停止するステップと、前記選択されたワード線に接続されたメモリセルにおいてデータの読み出し又は書き込みを行うステップと、を有することを特徴とする。
【0039】
【発明の実施の形態】
以下、本発明の実施例に係る半導体記憶装置について、添付の図面を参照して具体的に説明する。図1は本発明の第1の実施例に係るDRAMの一部を示すブロック図である。
【0040】
第1の実施例に係るDRAMには、外部から供給されるクロックをクロックバッファ10で増幅したクロック信号CKに同期して中央処理装置(CPU)から入力されたACTコマンド及びREFコマンド等を取り込むコマンドデコーダ1が設けられている。コマンドデコーダ1では、ACTコマンド及びREFコマンド等のコマンドがデコードされACT信号及びREF信号等が出力される。また、コマンドデコーダ1から出力されたACT信号及びREF信号を入力し所定時間経過後にハイレベルで所定のパルス幅の信号PREVBTをワンショット信号として出力する昇圧制御回路5が設けられている。更に、アドレス信号を入力するアドレスバッファ2、このアドレスバッファ2から出力されたアドレス信号に応じて所定のワード線11を選択するワード選択回路3及び所定のビット線12を選択するビット選択回路9が設けられている。なお、ワード線11及びビット線12は、従来のDRAMと同様に、夫々メモリセルアレイ10の行、列を構成する複数個のメモリセル13に共通接続されている。更に、コマンドデコーダ1からの出力信号によりアドレスバッファ2及びワード選択回路3の動作を制御するロウ系制御回路4が設けられている。また、ビット線12を介して入出力される信号はセンスアンプで増幅され、入出力回路(I/O)15を介して記憶データとしてクロック信号CKに同期して入出力される。
【0041】
図2は昇圧制御回路5の構造を示すブロック図である。
【0042】
昇圧制御回路5には、ACTコマンド及びREFコマンドが各ゲートに印加されるPチャネルトランジスタTr1及びNチャネルトランジスタTr2が設けられている。また、ロウイネーブル信号を反転するインバータIV1及びその出力信号がゲートに印加されるNチャネルトランジスタTr3が設けられている。トランジスタTr1のソースには電源電位Vccが供給され、トランジスタTr3のソースは接地されている。また、トランジスタTr1及びTr2の各ドレインは共通接続され、トランジスタTr2のソースはトランジスタTr3のドレインに接続されている。
【0043】
また、トランジスタTr1及びTr2からなるインバータの出力信号をラッチするラッチ回路L1及び前記出力信号を入力する第1の遅延回路D1が設けられている。ラッチ回路L1は、互いの入力端と出力端とが接続されたインバータIV2及びIV3から構成されている。一方、第1の遅延回路D1は数段のインバータチェーンから構成されている。更に、第1の遅延回路D1の出力信号を入力する第2の遅延回路D2及びその出力信号と第1の遅延回路D1の出力信号との否定論理積をとるナンド回路NAND1が設けられている。第2の遅延回路D2は奇数段のインバータチェーンから構成されている。また、第2の遅延回路D2の出力信号を入力する第3の遅延回路D3及びその出力信号とナンド回路NAND1の出力信号との論理積をとるナンド回路NAND2が設けられている。第3の遅延回路D3は奇数段のインバータチェーンから構成されている。ナンド回路NAND2の出力信号がワンショットの昇圧制御信号PREVBTとなる。
【0044】
なお、第1の遅延回路D1の遅延時間によりACT/REF信号が入力されてから信号PREVBTが立ち上がるまでの時間が決定され、第2の遅延回路D2及び第3の遅延回路D3の各遅延時間の和により信号PREVBTのパルス幅が決定される。第2の遅延回路D2及び第3の遅延回路D3を設けることにより、短いパルス幅のACT/REF信号が入力されても、確実に所定のパルス幅の信号PREVBTを出力することができる。
【0045】
ACT/REF信号のパルス幅が所定の幅以上であれば、第3の遅延回路D3及びナンド回路NAND2はなくてもよい。
【0046】
なお、ACTコマンドは、データの読み出し又は書き込みを示す命令であり、REFコマンドは、リフレッシュ動作を示す命令であり、ACTコマンド及びREFコマンドに同期して行アドレス信号が半導体記憶装置に入力される。これらのコマンドは、例えばワンショット信号又はワンサイクル信号で構成される。また、ロウイネーブル信号は、アドレスバッファ2及びワード選択回路3を活性化させる信号である。
【0047】
更に、DRAMには、昇圧制御回路5からの昇圧制御信号PREVBTを入力すると共に、ワード線に供給される昇圧電圧VPPを検出する昇圧電位検出回路6が設けられている。図3は第1の実施例における昇圧電位検出回路6の構造を示す回路図である。
【0048】
昇圧電位検出回路6には、互いに直列に接続された抵抗素子R1a及びR1bが設けられており、抵抗素子R1aの一端には昇圧電圧VPPが供給され、抵抗素子R1bの一端は接地GNDに接続されている。例えば、抵抗素子R1a及びR1bの抵抗値は1000kΩであるが、これに限定されるものではない。抵抗素子R1a及びR1bの接続点は比較回路COM1の一入力端に接続されている。この比較回路COM1の他の一入力端には基準電位が入力される。基準電位は、例えば2.0Vであるが、これに限定されるものではない。比較回路COM1は、トランジスタTr4の他端の電位(VPP/2)が基準電位よりも高いときにロウを出力し、基準電位以下となるとハイを出力する。
【0049】
更に、比較回路COM1の比較結果を示す出力信号と昇圧制御信号PREVBTとの論理和をとるオア回路OR1が設けられており、このオア回路OR1からの出力信号が昇圧電位検出回路6の昇圧信号VBUPとして出力される。この昇圧信号VBUPは、ワード線の電位レベルを上昇させることを示す信号である。
【0050】
また、本実施例には、昇圧信号VBUPを入力し発振信号VBOSを出力するオシレータ回路7が設けられている。図4はオシレータ回路7の構造を示す回路図である。オシレータ回路7は、第1のリングオシレータ部7aと第2のリングオシレータ部7bとを有する。第1のリングオシレータ部7aは、昇圧信号VBUPがハイレベルのとき、即ちACTコマンド又はREFコマンドが入力されたときに一時的に動作し、第2のリングオシレータ部7bは、昇圧信号VBUPがロウレベルのとき、即ちACTコマンド又はREFコマンドが入力されたとき以外の通常の状態で動作する。
【0051】
第2のリングオシレータ部7bは第1のリングオシレータ部7aに比べて低い周波数で発振するため、消費電流の増加を抑制できる。逆に、第1のリングオシレータ部7aは第2のリングオシレータ部7bに比べて高い周波数で発振するため、高速に昇圧電圧を上昇させることができる。
【0052】
オシレータ回路7には、参照電圧Vrefがゲートに入力されるNチャネルトランジスタTr11及びTr12が設けられている。トランジスタTr11のソースは接地されており、トランジスタTr11のドレインとトランジスタTr12のソースとが接続されている。また、ソースに電源電位が供給されゲートがトランジスタTr12のドレインに接続されたPチャネルトランジスタTr13及びTr15乃至Tr20が設けられている。トランジスタTr13においては、ドレインもトランジスタTr12のドレインに接続されている。更に、ソースに電源電位が供給されドレインがトランジスタTr12のドレインに接続されたPチャネルトランジスタTr14が設けられている。更にまた、昇圧信号VBUPを反転するインバータIV11及びその出力信号を反転するインバータIV12が設けられている。インバータIV12の出力信号はトランジスタTr14のゲートに入力される。
【0053】
また、インバータIV11の出力信号がゲートに入力されソースが接地されたNチャネルトランジスタTr21が設けられている。このトランジスタTr21のドレインはトランジスタTr15のドレインに接続されている。更に、トランジスタTr15及びTr21の各ドレインにゲートが接続されソースが接地されたNチャネルトランジスタTr22乃至Tr27が設けられている。トランジスタTr22においては、ドレインもトランジスタTr15及びTr21の各ドレインに接続されている。
【0054】
また、トランジスタTr16乃至Tr20のドレインに、夫々ソースが接続されたPチャネルトランジスタTr28乃至Tr32が設けられている。更に、トランジスタTr23乃至Tr27のドレインに、夫々ソースが接続されたTr33乃至Tr37が設けられている。トランジスタTr28乃至Tr32の各ドレインとトランジスタTr33乃至Tr37の各ドレインとは、夫々共通接続されている。
【0055】
更に、オシレータ回路7には、昇圧信号VBUPを反転するインバータIV13及びその出力信号を反転するインバータIV14が設けられている。また、インバータIV14の出力信号がゲートに入力されるPチャネルトランジスタTr41乃至Tr45及びインバータIV13の出力信号がゲートに入力されるNチャネルトランジスタTr46乃至Tr50が設けられている。トランジスタTr41乃至Tr45のソースには電源電位Vintが供給され、トランジスタTr46乃至Tr50のソースは接地されている。
【0056】
また、トランジスタTr41乃至Tr45のドレインに、夫々ソースが接続されたPチャネルトランジスタTr51乃至Tr55が設けられている。更に、トランジスタTr46乃至Tr50のドレインに、夫々ソースが接続されたTr56乃至Tr50が設けられている。トランジスタTr51乃至Tr55の各ドレインとトランジスタTr56乃至Tr60の各ドレインとは、夫々共通接続されている。
【0057】
更に、オシレータ回路7においては、トランジスタTr32、Tr37、Tr55及びTr60の各ドレインにPチャネルトランジスタTr61及びNチャネルトランジスタTr62からなるトランスファゲートG1の一端(入力側)が接続されている。トランジスタTr61及びTr62のゲートには、夫々インバータIV13及びIV14の出力信号が入力される。トランスファゲートG1の他端(出力側)には、トランジスタTr28、Tr33、Tr51及びTr56のゲートが接続されている。トランジスタTr28、Tr33、Tr51及びTr56のドレインには、トランジスタTr29、Tr34、Tr52及びTr57のゲートが接続されている。トランジスタTr29、Tr34、Tr52及びTr57のドレインには、トランジスタTr30、Tr35、Tr53及びTr58のゲートが接続されている。トランジスタTr30、Tr35、Tr53及びTr58のドレインには、トランジスタTr31、Tr36、Tr54及びTr59のゲートが接続されている。トランジスタTr31、Tr36、Tr54及びTr59のドレインには、トランジスタTr32、Tr37、Tr55及びTr60のゲートが接続されている。
【0058】
更に、トランスファゲートG1の出力側には、インバータIV15乃至IV17が直列に接続されている。また、インバータIV14及びIV13の各出力信号が、夫々ゲートに入力されるPチャネルトランジスタTr63及びNチャネルトランジスタTr64、トランジスタTr63のドレインにソースが接続されたPチャネルトランジスタTr65、並びにトランジスタTr63のドレインにソースが接続されたNチャネルトランジスタTr66が設けられている。トランジスタTr65及びTr66のゲートはインバータIV15及びIV16間に共通接続され、ドレインはトランスファゲートG1とインバータIV15との間に共通接続されている。そして、インバータIV17から発振信号VBOSが出力される。
【0059】
更に、本実施例には、昇圧信号VBUP及び発振信号VBOSを入力しワード線の電位レベルを昇圧する昇圧回路8が設けられている。
【0060】
次に、上述のように構成された第1の実施例のDRAMの動作について説明する。図5は昇圧制御回路5の動作を示すタイミングチャートであり、図6は第1の実施例における昇圧動作を示すタイミングチャートである。
【0061】
コマンドがコマンドデコーダ1に入力されると、コマンドデコーダ1はそのコマンドをデコードし、データの読み出し又は書き込みを行う場合にはACT信号を、リフレッシュ動作を行う場合にはREF信号を、例えばワンショット信号としてロウ系制御回路4及び昇圧制御回路5に出力する。これにより、ロウ系制御回路4はアドレスバッファ2及びワード選択回路3を活性化させるロウイネーブル信号REを出力する。このロウイネーブル信号REは昇圧制御回路5にも入力される。一方、アドレスバッファ2にはアドレス信号も入力される。
【0062】
昇圧制御回路5においては、コマンドデコーダ1からACT/REF信号が入力され、ロウ系制御回路4からロウイネーブル信号REが入力されると、図5に示すように、第1の遅延回路D1によりACT/REF信号の入力から時間T1の遅延が生じた後、昇圧制御信号PREVBTが立ち上がる。また、その立ち上がりから、遅延回路D2及びD3による時間T2の遅延が生じた後、昇圧制御信号PREVBTは立ち下がる。
【0063】
このように、昇圧制御回路5においては、ロウイネーブル信号REが非活性化状態でなければ、昇圧制御信号PREVBTは立ち上がらないので、ACT/REF信号は内部の状態に関係なく発生するものではあるが、昇圧制御信号PREVBTの立ち上がりはワード線が選択されるタイミングのみに限定される。また、図2に示すように、昇圧制御回路5にはラッチ回路L1が設けられているため、ACT/REF信号がロウで、ロウイネーブル信号REがハイとなった場合でも、その前のタイミングにおける論理がラッチ回路L1にラッチされるため、遅延回路D1の入力がフローティングになることが予め防止されている。
【0064】
昇圧電位検出回路6においては、抵抗素子R1aの一端に昇圧電圧VPPが入力されており、抵抗素子R1a及びR1bの接続点の電位はVPP/2となっている。ACT/REF信号が立ち上がる以前で昇圧制御信号PREVBTがロウとなっている間、トランジスタTr4はオンとなっているので、比較回路COM1によりVPP/2と基準電位とが比較される。従って、VPP/2が基準電位(例えば、2.0V)より高い期間においては、比較回路COM1の出力はロウである。しかし、昇圧電圧VPPが低下し、VPP/2が基準電位より低くなると、即ち昇圧電圧VPPが4.0Vより小さくなると、図6に示すように、若干の遅延の後、比較回路COM1の出力が立ち上がる。これにより、昇圧信号VBUPも立ち上がり、オシレータ回路7が動作して発振信号VBOSを出力する。そして、昇圧回路8が昇圧電圧VPPの昇圧を開始する。その後、昇圧電圧VPPが4.0Vを超えるようになると、比較回路COM1の出力が立ち下がって昇圧信号VBUPが立ち下がるので、オシレータ回路7における発振が停止する。なお、昇圧電圧VPPが4.0Vに達してから昇圧動作の開始、即ちオシレータ回路7の発信開始までには、時間Δtの遅延が生じる。
【0065】
その後、図6に示すように、ACT/REF信号が立ち上がって昇圧制御信号PREVBTが立ち上がると、トランジスタTr4がオフとなる一方で、オア回路OR1の出力信号である昇圧信号VBUPはハイに固定される。この結果、オシレータ回路7が発振を開始し、昇圧回路8が昇圧電圧VPPの昇圧を開始する。そして、昇圧中にワード選択回路3によりワード線が選択されると、昇圧電圧VPPがワード線に供給されるので、昇圧電圧VPPは瞬間的に低下する。しかし、予め昇圧されているので、その低下によるワード線の電位の立ち上がり遅れは生じない。
【0066】
その後、ワンショット信号である昇圧制御信号PREVBTが立ち下がり、通常動作へと移行するが、この移行の時点で昇圧電圧VPPが4.0Vよりも下がっていると、比較回路COM1の出力が立ち上がり、昇圧信号VBUPはハイのままとなる。そして、昇圧電圧VPPが上昇して4.0Vに達すると、比較回路COM1の出力が立ち下がって昇圧が停止される。なお、ここでいう通常動作とは、昇圧電圧VPPを4.0Vに保持しようとする動作のことである。
【0067】
次に、オシレータ回路7における発振動作について説明する。オシレータ回路7においては、昇圧信号VBUPがハイであると、カレントミラーを構成するトランジスタTr11乃至Tr15及びTr21及びTr22等の後段に接続されたトランジスタTr16乃至Tr37からなる遅延部(発振回路)を通じてレベルが推移する。このとき、インバータIV13及びIV14の後段に接続されたトランジスタTr41乃至Tr60からなる遅延部(発振回路)は非導通状態となっている。また、トランスファゲートG1はオンとなるので、インバータIV17から発振信号VBOSが出力される。
【0068】
一方、昇圧信号VBUPがロウであると、インバータIV13及びIV14の後段に接続されたトランジスタTr41乃至Tr60からなる遅延部が活性化され、トランジスタTr16乃至Tr37からなる遅延部は非活性の状態となる。また、トランスファゲートG1はオフとなっており、トランジスタTr63乃至Tr66を介してインバータIV17から発振信号VBOSが出力される。この場合、前記カレントミラー内のトランジスタTr14がオンしてカレントミラーにおける電源供給が停止するので、消費電流が削減される。
【0069】
このオシレータ回路7には、従来と同様に消費電流削減用のトランジスタTr14が設けられているが、トランジスタTr41乃至Tr60からなる低速の遅延部(発振回路)が設けられ、トランジスタTr41乃至Tr60からなる遅延部(発振回路)の後段にはトランスファゲートG1が設けられているので、昇圧信号VBUPのレベルが変化した場合であっても、ハザードが発生する虞がない。
【0070】
これに対し、従来のオシレータ回路107を、本実施例におけるオシレータ回路7の代替とした場合には、昇圧信号VBUPがロウの場合に、オシレータ回路7と昇圧回路8との間にオシレータ回路7の前回動作における最後の出力レベルを保持しておくための回路が必要となるという欠点がある。また、このような回路では、昇圧信号VBUPがロウとなる度に最後の出力レベルのリセットを行う必要があるため、昇圧信号VBUPがハイとなる直前にロウに変化した場合には、短パルスとして発振信号VBOSが昇圧回路8に入力されてハザードが発生する虞がある。
【0071】
事前昇圧電圧VPPBの電圧は、信号PREVBTのパルス幅、即ち第2の遅延回路D2及び第3の遅延回路D3の各遅延時間の和T2によって決定され、パルス幅T2を短く設定すると、従来と同様の課題を生じ、長く設定すると、メモリセルトランジスタが破壊する。従って、事前昇圧電圧VPPBは、ワード線11が選択されると平滑容量Cdと寄生容量Cwとで分割された電圧になるが、このとき、ワード線11に生ずる電圧Vwがメモリセルトランジスタのゲート耐圧以下に収まるようにパルス幅T2(事前昇圧電圧VPPB)を設定すればよい。特に、ワード線11が選択されたときに低下した結果の昇圧電圧VPPが所定の昇圧電圧(4V)になるように、パルス幅T2(事前昇圧電圧VPPB)を設定することがより望ましい。
【0072】
このように、第1の実施例によれば、ワード線を選択する前に予め昇圧電圧VPPをその基準電位である4.0Vよりも高い電圧に昇圧しているので、ワード線選択によりそのレベルが低下したとしても、ワード線の電位レベルは、十分早いタイミングで立ち上がることが可能となる。また、オシレータ回路7においては、昇圧信号VBUPのレベルが変化した場合のハザードを防止することが可能である。
【0073】
次に、本発明の第2の実施例について説明する。第2の実施例においては、昇圧電位検出回路6の構成が第1の実施例と異なっている。図7は第2の実施例における昇圧電位検出回路6を示す回路図である。
【0074】
第2の実施例における昇圧電位検出回路6には、互いに直列に接続された抵抗素子R1a及びR1bが設けられており、抵抗素子R1aの一端には昇圧電圧VPPが供給され、抵抗素子R1bの一端は接地GNDに接続されている。また、互いに直列に接続された抵抗素子R2及びR3が設けられており、抵抗素子R2の一端には昇圧電圧VPPが供給され、抵抗素子R3の一端は接地GNDに接続されている。例えば、抵抗素子R1a及びR1bの抵抗値は1000kΩであり、抵抗素子R2の抵抗値は1048kΩ、抵抗素子R3の抵抗値は952kΩであるが、これらに限定されるものではない。抵抗素子R1a及びR1bの接続点にNチャネルトランジスタTr4が接続されており、このトランジスタTr4のゲートには、昇圧制御信号PREVBTを反転するインバータIV4が接続されている。また、抵抗素子R2及びR3の接続点にNチャネルトランジスタTr5が接続され、このトランジスタTr5のゲートには、インバータIV4の出力信号を反転するインバータIV5が接続されている。トランジスタTr4及びTr5の他端は互いに共通接続されて比較回路COM1の一入力端に接続されている。この比較回路COM1の他の一入力端には基準電位が入力される。基準電位は、例えば2.0Vであるが、これに限定されるものではない。この比較回路COM1からの出力信号が昇圧電位検出回路6の昇圧信号VBUPとして出力される。
【0075】
なお、他の回路の構成は第1の実施例と同様である。
【0076】
次に、上述のように構成された第2の実施例のDRAMの動作について説明する。図8は第2の実施例における昇圧動作を示すタイミングチャートである。
【0077】
第2の実施例においては、第1の実施例と同様に、昇圧電位検出回路に設けられた抵抗素子R1aの一端に昇圧電圧VPPが入力されており、抵抗素子R1a及びR1bの接続点の電位はVPP/2となっている。ACT/REF信号が立ち上がる以前で昇圧制御信号PREVBTがロウとなっている間、トランジスタTr4はオンとなり、トランジスタTr5はオフとなっているので、比較回路COM1によりVPP/2と基準電位とが比較される。従って、VPP/2が基準電位(例えば、2.0V)より高い場合には比較回路COM1の出力はロウとなる。しかし、昇圧電圧VPPが低下し、VPP/2が基準電位より低くなると、即ち昇圧電圧VPPが4.0Vより小さくなると、図8に示すように、若干の遅延の後、比較回路COM1の出力信号、即ち昇圧信号VBUPが立ち上がり、オシレータ回路7が動作して発振信号VBOSを出力する。そして、昇圧回路8が昇圧電圧VPPの昇圧を開始する。その後、昇圧電圧VPPが4.0Vを超えるようになると、比較回路COM1の出力が立ち下がって昇圧信号VBUPが立ち下がるので、オシレータ回路7における発振が停止する。なお、昇圧電圧VPPが4.0Vに達してから昇圧動作の開始、即ちオシレータ回路7の発信開始までには、第1の実施例と同様に、時間Δtの遅延が生じる。
【0078】
その後、図8に示すように、ACT/REF信号が立ち上がって昇圧制御信号PREVBTが立ち上がると、トランジスタTr4がオフとなり、トランジスタTr5がオンになる。この結果、比較回路COM1により、VPP×952/(1048+952)と基準電位とが比較される。従って、VPP×0.472が基準電位(例えば、2.0V)より高い場合には、即ち電位VPPが約4.2Vより高い場合には比較回路COM1の出力はロウとなる。つまり、図8に示すように、昇圧電圧VPPの基準電位が4.0Vから4.2Vに変化することになる。しかし、昇圧制御信号PREVBTが立ち上がった瞬間においては、昇圧電圧VPPは4.0Vより若干高いだけで、4.2Vには達していない。このため、比較回路COM1の出力信号、即ち昇圧信号VBUPが立ち上がる。この結果、オシレータ回路7が発振を開始し、昇圧回路8が昇圧電圧VPPの昇圧を開始する。そして、昇圧中にワード選択回路3によりワード線が選択されると、昇圧電圧VPPがワード線に供給されるので、昇圧電圧VPPは瞬間的に低下する。しかし、予め昇圧されているので、その低下によるワード線の電位の立ち上がり遅れは生じない。
【0079】
その後、ワンショット信号である昇圧制御信号PREVBTが立ち下がり、通常動作へと移行する。昇圧制御信号PREVBTの立ち下がりにより、トランジスタTr4がオンし、トランジスタTr5がオフするため、比較回路COM1の一端には抵抗素子R1a及びR1bによりVPPが抵抗分割されたVPP/2が入力される。即ち、VPPの基準電圧は、4.0Vに戻る。従って、昇圧制御信号PREVBTの立ち下がりのタイミングで昇圧電圧VPPが4.0Vよりも下がっていると、比較回路COM1の出力が立ち上がり、昇圧信号VBUPはハイのままとなる。そして、昇圧電圧VPPが上昇して4.0Vに達すると、比較回路COM1の出力が立ち下がって昇圧が停止される。
【0080】
以上の説明では、事前昇圧電圧VPPBを4.2Vとして説明したが、これに限定されるものではない。事前昇圧電圧VPPBを低く設定すると、従来と同様の課題を生じ、高く設定すると、メモリセルトランジスタが破壊する。従って、事前昇圧電圧VPPBは、ワード線11が選択されると平滑容量Cdと寄生容量Cwとで分割された電圧になるが、このとき、ワード線11に生ずる電圧Vwがメモリセルトランジスタのゲート耐圧以下に収まるように抵抗素子R2及びR3の各抵抗値(事前昇圧電圧VPPB)を設定すればよい。特に、ワード線11が選択されたときに低下した結果の昇圧電圧VPPが所定の昇圧電圧(4V)になるように、抵抗素子R2及びR3の各抵抗値(事前昇圧電圧VPPB)を設定することがより望ましい。
【0081】
なお、昇圧電位検出回路については、図3及び図7に示す回路を統合し、第1の実施例として使用する場合には、トランジスタTr5のゲートを接地電位に固定されたものとし、第2の実施例として使用する場合には、オア回路OR1の一入力端を昇圧制御信号PREVBTが入力されるものではなく接地電位に固定されたものとしてもよい。このような構成としておけば、実際の製造工程では、マスタースライスにより、第1及び第2の実施例から一方のDRAMを選択することができるようになる。
【0082】
【発明の効果】
以上詳述したように、本発明によれば、先行昇圧手段により、ワード線の選択前に予めワード選択回路にワード線の選択に必要とされる電圧よりも高い電圧が供給されているので、電圧降下が生じても、基準電圧からの低下を小さなものとすることができる。このため、ワード線の電圧は選択から瞬時に立ち上がり、高速動作を行うことができる。また、補償容量は必要ないので、面積の増大を回避することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係るDRAMの一部を示すブロック図である。
【図2】昇圧制御回路5の構造を示すブロック図である。
【図3】第1の実施例における昇圧電位検出回路6の構造を示す回路図である。
【図4】オシレータ回路7の構造を示す回路図である。
【図5】昇圧制御回路5の動作を示すタイミングチャートである。
【図6】第1の実施例における昇圧動作を示すタイミングチャートである。
【図7】第2の実施例における昇圧電位検出回路6を示す回路図である。
【図8】第2の実施例における昇圧動作を示すタイミングチャートである。
【図9】従来のDRAMの一部を示すブロック図である。
【図10】昇圧電位検出回路106の構造を示す回路図である。
【図11】オシレータ回路107の構造を示す回路図である。
【図12】昇圧回路108の構造を示す回路図である。
【図13】従来のDRAMにおける昇圧動作を示すタイミングチャートである。
【符号の説明】
1、101;コマンドデコーダ
2、102;アドレスバッファ
3、103;ワード選択回路
4、104;ロウ系制御回路
5;昇圧制御回路
6、106;昇圧電位検出回路
7、107;オシレータ回路
8、108;昇圧回路

Claims (5)

  1. メモリセルアレイと、このメモリセルアレイにおいて行をなす複数個のメモリセルが共通接続された複数本のワード線と、これらのワード線の中から入力されたアドレス信号が示すメモリセルが属するワード線をその電圧を立ち上げることにより選択するワード選択回路と、前記ワード選択回路を活性化するロウイネーブル信号を出力するロウ系制御回路と、前記ワード選択回路が前記ワード線を選択する前に予め前記ワード選択回路に前記ワード線に供給すべき電圧として前記ワード線の選択に必要とされる電圧よりも大きな電圧を供給しておく先行昇圧手段であって、前記ワード選択回路を活性化する前記ロウイネーブル信号が非活性化状態のときのみ入力されたアクティブ命令又はリフレッシュ命令に基づいて前記ワード線の選択に必要とされる電圧よりも大きな電圧を供給する先行昇圧手段と、を有することを特徴とする半導体記憶装置。
  2. 前記先行昇圧手段は、オシレータ回路と、このオシレータ回路からの発振信号により前記ワード選択回路に供給される電圧を昇圧する昇圧回路と、アクティブ命令又はリフレッシュ命令が入力されると昇圧開始を示すワンショットの昇圧制御信号を出力する昇圧制御回路と、前記ワード選択回路に供給されている電圧が基準電圧を下回ったとき及び前記昇圧制御信号が入力されたときに前記オシレータ回路に発振動作を開始させる昇圧電位検出回路と、を有することを特徴とする請求項1に記載の半導体記憶装置。
  3. 前記先行昇圧手段は、オシレータ回路と、このオシレータ回路からの発振信号により前記ワード選択回路に供給される電圧を昇圧する昇圧回路と、アクティブ命令又はリフレッシュ命令が入力されると昇圧開始を示すワンショットの昇圧制御信号を出力する昇圧制御回路と、前記ワード選択回路に供給されている電圧が基準電圧を下回ったときに前記オシレータ回路に発振動作を開始させる昇圧電位検出回路と、を有し、前記昇圧電位検出回路は、前記昇圧制御信号が入力されたときに前記基準電圧をより高い電圧に設定し前記ワード線の選択後に前記基準電圧を元の電圧に戻す基準電圧変更手段を有することを特徴とする請求項1に記載の半導体記憶装置。
  4. 前記オシレータ回路は、前記昇圧電位検出回路から入力される信号の論理レベルに応じて一方が動作する第1及び第2の遅延部を有することを特徴とする請求項2又は3に記載の半導体記憶装置。
  5. オシレータ回路の出力を昇圧容量に充放電することにより定常的に所望の昇圧電圧を発生する昇圧回路を有する半導体記憶装置の制御方法において、ワード線を選択するアドレス信号及びコマンドを入力するステップと、前記コマンドをデコードするステップと、前記コマンドがアクティブ命令又はリフレッシュ命令でありワード線を活性化させるロウイネーブル信号が活性化状態であったときのみ前記コマンドをデコードしたコマンド信号の変化に基づいて昇圧制御信号を出力するステップと、前記昇圧制御信号の変化に基づいて前記所望の昇圧電圧より高い事前昇圧電圧まで昇圧するステップと、前記事前昇圧電圧を選択されたワード線に供給するステップと、前記昇圧電圧の昇圧を停止するステップと、前記選択されたワード線に接続されたメモリセルにおいてデータの読み出し又は書き込みを行うステップと、を有することを特徴とする半導体記憶装置の制御方法。
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