KR100270002B1 - 중간 전위 발생회로 - Google Patents

중간 전위 발생회로 Download PDF

Info

Publication number
KR100270002B1
KR100270002B1 KR1019960064183A KR19960064183A KR100270002B1 KR 100270002 B1 KR100270002 B1 KR 100270002B1 KR 1019960064183 A KR1019960064183 A KR 1019960064183A KR 19960064183 A KR19960064183 A KR 19960064183A KR 100270002 B1 KR100270002 B1 KR 100270002B1
Authority
KR
South Korea
Prior art keywords
potential
node
gate
mos transistor
output node
Prior art date
Application number
KR1019960064183A
Other languages
English (en)
Inventor
요우이치 토비타
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Application granted granted Critical
Publication of KR100270002B1 publication Critical patent/KR100270002B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/24—Frequency-independent attenuators
    • H03H11/245—Frequency-independent attenuators using field-effect transistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Control Of Electrical Variables (AREA)
  • Read Only Memory (AREA)

Abstract

전원 전위 노드와 접지 전위 노드 사이에 접속된 분압 회로를 구비하고, 중간 전위 레벨에서 서로 약간 다른 제1 및 제2 출력 전위를 발생하는 정전위 발생회로와, 전위 전위 노드와 중간 전위 출력 노드 사이에 접속되고 그의 게이트에서 상기 제1출력 전위에 대응하는 전위를 받는 N 채널 MOS 트랜지스터와, 중간 전위 출력 노드와 접지 전위 노드 사이에 접속되고 그의 게이트에서 상기 제2 출력 전위에 대응하는 전위를 받는 P 채널 MOS 트랜지스터를 구비한 중간 전위 발생 회로로서, 상기 2개의 MOS 트랜지스터중 어느 1개의 백 게이트는 그의 게이트에 접속된다.

Description

중간 전위 발생 회로
본 발명은 반도체 집적 회로에 관한 것으로, 특히 다이오드 접속된 MOS트랜지스터의 문턱값 전압을 이용해서 중간 전위 발생 회로(intermediate potential generation circuit)를 설계하는 반도체 집적 회로에 관한 것이다.
현재, 노트북형 퍼스널 컴퓨터, 셀식 무선전화, 휴대전화 등의 휴대기기가 널리 급속하게 보급됨에 따라서 저소비전력형 반도체 집적 회로의 수요가 증가하고 있다. 저소비전력화의 수단으로서 가장 일반적인 것이 반도체 집적 회로를 저전압전원으로 동작시키는 방법이다. 반도체 집적 회로를 저전압전원으로 구동하면, MOS트랜지스터의 문턱값 전압에 의한 전압강하의 전원 전위에 대한 비율이 커지고, MOS트랜지스터의 문턱값 전압에 의한 전압강하를 이용한 전위조정이 곤란하게 되어 회로 설계에 큰 영향을 미치게 되었다.
도 10은 예를 들면 USP 4,692,689에 기술된 종래의 중간 전위 발생 회로(이하, 1/2 Vcc 발생 회로라 한다)의 회로도이다.
도 10에 있어서, 전원 전위 노드 "a"는 전원 전위 Vcc에 접속되고, 접지 전위 노드 "b"는 접지 전위 Vss에 접속되며, 출력 노드 "out"는 중간 전위 1/2 Vcc를 발생하기 위한 단자이다. 저항값이 서로 동일한 저항 R1, R2와 N 채널 MOS 트랜지스터 Q1, Q2는 노드 "a"와 "b"사이에 직렬로 접속된다. 또, P채널 MOS 트랜지스터 Q3, Q4와 저항값이 서로 동일한 저항 R3, R4는 노드 "a"와 "b"사이에 직렬로 접속된다. N 채널 MOS 트랜지스터 Q5와 P 채널 MOS 트랜지스터 Q6은 노느 "a"와 "b"사이에 접속되고, 출력 노드 "out"에 중간 전위를 발생하는 출력단 트랜지스터를 형성한다.
MOS 트랜지스터의 문턱 전압이 Vth이므로, 저항 R1, R2는 동일한 저항값을 가지며, 제1노드 QN의 전위는 1/2 Vcc-｜Vth｜로 될 것이다. 한편, 제2 노드 QP의 전위는 1/2Vcc+Vth로 될 것인데, 그 이유는 저항 R3, R4가 서로 동일한 저항값을 가지기 때문이다. 출력 노드 "out"의 전위가 때때로 변동하게 되는 경우, 출력단 트랜지스터중의 트랜지스터 Q5 또는 Q6중 어느 한쪽은 출력 노드의 전위를 1/2 Vcc로 유지하기 위해 결국 온상태로 된다.
하지만, 상술한 종래의 중간 전위 발생 회로는 저전압 전원에서는 MOS 트랜지스터의 문턱값 전압 ｜Vth｜가 통상 0.7등이고, 전원 전압에 대해 MOS 트랜지스터의 전압 강하가 큰 비율을 차지하기 때문에 출력 전위를 정밀하게 제어하는 것이 곤란하다는 문제점이 있다. 또, 트랜지스터 Q5와 Q6 각각의 소스-게이트 전압이 동일한 값 Vth이기 때문에, 출력단 트랜지스터 Q5와 Q6를 거쳐서 관통 전류가 흘러 전력을 소비한다고 하는 단점도 종래의 중간 전위 발생 회로는 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 발생 전위에 노이즈가 실려도 신속하게 소정의 전위로 되돌아가는 정밀도 좋은 중간 전위 발생 회로를 제공한 것이다.
또, 본 발명의 또 다른 목적은 관통전류가 없는 중간 전위 발생 회로를 제공하여 저소비 전력화를 도모하는 것이다.
본 발명의 또 다른 목적은 출력이 중간 전위 근처에서 발진하지 않는중간 전위 발생 회로를 제공하는 것이다.
제1도는 본 발명이 적용되는 DRAM의 블럭도.
제2도는 제1도에 있어서의 내부 전위 발생 회로군의 예를 도시한 블럭도.
제3도는 본 발명에 있어서의 MOS 트랜지스터의 문턱값 전압의 백게이트-소오스간 전압에 특성을 도시한 그래프.
제4도는 본 발명에 있어서의 중간 전위 발생 회로를 도시한 회로도.
제5도는 본 발명에 있어서의 중간 전위 발생 회로의 다른 예를 도시한 회로도.
제6도는 본 발명에 있어서의 중간 전위 발생 회로의 또다른 예를 도시한 회로도.
제7도는 본 발명에 있어서의 중간 전위 발생 회로의 또다른 예를 도시한 회로도.
제8도는 본 발명에 있어서의 중간 전위 발생 회로의 또다른 예를 도시한 회로도.
제9도는 본 발명에 있어서의 중간 전위 발생 회로의 또다른 예를 도시한 회로도.
제10도는 종래의 중간 전위 발생 회로를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
100 : DRAM 200 : 내부 전위 발생 회로군
210 : POR회로 220 : VBB발생 회로
230 : VPP발생 회로 240 : 내부 전원 발생 회로
250 : 기준 전위 발생 회로
본 발명의 전반적인 특징에 따르면, 중간 전위 발생 회로는, 전원 전위 노드와 접지 전위 노드 사이에 접속된 분압 회로를 구비하고, 중간 전위 레벨에서 서로 약간 다른 제1 및 제2 출력 전위를 발생하는 정전위 발생 회로와, 전원 전위 노드와 중간 전위 출력 노드 사이에 접속되고 그의 게이트에서 상기 제1출력 전위에 대응하는 전위를 받는 N 채널 MOS 트랜지스터와, 중간 전위 출력 노드와 접지 전위 노드 사이에 접속되고 그의 게이트에서 상기 제2 출력 전위에 대응하는 전위를 받는 P 채널 MOS 트랜지스터를 구비하며, 상기 2개의 MOS 트랜지스터중 어느 1개의 백 게이트는 그의 게이트에 접속되는 것을 특징으로한다.
이하, 본 발명의 실시예를 도면을 참고로 하여 설명한다.
도 1은 본 발명이 적용되는 DRAM(Dynamic Random Access Memory)(100)의 블럭도를 도시한 도면으로서, 도 1에 있어서 DRAM(100)은 내부 전위 발생 회로군 (200), POR(파워온 리세트(Power On Reset))회로(210), 여러개의 행렬 형상으로 배치된 여러개의 메모리셀로 구성된 메모리셀 어레이(101)를 포함한다. (110)은 외부에서 인가되는 외부 /RAS신호를 받고 어드레스 버퍼(130)에 /RAS신호를 출력하는 /RAS(행 어드레스 스트로브(Row Address Strobe))버퍼, (120)은 외부에서 인가되는 외부 열어드레스 스트로브신호ext /CAS를 받고 어드레스 버퍼(130)에 /CAS신호를 출력하는 /CAS버퍼, (130)은 외부 어드레스 신호ext Ai(i=0,1,2, , ,)와 /RAS신호를 받고 외부어드레스 신호ext Ai를 래치하고 내부회로를 위한 행 어드레스 신호RAi, /RAi를 출력하고, 외부어드레스 신호ext Ai(i=0,1,2, , ,)와 /CAS신호를 받고 외부어드레스 신호ext Ai를 래치하고 내부회로를 위한 열어드레스 신호CAi, /CAi를 출력하는 어드레스 버퍼이다.
(140)은 어드레스 버퍼(130)으로부터의 행 어드레스 신호RAi, /RAi를 받고 대응하는 워드선을 선택하는 행디코더, (150)은 어드레스 버퍼(130)으로부터의 열어드레스 신호CAi, /CAi를 받고, 비트선에 리드된 메모리셀(101)의 전위를 증폭하고 비트선에 리드된 메모리셀(101)의 데이타를 전송하기 위한 대응하는 센스앰프와 I/O회로(170)를 선택하는 열디코더, (160)은 행디코더(140)에 의해서 선택된 워드선의 전위를 승압하는 워드드라이버, (180)은 외부에서 인가되는 라이트 인에이블 신호ext /WE 및 출력 인에이블신호ext /OE를 받고 내부회로의 리드 및 라이트제어를 실행하는 신호WO를 출력하는 라이트리드 제어회로, (190)은 라이트리드 제어회로(180)에서 출력되는 신호 WO를 받고, 라이트의 경우에는 외부에서 인가되는 데이타ext Din을 데이타선을 거쳐서 센스앰프와 I/O회로(170)으로 전달하고, 리드의 경우에는 메모리셀로부터의 리드데이타를 센스앰프와 I/O(170) 및 데이타선을 통해서 입출력핀에 데이타 ext Dout로서 출력하는 입출력버퍼이다.
도 2는 도 1에 도시된 내부 전위 발생 회로군(200)의 블럭도로서, 이 내부 전위 발생 회로군(200)은 4개의 회로들(220, 230, 240, 250)을 포함하는데, 여기서 (220)은 접지전위Vss보다 낮은 기판전위VBB를 발생하는 VBB발생 회로, (230)은 Vcc보다 높은 승압전위 Vpp를 발생하는 Vpp발생 회로, (240)은 셀플레이트전위 VCP나 비트선 프리차지전위VBL로서 사용되는 중간 전위 1/2Vcc를 발생하는 중간 전위 발생 회로, (250)은 기준전압Vref를 발생하는 기준 전위 발생 회로이다.
다음에, 도 2에 도시한 본 발명에 따른 중간 전위 발생 회로(240)에 대해서 도 4~도 9에 따라서 설명한다. 도 4에 있어서 (241a)는 전원 전위 Vcc가 인가되는 전원 전위노드, (241b)는 접지전위 Vss가 인가되는 접지전위노드, (241)은 트랜지스터의 노드문턱값 전압에 따른 2개의 전위를 각각 제1, 제2 출력전위로서 발생하는 정전위(controlled potential) 발생 회로, (241out)는 중간 전위 출력 노드, (241N)은 전원 전위노드(241a)와 중간 전위 출력 노드(241out)사이에 접속되고 게이트가 정전위 발생 회로(241)의 제1 출력 노드(241QN)에 접속되고 백게이트와 자신의 게이트가 접속된 N채널 MOS 트랜지스터, (241P)는 접지전위노드(241b)와 중간 전위 출력 노드(241out) 사이에 접속되고 게이트가 정전위 발생 회로(241)의 제2 출력 노드(241QP)에 접속되고 백게이트와 게이트가 접속된 P채널 MOS 트랜지스터이다.
다음에, 도 4에 도시한 정전위 발생 회로(241)의 구성에 대해서 설명한다.
(241r1), (241r2)는 동일한 저항값을 갖는 저항소자로서 전원 전위노드 (241a)와 트랜지스터(241n1)(후에 설명) 사이에 직렬로 접속되고, (241n1), (241n2)는 각각 다이오드 접속되고 또한 백게이트와 게이트가 접속된 동일한 트랜지스터 사이즈를 갖는 N채널 MOS트랜지스터로서, 저항소자(241r2)와 접지전위노드 (241b) 사이에 저항소자(241r2)에서 접지전위노드(241b)를 향해서 순방향으로 되도록 직렬로 접속되어 있다. 또, (241r3), (241r4)는 동일한 저항값을 갖는 저항소자, (241p1),(241p2)는 각각 다이오드 접속되고 또한 백게이트와 게이트가 접속된 동일한 트랜지스터 사이즈를 갖는 P채널 MOS트랜지스터로서, 전원 전위노드(241a)와 저항소자(241r3) 사이에 전원 전위노드(241a)에서 저항소자(241r3)을 향해서 순방향으로 되도록 직렬로 접속되어 있다.
여기에서, 백게이트와 자신의 게이트가 접속된 MOS트랜지스터의 문턱값 전압에 대해서 도 3을 사용해서 설명한다. 도 3은 MOS트랜지스터의 문턱값 전압Vth의, MOS트랜지스터의 백게이트와 소오스 사이의 전위차 VBS에 대한 변화를 개략적으로 나타낸 그래프로서, 전위차는 다음의 수학식 1에 의해 주어진다.
수학식 1에 있어서 VBS는 백게이트전압(소오스전압을 기준으로 한다), K는 기판효과정수, ψF는 기판표면의 전위, VO는 VBS=OV일 때의 문턱값 전압이다.
도 3의 그래프에 있어서 (d)는 MOS트랜지스터의 백게이트와 소오스 사이의 전위차 VBS와 MOS트랜지스터의 문턱값 전압 Vth가 동일하게 되는 포인트를 도시한 것이다. 도 3에서 명확한 바와 같이 종래의 VBS=-1.5V인 경우의 MOS트랜지스터의 문턱값 전압0.7V가 0.25V로, 또 VBS=0V인 경우의 MOS트랜지스터의 문턱값 전압0.35V에 비해서도 0.1V 작게 하는 하는 것이 가능하게 되는데, 그 이유는 VBS가 Vth와 동일하게 되기 때문이다. VBS=Vth로 하기 위해서는 MOS트랜지스터에 있어서 백게이트와 게이트를 접속하면 좋다. 이후, 이 때의 백게이트와 게이트가 접속되었을 때의 MOS트랜지스터의 문턱값 전압의 절대값을 ｜Vth0｜,종래의 VBSO=-1.5V인 경우를 ｜Vth｜로 하여 구별한다.
다음에, 이상과 같이 구성된 중간 전위 발생 회로의 동작에 대해서 설명한다. 이하, 백게이트와 자신의 게이트가 접속된 N채널 MOS트랜지스터(241n1) 및 (241n2)의 문턱값 전압의 절대값은 ｜Vthn0｜, 백게이트와 자신의 게이트가 접속된 P채널 MOS트랜지스터의 문턱값 전압의 절대값은 ｜Vthn0｜으로 한다. 정전위 발생 회로(241)의 제1 출력 노드(241QN)에는 저항소자(241r1), (241r2), N채널 MOS트랜지스터(241n1), (241n2)의 저항분할에 의해 1/2Vcc+｜VthnO｜의 전위가 발생한다. 한편, 정전위 발생 회로(241)의 제2 출력 노드(241QP)에는 저항소자(241r3), (241r4), P채널 MOS트랜지스터(241p1), (241p2)의 저항분할에 의해 1/2Vcc-｜VthpO｜의 전위가 발생한다.
즉, 제1 출력 노드(241QN) 및 제2 출력 노드(241QP) 사이의 전위차는 MOS트랜지스터(241N) 및 (241P)의 각 문턱값 전압의 합, 즉 ｜Vthno｜+｜Vthpo｜과 동일하도록 채택된다.
우선, N채널 MOS트랜지스터(241N)의 동작에 대해 조명해 보면, 중간 전위 출력 트랜지스터(241out)의 전위가 1/2Vcc일 때는 트랜지스터(241N)의 게이트-소오스간 전압은 ｜VthnO｜, 그의 백게이트-소오스간 전압은 ｜VthnO｜로 되어 트랜지스터(241N)의 문턱값 전압의 절대값이 ｜VthpO｜로 되고 도통 상태와 비도통 상태의 경계에 있다. 또, 중간 전위 출력 노드(241out)의 저위가 1/2Vcc보다 낮아지면, 게이트-소오스간 전압이 ｜VthnO｜보다 높아지고 또 백게이트-소오스간 전압은 ｜VthnO｜보다 높아져 보다 세게 도통 상태로 된다. 그 결과, 중간 전위 출력 노드(241out)로 전하가 공급되어 이 중간 전위 출력 노드(241out)의 전위가 상승한다.
한편, P채널 MOS트랜지스터(241P)는 중간 전위 출력 노드(241out)의 전위가 1/2Vcc일 때는 트랜지스터(241P)의 게이트-소오스간 전압은 ｜VthpO｜, 그의 백게이트-소오스간 전압은 ｜VthpO｜로 되어 트랜지스터(241P)의 문턱값 전압의 절대값이 ｜VthpO｜로 되고 도통 상태와 비도통 상태의 경계에 있다.
또, P채널 MOS트랜지스터(241P)는 중간 전위 출력 노드(241out)의 전위가 1/2Vcc보다 높아지면, 게이트-소오스간 전압이 ｜VthpO｜보다 높아지고 또 백게이트-소오스간 전압은 ｜VthpO｜보다 높아져 더욱 세게 비도통 상태로 된다. 그 결과, 중간 전위 출력 노드(241out)에서 전하가 빠져나가 이 노드(241out)의 전위가 하강한다.
이와 같이, 중간 전위출력 노드(241out)에 전원 전위노드(241a)에서 전하를 공급하거나, 중간 전위 출력 노드(241out)에서 접지전위노드(241b)로 전하를 빼내는 것에 의해 중간 전위 출력 노드(241out)의 전위가 자동적으로 1/2Vcc로 되어 그 전위가 변함없이 유지된다.
도 5는 다른 중간 전위 발생회로를 도시한 도면이다. 도 5에 있어서(242a)는 전원 전위 Vcc가 인가되는 전원 전위노드, (242b)는 접지전위 Vss가 인가되는 접지전위노드, (242)는 트랜지스터의 문턱값 전압에 따른 2개의 전위를 각각 제1, 제2 출력전위로서 발생하는 정전위 발생 회로, (241out)는 중간 전위 출력 노드, (242N)은 전원 전위노드(242a)와 중간 전위 출력 노드(242out) 사이에 접속되고 게이트가 정전압 발생 회로(242)의 제1 출력 노드(242QN)에 접속되고 백게이트와 게이트가 접속된 N채널 MOS트랜지스터, (242P)는 접지전위노드(242b)와 중간 전위 출력 노드(241out) 사이에 접속되고 게이트가 정전위 발생 회로(242)의 제2 출력 노드(242QP)에 접속되고 백게이트와 게이트가 접속된 P채널 MOS트랜지스터이다.
도 5에 도시한 중간 전위 발생 회로에 있어서 도 4에 도시한 중간 전위 발생회로와 다른 점은 정전위 발생회로(242)의 구성이므로, 이하에 정전위 발생 회로 (242)의 구성에 대해서 설명한다. (242r1), (242r2)는 동일한 저항값을 갖는 저항소자로서 저항소자(242r1)은 전원 전위노드(242a)와 정전위 발생 회로(242)의 제1 출력 노드(242QN) 사이에 접속되고, 저항소자(242r2)는 접지전위노드(242b)와 정저위 발생 회로(242)의 제2 출력 노드(241QN) 사이에 접속되어 있다.
(242n1)은 다이오드 접속되고 또한 백게이트와 게이트가 접속된 N채널 MOS트랜지스터, (242p1)은 다이오드 접속되고 또한 백게이트와 게이트가 접속된 P채널 MOS트랜지스로서, 이 N채널 MOS(242n1) 및 P채널 MOS트랜지스터(242p1)은 정전위 발생 회로(242)의 제1 출력 노드(242QN)과 제2 출력 노드(242QP) 사이에 정전위 발생 회로(242)의 제1 출력 노드(242QN)에서 제2 출력 노드(241QP)를 향해서 순방향으로 되도록 직렬로 접속되어 있다.
다음에, 이상과 같이 구성된 도 5의 중간 전위 발생 회로에 대해서 동작을 설명한다. 여기에서, N채널 MOS트랜지스터의 문턱값 전압의 절대값은 ｜VthnO｜, P채널 OS MOS트랜지스터의 문턱값 전압의 절대값은 ｜VthnO｜으로 한다. 정전위 발생 회로(242)의 제1 출력 노드(242QN)에는 저항소자(242r1), (242r2), N채널 MOS트랜지스터(242n1), P채널 MOS트랜지스터(242p1)의 저항분할에 의해 1/2Vcc+1/2 (｜VthpO｜+｜VthnO｜)의 전위가 발생한다. 한편, 정전위 발생 회로(242)의 제2 출력 노드(242QP)에는 저항 분할에 의해 1/2Vcc-1/2(｜VthpO｜+｜VthnO｜)의 전위가 발생한다.
또, 제1 출력 노드(242QN)와 제2 출력 노드(242QP) 사이의 전위차는 MOS트랜지스터(242N)과 (242P)의 각 문턱값 전압의 합, 즉 ｜VthnO｜+｜VthpO｜과 동일하도록 채택된다.
이제 N채널 MOS트랜지스터(242N)의 동작에 대해 조명하면, 우선, 중간 전위 출력 노드(242out)의 전위가 1/2Vcc+1/2(｜VthpO｜-｜VthnO｜)일 때에는 게이트-소오스간 전압이 ｜VthnO｜, 백게이트-소오스간 전압은 ｜VthnO｜으로 되어 문턱값 전압의 절대값이 ｜VthnO｜으로 되므로 도통 상태와 비도통 상태의 경계에 있다.
또, N채널 MOS트랜지스터(242N)은 중간 전위 출력 노드(242out)의 전위가 1/2Vcc+1/2(｜VthpO｜-｜VthnO｜)보다 낮아지면, 게이트-소오스간 전압이 ｜VthnO｜보다 높아지고 또 백게이트-소오스간 전압은 ｜VthnO｜보다 높아져 더욱 세게 도통 상태로 된다. 그 결과, 중간 전위 출력 노드(242out)로 전하로 공급되어 이 중간 전위 출력 노드(242out)의 전위가 상승한다.
한편, P채널 MOS트랜지스터(242P)는 중간 전위 출력 노드(242out)의 전위가 1/2Vcc+1/2(｜VthpO｜-｜VthnO｜)일 때는 게이트-소오스간 전압이 ｜VthpO｜, 백게이트-소오스간의 전압은 ｜VthpO｜으로 되어 문턱값 전압의 절대값이 ｜VthpO｜으로 되므로, 도통 상태와 비도통 상태의 경계에 있다. 또, P채널 MOS트랜지스터 (242P)는 중간 전위 출력 노드(242out)의 전위가 1/2Vcc+1/2(｜VthpO｜-｜VthnO｜)보다 높아지면, 게이트-소오스간 전압이 -｜VthpO｜보다 낮아지고 또 백게이트-소오스간의 전압은 ｜VthpO｜보다 높아져 더욱 세게 도통 상태로 된다. 그 결과, 중간 전위 출력 노드(242out)에서 전하가 빠져나가 이 중간 전위 출력 노드(242out)의 전위가 하강한다.
이와 같이, 중간 전위 출력 노드(242out)에 전원 전위 노드(242a)에서 전하를 공급하거나 중간 전위 출력 노드(24out)에서 접지전위노드(242b)로 전하를 빼내는 것에 의해서, 이 중간 전위 출력 노드(242out)의 전위는 1/2Vcc+1/2(｜VthpO｜-｜VthnO｜로 되고, 미리 ｜VthpO｜=｜VthnO｜으로 설정해 두면 항상 1/2Vcc가 노드(242out)에서 출력되어 그의 전위가 변함없이 유지된다.
도 6은 본 발명에 따른 다른 중간 전위 발생 회로를 도시한 것이다. 도 6에 있어서 (243a)는 전원 전위 Vcc가 인가되는 전원 전위노드, (243b)는 접지전위 Vss가 인가되는 접지전위노드, (243)은 트랜지스터의 문턱값 전압에 따른 2개의 전위를 각각 제1, 제2 출력전위로서 발생하는 정전위 발생 회로, (243out)는 중간 전위 출력 노드, (243N)은 전원 전위노드(243a)와 중간 전위 출력 노드(243out) 사이에 접속되고 게이트가 정전위 발생 회로(243)의 제1 출력 노드(243QN)에 접속되고 백게이트와 게이트가 접속된 N채널 MOS트랜지스터, (243P)는 접지전위노드(243b)와 중간 전위 출력 노드(243out) 사이에 접속되고 게이트가 정전위 발생 회로(243)의 제2 출력 노드(243QP)에 접속되고 백게이트와 게이트가 접속된 P채널 MOS트랜지스터이다.
도 6에 도시한 중간 전위 발생 회로에 있어서 도 4 또는 도 5에 도시한 중간 전위 발생 회로와 다른 점은 정전위 발생 회로(243)의 구성이므로, 이하에 정전위 발생 회로(243)의 구성에 대해서 설명한다.
(243r1), (243r2)는 동일한 저항값을 갖는 저항소자로서, 전원 전위 노드(243a)에 직렬로 접속된다. (243n1), (243n2), (243n3), (243n4)는 각각 다이오드 접속되고 백게이트와 게이트가 접속된 N채널 MOS트랜지스터로서, 저항소자 (243r2)과 접지전위노드(243b) 사이에 저항소자(243r2)에서 접지전위노드 (243b)를 향해서 순방향으로 되도록 직렬로 접속되어, 저항소자(243r1), (243r2)와 N채널 MOS트랜지스터(243n1, 243n2, 243n3, 243n4)가 노드(243q1)에서 1/2Vcc+2｜VthnO｜의 전위를 발생하는 분압회로(243c)를 구성한다.
제2 분압 회로(243d)에 있어서, (243p1), (243p2), (243p3), (243p4)는 각각 다이오드 접속되고 백게이트와 게이트가 접속된 P채널 MOS트랜지스터로서, 전원 전위노드(243a)와 저항소자(243r3) 사이에 전원 전위노드(243a)에서 저항소자(243r3)을 향해서 순방향으로 되도록 직렬로 접속된다. 동일한 저항값을 갖는 저항소자 (243r3), (243r4)는 MOS트랜지스터(243P4)에서 접지 전위 노드(243b)로 직렬로 접속되어 저항 소자(243r1, 243r2)와 P 채널 MOS트랜지스터(243p1, 243p2, 243p3, 243p4)가 노드(243q2)에서 1/2Vcc-2｜VthpO｜의 전위를 발생하는 분압회로(243d)를 구성한다.
(243r5), (243r6)은 동일한 저항값을 갖는 저항소자, (243p5), (243p6)은 다이오드접속되고 또한 백게이트와 게이트가 접속된 P채널 MOS트랜지스터로서, 전원 전위노드(243a)와 저항소자(243r5) 사이에 전원 전위노드(243a)에서 저항소자 (243r5)를 향해서 순방향으로 되도록 직렬로 접속되어 있다. (243n5), (243n6)은 다이오드 접속되고 또한 백게이트와 게이트가 접속된 N채널 MOS트랜지스터로서, 저항소자(243r6)과 접지전위노드(243b) 사이에 저항소자(243r6)에서 접지전위노드 (243b)를 향해서 순방향으로 되도록 직렬로 접속되어 있다. 이들 P채널 MOS트랜지스터(243p5), (243p6), 저항소자(243r5), (243r6), N채널 MOS트랜지스터(243n5), (243n6)은 저항소자(243r5)와 저항소자(243r6)사이의 접속노드(243q3)에서 1/2Vcc+(｜VthnO｜-｜VthpO｜)의 전위를 발생하는 분압회로(243e)를 구성하고 있다.
(243n7)은 전원 전위노드(243a)와 정전위회로(243)의 제1 출력 노드(243QN)사이에 접속되고 1/2Vcc+2｜VthnO｜의 전위가 나타나는 노드(243q1)에 게이트가 접속되고 백게이트와 게이트가 접속된 N채널 MOS트랜지스터, (243P7)의 접지전위노드 (243b)와 정전위 회로(243)의 제1출력 노드(243QN) 사이에 접속되고 1/2Vcc+ ｜VthnO｜-｜VthpO｜)의 전위가 나타나는 노드(243q3)에 게이트가 접속되고 백게이트와 게이트가 접속된 P채널 MOS트랜지스터로서, 이들 MOS트랜지스터(243n7)과 (243P7)은 노드(243QN)으로 1/2Vcc+2｜VthnO｜의 전위를 출력하는 전위 발생 회로 (243f)를 구성하고 있다.
(243n8)은 전원 전위노드(243a)와 정전위회로(243)의 제2 출력 노드(243QP) 사이에 접속되고 1/2Vcc+(｜VthnO｜-｜VthpO｜)의 전위가 나타나는 노드(243q3)에 게이트가 접속되고 백게이트와 게이트가 접속된 N채널 MOS트랜지스터, (243p8)은 접지전위노드(243b)와 정전위회로(243)의 제2 출력 노드(243QP) 사이에 접속되고 1/2Vcc-2｜VthpO｜의 전위가 나타나는 노드(243q2)에 게이트가 접속되고 백게이트와 게이트가 접속된 P채널 MOS트랜지스터로서, 이들 MOS트랜지스터(243n8)과 (243P8)은 노드(243QP)로 1/2Vcc-｜VthpO｜의 전위를 출력하는 전위 발생 회로 (243g)를 구성하고 있다. 그리고, 분압회로(243c), 243d) 및 (243e)에 의해 1/2Vcc+2｜VthnO｜, 1/2Vcc+(｜VthnO｜-｜VthpO｜) 및 1/2Vcc-｜VthpO｜의 3개의 전위를 노드(243q1), (243q3) 및 (243q2)로 각각 출력하는 전위 발생 회로(243h)를 구성하고 있다.
즉, 제1 출력 노드(243QN)와 제2 출력 노드(243QP) 사이의 전위차는 MOS트랜지스터(243N)과 (243P)의 각 문턱갑 전압의 합, 즉 ｜VthnO｜+｜VthpO｜과 동일하도록 채택된다.
다음에, 이상과 같이 구성된 도 6에 도시된 바와 같은 중간 전위 발생 회로의 동작에 대해서 설명한다. 우선, 전위 발생 회로(243f)에 있어서의 N채널 MOS트랜지스터(243n7)은 분압회로(243c)로 부터의 전위1/2Vcc+2｜VthnO｜을 게이트에서 받고 있으므로, 정전압 발생 회로(243)의 제1 출력 노드(243QN)의 전위가 1/2Vcc+｜VthnO｜일 때에는 게이트-소오스간 전압은 ｜VthnO｜, 백게이트-소오스간 전압은 ｜VthnO｜으로 되어 문턱값 전압의 절대값은 ｜VthnO｜으로 되어 있으므로, 도통 상태와 비도통 상태의 경계에 있다. 또, 제1 출력 노드(243QN)의 전위가 1/2Vcc+｜VthnO｜보다 낮을 때에는 N채널 MOS트랜지스터(243n7)의 게이트-소오스간 전압은 ｜VthnO｜보다 높아지고 또 백게이트-소오스간 전압도 ｜VthnO｜보다 높아져 더욱 세게 도통 상태로 된다.
한편, P채널 MOS트랜지스터(243p7)은 정전압 발생 회로(243)의 제1 출력 노드(243QN)의 전위가 1/2Vcc+｜VthnO｜일 때는 게이트-소오스간 전압은 ｜VthpO｜, 백게이트-소오스간 전압은 ｜VthpO｜으로 되어 문턱값 전압의 절대값은 ｜VthpO｜으로 되어 있으므로, 도통 상태와 비도통 상태의 경계에 있다. 또, 정전압 발생회로(243)의 제1 출력 노드(243QN)의 전위가 1/2Vcc+｜VthnO｜보다 높을 때에는 게이트-소오스간 전압은 ｜VthpO｜보다 높아지고 또 백게이트-소오스간 전압도 ｜VthpO｜보다 높아져 더욱 세게 도통 상태로 된다.
이와 같이, 전위 발생 회로(243f)에 있어서의 N채널 MOS트랜지스터(243n7) 및 P채널 MOS트랜지스터(243p7)에 의해서 정전압 발생 회로(243)의 제1 출력 노드 (243QN)에 전하를 공급하거나 정전압 발생 회로(243)의 제1의 출력 노드 (243QN)에서 전하를 빼내는 것에 의해서, 이 정전압 발생 회로(243)의 제1 출력 노드(243QN)의 전위는 1/2Vcc+｜VthnO｜으로 된다.
그리고, 전위 발생 회로(243g)에 있어서의 N채널 MOS트랜지스터(243n8)은 분압회로(243e)로부터의 전위 1/2Vcc+(｜VthnO｜-｜VthpO｜)을 게이트에서 받고 있으므로, 정전압 발생 회로(243)의 제2 출력 노드(243QP)의 전위가 1/2Vcc-｜VthpO｜일 때에는 게이트-소오스간 전압은 ｜VthnO｜, 백게이트-소오스간 전압은 ｜VthnO｜으로 되어 문턱값 전압의 절대값은 ｜VthnO｜으로 되어 있으므로, 도통 상태와 비도통 상태의 경계에 있다. 또, 제2 출력 노드(243QP)의 전위가 1/2Vcc｜VthpO｜보다 낮을 때에는 N채널 MOS트랜지스터(243n8)의 게이트-소오스간 전압은 ｜VthnO｜보다 높아지고 또 백게이트-소오스간 전압도 ｜VthnO｜보다 높아져 더욱 세게 도통 상태로 된다.
한편, P 채널 MOS트랜지스터(243P8)에 대해서는, 전위 발생 회로(243g)에 있어서의 P채널 MOS트랜지스터(243p8)은 분압회로(243d)로부터의 전위1/2Vcc- 2 ｜VthpO｜을 게이트에서 받고 있으므로, 정전압발생 회로(243)의 제2 출력 노드 (243QP)의 전위가 1/2Vcc-｜VthpO｜일 때에는 게이트-소오스간 전압은 ｜VthpO｜, 백게이트-소오스간 전압은 ｜VthpO｜으로 되어 문턱값 전압의 절대값은 ｜VthpO｜으로 되어 도통 상태와 비도통 상태의 경계에 있다. 또, 제2 출력 노드(243QP)의 전위가 1/2Vcc-｜VthpO｜보다 높을 때에는 P채널 MOS트랜지스터(243p8)에서 게이트 -소오스간 전압은 ｜VthpO｜보다 높아지고 또 백게이트-소오스간 전압도 ｜VthpO｜보다 높아져 더욱 세게 도통 상태로 된다.
이와 같이, 전위 발생 회로(243g)에 있어서의 N채널 MOS트랜지스터(243n8) 및 P채널 MOS트랜지스터(243p8)에 의해서 정전압 발생 회로(243)의 제2 출력 노드 (243QP)로 전하롤 공급하거나 정전압 발생회로(243)의 제2 출력 노드(243QP)에서 전하를 빼내는 것에 의해서, 이 정전압 발생 회로(243)의 제2 출력 노드(243QP)의 전위는 1/2Vcc-｜VthpO｜으로 된다.
정전위 발생 회로(243)의 제1 출력 노드(242QN)에 게이트가 접속되는 N채널 MOS트랜지스터(243N)은 중간 전위 출력 노드(243out)의 전위가 1/2Vcc보다 낮아지면, 전원 전위노드(243a)에서 중간 전위 출력 노드(243out)로 전하를 공급해서 중간 전위 출력 노드(243out)의 전위를 상승시키려고 동작한다. 한편, 중간 전위 출력 노드(243out)의 전위가 1/2Vcc보다 높아지면, 정전위 발생 회로(243)의 제2 출력 노드(242QP)에 게이트가 접속되는 P채널 MOS트랜지스터(243P)가 중간 전위 출력 노드(243out)에서 접지전위노드(243b)로 전하를 빼내어 중간 전위 출력 노드 (243out)의 전위를 하강시키려고 동작한다. 이와 같이, 중간 전위 출력 노드 (243out)로 전하를 공급하거나 중간 전위 출력 노드(243out)에서 전하를 빼내는 것에 의해서 중간 전위1/2Vcc를 발생하여 유지한다.
도 7은 중간 전위 발생 회로의 또다른 예를 도시한 것임. 도 7에 있어서 (244a)는 전원 전위 Vcc가 인가되는 전원 전위노드, (244b)는 접지전위 Vss가 인가되는 접지 전위노드, (244)는 트랜지스터의 문턱값 전압에 따른 2개의 전위를 각각 제1, 제2 출력전위로서 발생하는 정전위 발생 회로, (244out)는 중간 전위 출력 노드, (244N)은 전원 전위노드(244a)와 중간 저위 출력 노드(244out) 사이에 접속되고 게이트가 제1 출력 노드(244QN)에 접속되고 백게이트와 게이트가 접속된 N채널 MOS트랜지스터, (244P)는 접지전위노드(244b)와 중간 전위 출력 노드(244out) 사이에 접속되고 게이트가 제2 출력 노드(244QP)에 접속되며 백게이트와 게이트가 접속된 P채널 MOS트랜지스터이다.
도 7에 도시한 중간 전위 발생 회로에 있어서 도 4~도 6에 도시한 중간 전위 발생 회로와 다른 점은 정전위 발생 회로(244)의 구성이므로, 이하에 정전위 발생 회로(244)의 구성에 대해서 설명한다. (244r1), (244r2)는 동일한 저항값을 갖는 저항소자, (244n1),(243n2)는 각각 다이오드 접속되고 또한 백게이트와 게이트가 접속된 N채널 MOS트랜지스터, (244p1), (243p2)는 각각 다이오드 접속되고 또한 백게이트와 게이트가 접속된 P채널 MOS트랜지스터로서, N채널 MOS트랜지스터(244n1) 및 P채널 MOS트랜지스터(244p1)은 노드(244q1)과 노드(244q3) 사이에 노드(244q1)에서 노드(244q3)을 향해서 순방향으로 되도록 직렬로 접속되고, N채널 MOS트랜지스터(244n2) 및 P채널 MOS(244p2)는 노드(244q3)과 노드(244q2) 사이에 노드 (244q3)에서 노드(244q2)를 향해서 순방향으로 되도록 직렬로 접속되어 있어, 1/2Vcc+｜VthnO｜+｜VthpO｜, 1/2Vcc 및 1/2Vcc-｜VthnO｜-｜VthpO｜의 3개의 전위를 각각 노드(244q1), (244q3) 및 (244q2)로 출력하는 전위 발생 회로(244h)를 구성하고 있다.
(244n3)은 전원 전위 노드(244a)와 정전압 발생회로(244)의 제1 출력 노드 (244QN) 사이에 접속되고 게이트가 노드(244q1)에 접속되고 백게이트와 게이트가 접속된 N채널 MOS트랜지스터, (244p3)은 접지전위노드(244b)와 정전압 발생 회로(244)의 제1 출력 노드(244QN) 사이에 접속되고 게이트가 노드(244q3)에 접속되고 백게이트와 게이트가 접속된 P채널 MOS트랜지스터로서, N채널 MOS트랜지스터 (244n3)과 함께 전위 발생 회로(244f)를 구성하고 있다. (244n4)는 전원 전위 노드(244a)와 정전압 발생 회로(244)의 제2 출력 노드(244QP) 사이에 접속되고 게이트가 노드(244q3)에 접속되고 백게이트와 게이트가 접속된 N채널 MOS트랜지스터, (244p4)는 접지전위노드(2444b)와 정전압 발생 회로(244)의 제2 출력 노드(244QP)사이에 접속되고 게이트가 노드(244q2)에 접속되고 백게이트와 게이트가 접속된 P채널 MOS트랜지스터로서, N채널 MOS트랜지스터(244n4)와 함께 전위 발생 회로 (244g)를 구성하고 있다.
다음에, 이상과 같이 구성된 도 7에 도시된 중간 전위 발생 회로의 동작에 대해서 설명한다. 여기에서, N채널 MOS트랜지스터의 문턱값 전압은 ｜VthnO｜, P채널 MOS트랜지스터의 문턱값 전압은 ｜VthpO｜으로 한다. 우선, 전위 발생 회로 (244f)에 있어서의 N채널 MOS트랜지스터(244n3)은 전위 발생 회로(244h)로부터의 전위 1/2Vcc+｜VthnO｜+｜VthpO｜ 을 게이트에서 받고 있으므로, 정전압 발생 회로 (244)의 제1 출력 노드(244Qn)의 전위가 1/2Vcc+｜VthpO｜일 때는 게이트-소오스간 전압은 ｜VthnO｜, 백게이트-소오스간 전압은 ｜VthnO｜으로 되어 이 N채널 MOS트랜지스터(244n3)의 문턱값 전압의 절대값은 ｜VthnO｜으로 되어 있으므로, 도통 상태와 비도통 상태의 경계에 있다. 또, 제1 출력 노드(244QN)의 전위가 1/2Vcc+ ｜VthpO｜보다 낮을 때에는 N채널 MOS트랜지스터(244n3)은 게이트-소오스간 전압이 ｜VthnO｜보다 높아지고 또 백게이트-소오스간 전압도 ｜VthnO｜보다 높아져 더욱 세게 도통상태로 된다.
한편, P채널 MOS트랜지스터(243p3)은, 전위 발생 회로(244h)로부터의 전위1/2Vcc를 게이트에서 받고 있으므로, 정전압 발생 회로(244)의 제1 출력 노드(244QN)의 전위가 1/2Vcc+｜VthpO｜일 때에는 게이트-소오스간 전압은 ｜VthpO｜, 백게이트-소오스간 전압은 ｜VthpO｜으로 되어 이 P채널 MOS트랜지스터(244p3)의 문턱값 전압의 절대값은 ｜VthpO｜으로 되어 있으므로, 도통 상태와 비도통 상태의 경계에 있다. 이제, 정전압 발생 회로(244)의 제1 출력 노드(244QN)의 전위가 1/2Vcc+｜VthpO｜보다 높을 때에는 P채널 MOS트랜지스터(244p3)에서 게이트-소오스간 전압은 ｜VthpO｜보다 높아지고 또 백게이트-소오스간 전압도 ｜VthpO｜보다 높아져 P채널 MOS트랜지스터(244p3)의 문턱값 전압의 절대값은 ｜VthpO｜보다 작아지므로, 도통 상태로 된다.
이와 같이, 전위 발생 회로(244f)에 있어서의 N채널 MOS트랜지스터(244n3) 및 P채널 MOS트랜지스터(244p3)를 겨쳐 정전압 발생 회로(244)의 제1 출력 노드 (244QN)으로 전하롤 공급하거나 정전압 발생회로(244)의 제1 출력 노드(244QN)에서 전하를 빼내는 것에 의해서, 이 정전압 발생 회로(244)의 제1 출력 노드 (244QP)의 전위는 1/2Vcc-｜VthpO｜으로 된다.
그리고, 전위 발생 회로(244g)에 있어서의 N채널 MOS트랜지스터(244n4)는 전위 발생 회로(244h)로부터의 전위1/2Vcc를 게이트에서 받고 있으므로, 제2 출력 노드(244QP)의 전위가 1/2Vcc-｜VthnO｜일 때에는 게이트-소오스간 전압은 ｜VthnO｜, 백게이트-소오스간 전압은 ｜VthnO｜으로 되어 이 N채널 MOS트랜지스터(244n4)의 문턱값 전압의 절대값은 ｜VthnO｜으로 되어 있으므로, 도통 상태와 비도통 상태의 경계에 있다. 또, 제2 출력 노드(244QP)의 전위가 1/2Vcc-｜VthnO｜보다 낮을 때에는 N채널 MOS(244n4)는 게이트-소오스간 전압이 ｜VthnO｜보다 높아지고 또 백게이트-소오스간 전압도 ｜VthnO｜보다 높아져 더욱 세게 도통 상태로 된다.
한편, 전위 발생 회로(244g)에 있어서의 P채널 MOS트랜지스터(244p4)는 전위 발생 회로(244h)로부터의 전위 1/2Vcc-｜VthnO｜-｜VthpO｜을 게이트에서 받고 있으므로, 정전압 발생 회로(244)의 제2 출력 노드(244QP)의 전위가 1/2Vcc-｜VthnO｜일 때에는 게이트-소오스간 전압은 ｜VthpO｜, 백게이트-소오스간 전압은 ｜VthpO｜으로 되어 이 P채널 MOS트랜지스터(244p4)의 문턱값 전압의 절대값은 ｜VthpO｜으로 되어 있으므로, 도통 상태와 비도통 상태의 경계에 있다. 또, 제2 출력 노드(244QP)의 전위가 1/2Vcc-｜VthnO｜보다 높을 때에는 게이트-소오스간 전압이 ｜VthpO｜보다 높아지고 똔 백게이트-소오스간 전압도 ｜VthpO｜보다 높아져 P채널 MOS트랜지스터(244p4)의 문턱값 전압의 절대값은 ｜VthpO｜보다 작아지므로, 더욱 세게 도통 상태로 된다.
이와 같이, 전위 발생 회로(244g)에 있어서의 N채널 MOS트랜지스터(244n4) 및 P채널 MOS트랜지스터(244p4)를 거쳐 정전압 발생 회로(244)의 제2 출력 노드 (244QP)로 전하를 공급하거나 정전압 발생 회로(244)의 제2 출력 노드(244QP)에서 전하를 빼내는 것에 의해서, 이 정전압 발생 회로(244)의 제2 출력 노드 (244QP)의 전위는 1/2Vcc-｜VthnO｜로 되어 변함없이 유지된다.
정전위 발생 회로(244)의 제1 출력 노드(244QN)에 게이트가 접속되는 N채널 MOS트랜지스터(244N)은 중간 전위 출력 노드(244out)의 전위가 1/2Vcc+｜VthpO｜-｜VthnO｜보다 낮아지면, 전원 전위노드(244a)에서 중간 전위 출력 노드(244out)로 전하를 공급해서 중간 전위 출력 노드(244out)의 전위를 상승시키려고 동작한다.
한편, 중간 전위 출력 노드(244out)의 전위가 1/2Vcc+｜VthpO｜-｜VthnO｜보다 높아지면, 정전위 발생 회로(244)의 제2 출력 노드(244QP)에 게이트가 접속되는 P채널 MOS트랜지스터(244P)가 중간 전위 출력 노드(244out)에서 접지전위노드 (244b)로 전하를 빼내어 중간 전위 출력 노드(244out)의 전위를 하강시키려고 동작한다.
이와 같이, 중간 전위 출력 노드(244 out)로 전하를 공급하거나 중간 전위 출력 노드(244out)에서 전하를 빼내는 것에 의해서 중간 전위 1/2Vcc를 발생하여 변함없이 유지한다.
이상과 같이 구성된 중간 전위 발생 회로에서는 각 MOS트랜지스터의 문턱값 전압 ｜VthnO｜ 및 ｜VthpO｜이 작기 때문에, 전압의 미세한 조정이 가능하게 되어 정밀도가 좋아진다.
다음에, 본 발명의 다른 중간 전위 발생 회롤에 대해서 도 8에 따라서 설명한다. 도 8에서는 도 4~도 7에 도시되는 중간 전위 발생 회로의 정전압 발생 회로와 마찬가지 구성이므로 블럭도에서 정전압 발생 회로(245)가 도시되어 있다.
N채널 MOS트랜지스터(245N)는 전원 전위노드(245a)와 중간 전위 출력 노드(245out) 사이에 접속되는 게이트가 기준 전위 노드(245QN)에 접속되고 백 게이트가 자신의 게이트에 접속되며 정전위 발생 회로(245)는 3가지 형태의 기준 전위 Vref1(1/2Vcc+｜VthnO｜, 1/2Vcc+1/2(｜VthpO｜+｜VthnO｜) 또는 1/2Vcc+ ｜VthpO｜)의 전위를 기준 전위노드(245QN)에 출력한다. P채널 MOS트랜지스터 (245P)는 중간 전위 출력 노드(245out)와 접지전위노드(245b)사이에 접속되고 게이트가 기준 전위노드(245QP)에 접속되고 백게이트가 중간 전위 출력 노드(245out)에 접속되며 정전위 발생 회로(245)에서 3가지 형태의 기준 전위 Verf2(1/2Vcc- ｜VthpO｜, 1/2Vcc+1/2(｜VthpO｜+｜VthnO｜) 또는 1/2Vcc+｜VthpO｜)의 전위가 출력된다.
이 중간 전위 발생 회로가 도 4~도 7에 도시된 중간 전위 발생 회로와 다른점은 P채널 MOS트랜지스터(245P)의 백게이트가 게이트가 아니라 중간 전위 출력 노드(245out)에 접속되어 있는 점이다. 따라서, P채널 MOS트랜지스터(245P)의 문턱값 전압의 절대값은 ｜VthpO｜보다 큰 ｜Vthp｜로 되어 있다.
다음에, 이 중간 전위 발생 회로의 동작에 대해서 설명한다. 우선, 중간 전위 출력 노드(245out)의 전위가 Vref2+｜Vthp｜보다 높아지면 P채널 MOS트랜지스터 (245P)의 게이트-소오스간 전위는 ｜Vthp｜보다 낮아지므로, 이 P 채널 MOS트랜지스터(245P)가 도통 상태로 되어 중간 전위 출력 노드(245out)에서 전하가 빠져나가 중간 전위 출력 노드(245out)의 전위는 하강한다.
이와 같이 해서, 중간 전위 출력 노드(245out)의 전위는 Vref1-｜Vthn0｜과 Verf2+｜Vthp｜사이의 전위로 된다. 즉, 정전위 발생 회로(245)의 구성이 도 4 또는 도 5에 도시된 구성인 경우에는 1/2Vcc+｜Vthn0｜-｜Vthn0｜과 1/2Vcc-｜Vthp0｜+｜Vthp｜ 사이의 중간 전위, 도 6에 도시된 구성인 경우에는 1/2Vcc+1/2 (｜Vthp0｜+｜Vthn0｜)-｜Vthn0｜과 1/2Vcc-1/2(｜Vthp0｜+｜Vthn0｜+｜Vthp｜ 사이의 중간 전위, 도 7에 도시된 구성구성인 경우에는 1/2Vcc+｜Vthp0｜-｜Vthn0｜과 1/2Vcc-｜Vthn0｜+｜Vthp｜사이의 중간 전위로 된다.
그리고, 중간 전위 출력 노드(245out) 전위가 상술한 바와 같이 Vref1- ｜Vthn0｜과 Vref2+｜Vthp｜ 사이에 있을 때에는 N채널 MOS트랜지스터(245N) 및 P채널 MOS트랜지스터(245P)는 모두 비도통 상태로 되므로, 전원 전위 노드(245a)에서 N채널 MOS트랜지스터(245N), 중간 전위 출력 노드(245out) 및 P채널 MOS트랜지스터(245P)를 거쳐서 접지전위노드(245b)에 흐르는 관통전류를 억제할 수 있고, 이것에 의해서 이 중간 전위 발생회로는 저소비전력으로 된다.
또, 중간 전위 출력 노드(245out)의 전위가 Vref1-｜Vthn0｜과 Vref2+｜Vthp｜사이에 있을 때에는 N채널 MOS트랜지스터(245N) 및 P 채널 MOS트랜지스터(245P)는 모두 비도통 상태로 되므로, 출력이 중간 전위 부근에서 발진하는 것을 방지할 수 가 있다.
다음에, 본 발명의 다른 중간 전위 발생 회로에 대해서 도 9에 따라서 설명한다. 도 9에 도시되는 중간 전위 발생 회로는 도 4~도 6에 도시되는 중간 전위 발생 회로의 정전압 발생 회로와 마찬가지의 정전압 발생 회로(246)을 갖는다. 또, N채널 MOS트랜지스터(246N)는 전원 전위노드(246a)와 중간 전위 출력 노드(246out) 사이에 접속되는 게이트가 기준 전위 노드(246QN)에 접속되고 백 게이트가 자신의 게이트에 접속되며 정전위 발생 회로(246)는 3종류의 기준 전위 Vref1(1/2Vcc+｜VthnO｜, 1/2Vcc+1/2(｜VthpO｜+｜VthnO｜) 또는 1/2Vcc+｜VthpO｜)의 전위를 출력한다. P채널 MOS트랜지스터(246P)는 중간 전위 출력 노드 (246out)와 접지전위노드(246b)사이에 접속되고 게이트가 기준 전위노드(246QP)에 접속되고 백게이트가 전원 전위노드(246a)에 접속되며 정전위 발생 회로(246)에서 3종류의 기준 전위 Verf2(1/2Vcc-｜VthpO｜, 1/2Vcc+1/2(｜VthpO｜+｜VthnO｜) 또는 1/2Vcc+｜VthpO｜)의 전위를 출력한다.
이 중간 전위 발생 회로가 도 4~도 7 및 도 8에 도시된 중간 전위 발생 회로와 다른점은 P채널 MOS트랜지스터(246P)의 백게이트가 게이트가 아니라 전원 전위 노드(246a)에 접속되어 있는 점이다. 따라서, P채널 MOS트랜지스터(246P)의 문턱값 전압의 절대값은 ｜VthpO｜보다 크고 또 ｜Vthp｜보다 큰 ｜Vthpp｜로 되어 있다. 그 때문에, 중간 전위 출력 노드(246out)의 전위는 Vref1+｜Vthn0｜과 Vref1+｜Vthpp｜사이의 중간 전위로 된다. 즉, 정전위 발생 회로(246)의 구성이 도 4 또는 도 5에 도시된 구성인 경우에, 전위는 1/2Vcc+｜VthnO｜-｜VthnO｜과 1/2Vcc+｜VthpO｜+｜Vthpp｜사이의 중간 전위, 도 6에 도시된 구성인 경우에는 1/2Vcc+1/2(｜VthpO｜+｜VthnO｜)-｜VthnO｜과 1/2Vcc+1/2(｜VthpO｜+｜VthnO｜)+｜Vthpp｜사이의 전위, 도 7에 도시된 구성인 경우에는 1/2Vcc+｜VthpO｜-｜VthnO｜과 1/2Vcc-｜VthpO｜+｜Vthpp｜사이의 중간 전위로 된다.
그리고, 상술한 바와 같이, 중간 전위 출력 노드(246out)의 전위가 Vref1｜VthnO｜과 Vref2+｜Vthp｜ 사이에 있을 때에는 N채널 MOS트랜지스터(246N) 및 P채널 MOS 트랜지스터(246P)는 모두 비도통 상태로 되므로, 전원 전원노드 (246a)에서 N채널 MOS트랜지스터(246N), 중간 전위 출력 노드(246out) 및 P채널 MOS트랜지스터(246P)를 거쳐서 접지전위노드(246b)에 흐르는 관통전류를 억제할 수 있어, 중간 전위 발생 회로의 저소비전력화를 달성할 수 있다.
또, 중간 전위 출력 노드(246out)의 전위가 Vref1-｜Vthn0｜과 Vref2+｜Vthpp｜사이에 있을 때에는 N채널 MOS트랜지스터(246N) 및 P 채널 MOS트랜지스터(246P)는 모두 비도통 상태로 되므로, 출력이 중간 전위 부근에서 발진하는 것을 방지할 수가 있고, 도 8에 도시된 중간 전위 발생 회로에 비해 N채널 MOS트랜지스터(246N) 및 P채널 MOS트랜지스터(246P)가 모두 비도통 상태로 되는 중간 전위 출력 노드(246out)의 전위의 폭이 커져 더욱 저소비전력화에 효과적이다.
본 발명에 있어서는 발생전위가 신속하게 소정 전위로 되돌아가 정밀도가 좋은 전위 발생 회로가 얻어진다는 효과가 있다.
본 발명에 있어서는 관통전류가 적은 중간 전위 발생 회로가 얻어진다는 효과가 있다.
본 발명에 있어서는 출력이 중간 전위 근처에서 발진하지 않는 중간 전위 발생 회로가 얻어진다는 효과가 있다.

Claims (7)

  1. 제1전위 노드와 제2 전위 노드 사이에 접속된 분압 회로를 구비하고, 제1 및 제2 출력 전위를 발생하는 정전위 발생 회로와, 상기 제1 전위 노드와 중간 전위 출력 노드 사이에 접속되고 그의 게이트에서 상기 제1 출력 전위에 대응하는 전위를 받는 제1 극성의 MOS 트랜지스터와, 상기 중간 전위 출력 노드와 상기 제2 전위 노드 사이에 접속되고 그의 게이트에서 상기 제2 출력 전위에 대응하는 전위를 받는 제2 극성의 MOS 트랜지스터를 포함하며, 상기 2개의 MOS 트랜지스터중 어느 1개의 백 게이트는 그의 게이트에 접속되고, 상기 제1 전위 노드와 제2 전위 노드 사이의 전위차는 상기 양쪽 MOS 트랜지스터의 각 문턱전압의 합과 동일하도록 채택되는 것을 특징으로 하는 중간 전위 발생 회로.
  2. 제1항에 있어서, 상기 2개의 MOS 트랜지스터중 다른 1개의 백 게이트는 그의 게이트에 접속되는 것을 특징으로 하는 중간 전위 발생 회로.
  3. 제1항에 있어서, 상기 2개의 MOS 트랜지스터중 다른 1개의 백 게이트는 상기 중간 전위 출력 노드에 접속되는 것을 특징으로 하는 중간 전위 발생 회로.
  4. 제1항에 있어서, 상기 2개의 MOS 트랜지스터중 다른 1개의 백 게이트는 상기 제1 전위 노드에 접속되는 것을 특징으로 하는 중간 전위 발생 회로.
  5. 제1항에 있어서, 상기 정전위 발생 회로는, 각각 실질적으로 동일한 저항값을 갖는 제1 및 제2 저항과, 각각이 동일한 순방향으로 다이오드 접속되고 백게이트가 그의 게이트에 접속되는 적어도 2개의 MOS 트랜지스터를 직렬로 포함하는 것을 특징으로 하는 중간 전위 발생 회로.
  6. 제5항에 있어서, 상기 정전위 발생 회로는, 상기 제1 전위 노드와 제2 전위 노드 사이에 접속되고, 상기 제1 및 제2의 저항과 상기 적어도 2개의 제1극성의 MOS 트랜지스터를 구비하는 제1의 직렬 접속된 본체와, 상기 제1 전위 노드와 상기 제2 전위 노드 사이에 접속되고, 각가이 동일한 순방향으로 다이오드 접속되고 백게이트가 그의 게이트에 접속되는 적어도 2개의 제2 극성의 MOS 트랜지스터와 각각이 동일한 저항값을 갖는 제3 및 제4의 저항을 구비하는 제2의 직렬 접속된 본체를 포함하며, 상기 제1 전위 발생 노드는 상기 제1 및 제2 저항 사이의 접속점에 접속 되고, 상기 제2 전위 발생 노드는 상기 제3 및 제4 저항 사이의 접속점에 접속되는 것을 특징으로 하는 중간 전위 발생 회로.
  7. 제5항에 있어서, 상기 정전압 발생 회로는, 상기 제1 전위 노드및 제2 전위 노드 사이에 접속된 제1저항, 제1극성의 MOS 트랜지스터, 제2극성의 MOS 트랜지스터, 제2 저항을 포함하며, 상기 제1 전위 발생 노드는 상기 제1 저항과 제1극성의 MOS 트랜지스터 사이의 접속점에 접속되고, 상기 제2 전위 발생 노드는 상기 제2 저항과 제2 극성의 MOS 트랜지스터 사이의 접속점에 접속되는 것을 특징으로 하는 중간 전위 발생 회로.
KR1019960064183A 1995-12-11 1996-12-11 중간 전위 발생회로 KR100270002B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP7321760A JPH09162713A (ja) 1995-12-11 1995-12-11 半導体集積回路
JP95-321760 1995-12-11

Publications (1)

Publication Number Publication Date
KR100270002B1 true KR100270002B1 (ko) 2000-10-16

Family

ID=18136144

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1019960064180A KR100231951B1 (ko) 1995-12-11 1996-12-11 반도체 집적회로
KR1019960064182A KR100270001B1 (ko) 1995-12-11 1996-12-11 전위 발생 회로
KR1019960064183A KR100270002B1 (ko) 1995-12-11 1996-12-11 중간 전위 발생회로
KR1019960064181A KR100270000B1 (ko) 1995-12-11 1996-12-11 승압펄스 발생회로

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1019960064180A KR100231951B1 (ko) 1995-12-11 1996-12-11 반도체 집적회로
KR1019960064182A KR100270001B1 (ko) 1995-12-11 1996-12-11 전위 발생 회로

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1019960064181A KR100270000B1 (ko) 1995-12-11 1996-12-11 승압펄스 발생회로

Country Status (5)

Country Link
US (4) US5726941A (ko)
JP (1) JPH09162713A (ko)
KR (4) KR100231951B1 (ko)
CN (4) CN1090819C (ko)
TW (4) TW293124B (ko)

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE40552E1 (en) 1990-04-06 2008-10-28 Mosaid Technologies, Inc. Dynamic random access memory using imperfect isolating transistors
JP3378457B2 (ja) * 1997-02-26 2003-02-17 株式会社東芝 半導体装置
US6300819B1 (en) * 1997-06-20 2001-10-09 Intel Corporation Circuit including forward body bias from supply voltage and ground nodes
US6593799B2 (en) 1997-06-20 2003-07-15 Intel Corporation Circuit including forward body bias from supply voltage and ground nodes
JP3022815B2 (ja) * 1997-07-24 2000-03-21 日本電気アイシーマイコンシステム株式会社 中間電位生成回路
US5939928A (en) * 1997-08-19 1999-08-17 Advanced Micro Devices, Inc. Fast high voltage NMOS pass gate for integrated circuit with high voltage generator
US5942925A (en) * 1997-09-30 1999-08-24 Siemens Aktiengesellschaft Power-on detection and enabling circuit with very fast detection of power-off
US5959444A (en) * 1997-12-12 1999-09-28 Micron Technology, Inc. MOS transistor circuit and method for biasing a voltage generator
US6232826B1 (en) * 1998-01-12 2001-05-15 Intel Corporation Charge pump avoiding gain degradation due to the body effect
JP3385960B2 (ja) * 1998-03-16 2003-03-10 日本電気株式会社 負電圧チャージポンプ回路
JP3935266B2 (ja) * 1998-05-08 2007-06-20 松下電器産業株式会社 電圧検知回路
IT1301936B1 (it) * 1998-08-27 2000-07-07 St Microelectronics Srl Circuito a pompa di carica per dispositivi integrati di memoria
JP2000149582A (ja) * 1998-09-08 2000-05-30 Toshiba Corp 昇圧回路，電圧発生回路及び半導体メモリ
US6473852B1 (en) 1998-10-30 2002-10-29 Fairchild Semiconductor Corporation Method and circuit for performing automatic power on reset of an integrated circuit
JP3799869B2 (ja) * 1999-03-30 2006-07-19 セイコーエプソン株式会社 電源回路を搭載した半導体装置並びにそれを用いた液晶装置及び電子機器
US6191643B1 (en) * 1999-03-31 2001-02-20 Sony Corporation Voltage boost circuitry for hard drive write preamplifiers
JP4960544B2 (ja) * 2000-07-06 2012-06-27 エルピーダメモリ株式会社 半導体記憶装置及びその制御方法
US6636103B2 (en) * 2001-04-18 2003-10-21 Analog Devices, Inc. Amplifier system with on-demand power supply boost
US7049855B2 (en) * 2001-06-28 2006-05-23 Intel Corporation Area efficient waveform evaluation and DC offset cancellation circuits
JP2003168290A (ja) * 2001-11-29 2003-06-13 Fujitsu Ltd 電源回路及び半導体装置
US20040100242A1 (en) * 2002-02-22 2004-05-27 Youichi Tobita Voltage generation circuit
US6670845B1 (en) * 2002-07-16 2003-12-30 Silicon Storage Technology, Inc. High D.C. voltage to low D.C. voltage circuit converter
US6784722B2 (en) * 2002-10-09 2004-08-31 Intel Corporation Wide-range local bias generator for body bias grid
AU2003292487A1 (en) * 2003-01-17 2004-08-13 Koninklijke Philips Electronics N.V. A charge pump circuit
US7787224B2 (en) * 2003-06-30 2010-08-31 Nxp B.V. Protection circuit for an integrated circuit device
KR100691485B1 (ko) * 2003-07-29 2007-03-09 주식회사 하이닉스반도체 액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리장치
KR100539252B1 (ko) * 2004-03-08 2005-12-27 삼성전자주식회사 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템
WO2006034658A1 (fr) * 2004-09-30 2006-04-06 Huawei Technologies Co., Ltd. Procede et systeme de realisation de communication
US8335115B2 (en) * 2004-12-30 2012-12-18 Samsung Electronics Co., Ltd. Semiconductor memory module and semiconductor memory system having termination resistor units
US7996590B2 (en) * 2004-12-30 2011-08-09 Samsung Electronics Co., Ltd. Semiconductor memory module and semiconductor memory system having termination resistor units
US7621463B2 (en) * 2005-01-12 2009-11-24 Flodesign, Inc. Fluid nozzle system using self-propelling toroidal vortices for long-range jet impact
US7737765B2 (en) * 2005-03-14 2010-06-15 Silicon Storage Technology, Inc. Fast start charge pump for voltage regulators
US7362084B2 (en) 2005-03-14 2008-04-22 Silicon Storage Technology, Inc. Fast voltage regulators for charge pumps
JP4712519B2 (ja) * 2005-05-27 2011-06-29 フリースケール セミコンダクター インコーポレイテッド ハイサイド駆動回路用チャージポンプ回路及びドライバ駆動電圧回路
JP2007043661A (ja) * 2005-06-30 2007-02-15 Oki Electric Ind Co Ltd 遅延回路
JP4800700B2 (ja) * 2005-08-01 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体集積回路
JP4940797B2 (ja) * 2005-10-03 2012-05-30 セイコーエプソン株式会社 半導体装置の製造方法
US7605618B2 (en) * 2006-01-12 2009-10-20 Qualcomm, Incorporated Digital output driver and input buffer using thin-oxide field effect transistors
EP2062110A1 (en) * 2006-06-26 2009-05-27 Nxp B.V. A constant voltage generating device
KR100928932B1 (ko) 2007-08-08 2009-11-30 엘에스산전 주식회사 무선 주파수 식별 태그 칩용 전압 증배기 및 이를 이용한무선 주파수 식별 태그
TW200919959A (en) * 2007-10-31 2009-05-01 Au Optronics Corp Charge pump system and method of operating the same
KR100902060B1 (ko) * 2008-05-08 2009-06-15 주식회사 하이닉스반도체 반도체 메모리 장치의 펌핑 전압 생성 회로 및 방법
TWI410185B (zh) * 2009-01-05 2013-09-21 Himax Tech Ltd 參考電壓／電流產生系統之佈局
CN102148614B (zh) * 2010-02-10 2015-11-11 上海华虹宏力半导体制造有限公司 脉冲产生电路及方法、基准电压产生及其推动电路及方法
US8947158B2 (en) * 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN103092245B (zh) * 2013-01-09 2014-08-20 卓捷创芯科技（深圳）有限公司 一种超低功耗的低压差稳压电源电路与射频识别标签
US9385592B2 (en) 2013-08-21 2016-07-05 Semiconductor Energy Laboratory Co., Ltd. Charge pump circuit and semiconductor device including the same
KR102267237B1 (ko) 2014-03-07 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP2016021638A (ja) * 2014-07-14 2016-02-04 株式会社ソシオネクスト 半導体装置
US9312280B2 (en) 2014-07-25 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI551044B (zh) * 2015-05-15 2016-09-21 華邦電子股份有限公司 電源閘電路及其電源閘開關控制方法
JP6811084B2 (ja) * 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
CN109427309A (zh) * 2017-08-22 2019-03-05 京东方科技集团股份有限公司 源极驱动增强电路、源极驱动增强方法、源极驱动电路和显示设备
JP7000187B2 (ja) * 2018-02-08 2022-01-19 エイブリック株式会社 基準電圧回路及び半導体装置
CN110667334B (zh) * 2019-10-11 2021-03-19 广东美的制冷设备有限公司 车载空调器及其低功耗待机方法和电路
KR102520454B1 (ko) * 2021-11-25 2023-04-11 재단법인대구경북과학기술원 차동 바이폴라 구조에 기반하는 펄스 부스트 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0355613A (ja) * 1989-07-25 1991-03-11 Toshiba Corp 中間電位生成回路
JPH07230348A (ja) * 1994-02-16 1995-08-29 Toshiba Corp 出力回路

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3823332A (en) * 1970-01-30 1974-07-09 Rca Corp Mos fet reference voltage supply
US3805095A (en) * 1972-12-29 1974-04-16 Ibm Fet threshold compensating bias circuit
JPS57157315A (en) * 1981-03-24 1982-09-28 Nec Corp Intermediate voltage generating circuit
US4559548A (en) * 1981-04-07 1985-12-17 Tokyo Shibaura Denki Kabushiki Kaisha CMOS Charge pump free of parasitic injection
US4422163A (en) * 1981-09-03 1983-12-20 Vend-A-Copy, Inc. Power down circuit for data protection in a microprocessor-based system
JPS60103827A (ja) * 1983-11-11 1985-06-08 Fujitsu Ltd 電圧変換回路
JPS60122416A (ja) * 1984-07-25 1985-06-29 Hitachi Ltd 基板バイアス電圧発生回路
US4698789A (en) * 1984-11-30 1987-10-06 Kabushiki Kaisha Toshiba MOS semiconductor device
JPS61221812A (ja) * 1985-03-27 1986-10-02 Mitsubishi Electric Corp 電圧発生回路
US4663584B1 (en) * 1985-06-10 1996-05-21 Toshiba Kk Intermediate potential generation circuit
US4788455A (en) * 1985-08-09 1988-11-29 Mitsubishi Denki Kabushiki Kaisha CMOS reference voltage generator employing separate reference circuits for each output transistor
JPH0612797B2 (ja) * 1985-09-09 1994-02-16 オムロン株式会社 半導体装置
JPH072005B2 (ja) * 1985-10-08 1995-01-11 ソニー株式会社 昇圧回路
JPS62188255A (ja) * 1986-02-13 1987-08-17 Toshiba Corp 基準電圧発生回路
JPH073947B2 (ja) * 1986-07-09 1995-01-18 株式会社東芝 昇圧回路
JP2509596B2 (ja) * 1987-01-14 1996-06-19 株式会社東芝 中間電位生成回路
NL8701278A (nl) * 1987-05-29 1988-12-16 Philips Nv Geintegreerde cmos-schakeling met een substraatvoorspanningsgenerator.
JPS6427094A (en) * 1987-07-23 1989-01-30 Mitsubishi Electric Corp Mos-type semiconductor memory
JPS6432715A (en) * 1987-07-29 1989-02-02 Seiko Instr & Electronics Semiconductor integrated circuit device
JPH0690655B2 (ja) * 1987-12-18 1994-11-14 株式会社東芝 中間電位発生回路
JPH0673092B2 (ja) * 1988-04-12 1994-09-14 日本電気株式会社 定電圧発生回路
KR940003153B1 (ko) * 1991-04-12 1994-04-15 금성일렉트론 주식회사 백바이어스 발생회로
US5160860A (en) * 1991-09-16 1992-11-03 Advanced Micro Devices, Inc. Input transition responsive CMOS self-boost circuit
JP2771729B2 (ja) * 1992-04-16 1998-07-02 三菱電機株式会社 チャージポンプ回路
JP3381937B2 (ja) * 1992-05-22 2003-03-04 株式会社東芝 中間電位発生回路
KR0135735B1 (ko) * 1992-11-04 1998-05-15 기다오까 다까시 소음발생을 억제하는 개량된 출력 드라이버 회로 및 번인테스트를 위한 개량된 반도체 집적회로 장치
JPH06223568A (ja) * 1993-01-29 1994-08-12 Mitsubishi Electric Corp 中間電位発生装置
JP3307453B2 (ja) * 1993-03-18 2002-07-24 ソニー株式会社 昇圧回路
JP3148070B2 (ja) * 1994-03-29 2001-03-19 株式会社東芝 電圧変換回路
US5644266A (en) * 1995-11-13 1997-07-01 Chen; Ming-Jer Dynamic threshold voltage scheme for low voltage CMOS inverter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0355613A (ja) * 1989-07-25 1991-03-11 Toshiba Corp 中間電位生成回路
JPH07230348A (ja) * 1994-02-16 1995-08-29 Toshiba Corp 出力回路

Also Published As

Publication number Publication date
JPH09162713A (ja) 1997-06-20
TW321805B (ko) 1997-12-01
US5815446A (en) 1998-09-29
CN1090819C (zh) 2002-09-11
KR100270001B1 (ko) 2000-10-16
KR970051145A (ko) 1997-07-29
CN1091974C (zh) 2002-10-02
TW381206B (en) 2000-02-01
KR100270000B1 (ko) 2000-10-16
US5726941A (en) 1998-03-10
CN1096118C (zh) 2002-12-11
US5717324A (en) 1998-02-10
US5812015A (en) 1998-09-22
CN1158500A (zh) 1997-09-03
KR970051173A (ko) 1997-07-29
TW409395B (en) 2000-10-21
CN1079981C (zh) 2002-02-27
CN1158516A (zh) 1997-09-03
TW293124B (en) 1996-12-11
CN1159656A (zh) 1997-09-17
KR970051294A (ko) 1997-07-29
CN1158501A (zh) 1997-09-03
KR100231951B1 (ko) 1999-12-01

Similar Documents

Publication Publication Date Title
KR100270002B1 (ko) 중간 전위 발생회로
KR940009835B1 (ko) 온칩 전압 레귤레이터 및 그것을 사용한 반도체 메모리 장치
US6937088B2 (en) Potential generating circuit capable of correctly controlling output potential
US5335205A (en) DRAM using word line potential control circuitcircuit
KR0155078B1 (ko) 강전계용의 mos 회로를 갖춘 반도체 회로
JPH0224897A (ja) メモリ回路及びメモリアレイ
KR100218759B1 (ko) 임계값전압의 영향을 받지 않고 안정하게 중간전위를 발생할 수 있는 전압발생회로
KR100419816B1 (ko) 신호 전위 변환 회로
KR950012462A (ko) 반도체 기억장치
JP2007251351A (ja) 半導体装置
KR100313686B1 (ko) 부전압검지회로및불휘발성반도체기억장치
US5940322A (en) Constant voltage generating circuit with improved line voltage control
KR900001774B1 (ko) 바이어스 전압 발생기를 포함하는 반도체 메모리 회로
US6628162B2 (en) Semiconductor integrated circuit
US6330173B1 (en) Semiconductor integrated circuit comprising step-up voltage generation circuit
KR0164808B1 (ko) 반도체 메모리 장치의 센스앰프 회로
KR20030081625A (ko) 전원 전압에 가변되지 않는 지연 회로 및 이를 포함하는반도체 메모리 장치
US6653889B2 (en) Voltage generating circuits and methods including shared capacitors
JPH0366097A (ja) 電流センス増幅器
US6956781B2 (en) Amplifier and semiconductor storage device using the same
JP3255159B2 (ja) 半導体集積回路
KR100223849B1 (ko) 반도체 메모리장치
KR0126254B1 (ko) 반도체 메모리 장치의 데이터 입력 버퍼
JP3255158B2 (ja) 半導体集積回路
KR100282761B1 (ko) I/o 클램프 회로를 구비한 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080721

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee