KR100218759B1

KR100218759B1 - 임계값전압의 영향을 받지 않고 안정하게 중간전위를 발생할 수 있는 전압발생회로

Info

Publication number: KR100218759B1
Application number: KR1019960034583A
Authority: KR
Inventors: 요이치 도비타
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시기가이샤
Priority date: 1995-09-04
Filing date: 1996-08-21
Publication date: 1999-09-01
Also published as: JP3586502B2; CN1103950C; CN1161490A; KR970017596A; JPH0973330A; TW318972B; US5757225A

Abstract

소정의 레벨의 전압을 발생하는 회로에 관한 것으로써, 전원전압에 대한 마진이 크게 하고, 저전원전압에서 원하는 레벨의 내부전압을 안정하게 발생할 수 있는 DRAM에 적합하게 하기 위해, 전압발생회로에 제1전원노드에 결합된 하나의 전극노드 및 출력노드에 결합된 다른 전극노드를 갖는 제1도전형의 제1절연게이트형 전계효과 트랜지스터, 제2전원노드에 결합된 하나의 전극노드 및 상기 출력노드에 결합된 다른 전극노드를 갖는 제2도전형의 제2절연게이트형 전계효과 트랜지스터 및 적어도 제3및 제4전원노드상의 전압을 수신하고, 수신된 전압에 따라 제1및 제2전압을 생성하여 각각 제1및 제2절연게이트형 전계효과 트랜지스터의 제어 전극노드로 인가되는 전압생성수단을 마련한다.

이것에 의해, 원하는 레벨의 전압을 저소비전력으로 발생할 수 있다.

Description

임계값전압의 영향을 받지 않고 안정하게 중간 전위를 발생할 수 있는 전압발생회로

본 발명은 소정의 레벨의 전압을 발생하는 회로에 관한 것으로써, 특히 부품으로써 MOS트랜지스터(절연게이트형 전계효과 트랜지스터)를 포함하는 집적반도체장치에 마련된 내부전압 발생회로에 관한 것이다.

특히, 본 발명은 DRAM(Dynamic semiconductor memory device)에서 동작전원전압의 거의 1/2레벨의 중간전압을 발생하는 회로에 관한 것이다.

도 23은 다이나믹형 반도체기억장치(이하, "DRAM"이라 한다)에서 내부전압을 이용하는 부품의 구조를 나타낸 도이다. 메모리셀 어레이의 구조를 도 23에 개략적으로 도시한다. 메모리셀 어레이에 있어서 , 여러개의 메모리셀 MC는 행열의 매트릭스에 배치된다. 워드선 WL은 메모리셀의 각 행에 대응해서 배치된다. 또한, 한쌍의 비트선은 메모리셀의 각 열에 대응해서 배치된다. 행의 메모리셀은 대응하는 워드선 WL에 접속된다. 또한, 열의 메모리셀은 대응하는 비트선쌍의 접속된다. 도 23에는 2개의 워드선WL1, WL2및 하나의 비트선쌍 BL,/BL을 대표적으로 도시한다.

메모리셀 MC1은 워드선 WL1및 비트선 BL의 교차점에 대응해서 배치된다. 메모리셀 MC2는 워드선 WL2와 비트선/ BL의 교차점에 대응해서 배치된다. 메모리셀 MC1은 정보를 전하의 형태로 기억하는 캐패시터 Ca1및 대응하는 워드선WL1상의 신호전위에 따라 도통되고, 캐패시터 Ca1을 비트선 BL에 접속하여 캐패시터 Cal에 기억된 정보를 대응하는 비트선 BL로 리드하는 액세스 트랜지스터 MT1을 포함한다. 메모리셀 MC1과 마찬가지로, 메모리셀 MC2는 캐패시터 Ca2및 대응하는 워드선WL2상의 신호전위에 따라 도통된 액세스 트랜지스터MT2를 포함한다. 액세스 트랜지스터 MT1과 MC2는 n채널 MOS트랜지스터(절연계이트 전계효과 트랜지스터)로 형성된다.

비트선쌍 BL,/BL에는 대기모드에서 중간전위 VBL로 비트선 BL, 및 BL을 프리차지하는 프래차지/등화회로 PE가 마련된다.

프래차지/등화회로 PE는 등화신호에 따라 비트선 BL, 및 /BL을 단락하는 등화 트랜지스터 T1및 등화신호 EQ에 따라 도통되어 프라차지전위 VBL을 비트선 /BL, 및 /BL로 전송하는 프리차지 트랜지스터 T2및 T3를 포함한다. 트랜지스터 T1-T3는 n채널 MOS트랜지스터로 형성된다.

프리차지 전위 VBL은 동작전원전압 VCC와 접지전위 VSS 사이의 중간전위 (VCC/2:VSS=0V)로 설정된다.

중간전위레벨의 셀플레이트 전압 VCP는 메모리셀 캐패시터 Ca1 및 Ca2의 셀플레이트 전극(공통전극 : 액세스 트랜지스터 MT1및 MT2에 접속되지 않음)에 인가한다. DRAM내에 마련된 중간전압 발생회로 MV로부터 프리차지 전압 VBL 및 셀프레이트 전압 VCP가 공급된다.

프리차지 전압 VBL 및 셀플레이트 전압 VCP가 중간전위 VCC/2의 레벨로 설정되는 이유는 후에 설명한다. 도 23의 동작은 도 24의 동작파 형도에 따라 설명한다.

DRMA에 있어서, 동작 사이클(메모리셀 선택동작이 실행되는 활성 사이클 및 대기상태의 스탠바이 사이클)은 외부에서 인가된 행어드레스 스트로브신호 /RAS에 의해 결정된다. 행어드레스 스트로브신호 /RAS가 하이레벨(논리 하이)로 되면, DRAM은 내부 메모리셀 어레이가 프리차지상태로 유지되는 스텐바이 상태로 돌아간다. 이 스탠바이 사이클 동안 등화신호 EQ는 하이레벨로 되고, 프리차지/등화회로 PE의 모든 트랜지스터 T1-T3는 ON상태로 되며 비트선 BL, 및 /BL은 중간 전압 발생회로 MV에서 공급된 프리차지 전압 VBL의 레벨로 프리차지된다.

워드선 WL1및 WL2는 비선택 상태로 되고, 접지전압의 로우레벨(논리 로우)로 유지된다.

행어드레스 스트로브신호 /RAS가 로우레벨로 하강하면, 활성 사이클이 메모리셀 선택동작을 개시한다. 행어드레스 스트로브신호 /RAS가 하강함에 따라, 등화신호 EQ가 로우레벨로 되고, 프리차지/등화회로 PE의 모든 트랜지스터 T1-T3이 오프된다. 이 상태에서, 비트선 BL 및 /BL은 프리차지전압 VBL에서 부동상태로 된다.

다음에, 이 행어드레스 스트로브신호/RAS가 하강함에 따라, 외부에서 부여된 행어드레스신호는 래치되어 디코드된다. 이 행어드레스 신호에 의해 어드레스된 행에 대응해서 배친된 워드선 WL이 선택되고, 선택된 워드선 WL의 전위는 고 레벨(통상, 동작 전원 VCC 보다 높은 레벨의 전압)로 구동된다. 선택된 워드선 WL의 전위가 상승하면, 선택된 워드선 WL에 접속된 메모리셀의 액세스트랜지스터MT는 도통되어 메모리셀 캐패시터 Ca는 대응하는 비트선에 전기적으로 접속된다.

간단하게 하기 위해, 여기에서 워드선 WL1을 선택한다고 가정한다.

이 상태에서 메모리셀 MC1의 액세스트랜지스터 MT1이 온되어, 캐패시터 Ca1이 비트선 BL에 전기적으로 접속된다. 메모리셀 캐패시터 Ca1에 있어서 기억된 전하(기억된 정보)량에 따라 비트선 BL 과 캐패시터 Ca1사이에 전하 이동이 발생하여, 비트선 BL의 전위가 변화한다. 도 24는 메모리셀 MC1이 고레벨의 데이터를 기억하는 상태를 도시한 것으로서, 비트선 BL의 전위가 증가한다. 메모리셀 캐패시터가 다른 비트선/BL에 접속되지 않으므로, 비트선/BL은 프리차지 전압 VBL의 전압레벨을 유지한다.

비트선 BL 과 /BL 사이의 전위차가 충분히 크면, 도시하지 않은 센스앰프가 활성화된다. 비트선 BL 과 /BL의 전위가 차동 증폭되어, 하이레벨의 비트선 BL의 전위는 전원전압 VCC의 레벨로 설정되고, 로우레벨의 비트선/BL의 전위는 접지전위 VSS의 레벨로 설정된다. 다음에 도시하지 않은 열어드레스 신호가 공급되어 복호되고, 이 복호된 열어드레스신호에 의해 지정된 열의 메모리셀이 선택된다. 선택된 열 상의 메모리셀에 대해 데이터 라이트/리드를 실행한다.

메모리셀에 대한 액세스동작의 완료시, 행어드레스 스트로부신호/RAS는 하이레벨로 구동되고, 선택된 워드선의 전위는 로우레벨로 구동된다. 선택된 워드선WL1에 접속된 메모리세 MC의 액세스 트랜지스터 MT1은 오프된다. 다음에, 센스앰프는 불활성화되고, 비트선 BL, 및 /BL의 전위의 래치동작이 정지된다. 다음에, 등회신호 EQ는 하이레벨로 구동되어, 비트선 BL, 및 /BL이 중간전압 VCC/2의 레벨에서 프리차지/등화회로PE에 의해 프리차지 전압 VBL로 프리차지 된다.

도24의 동작파형도에서 알수 있는 바와 같이, 비트선 BL, 및 /BL의 전압이 프리차지전압 VBL에서 동작전원전압 VCC 또는 접지전압 VSS로 변화된다. 따라서, 비트선 BL, 및 /BL의 전압진폭이 VCC/2로 되어 , 비트선 BL, 및 BL을 리드된 메로리셀 데이터에 따라 하이레벨 또는 로우레벨로 설정하는데 필요한 시간이 단축된다. 즉, 비트선 BL, 및 /BL의 전압레벨이 더 빠른 타이밍으로 확정될 수 있다. 그 결과, 선택 메모리셀의 액세스를 빠르게 할 수 있어 고속 액세스를 가능하게 한다.

셀플레이트전압 VCP가 중간전압 VCC/2로 설정되는 이유는 하기와 같다. DRAM의 기억용량 및 집적밀도가 모두 증가하면, 메모리셀의 점유영역이 감소하여 메모리셀 캐패시터의 점유영역이 감소하게 된다.

도24에 도시한 비트선 BL과 /BL의 전위차(리드된 전압)△V가 도시되지 않은 센스앰프에 의해 감지되어 증폭되고, 메모리셀 데이터가 리드된다. 따라서, 감지동작을 정확하게 실행하기 위해 리드전압△V를 증가시켜서 가능한한 높게 하는 것이 바람직하다. 리드전압△V의 진폭은 비트선 BL 또는 /BL의 용량 Cb와 메모리셀 캐피시터Ca의 용량 Ca의 비율 즉, Cs/Cb에 거의 비례한다. 따라서, 메모리셀 캐패시터 Ca의 용량을 최대화해야한다. 메모리셀 캐패시터의 용량값은 위치 영역 및 기억노드(액세스 트랜지스터에 접속된 전극노드)와 셀플레이트 사이의 거리에 의해 결정된다. 메모리셀 캐패서터에 충분한 용량값을 실현하기 위해 메모리셀 용량 Ca의 절연막의 두께가 가능한 얇게 된다. 이러한 얇은 캐패 절연막을 포함하는 메모리셀 캐패시터의 파괴전압 특성을 확실하게 하기 위해, 중간전압 VCC/2가 셀플레이트 전압 VCP에 인가되어, 기억노드와 메모리셀 캐패시터 Ca의 셀플레이트에 걸쳐서 인가된 전압을 중간전압 VCC/2의 레벨로 유지한다.

도 25는 종래의 중간전압 발생회로의 예를 도시한 것이다. 도 25에 있어서, 중간전압 발생회로는 전원노드(4a) 상의 전압 및 접지노드(4b)상의 전압 VSS으로부터의 제1전압을 발생하는 제1전압발생부 VGl 및 전원노드 (4a)상의 전압 VCC 및 접지노드(4b)상의 전압 VSS로부터의 제2전압을 발생하는 제2전압 발생부 VG2및 전원노드(4a)와 접지노드(4b) 사이에 접속되어 전압발생부 VG1및 VG2에서 발생한 제1및 제2전압에 따라 소정의 전압레벨의 내부전압 VO을 발생하는 출력회로 OUT를 포함한다.

제1전압 발생부 VG1은 전원노드(4a)와 내부노드(1a)사이에 접속된 고저항의 저항소자 R1, 내부노드(1a)와 (1b)사이에 접속된 고저항의 저항소자 R2및 내부노드(1b)와 접지노드(4b)사이에 직렬로 접속되어 다이오드 모드로 동작하는 n채널 MOS트랜지스터Q1및 Q2를 포함한다.

각각의 MOS트랜지스터Q1및 Q2는 서로 접속된 (다이오드 접속된) 게이트 및 드레인을 갖고, 저항소자 R1및 R2로 부터의 작은 전류에 의해 다이오드모드에서 동작한다.

제2전압발생부 VG2는 전원노드(4a)와 내부노드(2b) 사이에 직렬로 접속된 p채널 MOS트랜지스터Q3및 Q4, 내부노드(2b)와 (2a)사이에 접속된 고저항의 저항소자R3 및 내부노드(2a)와 접지노드(4b)사이에 접속된 고저항의 저항소자 R4를 포함한다. 각각의 MOS트랜지스터Q3및 Q4는 서로 접속된 게이트 및 드레인을 구비하고, 저항소자 R3및 R4로부터의 작은 전류에 의해 다이오드모드로 동작한다.

제1전압은 내부노드(1a)에서 발생하고, 제2전압은 내부노드(2a)에서 발생한다.

출력회로 OUT는 전원노드(4a)와 출력노드(3)사이에 접속되고, 내부노드(1a)에 접속된 게이트를 갖는 n채널 MOS트랜지스터Q5및 출력노드(3)과 접지노드(4b)사이에 접속되어 그의 제어전극노드(게이트)에서 내부노드(2a)상의 제2전압을 수신하는 p채널 MOS트랜지스터Q 6을 포함한다. 이하, 그 동작에 대해 설명한다.

저항소자 R1및 R2의 각각의 저항값은 n채널 MOS트랜지스터Q1및 Q2의 ON저항 (채널저항) 보다 충분히 크게 설정된다. 이 상태에서 MOS트랜지스터Q1및 Q2가 다이오드 모드에서 동작하여 임계값전압 VTN의 강압되게 한다. 따라서, 내부노드(1b)상의 전압은 2ㆍVTN의 레벨로 된다(접지전압 VSS는 0V). 저항소자 R1및 R2의 저항값의 각각이 R값으로 설정되면, 1:1비율로 저항 분할된 전원노드(4a)와 내부노드(1b)사이의 전위차인 전압레벨은 내부노드(1a)에 인가된다. 구체적으로, 전압레벨: (VCC +2ㆍVTN)/2= VCC/2+VTN 이 MOS트랜지스터Q5의 게이트에 내부노드(1a)으로 부터의 제1전압으로써 인가된다. 제2전압발생부에서와 마찬가지로, 저항소자R3 및 R4의 저항값은 MOS트랜지스터Q3와 Q4의 ON저항(채널저항)보다 훨씬 크게 설정된다. MOS트랜지스터Q3와 Q4는 다이오드모드로 동작하여, 각각의 임계값전압의 절대값의 강압이 발생한다. 따라서 내부노드(2b)의 전위는 VCC - 2ㆍ｜VTP｜로 된다. 저항소자 R3및 R4의 저항값이 서로동일하고, 저항소자 R3와 R4에 걸치는 전압이 서로 동일하므로, 내부노드(2a)의 전위는 하기와 같이 나타낸다.

VCC/2- ｜VTP｜

출력회로 OUT에 있어서, MOS트랜지스터Q5의 제어전극노드(게이트)에 인가된 전압레벨은 전원노드(4a)에 인가된 전원전압 VCC보다 낮다.

따라서, MOS트랜지스터Q5는 소오스추종모드에서 동작하여 MOS트랜지스터Q5는 게이트전압-임계값전압의 전압을 출력노드(3)으로 전달한다. 즉, MOS트랜지스터Q5는 출력노드(3)으로 VCC/2의 전위를 전달한다. 출력노드(3)의 전위가 V0가 VCC/2의 레벨보다 높아지면, MOS 트랜지스터 Q5의 게이트-소오스전위는 임계값전압 VTN보다 낮아져, MOS트랜지스터Q5가 오프된다. 반대로, 출력노드(3)의 전압 V0이 VCC/2보다 낮아지면 MOS트랜지스터Q5의 게이트-소오스 전압이 그의 임계값전압보다 높아져, MOS트랜지스터Q5가 온된다. 전원노드(4a)에서 노드(3)으로 전류를 공급하여 그의 전위를 상승시킨다.

MOS트랜지스터Q6가 그의 드레인 전위, 측 접지전위(4b)의 전위보다 높은 게이트 전위를 가지므로, MOS트랜지스터Q6는 소오스추종모드에서 마찬가지로 동작하여, 출력노드(3)의 전위를 임계값 + 게이트전위의 절대값 레벨로 방전된다. 구체적으로, MOS트랜지스터Q6은 출력노드(3)의 전압 V0이 VCC/2보다 높아지면, MOS트랜지스터Q6는 임계값전압 보다 높은 게이트-소오스 전위를 갖고 온 된다. 그 결과, 출력노드(3)의 전위는 저하된다. 출력노드(3)의 전압이 V0이 VCC/2보다 낮아지면, MOS트랜지스터Q6의 게이트 - 소오스전위는 임계값 전압 VTP 보다 낮아져서 MOS트랜지스터Q6가 오프된다.

따라서, 출력회로 OUT 에 있어서, MOS트랜지스터Q5는 온상태로 되고, Q6는 오프상태로 되는 푸시-풀모드에서 동작한다. MOS트랜지스터Q5및 Q6는 각각의 임계값전압과 동일한 영역에 근접한 게이트-소오스 전압으로 동작하므로, 즉, MOS트랜지스터Q5및 Q6가 온상태와 오프상태의 경계에서 동작하므로, 관통전류가 전원노드(4a)에서 접지노드(4b)로 거의 흐르지 않아 전력소비를 감소된다. 또, 전압발생부 VG1및 VG2에 있어서도, 다이오드모드로 MOS트랜지스터Q1-Q4를 동작시키는데 작은 전류만 필요하다. 저항소자 R1-R4의 저항값이 충분히 높게 설정되고, 그것을 흐르는 전류도 충분히 작아진다. 따라서, 소비전력이 작아진다.

도 26은 종래의 중간전압발생회로의 다른 구조를 도시한 것이다. 도 26에 있어서, 중간전압발생회로는 기준전압을 발생하는 전압발생부 VG 및 전압발생부 VG로부터의 기준전압에 따라 소정의 전압레벨의 중간 전압 V0을 생성하는 출력회로 OUT를 포함한다. 전압발생부 VG는 전원노드(4a)와 내부노드(1) 사이에 접속된 고저항의 저항소자 R5, 내부노드(1)과 내부노드(7)사이에 다이오드 접속된 n채널 MOS트랜지스터Q7, 내부노드(7)과 (2)사이에 다이오드 접속된 p채널 MOS트랜지스터Q8및 내부노드(2)와 접지노드(4b) 사이에 접속된 고저항의 저항소자 R6를 포함한다. 도 25에 도시한 구조와 같이, 출력회로 OUT는 출력노드(3)을 충전하는 채널MOS트랜지스터Q5및 출력노드 (3)을 방전하는 p채널 MOS트랜지스터Q6를 포함한다.

저항소자 R5및 R6의 저항값은 MOS트랜지스터Q7및 Q8의 ON 저항(채널저항)보다 충분히 크게 설정된다. MOS트랜지스터Q7와 Q8이 다시오드 동작에서 동작하여 각각의 임계값 전압이 강압되게 한다. 저항 소자 R5및 R6의 저항값이 모두 R과 동일하고, MOS트랜지스터Q7및 Q8의 임계값전압이 각각 VTN 및 VTP이며, 전원노드(4a)에서 전압발생부 VG를 거쳐서 접지노드(4a)로 흐르는 전류가 I일 때 , 하기와 같은 식을 얻을 수있다.

2ㆍIㆍR+VTN+｜VTP｜ = VCC

IㆍR=(VCC-VTN-｜VTP｜)/2

따라서, 내부노드(1) 및 (2)의 전압 VN1및 VN2는 하기 식으로 각각 얻을 수 있다.

MOS트랜지스터Q5및 Q6은 각각 소오스추종모드에서 동작하여, 게이트전위의 전압-임계값 전압의 전압이 드레인에서 소오스로 전달된다.

따라서, 출력노드(3)으로 부터의 전압 VN3은 하기 식으로 나타낸다.

VN3= VCC/2+(｜VTP｜-VTN)/2

출력노드(3)의 전압 VN3의 상승시, p채널 MOS트랜지스터Q6는 온되어 출력노드(3)의 전압 VN3의 레벨을 저하시킨다. 반면에, 출력노드(3)의 전압레벨이 저하되면, MOS트랜지스터Q5는 온되어, 출력노드(3)으로부터 전압 VN3의 전압레벨이 상승한다. 임계값 전압 ｜VTP｜ 및 VTN이 서로 거의 동일하므로, 출력노드(3)으로 부터의 전압 VN3의 레벨은 대략 VCC/2이다. 출력노드 OUT의 MOS트랜지스터Q5및 Q6은 온상태와 오프상태 사이의 경계영역에서 도 26의 중간전압발생회로의 구조에 따라 푸시-풀방식으로 동작하므로, 전원노드(4a)에서 접지노드(4b)로 흐르는 전류가 거의 없고, 소비전력이 낮아진다. 또, 저항소자 R5및 R6의 저항소자가 전압발생부 VG에서 충분히 높으므로, 전류가 극도로 낮아져 소비전력이 감소한다.

DRAM은 노트북형 퍼스널컴퓨터등의 휴대용기기에 널리 사용된다.

이러한 휴대용 기기에서는 전지를 전원으로 사용하므로 저소비전력의 장치가 특히 필요하다. 저소비전력화에 대한 여러 가지 방법 중, 소비전력은 동작전원전압의 2승의 비례하므로 동작전원전압을 감소시키는 방법이 가장 효과적이다. 이러한 관점에서 볼 때, 동작전원전압에 1.8± 0.15(1.65∼1.95V)가 요구된다. 전원전압의 감소에 따라 MOS트랜지스터의 사이즈는 작아지지만, 통상 전원전압의 감소에 따른 임계값이 서브임계값 전류의 증가에 의해 저하되기 어렵다.

도 27은 N채널 MOS트랜지스터의 게이트 전압과 드레인 전류 사이의 관계를 도시한 것이다. 종축에는 드레인 Ids을 나타내고, 횡축에는 게이트전압(소오스전압을 기준으로 하는 게이트 전압)Vgs를 나타낸다. MOS트랜지스터의 임계값전압은 소정량의 드레인 전류가 흐르는 게이트전압으로써, 규정된다. 예를 들면, 10㎛의 게이트폭을 갖는 MOS트랜지스터에 있어서, 임계값전압 Vth는 1μA의 전류가 흐르는 게이트전압 Vgs로써 규정된다. 게이트 전압이 MOS트랜지스터의 임계값전압보다 낮아지면 드레인 전류 Ids가 지수 관계적으로 저하되지만. 게이트전압 Vgs가 0V인 경우에도 드레인 전류 Ids는 0으로 되지 않는다.

MOS트랜지스터의 임계값 전압이 Vth1에서 Vth2로 저하되면, 이 MOS트랜지스터의 특성곡선이 곡선I에서 곡서 II로 이동한다. 이 상태에서, 게이트전압 Vgs가 0V 일 때 흐르는 전류(서브임계값 전류)는 I1∼I2로 증가한다. 따라서, 임계값 전압이 단순히 낮아지면 서브임계값 전류가 증가하여 소비전력이 커지게 된다. 도 27의 Vgs를 반전하는 것에 의해 p채널 MOS트랜지스터의 특성이 얻어지고, 동일한 문제가 발생한다. 예를 들면, 현재 DRAM에 사용되는 MOS트랜지스터의 임계값전압의 진폭은 거의 하기와 같은 값을 갖는다 :

VTN=0.7±0.1V, ｜VTP｜= 0.75±0.1V

도 28은 도 25의 중간전압발생회로의 노드(1a)의 전원전압 VCC와 전압 V1사이의 관계를 나타낸 것이다. 전원전압 VCC가 2ㆍVTN 보다 작으면 , MOS트랜지스터Q1및 Q2중 적어도 하나가 오프되어, 제1전압발생부 VG1에는 전류가 흐르지 않는다. 따라서, 노드(1a) 상의 전압 V1은 전원전압 VCC에 따라 상승한다(V1=VCC).

전원전압 VCC가 2ㆍVTN을 초과하면, MOS트랜지스터Q1및 Q2는 모두 온되어, 제1전압발생부VG1에 있어서 전원노드(4a)에서 접지노드(4b)로 전류가 흐른다. 따라서, 노드(1a)의 전압 V1은 VCC/2ㆍVTN로 된다. MOS트랜지스터Q1및 Q2가 상기한 값의 임계값 전압 VTN을 가지면 , 2ㆍVTN=1.4±0.2V이다. 따라서, 전원전압 VCC가 1.4±0.2V 보다 낮으면, 노드(1a)의 전압V1은 동작전압 VCC와 동일하게 되어 필요로 되는 VCC/2+VTN의 전압이 생성될 수 없다. 반대로, 전원전압 VCC의 최소허용값은 1.8-0.15=1.65V이다. 제1전압발생부 VG1이 정상으로 동작하는데 필요한 전압이 1.4-0.2=1.6이므로, 양자의 차는 0.05V로 되어 극히 작은 값이 된다. 제2전압발생부 VG2에 있어서도 마찬가지로 전원전압 VCC가 2｜VTP｜보다 크면 원하는 전압 VCC/2-｜VTP｜이 공급된다. 전원전압 VCC가 2｜VTP｜보다 작으면, 제2전압발생부 VG2의 노드(2a)의 전위는 접지전압, 즉 0V의 레벨로 된다.

전원전압에 노이즈가 발생하여 전원전압 VCC의 레벨로 되거나 또는 접지전압에 노이즈가 발생하여 통상 동작상태에서 0V보다 크게 되면, 노드(1a) 및 (2b)의 전압은 각각 V1=VCC 및 V2=VSS이다. 따라서, 원하는 전압레벨(중간전압 VCC/2)의 전압 V0이 공급될 수 없다는 문제가 발생한다.

상술한 상황은 도 26의 중간전압발생회로에도 적용된다. 구체적으로, 전원전압 VCC가 도 26의 MOS트랜지스터Q7및 Q8의 임계값 전압의 절대값의 합, 즉, 0.7+0.1+0.75+0.1=1.65V 보다 낮아지면 MOS트랜지스터Q7및 Q8이 오프되어, 노드(1)의 전압이 전원전압 VCC의 레벨로 되고, 노드(2)의 전위는 접지전압의 레벨로 된다.

따라서, MOS트랜지스터Q5의 게이트와 드레인은 모두 전원전압 VCC의 레벨로 되고 MOS트랜지스터Q6의 게이트와 드레인은 모두 중간전압발생회로에 있어서의 출력노드OUT의 접지전압 VSS의 레벨로 된다. 따라서, MOS트랜지스터Q5의 게이트 전압 VCC와 소오스 전압(출력전압V0또는 VN3)사이의 차이는 MOS트랜지스터Q5의 임계값 전압 보다 더 작아져서, MOS트랜지스터Q5는 오프된다. 구체적으로, 도25의 출력회로의 MOS트랜지스터Q5의 게이트-소오스 전압은 VCC/2로 되어, MOS트랜지스터Q5의 게이트-소오스 전압은 VCC＜2ㆍVTN에 의해 임계값 전압 VTN보다 작아진다. 마찬가지로, 도25의 구조에 따른 MOS트랜지스터Q6에 있어서, 게이트 -소오스 전압은 VCC/2(＜｜VTP｜)로 되어, MOS트랜지스터Q6는 오프된다. 따라서, MOS트랜지스터Q5및 Q6는 모두 오프되어, 출력노드(3)에서 출력된 전압 V0의 레벨은 불안정하게된다.

마찬가지로, 도 26에 도시한 구조에 따르면 MOS트랜지스터Q5의 게이트와 소오스 사이의 전위차 VCC-VN3은 VCC/2-(｜VTP｜-VTN)/2이다.

전원전압 VCC는 MOS트랜지스터Q7과 Q8의 임계값전압의 합보다 작으므로, MOS트랜지스터Q5의 게이트-소오스 전위차는 이 등식의 임계값 전압 VTN보다 작아진다. 따라서, MOS트랜지스터Q5는 오프된다.

MOS트랜지스터Q6와 마찬가지로, 게이트소오스 전압- VN3는 VCC/2+(｜VTP｜-VTN)/2이다.

이 경우, MOS트랜지스터Q6의 게이트 소오스 전압은 ｜VTP｜보다 작아져서 MOS트랜지스터Q6가 오프된다. 따라서 MOS트랜지스터Q5및 Q6는 모두 오프되어 , 출력노드(3)으로 부터의 전압 V0(VN3)는 불안정하게 된다.

동작전압 VCC가 전원이 온된 후 소정의 전압(2ㆍVTN,2｜VTP｜또는 VTN+｜VTP｜)의 레벨로 되지 않고, 안정한 레벨로 되면, MOS트랜지스터Q5의 게이트 소오스 전압은 임계값 전압 (VCC-VTN＜VTN)보다 낮아져서 트랜지스터 Q5를 항상 오프로 유지한다. 따라서, 원하는 전압이 발생하지 않는 문제점이 있다.

또 구성요소인 MOS트랜지스터의 임계값 전압의 절대값이 제조 파라미터의 변화에 따라 증가하는 경우에도 원하는 전압이 안정하게 발생될 수 있다.

본 발명의 목적은 전원전압에 대한 마진이 커진 전압발생회로를 제공하는 것이다.

본 발명의 다른 목적은 저전원전압에서 원하는 레벨의 내부전압을 안정하게 발생할 수 있는 DRAM에 적합한 전압발생회로를 제공하는 것이다.

제1-제11도는 본 발명의 제1∼제11실시예에 따른 전압발생회로 각각의 구조도.

제12a도 및 제12b도는 전압발생회로에 의해 발생된 전압레벨을 설명하는 도.

제13a도 및 제13b도는 MOS트랜지스터의 소오스폴로어 동작을 설명하는 도.

제14a도는 제3전원노드에 인가된 전압 VPP를 발생하는 회로의 구조도.

제14b도는 그의 동작 파형도.

제15도는 전압 VPP를 고정하는데 필요한 전원전압의 레벨을 구하는도.

제16도는 VPP발생회로의 다른 구조도.

제17도는 VPP발생회로의 또 다른 구조도.

제18도는 제4전원 노드에 인가되는 전압 VBB를 발생하는 회로의 구조도.

제19도는 제18도의 VBB발생회로의 동작을 나타낸 파형도.

제20도는 제18도의 VBB발생회로의 고정기능을 실행하는 전원전압레벨을 구하는도.

제21도는 VBB발생회로의 다른 구조도.

제22도는 VBB발생회로의 다른 구조도.

제23도는 본 발명이 적용되는 DRAM의 주요부의 구조도.

제24도는 제22도에 도시한 DRAM의 동작을 나타낸 파형도.

제25도는 종래의 중간전압발생회로의 구조도.

제26도는 종래의 중간전압발생회로의 다른 구조도.

제27도는 MOS트랜지스터의 서브임계값 전류특성을 나타낸 도.

제28도는 종래의 중간전압발생회로의 문제점을 설명하는 도.

본 발명에 따른 전압 발생회로는 제1전원노드에 결합된 하나의 전극노드 및 출력노드에 접속된 다른 전극노드를 갖고 소정의 전압레벨의 전압을 발생하는 제1도전형의 제1MOS트랜지스터, 제2전원노드에 결합된 하나의 전극노드 및 출력노드에 접속된 다른 전극노드를 갖는 제2도전형의 제2MOS트랜지스터 및 적어도 제3및 제4전원노드 상의 전압을 수신하고 제1및 제2전압을 생성하여 제1및 제2MOS트랜지스터의 전극노드에 각각 인가한다.

제1및 제2전압의 차는 제1및 제2MOS트랜지스터의 임계값 전압의 절대값의 합과 동일하게 설정된다. 제3전원노드의 전압은 출력노드로 부터의 전압과 출력노드의 전압값의 측정기준값인 측정 기준전압의 차가 2배보다 높은 레벨로 설정된다. 제4전원노드의 전압은 특정의 측정기준전압의 레벨보다 낮게 설정된다.

출력될 전압레벨의 2배 보다 큰 전압 및 출력노드에서 출력되는 전압의 측정기준을 제공하는 측정기준전압 보다 낮은 레벨의 전압을 이용하여, 제3및 제4전원노드 사이의 전압차를 충분히 크게 설정한다.

제1및 제2전압이 이들 제3및 제4전압에 따른 제1및 제2MOS트랜지스터의 임계값전압의 절대값의 합과 동일한 전압차를 갖도록 생성되므로, 제1및 제2전압은 전원전압과 접지전압을 이용하는 경우보다 더 안정하게 발생될 수 있다. 이것에 의해 제1및 제2MOS트랜지스터가 오프되는 것을 방지한다. 따라서, 저 전원전압의 조건하에서도, 원하는 레벨의 전압을 안정하게 발생 할 수 있다.

본 발명의 상술한 목적 및 다른 목적, 특징 및 이점은 첨부한 도면을 참조한 설명에서 더 명확하게 된다.

[제1실시예]

도 1은 본 발명의 제1실시예에 따른 전압발생회로의 구조를 도시한 것이다. 도 1에 있어서, 전압발생회로는 제1전원노드로써의 전원노드(4a)와 제2전원노드로써의 접지노드(4b) 사이에 접속되어, 출력노드(3)에 소정의 전압레벨의 내부전압V0을 발생하는 출력회로 OUT 및 제3전원노드(5)상의 전압 VPP 및 제4전원노드(6)상의 전압 VBB를 이용하여 출력노드(3)에 인가되는 전압 V0의 전압레벨을 결정하는 제1및 제2전압을 발생하고, 제1및 제2전압을 출력회로 OUT에 출력하는 전압발생부 VGA를 포함한다. 출력노드(3)에 인가된 전압V0은 후술하는 전압 VCC/2의 레벨을 갖는다. 접지노드(4b)상의 접지전압을 기준으로 하여 출력노드(3)의 전압 V0의 전압값을 측정한다. 구체적으로, V0=VCC/2-VSS이다. 제3전원노드(5)에 인가된 전압 VPP는 출력노드(3)상의 전압 V0과 출력노드(3)상의 전압 V0의 측정기준전압 VSS(0V)의 2배 보다 큰 레벨을 갖는다. 구체적으로, 제3전원노드(5)상의 전압 VPP는 전원전압VCC보다 높은 전압레벨을 갖는다. 측정기준전압인 접지전압보다 낮은 전압, 즉 부전압을 제4전원노드(6)에 부여한다. 출력회로 OUT는 제1전원노드(4a)에 접속된 하나의 전극노드(드레인) 및 출력노드(3)에 접속된 다른 전극노드(소오스)를 구비한 n채널 MOS트랜지스터Q5및 제2전원노드로써 접지노드(4b)에 접속된 하나의 전극노드(드레인) 및 출력노드(3)에 접속된 다른 전극노드(소오스)를 구비한 p채널 MOS트랜지스터Q6을 포함한다.

전압발생부 VGA는 제3전원노드(5)상의 전압 VPP 및 접지노드(4)상의 전압 VSS를 수신하여 제1전압을 발생하고 MOS트랜지스터Q5의 게이트(제어전극노드)에 출력하는 제1전압발생부 VGAa 및 전원노드(4a)상의 접지전압 VCC 및 소오스전원노드(6)상의 전압 VBB를 수신하여 MOS트랜지스터Q6의 게이트에 부여된 제2전압을 발생한다.

제1전압 발생부 VGAa는 제3전원노드(5)와 내부노드(1)사이에 접속된 고저항의 저항소자 R1및 노드(1)과 접지노드(4b)사이에 직렬로 접속된 n채널 MOS트랜지스터Q1N을 포함한다. MOS트랜지스터Q1N은 서로 접속된 (다이오드 접속된) 게이트 및 드레인을 갖고 다이오드모드로 동작한다.

제2전압발생부 VGAb는 전원노드(4a)와 노드(2)사이에 직렬로 접속된 고저항의 저항소자 R3및 노드(2)와 제4전원노드(6)사이에 접속된 고저항의 저항소자 R4를 포함한다. MOS트랜지스터Q3C는 서로 접속된 게이트 및 드레인을 구비하고, 다이오드모드에서 동작한다. 저항소자 R1및 R2의 저항값은 MOS트랜지스터Q1N의 ON저항 (채널저항)보다 크게 설정된다. 저항소자 R1및 R4의 저항값은 MOS트랜지스터Q3P의 ON 저항보다 큰 값으로 설정된다. 이하, 그의 동작에 대해 설명한다.

이하, 전압의 크기는 측정기준전압으로써 접지전압으로 나타낸다.

제3전원노드(5)에 인가된 고전압 VPP는 VCC+VTN의 레벨로 설정된다. 여기에서 VTN은 MOS트랜지스터Q1N의 임계값전압을 나타낸다. 제4전원노드(6)에 인가된 전압 VBB는 -｜VTP｜의 전압레벨로 설정된다. 여기에서, VTR는 MOS 트랜지스터 Q3P의 임계값전압을 나타낸다. 이하, 모든 n채널 MOS트랜지스터는 VTN의 임계값전압을 갖고, 모든 p채널 MOS트랜지스터는 VTP의 임계값 전압을 갖는다. 저항소자 R1-R4의 저항값은 충분히 높게 설정된다. MOS트랜지스터Q1N 및 Q3P는 각각이 다이오드모드에서 동작하여 임계값전압의 절대값이 저하되게 한다. 기준전압 R1및 R2는 동일한 저항값을 갖는다.

또한, 저항소자 R3및 R4는 동일한 저항값을 갖는다. 저항값 R1및 R2는 동일한 저항값을 갖고, 저항소자 R1 및 R2에 걸친 전압은 동일한 값을 갖는다. 따라서, 노드(1)의 전압V1은 하기식으로 얻을 수 있다 :

V1=(VCC+VTN-VTN)/2+VTN

= VCC/2+VTN … (1)

제2전압 발생부 VGAb에 있어서, 저항소자 R3및 R4에 걸친 전압은 동일하다. 따라서 노드 (2)에서 출력된 전압 V2는 하기 식으로 얻을 수 있다.

V2=(VCC+｜VTN｜-(-｜VTP｜))/2+｜VTP｜

= VCC/2-｜VTP｜ … (2)

MOS트랜지스터Q5는 드레인전위(전원전압 VCC)보다 낮은 게이트 전위(VCC/2-VTN0)을 갖고 소오스추종모드에서 동작한다. 따라서, MOS트랜지스터Q5는 VCC/2의 전압을 출력노드(3)으로 전달한다. MOS트랜지스터Q6은 드레인전위 보다 큰 게이트전위를 갖고, VCC/2의 레벨로 출력노드(3)의 전압을 고정한다. 출력노드(3)에서 전압이 저하됨이 따라, MOS트랜지스터Q5의 게이트 -소오스 전압이 증가하여, MOS트랜지스터Q5가 도통된다. 전원노드(4a)에서 출력노드(3)으로 전류가 공급되어 출력노드(3)상의 전압 V0의 레벨을 상승시킨다. 출력노드(3)의 전압V0이 상승하면, MOS트랜지스터Q6의 게이트-소오스 전압이 증가하여 도통하게 된다. 따라서, 출력노드(3)에서 접지노드(4b)로 전류가 흘러, 전압 V0의 레벨이 감소하게 된다. 이 풀업 동작에 의해, 출력노드(3)상의 전압이 VCC/2의 전압레벨로 유지된다.

도1의 전압발생회로의 구조에 있어서, 각각의 전압발생부 VGAa 및VGAb에는 도 25의 구조에 비해 수에 있어서, 하나 적은 MOS트랜지스터가 필요하다는 것을 알 수 있다. 또한, 제3전원전위(5)상의 전압 VPP는 MOS트랜지스터Q1N의 임계값전압의 절대값 많큼 높게 설정되고, 제4전원노드(6)상의 전압 VBB는 MOS트랜지스터Q3P의 임계값전압의 절대값 만큼 낮게 설정된다. 따라서, 종래의 구조와는 반대로, 본 발명에 있어서, 제1및 제2전압발생부 VGAa 및 VGAb의 전원노드 사이의 전압차는 임계값전압의 절대값 만큼 증가한다. 제1전압발생부 VGAa에 있어서, VCC+VTN>VTN이다. 전원전압 VCC가 발생하여 고전압 VPP의 레벨을 상승시키면, MOS트랜지스터Q1N은 신뢰성있게 온되어 전압 VCC/2+VTN을 안정하게 발생한다. 제2전압발생부 VGAb에 있어서도 마찬가지로 , 전압 VBB의 전압레벨이 -｜VTP｜이면, VCC-｜VTP｜>-｜VTP｜이므로 , 전원전압 VCC가 발생하는 동안 제2전압발생부 VGAb로 전류가 흐른다. 따라서, VCC/2-｜VTP｜의 전압이 안정하게 발생 할 수 있다.

구체적으로, 전원전압 VCC가 낮은 경우에도 제1및 제2전압발생부 VGAa 및 VGAb에 전류가 도통된다. 원하는 레벨의 전압이 안정하게 발생하여 전원전압 VCC의 동작범위를 증가시킨다. 즉, 전원전압 VCC가 거의 0V로 저하되는 경우에도 소정의 레벨의 전압 V0이 출력노드(3)에서 발생할 수 있다.

출력노드(3)상의 전압 V0과 노드(1)상의 전압 V1사이의 차는 거의 임계값전압 VTN이다 . 또한 출력노드(3)과 내부노드(2)사이의 전압차는 거의 ｜VTP｜이다. MOS트랜지스터Q5및 Q6는 온 상태 및 오프상태 사이의 경계영역에서 동작한다. 출력노드 OUT에 있어서 전원노드(4a)에서 접지노드(4b)로 전류가 거의 흐르지 않는다. 따라서, 원하는 레벨의 전압이 저소비전력으로 발생할 수 있다.

도 1에 있어서, 충분히 큰 채널저항(온 저항)의 MOS트랜지스터가 저항 소자 R1-R4에 사용될 수 있다.

[제2실시예]

도 2는 본 발명의 제2실시예에 따른 전압발생회로의 구조를 나타낸 것이다. 도 2의 전압발생회로는 다이오드 접속된 p채널 MOS트랜지스터Q1P가 제1전압발생부 VGAa의 n채널 MOS트랜지스터Q1N 대신에 사용된다는 점을 제외하고는 도 1과 동일하고, 다이오드 접속된 n채널 MOS트랜지스터Q3N은 제2전압발생부 VGAb의 p채널 MOS트랜지스터Q3P 대신에 사용된다.

저항소자 R1및 R2의 저항값은 p채널 MOS트랜지스터Q1P의 채널저항보다 훨씬 큰 값으로 설정된다. 또한, 저항소자 R3와 R4의 저항값은 n채널 MOS트랜지스터Q3N의 채널저항보다 훨씬 큰 값으로 설정된다.

저항소자 R1및 R2는 동일한 저항값을 갖고, 저항소자 R3와 R4는 동일한 저항값을 갖는다. MOS트랜지스터Q1및 Q3N이 다이오드 모드에서 동작하므로 노드(1)상의 전압 V1및 노드(2)상의 전압 V2는 하기식으로 나타낸다.

MOS트랜지스터Q5및 Q6는 소오스추종모드에서 동작한다. 따라서, 출력노드(3)의 전압 V0은 하기식으로 나타낸다.

V0= VCC/2+(｜VTP｜-VTN)/2 ..............(3)

임계값전압 VTN 및 ｜VTP｜의 절대값이 서로 거의 동일하므로, 출력노드(3)으로 부터의 전압 V0은 VCC/2의 레벨로 된다.

MOS트랜지스터Q5및 Q6는 임계값전압의 절대값과 동일한 게이트-소오스 전압을 각각 갖고, 도 2의 구조에 있어서도 온상태와 오프상태 사이의 경계영역에서 동작한다. MOS트랜지스터Q5가 온되면, MOS트랜지스터Q6는 오프된다. MOS트랜지스터Q6가 온되면, MOS트랜지스터Q5는 오프된다. 이러한 푸시풀 동작이 실시되므로, 전원노드(4a)에서 접지노드(4b)로 전류가 흐르지 않아 저소비전력화를 실현한다. 또, 전압발생부 VGAa 및 VGAb에 있어서, 전원노드 사이의 전압은 전원전압 VCC와 임계값 전원 VTN 또는 ｜VTP｜의 합으로 설정된다. MOS트랜지스터Q1P 및 Q3N은 하나의 MOS트랜지스터만 포함되고 전원전압 VCC가 낮은 경우에도 (VCC=0V인 경우에도)신뢰성있게 온 된다. 따라서, 소정의 전압레벨의 전압은 안정하게 발생하여 출력회로 OUT 에 출력될 수 있다. VCC의 전원전압의 레벨이 낮은 경우에도, 원하는 레벨의 전압은 전압 발생부로부터 신뢰성있게 발생하여 도 2의 구조에 따른 전원전압 VCC의 동작범위를 확대할 수 있다.

[제3실시예]

도 3은 본 발명의 제3실시예에 따른 전압발생회로의 구조를 도시한 것이다. 도 3의 전압발생회로는 제3및 제4전원노드(5) 및 (6)에 인가된 전압의 레벨이 다르다는 점을 제외하고, 도 2의 전압 발생회로와 동일한 구조를 갖는다. 도 3의 구조에 있어서, 제3전원노드(5)에 인가된 전압 VBB는 전압 VCC+ ｜VTP｜의 레벨로 설정된다. 제4전원노드(6)에 인가된 전압 VPP는 -VTN의 레벨로 설정된다. 이 조건 하에서, 노드(1)의 전압 V1및 노드(2)의 전압 V2는 하기 식에서 얻을 수 있다.

V1=(VCC+｜VTP｜-｜VTP｜)/2+｜VTP｜

=VCC/2+ ｜VTP｜

V2=(VCC-VTN-(-｜VTP｜)/2-VTN

= VCC/2-VTN

MOS트랜지스터Q5및 Q6는 소오스추종모드에서 동작하므로, 출력노드(3)의 전압V0은 다음과 같이 나타낸다 :

V0=VCC/2+｜VTP｜-VTN

임계값전압 VTN이 ｜VTP｜와 거의 동일하므로, 출력노드(3)으로 부터의 전압 V0은 거의 VCC/2의 레벨로 된다,

제1 및 제2실시예에서 나타낸 전압발생회로와 마찬가지로, 저소비전력으로 동작하는 전원전압VCCD의 넓은 동작범위의 전압발생회로는 도3의 구조에 따라 실현될수 있다.

[제4실시예]

도 4는 본 발명의 제4실시예에 따른 전압발생회로의 구조를 나타낸 것이다. 도 4의 전압발생회로는 하기와 같은 점을 제외하고는 전압발생회로와 동일하다. 즉, 제3전원노드(5)에 인가된 전압 VPP는 VCC+｜VTP｜의 전압레벨로 설정된다. 제4전원노드(6)에 인가된 전압 VBB는 -VTN의 레벨로 설정된다. VTP는 p채널 MOS트랜지스터Q3P의 임계값전압이고 , VTN은 n채널 MOS트랜지스터Q1N의 임계값전압이다.

도 4의 구조에 따르면, 하기식으로 나타낸 전압 V1은 제1전압발생부 GVAa의 노드 (1)에서 출력된다.

V1= (VCC+｜VTP｜-VTN)2+VTN

=VCC/2-VTN/2+｜VTP｜/2

또, 하기식으로 나타낸 전압 V2가 제2전압발생부 VGAb의 노드(2)에서 출력된다.

V2=(VCC+｜VTP｜+VTN)/2-VTN

=VCC/2-VTN-｜VTP｜/2

따라서, 하기 식으로 나타낸 전압 V0은 출력회로 OUT의 출력노드(3)에서 출력된다.

V0=VCC/2+｜VTP｜/2-VTN/2

임계값전압 VTN은 ｜VTP｜와 거의 동일하므로, 출력전압 V0은 실질적으로 도 4의 구조에 따른 VCC/2의 레벨로 된다.

VCC+｜VTP｜-VCC-｜VTP｜+VTN

=VTN>0이므로,

제3전원노드(3)상의 전압 VPP 및 출력노드(3)의 전압 V0(접지전압의 레벨을 기준으로 하는 전압)은 하기와 같은 관계를 만족한다 :

VPP>2V0

이 VPP>2ㆍV0의 관계는 도 3의 구조도 만족한다. 구체적으로,

VCC+｜VTP｜-VCC-2｜VTP｜+2ㆍVTN

=2ㆍVTN-｜VTP｜>0

제3전원노드에 VPP>2(V0-VSS)의 관계를 만족하는 전압을 출력하고, 제4전원노드(6)에 부전압을 출력하는 것에 의해, 전원전압 VCC의 레벨이 낮은 경우에도 원하는 레벨의 전압이 안정하게 발생할 수 있다.

[제5실시예]

도 5는 본 발명의 제5실시예에 따른 전압발생회로의 구조를 나타낸 것이다. 도 5의 전압발생회로는 제3전원노드(5)상의 전압 VPP 및 제4전원노드(6)상의 전압 VBB로부터 출력회로 OUT의 MOS트랜지스터Q5및 Q6의 게이트에 인가된 제1및 제2전압을 발생한다. 전압발생부 VGA는 제3전원노드(5)와 내부노드(1)사이에 접속된 고저항의 저항소자 R5, 내부노드(1)과 (7)사이에 접속된 n채널 MOS트랜지스터Q7N, 노드(7)과 (2)사이에 다이오드 접속된 n채널 MOS트랜지스터Q8P 및 노드(2)와 제4전원노드(6)사이에 접속된 고저항의 저항소자R6를 포함한다.

제3전원노드(5)에 인가된 전압 VPP는 VCC+VTN의 전압레벨로 설정된다. 여기에서, VTN은 MOS트랜지스터Q7N의 임계값전압을 나타낸다. 제4전원노드(6)상의 전압 VBB는 -｜VTP｜의 전압레벨로 설정된다. VPT는 MOS트랜지스터Q8P의 임계값전압을 나타낸다. 저항소자 R5및 R6은 MOS트랜지스터Q7N 및 Q8P의 채널저항 보다 훨씬 크고 서로 동일한 저항값을 갖는다. 이하, 그의 동작에 대해 설명한다.

저항소자 R5및 R6의 저항값을 R, i는 제4전원노드(6)의 제3전원노드(5)로부터 흐르는 전류, Vx는 노드(7)상의 전압을 나타낸다고 하면, 하기와 같다.

VCC + VTN-Vx = I·R + VTN

Vx+｜VTP｜ = ｜VTP｜+ I·R … (4)

식(4)에서 하기식(5)을 얻을 수 있다.

IㆍR=Vx … (5)

식(5)를 식(1)에 대입하면, 하기 식(6)이 얻어진다:

Vx=VCC/2 … (6)

식(6)에서 내부노드(1) 및 (2)상의 전압 V1및 V2는 하기 식으로 각각 나타낸다.

MOS트랜지스터Q5및 Q6는 게이트에서 전압 V1및 V2를 각각 수신하여 소오스추종모드에서 동작한다. 따라서, VCC/2의 전압이 출력노드(3)으로 출력된다.

출력회로 OUT의 MOS트랜지스터Q5및 Q6는 임계값전압의 절대값과 동일한 게이트소오스전압을 갖고, 도 5의 구조에 있어서, 온상태와 오프상태의 사이의 경계영역에서 동작한다. 따라서, 출력회로 OUT에 있어서, 전원노드(4a)에서 접지노드(4b)로 전류가 거의 흐르지 않는다. 전압발생부 VGA에 있어서, 2개의 다이오드 접속된 MOS트랜지스터가 직렬로 접속된다. 그러나, 제3전원노드(5)상의 전압VPP와 제4전원노드(6)상의 전압 VBB사이의 차이는 VCC+VTN+｜VTP｜이다. 원리적으로는 전원전압 VCC가 거의 0V인 경우에도 MOS트랜지스터Q7N 및 Q8P는 모두 도통되고, 작은 전류가 저항소자 R5및 R6을 거쳐서 MOS트랜지스터Q7N 및 Q8P로 흐른다. MOS트랜지스터Q7N 및 Q8P는 다이오드 모드로 동작한다.

따라서, 전원전압 VCC가 저레벨인 경우에도 원하는 레벨의 전압이 신뢰성있게 발생 할 수 있다.

따라서, 원하는 레벨의 전압 V0은 도 5의 구조에 따라 저소비전력으로 안정하게 발생할 수 있다. 전원전압 VCC의 동작범위가 넓은 전압발생 회로를 실현할 수 있다.

[제6실시예]

도 6은 본 발명의 제6실시예에 따른 전압발생회로의 구조를 도시한 것이다.

도 6에 있어서, 전압발생부 VGA는 제3전원노드(5)와 노드(1)사이에 접속된 고저항의 저항소자 R5, 노드(1)과 노드(7)사이에 접속된 p채널 MOS트랜지스터Q7P,노드(2)와 노드(7)사이에 다이오드 접속된 n채널 MOS트랜지스터Q8N 및 노드(2)와 제4전원노드(6)사이에 접속된 고저항의 저항소자 R6을 포함한다. 제3전원노드(5)에 인가된 전압 VPP는 VCC+｜VTP｜의 레벨로 설정된다. 제4전원노드(6)에 인가된 전압 VBB는 -VTN의 레벨로 설정된다. VTN 및 VTP는 MOS트랜지스터Q7P 및 Q8N의 임계값전압을 각각 나타낸다. 노드(1)상의 전압은 출력회로 OUT의 MOS트랜지스터Q5의 게이트에 인가된다. 노드(2)상의 전압은 출력회로 OUT의 p채널 MOS트랜지스터Q6의 게이트에 부여된다. 이하, 그의 동작에 대해 설명한다.

저항소자 R5및 R6의 저항값은 서로 동일한 값 R이라 한다. 이 저항값 R은 MOS트랜지스터Q7P 및 Q8N의 채널소자 보다 훨씬 높다. 이 경우, MOS트랜지스터Q7P 및 Q8N은 다이오드 모드로 동작하여 각각의 임계값전압의 절대값이 저하되게 한다. 제3전원노드(5)와 노드(7) 사이의 전압에서 , 하기와 같은 식을 얻을 수 있다.

VCC+｜VTP｜-Vx=IㆍR+｜VTP｜

여기에서, Vx는 노드(7)상의 전압이다. 또, 노드(7) 및 제4전원노드(6)에 걸친 전압은 하기 식으로 얻을 수 있다.

Vx+VTN =IㆍR+VTN

상기 두 식에서, Vx=VCC/2가 얻어진다.

따라서, 노드(1)상의 전압 V1및 노드(2)상의 전압 V2는 하기 식으로 나타낸다.

V1=VCC/2+｜VTP｜

V2=VCC/2-VTN

출력회로 OUT에 있어서, MOS트랜지스터Q5는 출력노드(3)에 제1전원노드(4a)로부터 하기 식으로 나타낸 전압을 출력한다.

VCC/2-｜VTP｜-VTN

출력회로 OUT 의 MOS트랜지스터Q6는 출력노드(3)의 전압레벨을 하기 식으로 나타낸 레벨로 방전한다 :

VCC/2-VTN+｜VTP｜

따라서, 출력노드(3)상의 전압은 하기와 같이 나타낸다 :

V0=VCC/2-｜VTP｜-VTN

VTN이 도 6의 구조의 ｜VTP｜와 거의 동일하므로, 출력노드(3)의 전압 V0은 거의 VCC/2이다.

도 6의 구조에 따르면, 출력노드(3)에 인가된 전원 V0(기준으로써의 접지전압)의 2배의 전압이 제3전원노드(5)에 인가된다.

전압발생부 VGA에 있어서, 2개의 다이오드 접속된 MOS트랜지스터는 직렬로 접속된다. 전원전압 VCC가 매우 낮은 값인 경우에도, 제3전원노드(5)와 제4전원노드(6)의 전압은 각각의 임계값 전압에 의해 변경되고, MOS트랜지스터Q7P 및 Q8P는 모두 제5실시예의 전압발생회로와 마찬가지로 온된다. 따라서, 원하는 레벨의 전압이 노드(1) 및 노드(2)에서 신뢰성있게 발생할 수 있다. 또, MOS트랜지스터Q5및 Q6는 출력회로 OUT 에 있어서 그의 임계값 전압의 절대값과 동일한 소오스-전압을 각각 갖는다. 따라서, 전원전압VCC의 동작범위가 넓은 전원발생회로를 얻을 수 있다.

제5및 제6실시예에 있어서, 저항소자 R5및 R6는 채널저항이 큰 MOS트랜지스터로 이루어진다.

[제7실시예]

도 7은 본 발명의 제7실시예에 따른 전압발생회로의 구조를 도시한 것이다. 도 7에 있어서, 전압발생회로 VGB는 제3전원노드(5)상의 전압 VPP 및 제4전원노드(6)상의 전압 VBB로부터 노드(8) 및 (9)에 제3및 제4전압을 각각 발생하는 전압발생부 VGBa, 제3전원노드(5)상의 전압 및 제4전원노드(6)상의 전압에서 제5전압을 발생하여 노드(10)으로 출력하는 전압발생부 VGBb, 제3전원노드(5)상의 전압 VPP 및 접지노드(4b)상의 전압을 수신하여 전압발생부 VGBa 및 VGBb로 부터의 제3및 제5전압에 따라 출력회로 OUT 의 MOS트랜지스터Q5의 게이트에 인가된 제1전압을 발생하는 전압발생부 VGBc 및 전압발생부 VGBa 및 전원노드(4a)와 제4전원노드(6) 사이에 접속되고 VGBb로 부터의 제4및 제5전압에 따라 출려회로 OUT 의 MOS트랜지스터Q6의 게이트에 인가된 제2전압을 발생하는 전압발생부 VGBd를 포함한다.

출력회로 OUT 는 제1∼6실시예와 마찬가지로 n채널 MOS트랜지스터Q5및 p채널 MOS트랜지스터(16)을 포함한다.

전압발생부 VGVa는 제3전원노드(5)와 노드(8)사이에 접속된 고저항의 저항소자 R5, 노드(8)과 (7) 사이에 직렬로 다이오드 접속된 n채널 MOS트랜지스터Q9N 및 Q7N, 노드(7)과 (9)사이에 접속된 p채널 MOS트랜지스터Q8P 및 Q10P 및 노드(9)와 제4전원노드(6)사이에 접속된 고저항의 저항소자 R6을 포함한다. 저항소자 R5및 R6의 저항값은 MOS트랜지스터Q7N, Q8P, Q9N 및 Q10P의 각각의 채널저항 보다 훨씬 큰 값으로 설정된다.

전압발생부VBb는 고저항의 저항소자 R7, n채널 MOS트랜지스터Q13N 및 제3전원노드(3)과 노드 (10)사이에 직렬로 접속된 p채널 MOS트랜지스터Q11P를 포함한다. 각각의 MOS트랜지스터Q13N 및 Q11P는 다이오드 접속되고, 제3전원노드(5)에서 노드(10)으로의 임계값전압의 절대값과 동일하게 강압이 발생한다.

전압발생부 VGBb는 n채널 MOS트랜지스터는 n채널 MOS트랜지스터Q12N, p채널 MOS트랜지스터Q14P 및 노드(10)과 전원노드(6)사이에 직렬로 접속된 고저항의 저항소자R9를 더 포함한다. MOS트랜지스터Q12N, Q14P의 각각은 다이오드 접속되어, 임계값 전압의 절대값만큼 노드(10)에서 제4전원노드(6)으로 전압을 저하시킨다.

전압발생부 VGBc는 제3전원노드(5)와 노드(1)사이에 접속되어 그의 게이트의 전압발생부 VGBa에서 노드(8)상에 발생한 제3전압을 수신하는 n채널 MOS트랜지스터Q15및 노드(1)과 접지노드(4b)사이에 접속되고 그의 게이트의 전압발생부 VGBb의 노드(10)상에서 발생한 제5전압을 수신하는 p채널 MOS트랜지스터Q16을 포함한다.

전압발생부 VGBd는 전원노드(4a)와 노드(2)사이에 접속되고 전압발생부 VGBb의 노드(10)에 접속된 게이트를 갖는 n채널 MOS트랜지스터Q17및 노드(2)와 제4전원노드(6)사이에 접속되고 노드(9)상에서 발생한 제4전압을 전압발생부 VGBa에서 수신하는 게이트를 갖는 p채널 MOS트랜지스터Q18을 포함한다. 노드(1)은 출력회로 OUT의 n채널 MOS트랜지스터Q5의 게이트에 접속된다. 노드(2)는 출력회로 OUT의 p채널 MOS트랜지스터Q6의 게이트에 접속된다. 이하, 그의 동작에 대해 설명한다.

제3전원노드(5)에 인가된 전압 VPP는 VCC+2ㆍVTN의 레벨로 설정된다. 제4전원노드(6)상의 전압 VBB는 -2｜VTP｜의 레벨로 설정된다.

저항소자 R5및 R6의 저항값 각각은 대응하는 경로에서 MOS트랜지스터의 채널저항보다 훨씬 큰 값으로 설정된다. MOS트랜지스터Q7N, Q8N, Q9N, Q10P는 다이오드 모드에서 동작하여 각각의 임계값 전압의 절대값의 전압을 강압시킨다. 저항소자 R5 및 R6각각은 R과 동이한 저항값을 갖는다. 전류I가 전압발생부 VGBa에서 도통되면, 노드(7)과 제3전원노드(5)사이의 전압은 하기 식으로 나타낸다 :

VCC+2ㆍVTN-Vx=IㆍR+VTN+｜VTP｜

여기에서, Vx는 노드(7)상의 전압을 나타낸다. 노드(7)과 제4전원노드(6)사이의 전압은 하기와 같이 나타낸다.

Vx+2｜VTP｜=2｜VTP｜+IㆍR

상기식에서 IㆍR항을 소거하면 노드(7)상의 전압 Vx는 다음과 같다.

Vx=VCC/2

따라서, 노드(8)상의 전압 V8및 노드(9)상의 전압 V9은 하기식으로 나타낸다 :

V8=VCC/2+2ㆍVTN .................(7)

V9=VCC/2-2｜VTP｜ ..................(8)

전압발생회로 또는 전압발생부 VGBb에 있어서, 저항소자 R7및 R8의 저항값 각각은 이 경로에 포함된 MOS트랜지스터의 채널저항보다 훨씬 크게 설정된다. 또, 저항소자 R7및 R8의 저항값을 R,이 경로를 통과하는 전류는 I 및 노드(10)상의 전압을 Vy로 하면, 하기와 같은 식이 얻어진다 :

VCC+2ㆍVTN-Vy=IㆍR+VTN+｜VTP｜

Vy+2｜VTP｜=VTN+｜VTP｜+IㆍR

상기 두 식에서 IㆍR을 소거하면 하기 식이 얻어진다 :

Vy=VCC/2+VTN-｜VTP｜ … (9)

MOS트랜지스터Q15가 전압발생부 VGBc의 드레인 전위(제3전원노드(5)의 전위)보다 낮은 게이트 전위를 가지므로, 소오스추종모드에서 MOS트랜지스터Q15가 동작한다. 따라서, 노드(1)의 전압은 MOS트랜지스터Q15에 의해 VCC/2+VTN의 레벨로 충전된다. 노드(1)의 전압은 이 충전 레벨보다 크게 되면 , 식(9)로 나타낸 전압 Vy와 노드(1)상의 전압 V1사이의 차이는 MOS트랜지스터Q16의 임계값전압의 절대값 보다 커서져, MOS트랜지스터Q16이 온되어 노드(1)의 전위를 저하시킨다. MOS트랜지스터Q16은 노드(1)의 전압을 VCC/2+VTN의 레벨로 충전한다. 따라서, 노드(1)상의 전압 V1은 하기 식으로 나타낸다.

V1=VCC/2+VTN

마찬가지로, MOS트랜지스터Q17은 전압발생부 VGBd에서 소오스추종모드로 동작하여 노드(2)의 전위레벨 VCC/2-｜VTP｜로 충전한다. 이 전압레벨이 초과하면 , MOS트랜지스터Q18은 온되어, 노드(2)의 전위를 VCC/2-｜VTP｜의 레벨로 방전한다. 따라서, 노드(2)의 V2는 하기와 같이 나타낸다.

V2=VCC/2-｜VTP｜

출력회로 OUT에 있어서, MOS트랜지스터Q5및 Q6은 소오스추종모드에서 동작한다. 따라서, 출력모드(3)상의 전압 V0은 VCC/2의 전압레벨로 된다. 출력회로 OUT 에 있어서, MOS트랜지스터Q5및 Q6의 게이트-소오스전압은 각각의 임계값전압의 절대값과 각각 동일하고, 온상태와 오프상태 사이의 경계영역에서 동작하여, 소비전력을 충분히 낮은 레벨로 억제한다, 출력노드(3)상의 전압이 상승하면, MOS트랜지스터Q6은 온된다. 출력노드(3)상의 전압 V0이 저하되면, MOS트랜지스터Q5가 온된다. 따라서, VCC/2의 전압은 V0은 저소비전력으로 안정하게 공급될 수 있다.

전압발생부 VGBc 및 VGBd에 있어서, MOS트랜지스터Q15-Q18은 온상태와 오프상태의 경계영역에서 동작한다. 그의 전력소비는 안정한 상태에서는 매우 낮다. 또, MOS트랜지스터Q15및 Q16이 하나는 오프이고 하나는 온되는 푸시플 동작을 실행하므로, MOS트랜지스터Q5의 전압은 소정의 전압레벨에서 안정하게 유지될 수 있다. MOS트랜지스터Q17및 Q18은 마찬가지로 푸시플 동작을 실행하여 MOS트랜지스터Q16의 게이트전위용 소정의 레벨로 안정하게 유지된다.

이 전압발생부로부터 공급된 전압 V0을 비트선 프라차지전압 VBL 또는 DRAM의 셀플레이트 전압 VCP로써 사용되면, 출력노드(3)에는 비트선용량 또는 셀플레이트 용량에 의해 큰 기생용량이 존재한다. 이 큰 기생용량을 고속으로 충전하고 그의 소정의 전압레벨을 안정하게 유지하기 위해, MOS트랜지스터Q5및 Q6의 각각의 치수(채널폭W 또는 채널길이 L에 대한 채널폭 W의 비)가 크게 설정된다. 따라서, MOS트랜지스터Q5및 Q6의 게이트 용량은 매우 큰 값이 된다. 이러한 큰 용량을 갖는 게이트가 큰 저항값을 갖는 레지스터를 거쳐서 충전되면, 그의 전위의 상승시, 레지스터 및 게이트 용량의 RC지연에 의해 MOS트랜지스터Q5및 Q6의 게이트전위의 증가의 속도가 낮아진다. 구체적으로, 전원투입시 MOS트랜지스터Q5및 Q6의 게이트전위가 소정의 레벨로 안정화하는데는 시간이 소비되고, 전원 투입후 DRAM을 동작상태로 하는데는 장시간을 요구한다. 전원투입 후 고속으로 DRAM을 동작상태로 할 수 없다는 문제가 발생한다.

도 7에 도시한 바와 같이 MOS트랜지스터Q15-Q18에 의해 출력회로 OUT의 MOS트랜지스터Q5및 Q6의 게이트를 구동하는 것에 의해 전위 상승시의 이러한 지연 문제를 해결할 수 있다. 즉, MOS트랜지스터Q15-Q18은 MOS트랜지스터Q5및 Q6의 게이트의 용량을 구동하는데만 필요하다. MOS트랜지스터Q5및 Q6의 게이트 용량은 비트선 용량 및 셀플레이트 용량에 비해 매우 작다. 따라서, MOS트랜지스터Q15-Q18의 치수(채널폭 또는 채널길이에 대한 채널폭의 비)는 MOS트랜지스터Q5및 Q6의 치수의 대략 1/10∼1/100으로 설정된다. 따라서, MOS 트랜지스터 Q15-Q18의 게이트용량이 감소한다. MOS트랜지스터Q15-Q16의 게이트가 큰 저항의 저항소자를 통해 충전되는 구조에 따라, 그의 전위 상승속도는 저항소자를 통해 MOS트랜지스터Q5및 Q6의 게이트전위가 구동되는 경우의 10∼100배로 상승될 수 있다. 그 결과, 출력노드(3)의 전압 V0의 상승이 증가할 수 있다.

따라서, 도 7에 도시한 바와 같은 구조의 전압발생회로를 사용하는 것에 의해 전원이 온 된 후 전압 V0을 신속하고 안정하게 발생할 수 있다.

전압발생부 VGBa 및 VGBb에 있어서, 제3전원노드(5)와 제4전원노드(6)의 전압 차이는 VCC+2ㆍVTN +2｜VTP｜ 의 레벨로 설정될 수 있다.

각 경로의 MOS트랜지스터는 전원전압 VCC가 낮은 경우에도 신뢰성있게 온 될 수 있다. 따라서, MOS트랜지스터는 다이오드 모드에서 동작하여 전원전압 VCC의 값이 낮은 경우에도 필요한 레벨의 전압을 발생 할 수 있다.

도 7에 도시한 구조에 따르면, MOS트랜지스터Q13N 및 MOS트랜지스터Q18P의 위치는 전압발생부 VGBb에서 교환되어도 좋다. 또, MOS트랜지스터Q12N 및 Q10P의 위치도 교환될 수 있다.

[제8실시예]

도 8은 본 발명의 제8실시예에 따른 전압발생회로의 구조를 도시한 것이다. 도 8의 전압발생회로의 구조는 전압발생부 VGBa를 제외하고는 도 7의 전압발생회로의 구조와 동일하다. 대응하는 부분은 동일 부호로 나타낸다.

전압발생부 VGBa에 있어서, p채널MOS트랜지스터Q9P 및 Q7P는 노드(7)과 (8)사이에 직렬로 접속된다. 또, 다이오드 접속된 n채널MOS트랜지스터Q8N 및 Q10N은 노드(7)과 (9)사이에 직렬로 접속된다.

이하, 그의 동작에 대해 설명한다.

저항소자 R5및 R6의 저항값은 MOS트랜지스터Q9P, Q7P, Q8N 및 Q10N의 채널저항 보다 훨씬 높게 설정된다. 따라서, 이들 MOS트랜지스터 각각은 임계값전압의 절대값만큼 제3전원노드(5)에서 제4전원노드(6)으로 전압이 강압된다. 전류발생회로 VGBa를 통과하는 전류를 I라하면, 하기와 같은 관계식을 얻을 수 있다.

VCC+2ㆍVTN-Vx=IㆍR+2｜VTP｜

Vx-2｜VTP｜=2ㆍVTN+IㆍR

상기 두 식에서 IㆍR을 소거하면 하기 식이 얻어진다.

Vx=VCC/2+2ㆍVTN-2｜VTP｜

따라서, 노드(8)상의 전압 V8및 노드(9)상의 전압 V9는 하기 식으로 나타낸다.

V8= VCC/2+2ㆍVTN

V9=VCC/2-2｜VTP｜

즉, 노드(8)상의 전압 V8및 V9는 도 7의 전압발생회로에 있어서 노드(8)과 (9)상의 각각의 전압과 동일한 전압레벨로 된다. 따라서, 도 8에 도시한 회로에 따르면 제7실시예의 전압발생회로와 동일한 이점을 얻을 수 있다.

2개의 p채널MOS트랜지스터와 2개의 n채널MOS트랜지스터가 노드(8)과 (9)사이에 서로 직렬로 접속되고 다이오드 접속되면 동일한 이점을 얻을 수 있다. 이들 MOS트랜지스터의 배열순서는 임의적이다.

[제9실시예]

도 9는 본 발명의 제9실시예에 따른 전압발생회로의 구조를 도시한 것이다. 도 9의 전압발생회로는 전압발생부 VGBb의 구조 및 제3전원노드(5)와 제4전원노드(6)에 공급된 전압 VPP 및 VBB의 레벨을 제외하고는 도 7과 동일하다. 대응하는 부분은 동일 부호로 나타낸다.

전압발생부 VGBb는 제3전원노드(5)와 노드(10) 사이에 접속된 고저항의 저항소자 R9및 노드(10)과 소오스전원노드(6)사이에 접속된 고저항의 저항소자 R10을 포함한다. 저항소자 R9및 R10은 동일한 공통의 저항값을 갖는다. 소비전력을 절감하는 지점부터 저항소자 R9및 R10은 높은 저항값을 갖는다. 저항소자 R9및 R10은 높은 채널저항을 갖는 MOS트랜지스터로 이루어진다.

제3전원노드(5)에 인가된 전압 VPP는 VCC+VTN+｜VTP｜의 레벨로 설정된다. 제4전원노드(6)에 인가된 전압 VBB는 -(｜VTP｜+VTN)의 레벨로 설정된다. VTP는 전압발생부 VGBa의 p채널MOS트랜지스터의 임계값전압의 절대값을 나타낸다. VTN은 전압발생부 VGBa의 MOS트랜지스터의 임계값전압의 절대값을 나타낸다. 그의 동작은 하기와 같다.

저항소자 R9및 R10은 동일한 기준값을 갖고, 노드(10)상의 전압 Vy는 (VPP+VBB)/2=VCC/2로 설정된다. 전압발생부 VGBa에 있어서, 노드(7)상의 전압이 Vx이면, 하기 식이 얻어진다 :

VCC+VTN+｜VTP｜-Vx=2ㆍVTN+IㆍR

Vx+VTN+｜VTP｜=2｜VTP｜+IㆍR

상기 두 식에서 IㆍR을 소거하면, 하기식이 얻어진다.

Vx=VCC/2+｜VTP｜-VTN

따라서, 노드(8)상의 전압 V8및 노드(8)상의 전압 V9는 하기 식으로 나타낸다.

V8=Vx+2ㆍVTN=VCC/2+｜VTP｜+VTN

V9=Vx-2｜VTP｜=VCC/2-｜VTP｜-VTN

따라서, 하기 식으로 나타낸 전압 V1은 전압발생부 VGBc의 노드(1)에서 공급된다.

V1=VCC/2+｜VTP｜

또한, 하기식으로 나타낸 전압 V2는 전압발생부 VGBd의 노드(2)에서 공급된다.

V2=VCC/2-VTN

따라서, 하기 식으로 나타낸 전압 V0은 출력회로 OUT에서 공급된다.

V0=VCC/2+｜VTP｜-VTN

VTN이 ｜VTP｜와 대략 동일하므로, 출력노드(3)으로 부터의 전압 V0은 대략 VCC/2의 전압레벨로 된다.

도 9에 도시한 구조에 따라 전압발생부 VGBb에 마련된 MOS트랜지스터가 없으므로, 제7및 제8실시에의 구조와는 반대로 소자의 수가 감소할 수 있다. 도 9에 도시한 구조에 따르면, 제3전원노드(5)상의 전압 VPP와 제4전원노드(6)상의 전압 VBB 사이의 차이는 하기 식으로 나타낼 수 있다.

VPP-VBB=VCC+2ㆍVTN+2｜VTP｜

따라서, 이 전압발생부 VGBa에 있어서, 2개의 n채널MOS트랜지스터와 2개의 p채널MOS트랜지스터가 직렬로 접속되는 경우에도, 이들 MOS트랜지스터가 신뢰성 있게 온 될 수 있다. 따라서, 저전원전압 VCC의 경우에도 원하는 전압레벨의 전압이 신뢰성 있게 발생 할 수 있다.

소오스추종모드에서 MOS트랜지스터Q15및 Q18을 동작시키기 위해 MOS트랜지스터Q15및 Q18의 드레인은 제3전원노드 (5)와 제4전원노드(6)에 각각 접속된다. (소오스추종모드에 대해서는 후에 상세하게 설명한다).

도 9에 도시한 구조에 따르면, 제3전원노드(5)상의 전압 VPP는 출력노드(3) 상의 전압에 대해 VPP>2ㆍV0의 관계를 만족한다.

VPP-2ㆍV0=3ㆍVTN-｜VTP｜>0

제9실시예의 전압발생회로에 따르면, 넓은 범위의 전원전압 VCC에서 저소비전력으로 원하는 레벨의 전압을 안정하게 발생할 수 있는 전압 발생회로를 얻을 수 있다. 또, 전원 투입후 전원 V0을 고속으로 소정의 레벨로 설정할 수 있다.

[제10실시예]

도 10은 본 발명의 제10실시예에 따른 전압발생회로의 구조를 도시한 것이다, 도 10의 전압발생회로의 구조는 하기와 같은 점을 제외하고는 도 9에 도시한 구조와 동일하다. 도 10의 전압발생회로의 전압 발생부 VGBa는 노드(8)과 (7)사이에 직렬로 접속되고 다이오드 접속된 p채널MOS트랜지스터Q9P, Q7P 및 노드(7)과 (9)사이에 직렬로 접속되고 다이오드 접속된 n채널MOS트랜지스터Q8N, Q10N을 갖는다.

이하, 그의 동작에 대해 설명한다.

저항소자 R5및 R6의 저항값을 R이라 한다. 저항값 R은 MOS트랜지스터Q7N,Q8N, Q9N 및 Q10N의 채널저항 보다 훨씬 크게 설정된다.

전압발생부 VGBa를 흐르는 전류를 I라 하면, 하기와 같은 식이 얻어진다.

상기 두 식에서 IㆍR항을 소거하면, 하기 식이 얻어진다 :

Vx=VCC/2+VTN+｜VTP｜

V8=Vx+2｜VTP｜=VCC/2+VTN+｜VTP｜

V9=Vx-2｜VTP｜=VCC/2-｜VTP｜-VTN

노드(8)상의 전압 V8및 V9는 도 9의 전압발생회로에 있어서, 노드(8)과 (9)상의 각각의 전압과 동일한 전압레벨로 된다. 따라서, 도 9의 전압발생회로와 동일한 동작은 도10의 구조에 따르고, 동일한 이점을 얻을 수 있다.

2개의 다이오드 접속된 p채널MOS트랜지스터와 2개의 다이오드 접속된 n채널MOS트랜지스터가 노드(8)과 (9) 사이에 서로 직렬로 접속되면 동일한 이점을 얻을 수 있다.

[제11실시예]

도 11은 본 발명의 실시예에 따른 전압발생회로의 구조를 도시한 것이다. 도 11의 전압발생회로는 제5전압 Vy를 발생하는 전압발생부 VGBb가 부족하다. 전압발생부 VGBa는 제5전압을 발생한다. 전압발생부 VGBa는 제3전원노드(5)와 노드(8)사이에 접속된 고저항의 저항소자 R5, 노드(8)과 (7)사이에 직렬로 접속되고 다이오드 접속된 n채널MOS트랜지스터Q9N 및 p채널MOS트랜지스터Q7N, 노드(7)과 (9)사이에 직렬로 접속되고 다이오드 접속된 n채널MOS트랜지스터Q8N 및 p채널MOS트랜지스터Q10P, 및 노드(9)와 제4전원노드(6)사이에 접속된 고저항의 저항소자 R6를 포함한다.

저항소자 R5및 R6의 각각은 MOS트랜지스터Q7P, Q8N, Q9N 및 Q10P의 채널 저항보다 훨씬 큰 저항값을 갖는다. 전압발생부 VGBc, VGBd 및 출력회로 OUT의 구조는 제7∼제10실시예의 전압발생회로의 구조와 동일하고, 대응하는 부분은 동일부호로 나타낸다. 제3전원노드(5)에 인가된 전압 VPP는 VCC+VTN+｜VTP｜의 전압레벨을 갖는다.

제4전원노드(6)에 인가된 전압 VBB는 -(｜VTP｜+VTN)의 전압레벨을 갖는다. 이하, 그의 동작에 대해 설명한다.

저항소자 R5및 R6는 모두 R의 저항값을 갖는다. 전압발생부 VGBa에 있어서, 제3전원노드에서 제4전원노드(6)으로 흐르는 전류를 I라 한다. 노드(7)상의 전압을 Vx라 하면, 다음과 같은 관계식을 얻을 수 있다.

상기 두 식에서 IㆍR항을 소거하면, 하기와 같은 식이 얻어진다 :

Vx=VCC/2

따라서, 노드(8) 및 (9)상의 전압 V8및 V9는 각각 하기와 같이 나타낸다.

V8= VCC/2+｜VTP｜+VTN

V9= VCC/2-｜VTP｜-VTN

MOS트랜지스터Q15및 Q17은 소오스추종모드에서 동작한다. 노드(1) 및 (2)로 부터의 전압 V1및 V2는 각각 하기와 같은 식으로 나타낸다.

V1=VCC/2+｜VTP｜

V2=VCC/2-VTN

노드(1)상의 전압 V1이 이 전압레벨 보다 높아지면, p채널MOS트랜지스터Q16은 온되어, 노드(1)상의 전압 V1의 레벨이 저하된다. MOS트랜지스터Q16이 방전될 수 있는 전압레벨은 VCC/2+｜VTP｜이다.

마찬가지로, 노드(2)상의 전압 V2가 증가하면, MOS트랜지스터Q18이 동작하여, 노드(2)상의 전압V2가 VCC/2-VTN의 레벨로 방전된다.

따라서, 노드(1)및 (2)상의 전압 V1및 V2는 각각 하기와 같은 전압 레벨로 유지된다.

V1=VCC/2+｜VTP｜

V2=VCC/2-VTN

MOS트랜지스터Q5및 Q6가 출력회로 OUT의 소오스추종모드에서 동작하므로, 출력노드(3)상의 전압V0은 하기와 같이 나타낸다 :

V0=VCC/2+｜VTP｜-VTN

전압발생부 VGBc, VGBd 및 출력회로 OUT가 도 11에 도시한 회로에서 푸시-풀 방식으로 각각 동작하므로, 저소비전력으로 원하는 레벨의 전압을 안정하게 얻을 수 있다.

제3전원노드(5)상의 전압 VPP와 제4전원노드(6)상의 전압 VBB의 전압차이는 전압발생부 VGBa의 MOS트랜지스터의 임계값전압의 절대값의 합보다 높은 전원전압 VCC로 설정된다. 따라서, 전원전압 VCC가 낮은 경우에도 전압발생부 VGBa의 모든 MOS트랜지스터가 온된다. 따라서, 저전원전압의 조건 하에서 소정의 전압레벨로 안정하게 제3∼제5전압을 발생할 수 있다.

전압발생부 VGBa도 제5전압을 발생하므로 제5전압을 발생하는 전압 발생부 VGBb를 마련할 필요가 없다. 따라서, 전압발생부 VGBb에 있어서의 소비전력 및 점유면적을 없앨 수 있어, 소비전력이 낮고 점유면적이 작은 전압발생회로를 실현할 수 있다.

도 11에 도시한 구조에 있어서, MOS트랜지스터Q9N 및 MOS트랜지스터Q7P의 위치는 교환 될 수 있다. 또한, MOS트랜지스터Q8N 및 Q10P의 위치도 교환될 수 있다.

[그 밖의 실시예]

전압발생회로 VGB에서 공급된 전압V0는 전원전압 VCC의 대략1/2의 전압레벨을 갖다. 이것은 편의상이고, DRAM에 실제로 필요한 전압값은 메모리셀 캐패시터의 기억노드에 있어서, "1" 및 "0"을 각각 기억하는 상태에 대응하는 전압 VH 및 VL의 중간값(VH+VL)/2이거나, 또는 데이터가 메모리셀에서 리드될 때 비트선의 전압(워드선 선택시 비트선의 전압)이다, 이하, 이때의 상황에 대해 설명한다.

도 12a에 도시한 바와 같이 메모리셀 캐피시터 Cs의 기억노드가 비트선BL에 접속된 상태에 대해 고려한다. 메모리셀 캐피시터 Cs의 셀플레이트 전극에 셀 플레이트 전압 VCP가 인가된다. 비트선BL에는 기생용량 Cb가 존재한다. 비트선BL이 전압 VBL의 레벨로 방전되는 것에 대해 고려한다. "1"의 전압이 메모리셀 Cs의 기억노드에 기억되면, 도 12b에 도시한 바와 같이 메모리셀이 선택되면 비트선BL의 전위는 △Vh만큼 상승한다. "0"의 전압이 메모리셀 용량 Cs의 기억노드에 기억되면, 비트선BL의 전위는 도 12b에 도시한 바와 같이 프리차지 전압 VBL의 레벨에서 △V1만큼 저하된다. 이들 리드된 전압 △Vh 및 △V1은 다음과 같다.

메모리셀 용량 Cs에 "1" 및 "0"을 기억하는 상태의 전압은 각각 VH 및 VL이다. 정보"1"과 "0"을 기억할 때 메모리셀 캐패시터 Cs의 기억노드내의 기억전하 Q 는 하기 식(10) 및 (11)로 나타낸다.

"1" : Q = Csㆍ(VH -VCP) .............(10)

"0" : Q = Csㆍ(VL -VCP) ..............(11)

리드된 전압 △Vh의 레벨이 △V1의 레벨과 다르면, 센스앰프에 있어서 데이터"1"마진은 데이터 "0"과 다르다. 따라서, 센스앰프의 동작마진은 더 낮은 리드 전압에 의해 결정되어 센스 마진을 감소시킨다.

△Vh 및 △V1의 레벨을 등화하기 위해, 식(10) 및 (11)에 도시한 기억 전하량 Q는 크기는 동일하고 부호가 반대이어야 한다.

즉, Csㆍ(VH-VCP)+Csㆍ(VL-VCP)=0

상기 식을 변형하면, 식(12)가 얻어진다.

VCP=(VH-VL)/2 ..........................(12)

즉, 셀플레이트 전압 VCP는 "1"을 기억하는 상태에 대응하는 전압VH와 "0"을 기억하는 상태에 대응하는 전압 VL 사이의 중간전압을 취할 필요가 있다.

비트선BL에서와 마찬가지로, 전압 VH와 VL 사이의 중간값을 취해야 한다. 동일레벨의 리드전압 △Vh와 △V1의 발생에도 불구하고 비트선전위 VBL이 전압 VH와VL사이의 중간값에서 어긋나면, 데이터 "1"리드시의 비트선전위는 데이터"0"의 리드시와 다르므로, 센스마진이 감소한다. 따라서, 비트선 프리차지 전압 VBL과 셀플레이트 전압 VCP는 "1"을 기억하는 상태에 대응하는 전압 VH와 메모리셀 캐패시터 Cs의 기억노드에 "0"을 기억하는 상태에 대응하는 전압VH 사이의 중간전압으로 설정된다. 전압발생회로 VGB에 의해 발생된 전압 V0은 전원전압의 약 반분이라기 보다는 전압 VH와 VL 사이의 중간값의 전압레벨 또는 워드선 선택시 비트선BL의 전압레벨에 대응한다.

도 13a 및 도 13b는 MOS트랜지스터의 소오스추종모드 동작을 설명하는 도면으로써, 도 13a는 n채널MOS트랜지스터를 나타내고, 도 13b는 p채널MOS트랜지스터를 나타낸다.

n채널MOS트랜지스터NQ가 도 13a에 도시한 소오스추종모드에서 동작하면, 게이트 G의 전압 Vg와 소오스 S의 전압 Vs 사이에 하기와 같은 관계가 성립된다.

Vs=Vg-VTN

n채널MOS트랜지스터NQ는 포화영역에서 동작할 필요가 있으므로, 드레인 D에 인가된 전압 Vd는 하기와 같은 식을 만족해야 한다.

VdVg-VTN

드레인 D의 전압 Vd는 하기 식이 만족되면 임의의 값을 취할 수 있다.

따라서, 출력회로 OUT에서 출력노드를 충전하는 MOS트랜지스터Q5의 드레인은 전원전압 VCC를 수신하기 위해 전원노드(4a)에 결합 될 필요가 없다. (포화영역에서의 동작에는) VCC±△VCC의 범위 내의 전압이 필요하다. 예들 들면, 외부전원전압 EXTVCC를 내부에서 강압해서 내부전원전압 INTVCC를 발생하는 DRAM에 있어서, MOS트랜지스터Q5의 드레인은 외부전원전압 EXTVCC를 수신하도록 설정되어도 좋다.

이 경우, 전압발생부 VGB는 내부동작전원전압 INTVCC를 기준으로 하여 전압을 발생한다. 이 드레인 전압은 소오스추종모드에서 동작하는 전압발생부 VGBc와 VGBd의 MOS트랜지스터Q15및 Q17에도 인가된다.

p채널MOS트랜지스터PQ가 도 13b에 도시한 바와 같은 소오스추종모드에서 동작하면, 게이트 G의 전압 Vg와 소오스 S의 전압 Vs 사이에 n채널MOS트랜지스터NQ와 동일한 관계가 성립된다.

Vs=Vg-VTP=Vg+｜VTP｜

포화영역에서의 동작이 필요하므로, p채널MOS트랜지스터에 있어서의 드레인 D의 전압 Vd와 게이트전압 Vg는 하기 식을 만족한다.

VdVg-VTP=Vg+｜VTP｜

여기에서, VTP는 p채널MOS트랜지스터PQ의 임계값전압이고, 음의 값을 갖는다. n채널MOS트랜지스터NQ의 임계값전압 VTN은 양의 값을 갖는다.

드레인 전압 Vd는 포화영역에서의 동작이 확실하기만 하면 p채널MOS트랜지스터PQ에서 임의의 값을 위해야 한다. 따라서, 출력회로 OUT의 MOS트랜지스터Q6의 드레인에 접지전압VSS의 레벨을 공급할 필요가 없고, 포화상태에서의 동작이 보장된다고 하면 0±△VSS의 범위의 전압을 수신하게 된다. 이것은 전압발생부 VGBc와 VGBd에 있어서 MOS트랜지스터Q16및 Q18의 드레인 전압에도 적용된다.

즉, 소오스추종모드에서 동작하는 MOS트랜지스터의 소오스 전압 Vs는 게이트전압 Vg와 임계값전압 VTN 또는 VTP의 값으로 결정되고, (포화영역에서의 동작이 보장되기만 하면) 드레인 전압 Vd의 값에 의존하지 않는다. 따라서, 접지노드를 사용하여 상술한 실시예의 제4전원노드(6)상의 전압을 수신한다.

(제3전원노드에 인가되는 전압을 발생하는 회로(1))

도 14a는 제3전원노드에 인가된 전압 VPP를 발생하는 구조를 나타내고, 도 14b는 그의 동작파형을 나타낸다. VPP발생회로는 전원노드(4a)와 제3전원노드(5)사이에 직렬로 접속된 다이오드소자 D1-D4, 제3전원노드(5)의 전압을 안정화하는 안정화 캐패시터CL1및 제3전원노드(5)와 전원노드(4a)사이에 접속되어 다이오드모드로 동작하는 n채널MOS트랜지스터Q50을 포함한다. 다이오드 소자 D1및 D4는 전원노드(4a)에서 제3전원모드(5)로서 순방향으로 배열된다.

VPP발생회로는 클럭신호입력노드(60)과 다이오드 소자 D1과 D2사이의 노드(50)사이에 접속된 승압 캐패시터 C1, 클럭신호 입력노드(61)과 다이오드 소자 D2와 D3사이의 노드(51)사이에 접속된 승압캐패시터 C2및 클럭신호 입력노드(60)과 다이오드 소자 D3와 D4사이의 노드(52) 사이에 접속된 승압 캐패시터 C3를 더 포함한다. 상보 클럭신호 ψ및 /ψ는 각각 클럭신호 입력노드(60)과 (61)에 인가된다. 클럭신호 ψ및 /ψ는 0V와 전원전압 VCC사이에서 발진한다. 이하, 그의 동작에 대해 도 14b를 참조하여 설명한다.

클럭신호 ψ이 고레벨로 되고 클럭신호 /ψ이 저레벨로 되면, 노드(50)과 (52)의 전위는 승압케패시터 C1과 C3의 전하펌프동작에 의해 승압된다.

노드(51)의 전위는 승압캐패시터 C2의 전하펌프동작에 의해 따라 저하된다.

다이오드 소자 D1은 전원노드(4a)에서 전원전압 VCC를 수신하여 노드(50)의 전위를 VCC-VF의 전위레벨로 프리차지한다. 여기에서, VF는 다이오드 소자가 D1-D4각각의 순방향으로 강하 전압이다. 따라서, 클럭신호 ψ가 고레벨로 상승하면 노드(5)의 전위는 승압 캐패시터 C1의 전하 펌프동작에 의해 2ㆍVCC-VF 의 레벨로 상승한다. 노드(50)의 전하가 다이오드 소자 D2를 통해 노드(51)로 전달되어 노드(51)의 전위를 승압한다. 노드(50)과 노드(51)사이의 전위 차이가 VF로 되면, 다이오드 소자 D2는 오프상태로 된다. 여기에서 다이오드 소자 D3는 오프상태로 된다. 노드(52)의 전위가 증가하면, 전하는 다이오드 소자 D4를 통해 안정화 캐패시터 CL1으로 공급되어, 노드(5)의 전위가 증가한다.

클럭신호 ψ가 저레벨로 되고 클럭신호/ψ이 고레벨로 되면, 노도(50)과 (52)의 전위는 하강되고 노드(51)의 전위는 상승한다. 이 상태에서, 다이오드 소자 D3는 온되어, 노드(51)에서 노드(52)로 전하가 투입되어 노드(52)의 전위를 증가시킨다. 이러한 동작을 반복하는 것에 의해, 노드(50)의 전위는 안정한 상태에서 VCC-VF와 2ㆍVCC-VF 사이에서 변화한다. 노드(51)은 다이오드소자 D2를 거쳐서 노드(50)에서 프리차지되므로, 전위는 2·VCC-2·VF와 3·VCC-2VF 사이에서 변화한다. 노드(52)가 다이오드 소자 D3를 거쳐서 노드(51)에서 프리차지되므로, 전위는 3ㆍVCC-3ㆍVF와 4ㆍVCC-3ㆍVF 사이에서 변화한다. 따라서, 4(VCC-VF)의 전압은 다이오드 소자 D4로 부터의 최대 발생전압 VPP'로써 발생한다. MOS트랜지스터Q50은 제3전원노드(5)와 전원노드(4a)사이에 접속되어 제3전원노드(5)상의 전압 VPP와 전원노드(4a)상의 전원전압VCC의 차이를 임계값전원 VTN의 레벨로 유지한다. 따라서, 제3전원노드(5)에 인가된 전압VPP는 하기와 같다 :

VPP=VCC+VTN

이 n채널MOS트랜지스터Q50이 고정 트랜지스터로서 사용되어 전원전압VCC보다 높은 전압 VPP를 발생하면, 다이오드 소자 D1-D4및 승압 캐패시터 C1-C3로 이루어진 전하펌프회로에 의해 발생한 전압 VPP'는 전압 VPP보다 높아야 한다. 도 15는 전원전압 VCC와 전압 VPP, VPP'사이의 관계를 나타낸다. 횡축에는 전원전압 VCC를 나타내고, 종축에는 전압 VPP 및 VPP'를 나타낸다. MOS트랜지스터Q50의 동작을 고정하는 것에 의해 필요한 레벨의 전압 VPP를 발생하기 위해서는 VPPVPP' 이 만족되어야 한다. 즉,

VPP'VPP=VCC+VTN 이다.

구체적으로, 하기와 같은 관계가 만족되어야 한다 :

4(VCC-VF)VCC+VTN

VCC(4VF+VTN)/3

각각의 다이오드 소자 D1-D4의 순방향 강압전압 VF를 0.7V라 하고 n채널MOS트랜지스터Q50의 임계값전압 VTN을 0.8V라 하면, 하기와 같은 식이 만족된다.

VCC(2.8+0.8)/3=1.2V

즉, 전원전압 VCC가 1.2V보다 크면, 필요한 레벨의 전압 VPP가 발생할 수 있다. 이것은 전원전압 VCC가 1.2V의 레벨로 저하될 수 있음을 의미한다.

(VPP 발생회로(2))

도 16은 VPP 발생회로의 다른 구조를 나타낸 것이다. 도 16에 있어서, VPP 발생회로는 전원전압VCC 및 클럭신호ψ, /ψ에 따라 전압 VPP'를 발생하는 VPP' 발생기(100), 제3전원노드(5)와 전원노드(4a)사이에 직렬로 접속된 p채널MOS트랜지스터Q50 및 p채널MOS트랜지스터Q51를 포함한다. MOS트랜지스터Q50 및 Q51은 각각 다이오드 접속된다. VPP' 발생기(100)은 도 14a에 도시한 다이오드 소자 D1-D4, 승압 캐패시터 C1-C3및 안정화 시캐패시터 CL1을 포함한다. 도 16에 도시한 구조에 있어서, 제3전원노드(5)의 전압 VPP의 레벨은 하기 식으로 나타낸다 :

VPP=VCC+VTN+｜VTP｜

여기에서, VTN 및 VTP는 MOS트랜지스터Q50 및 Q51의 임계값전압을 각각 나타낸다.

(MPP 발생회로(3))

도 17은 VPP발생회로의 또 다른 구조를 나타낸 것이다. 도 17에 있어서, VPP 발생회로는 VPP'발생기(100) 및 제3전원노드(5)와 전원노드(4a)사이에 접속된 p채널MOS트랜지스터Q51을 포함한다. MOS트랜지스터Q51은 제3전원노드(4a)에 접속된 게이트와 드레인 및 전원노드(5)에 접속된 소오스를 갖는다. MOS트랜지스터Q51은 제3전원노드(5)상의 전압 VPP가 VCC+｜VTP｜ 보다 높으면 온되어 전압 VPP의 레벨을 저하시킨다. MOS트랜지스터Q51의 고정기능에 의해 제3전원 노드(5)로부터 하기 식으로 나타낸 레벨의 전압 VPP가 출력된다.

VPP=VCC+｜VTP｜

여기에서, VTP는 MOS트랜지스터Q51의 임계값전압을 나타낸다.

VPP=VCC+2VTN의 전압을 발생하기 위해, 2개의 다이오드 접속되고 직렬로 접속된 N채널 MOS트랜지스터를 사용한다.

(VBB 발생회로(1))

도 18은 제4전원노드에 인가된 전압 VBB를 발생하는 회로의 다른 구조를 나타낸다. 도 18에 있어서, VBB 발생회로는 제4전원노드(6)과 접지노드(4b)사이에 직렬로 접속된 다이오드 소자 D11-D14, 다이오드소자 D11, D12와 클럭신호 입력노드(60)사이에 접속된 전하펌프 캐패시터 C11, 다이오드소자 D12, D13의 노드(71)과 클럭신호 입력노드(61) 사이에 접속된 전하펌프 캐패시터 C12및 다이오드 캐패시터 D13, D14의 노드(71)과 클럭신호 입력노드(60)사이에 접속된 전하펌프 캐패시터 C13을 포함한다. 다이오드 소자 D11-D14는 제4전원노드(6)에서 접지노드(4b)로 순방향으로 접속된다. 상보 클럭신호ψ, /ψ는 클럭신호 입력노드(60) 및 (61)로 각각 인가된다.

VBB 발생회로는 제4전원노드(6)과 접지노드(4b)사이에 접속된 안정화 캐패시터 CL2및 제4전원노드(6)과 접지노드(4b)사이에 접속된 p채널MOS트랜지스터Q60을 더 포함한다. MOS트랜지스터Q60은 제4전원노드(6)에 접속된 게이트 및 드레인을 갖는다. MOS트랜지스터Q60은 임계값전압 VTP를 갖는다. 다이오드 소자 D11-D14각각은 순방향 강압 전압 VF를 갖는다. 이하, 그의 동작에 대해 도 19를 참조하여 설명한다.

클럭신호ψ 및 /ψ는 접지노드 0V와 전원전위 VCC 사이에서 변화한다.

클럭신호 입력노드(60)에 인가된 클럭신호 가 로레벨로 상승하면, 클럭신호 입력노드(61)에 인가된 클럭신호 /ψ는 저레벨로 강압된다. 노드(70)의 전위가 클럭신호ψ의 상승에 따라 전하펌프 캐패시터 C11에 의해 상승해도, 전위는 다이오드 소자 D11에 의해 VF의 레벨로 방전된다.

클럭신호 ψ의 하강에 따라, 노드(71)의 전위는 전하펌프 캐패시터 C12에 의해 저하되고, 다이오드 소자 D12는 오프된다. 클럭신호 ψ의 상승에 따라 전하펌프 캐패시터 C13의 전하펌프 동작에 의한 노드(72)의 전위의 상승에 따라 다이오드 소자 D13이 도통된다. 전하는 다이오드소자 D13을 거쳐서 노드(72)에서 노드(71)로 이동한다. 노드(71)의 전위가 순방향 강압전압 VF에 의해 노드(72)의 전위보다 낮아지면, 다이오드 소자 D13이 오프된다. 노드(72)의 전위가 다이오드 소자 D14이 애노드 전위보다 높으므로, 다이오드 소자 D14가 오프된다.

클럭신호 ψ이 저레벨로 강압되고 클럭신호 /ψ이 고레벨로 상승하면, 노드(70) 및 (72)의 전위는 전하펌프 캐패시터C11및 C13에 의해 낮아진다.

노드(71)의 전위는 전하펌프 캐패시터C12에 의해 상승한다. 이 상태에서, 다이오드 소자 D12가 도통되어, 전하가 노드(71)에서 노드(7)으로 이동하여 노드(71)의 전위를 저하시킨다. 노드(72)의 전위가 노드(71)의 전위 보다 낮으므로, 다이오드 소자 D13은 오프상태로 된다. 노드(72)의 전위가 저하되면 전하가 다이오드 소자 D14를 거쳐서 흐르게 되어, 다이오드 소자 D14의 애노드 전위를 저하시킨다. 다이오드소자 D14의 애노드와 캐소드 사이의 전위차가 VF로 되면, 다이오드 소자 D14는 오프된다.

안정한 상태에서, 노드(70)의 전위는 VF와 VF-VCC 사이에서 변화한다. 다이오드 소자 D12가 도통되면 노드(70)의 전위가 VF-VCC의 레벨로 되므로 노드(71)은 2ㆍVF-VCC의 레벨로 방전된다. 따라서, 노드(71)의 전위는 2ㆍVF-VCC와 2ㆍVF-2ㆍVCC 사이에서 변화한다. 노드(72)는 그의 전위 상승시 다이오드 소자 D13이 도통되고 노드(71)의 전위가 2ㆍVF-2ㆍVCC의 레벨로 되므로 3·VF-2·VCC의 레벨로 방전된다. 따라서, 노드(72)의 전위는 3ㆍVF-2ㆍVCC와 3ㆍVF-3ㆍVCC사이에서 변화한다. 따라서, 다이오드 소자 D14에 의해 부여되는 최대 도달 가능한 전위 VBB'는 하기 식으로 나타낸다.

VBB'=3ㆍVF-3ㆍVCC+VF=4ㆍVF-3ㆍVCC

제4전원노드(6)과 접지노드(4b)사이에는 p채널MOS트랜지스터Q60이 마련된다. MOS트랜지스터Q60은 제4전원노드(6)상의 전압이 VTP , 즉, -｜VTP｜보다 낮아지면 온되고, 접지노드(4b)에서 전류를 제4전원노드(6)으로 공급하여 그의 전위를 상승시킨다. 따라서, 제4전원노드(6)으로부터 공급된 VBB 의 전압레벨을 하기 식으로 나타낸다 :

VBB=-｜VTP｜

안정화 캐패시터 CL2가 마련되면 노이즈가 발생하는 경우에도 거기에서 공급되는 음전하 또는 양전하가 소정의 레벨에서 안정하게 전압 VBB를 유지할 수 있게 된다.

MOS트랜지스터Q60의 고정기능을 실현하기 위해서는 하기 관계식을 만족해야 한다.

VBB'VBB

도 20은 전압 VBB와 VBB' 사이의 관계를 나타낸 것이다. 도 20의 전압 VBB와 전압 VBB' 사이의 교점 보다 높은 전원전압의 영역에서 전압 VBB이 고정된다. 이 고정영역은 도 20으로 부터의 하기 식에 의해 얻어진다.

상기 식에서, 전원전압 VCC 가 1.2V 이상의 범위이면 고정동작이 MOS트랜지스터Q60에 의해 실행되어, -｜VTP｜레벨의 전압 VBB를 발생하게 된다. 즉, 도 18에 도시한 전하펌프회로에 의해 전원전압 VCC가 1.2V의 레벨로 저하될 수 있다.

(VBB 발생회로(2))

도 21은 VBB 발생회로의 다른 구조를 도시한 것이다. 도 21에 있어서, VBB 발생회로는 전압 VBB'를 발생하는 VBB'발생기(110) 및 제4전원노드(6)과 접지노드(4b)사이에 접속된 n채널MOS트랜지스터Q16N을 포함한다. MOS 트랜지스터 Q60N은 접지노드(46)에 접속된 게이트와 드레인 및 제4전원노드(6)에 접속된 소오스를 갖는다. MOS트랜지스터Q16N은 제4전원노드(6)상의 전압 VBB가 -VTN 보다 낮아지면 도통되어, 접지노드(4b)에서 전원노드(6)으로 전류가 공급되어 전압 VBB의 레벨을 상승시킨다.

따라서, MOS트랜지스터Q60N은 전압 VBB를 -VTN의 레벨로 고정한다.

VBB'발생기(110)은 도 18에 도시한 다이오드소자 D11-D14, 전하펌프 캐패시터 C11-C13및 안정화 캐패시터 CL2를 포함한다. 전하펌프동작에 의해 VBB'발생기(110)에서 발생한 부전압 VBB'는 MOS트랜지스터Q60N에 의해 고정되어 소정의 전압 레벨 -VTN의 전압 VBB를 발생한다.

(VBB 발생회로(3))

도 22는 VBB 발생회로의 또 다른 구조를 도시한 것이다. 도 22에 도시한 VBB 발생회로는 제4전원노드(6)과 접지노드(4b)사이에 직렬로 접속된 n채널MOS트랜지스터Q60N 및 p채널MOS트랜지스터Q61을 갖는다. MOS트랜지스터Q60N 및 Q61은 다이오드 접속되어 다이오드 모드에서 접지노드(4b)에서 제4전원노드(6)으로의 순방향으로 동작한다.

VBB'발생부(110)은 도 18에 도시한 다이오드 소자 D11-D14, 전하펌프 캐패시터C11-C13및 안정화 캐패시터 CL2를 포함한다. VBB 발생부(110)에서 전하펌프동작에 의해 발생한 전압은 MOS트랜지스터Q60N 및 Q61에 의해 고정된다. MOS트랜지스터Q60N 및 Q61은 각각의 게이트와 소오스 사이에 VTN 및 ｜VTP｜의 전압차이가 발생할 때 온된다.

따라서, 소오스전원노드(6)에서 발생한 전압 VBB는 하기 식으로 나타낸 레벨을 갖는다.

VBB=-VTN-｜VTP｜

MOS트랜지스터Q60N 및 Q61의 위치가 도 22에 도시한 바와 같이 교환될 수 있다.

VBB=-2｜VTP｜의 전압을 발생하기 위해, 2개의 다이오드 접속된 p채널MOS트랜지스터가 직렬로 접속된 구조를 사용해도 좋다.

이상, 본 발명에 대해 상세하게 설명하였지만 본 발명의 요지를 벗어나지 않는 범위 내에서 여러 가지로 변경 가능하다.

원하는 레벨의 전압을 저소비전력으로 발생 할 수 있다.

Claims

출력노드에 소정 레벨의 전압을 발생하기 위한 전압발생회로에 있어서, 제1전원노드(4a)에 결합된 하나의 전극노드 및 상기 출력노드(3)에 결합된 다른 전극노드를 갖는 제1도전형의 제1절연게이트형 전계효과 트랜지스터(Q5), 제2전원노드(4b)에 결합된 하나의 전극노드 및 상기 출력노드에 결합된 다른 전극노드를 갖는 제2도전형의 제2절연게이트형 전계효과 트랜지스터(Q6) 및 적어도 제3및 제4전원노드(5,6)상의 전압을 수신하고, 수신된 전압에 따라 상기 제1및 제2전압을 생성하여 각각 상기 제1및 제2절연게이트형 전계효과 트랜지스터의 제어전극노드로 인가되는 전압생성수단(VGa:VGB)을 구비하고, 상기 제1전압과 상기 제2전압의 차는 상기 제1절연게이트형 전계효과 트랜지스터의 임계값전압의 절대값과 상기 제2절연게이트형 전계효과 트랜지스터의 임계값전압의 절대값의 합과 동일하고 , 상기 제3전원노드(5)의 전압은 상기 출력노드에서 출력되는 전압과 상기 출력노드의 전압을 측정하는 기준값을 부여하는 측정기준전압과의 차의 2배보다 높은 전압레벨이고, 상기 제4전압노드(6)의 전압은 상기 측정기준전압 보다도 낮은 전압레벨인 전압발생회로.
제1항에 있어서, 상기 전압생성수단(VGA; VGB)은 상기 제3전원노드(5)와 상기 제3전원노드 상의 전압보다 낮은 전압을 수신하는 제5전원노드(4b)와 사이에 결합되고, 상기 제3및 제5전원노드 상의 전압에서 상기 제1전압을 생성하는 제1전압발생부(VGAa) 및, 상기 제4전원노드와 상기 제4전원노드 상의 전압보다 높은 전압을 수신하는 제6전원노드(4a)와의 사이에 접속되고, 상기 제4및 제6의 전원노드 상의 전압에서 상기 제2전압을 생성하는 제2전압발생부(VGAb)를 구비하는 전압발생회로.
제2항에 있어서, 상기 제1전압발생부(VGAa)는 상기 제3전원노드와 제1내부노드의 사이에 접속되고, 상기 제3전원노드 상의 전압과 상기 제1내부노드 상의 전압을 분압하여 상기 제1전압을 생성하는 제1분압수단과(R1,R2) 및 상기 제1내부노드와 상기 제5전원노드(4b)사이에 접속되고, 다이오드모드에서 동작하는 제3절연게이트형 전계효과 트랜지스터(Q1N; Q1P)를 구비하고, 상기 제3전원노드의 전압은 상기 출력노드로 부터의 전압과 상기 측정기준전압의 차의 2배의 전압과 상기 제3절연게이트형 전계효과 트랜지스터의 임계값 전압의 절대값의 합과 실질적으로 동일하고, 상기 제5전원노드상의 전압은 상기 측정기준전압 레벨의 전압인 전압발생회로.
제2항에 있어서, 상기 제2전압발생부(VGAb)는 상기 제6전원노드(4a)와 제2내부 노드 사이에 접속되고, 다이오드 모드에서 동작하는제4절연게이트형 전계효과 트랜지스터(Q3P; Q3N) 및 상기 제2내부노드와 상기 제4전원노드와의 사이에 접속되고, 상기 제2내부노드 상의 전압과 상기 제4전원노드 상의 전압을 분압해서 상기 제2전압을 생성하는 제2분압수단(R3,R4)을 구비하고, 상기 제6전원노드의 전압은 상기 출력노드로부터의 전압과 상기 측정기준전압의 차의 2배의 전압이고, 상기 제4전원노드 상의 전압은 상기 측정기준전압 보다 상기 제4절연게이트형 전계효과 트랜지스터의 임계값전압의 절대값 만큼 낮은 전압인 전압발생회로.
제1항에 있어서, 상기 전압 발생수단은 상기 제3전원노드와 제1내부노드와의 사이에 접속되고, 상기 제3전원노드 상의 전압과 상기 제1내부노드 상의 전압을 분압해서 상기 제1전압을 생성하는 제1분압수단(R1,R2),상기 측정기준전압레벨의 전압을 수신하는 제5전원노드(4b)와 상기 제1내부노드와의 사이에 접속되고, 다이오드 모드에서 동작하는 제3절연게이트형 전계효과 트랜지스터(Q1N; Q1P), 상기 제4전원노드(6)과 제2내부노드와의 사이에 접속되고, 상기 제4전원노드 상의 전압과 상기 제2내부노드 상의 전압을 분압해서 상기 제2전압을 생성하는 제2분압수단(R3,R4) 및 상기 제2내부노드와 상기 제1및 제2전압의 합과 전압레벨이 거의 동일한 전압을 수신하는 제6전원노드(4a)와의 사이에 접속되고, 다이오드모드에서 동작하는 제4절연게이트형 전계효과 트랜지스터(Q3P; Q3N)을 구비하고, 상기 제3전원노드상의 전압과 상기 제6전원노드 상의 전압의 차는 실질적으로 상기 제3및 제4절연게이트형 전계효과 트랜지스터 중 하나의 임계값전압의 절대값과 동일하고, 상기 제4전원노드 상의 전압은 상기 제3및 제4절연게이트형 전계효과 트랜지스터 중 다른 하나의 임계값전압의 절대값 만큼 상기 측정기준전압보다 낮은 레벨인 전압발생회로.
제1항에 있어서, 상기 전압발생수단(VGA)는 상기 제3전원노드(5)와 제1내부노드(7)와의 사이에 직렬로 접속되는 제1저항소자(R5) 및 다이오드 접속된 제3절연게이트형 전계효과 트랜지스터(Q7N,Q7P)로 구성되고, 상기 제1저항소자와 상기 제3절연게이트형 전계효과 트랜지스터의 접속부에서 상기 제1전압을 발생하는 제1전압발생부 및 상기 제1내부노드와 상기 제4전원노드(6)사이에 직렬로 접속된 제2저항소자(R6)와 제4절연게이트 전계효과 트랜지스터(Q8P; Q8N)으로 구성되고,상기 제2저항소자와 상기 제4절연게이트형 전계효과 트랜지스터의 접속부에서 상기 제2전압을 발생하는 제2전압발생부를 구비하는 전압발생회로
제6항에 있어서, 상기 제3전원노드(5)상의 전압은 상기 출력노드에서 출력되는 전압과 상기 측정기준전압의 차의 2배 보다 높고, 상기 제3 및 제4전원노드 상의 전압의 합은 상기 제1 및 제2전압의 합과 동일하고, 상기 제4전원노드(6)상의 전압은 상기 측정기준전압보다 상기 제4절연게이트형 전계효과 트랜지스터의 임계값전압의 절대값 만큼 낮은 레벨의 전압과 실질적으로 동일한 전압 발생회로.
제7항에 있어서, 상기 제3 및 제4절연게이트 전계효과 트랜지스터(Q7N, Q8P; Q7P,Q8N)중 하나는 상기 제1도전형이고, 상기 제3 및 제4절연게이트형 전계효과 트랜지스터중 다른 하나는 상기 제2도전형인 전압발생회로.
제1항에 있어서, 상기 전압발생수단(VGB)는 상기 제3전압 노드(5)와 상기 제4전원노드(6)사이에 접속되고, 상기 제3전원노드 상의 전압과 상기 제4전원노드 상의 전압에서 제3, 제4, 제5전압을 발생하는 제1전압발생부(VGBa,VGBb), 상기 제3전압을 제어전극노드에 수신해서 소오스추종모드로 동작하여 상기 제1전압을 생성하는 제3절연게이트형 전계효과 트랜지스터(Q15) 및 상기 제4전압을 제어전극노드에서 수신해서 소오스추종모드에서 동작하여 상기 제2전압을 생성하는 제4절연게이트형 전계효과 트랜지스터(Q18)을 구비하고, 상기 제3전압과 상기 제4전압의 차는 상기 제1전압과 상기 제2전압의 차의 2배와 실질적으로 동일하고, 상기 제5전압은 실질적으로 상기 제3 및 제4제어노드상의 제3 및 제4전압의 합의 반분인 전압발생회로.
제9항에 있어서 상기 전압발생수단은 상기 제5전압을 제어전극노드에서 수신하여, 소오스추종모드에서 동작하고 상기 제1전압의 상한 레벨을 고정하는 제5절연게이트형 전계효과 트랜지스터(Q16) 및 상기 제4전압을 제어전극노드에서 수신하고, 소오스추종모드에서 동작하여 상기 제2전압의 하한 레벨을 고정하는 제6절연게이트형 전계효과 트랜지스터를 구비한 전압발생회로.
제9항에 있어서, 상기 전압발생수단(VGAa,VGBb)는 상기 제3전원노드와 제1내부노드(7)와의 사이에 직렬로 접속되고 , 상기 제1저항소자(R5) 및 다이오드 접속된 제5및 제6절연게이트형 전계효과 트랜지스터(Q9N,Q7N; Q9P, Q7P)로 구성되고, 상기 제1저항소자와 상기 제5절연게이트형 전계효과 트랜지스터의 접속부에서 상기 제3전압을 생성하는 제1전압발생부 및 상기 제2저항소자(R6) 및 다이오드 접속된 제7및 제8절연게이트형 전계효과 트랜지스터(Q8P,Q10N; Q8N,Q10N)를 구비하고, 상기 제4내부노드와 상기 제1내부노드 사이에 적렬로 접속되고 상기 제2저항 소자와 상기 제7절연게이트형 전계효과 트랜지스터의 접속부에서 상기 제4전압을 발생하는 제2전압발생부를 포함하는 전압발생회로.
제11항에 있어서, 상기 제3전원노드(5)의 전압과 상기 제4전원노드(6)상의 전압의 합은 상기 제3전압과 상기 제4전압의 합과 동일하고, 상기 제4전원노드의 전압은 상기 측정기준전압보다 상기 제5∼제8절연게이트형 전계효과 트랜지스터 중 2개의 임계값 전압의 절대값의 합만큼 낮아지는 전압발생회로.
제9항에 있어서, 상기 제5∼제8절연게이트형 전계효과 트랜지스터(Q9N, Q7N, Q8P,Q10P; Q9P,Q8N,Q10N)중 2개는 동일한 공통의 도전형을 갖고, 상기 제5∼제8절연게이트형 전계효과 트랜지스터 중 다른 2개는 각각 동일한 공통의 도전형의 반대의 도전형을 갖는 전압발생회로.
제9항에 있어서, 상기 제3전원노드(5)상의 전압은 상기 제1전압의 2배의 레벨인 전압발생회로.
제9항에 있어서, 상기 제3전원노드(5)상의 전압은 상기 제1전압과 상기 제5절연게이트형 전계효과 트랜지스터(Q9N; Q9P)의 임계값전압의 절대값의 합 보다 상기 제7절연게이트 전계효과 트랜지스터(Q8P; Q8N)의 임계값전압의 절대값 만큼 낮은 전압레벨을갖고, 상기 제4전원노드(6)의 전압은 상기 측정 기준전압 보다 상기 제5 및 제7절연게이트형 전계효과 트랜지스터의 각각의 임계값전압의 절대값의 합 만큼 낮은 전압레벨을 갖고, 상기 제5 및 제7절연게이트형 전계효과 트랜지스터는 서로 다른 도전형을 갖는 전압발생회로.
제9항에 있어서, 상기 전압발생수단은 상기 제3전원노드(5)와 상기 제5전압이 출력되는 제3내부노드와의 사이에 접속되고, 직렬로 접속되는 제3저항소자(R7)과 각각이 다이오드모드에서 동작하는 제9 및 제10절연게이트형 전계효과 트랜지스터(Q13N, Q11P)로 구성되는 제3전압발생부 및 상기 제3내부노드와 상기 제4전원노드(6)의 사이에 서로 직렬로 접속되고, 제4저항소자(R8) 및 각각이 다이오드 접속되는 제11 및 제12절연게이트형 전계효과 트랜지스터(Q12N, Q14P)로 구성되는 제4전압발생부를 구비하는 전압발생회로.
제9항에 있어서, 상기 제1내부노드에서 상기 제5전압 (Vy)를 출력되는 전압발생회로.
제1항에 있어서, 상기 전압발생 회로의 출력노드에서 출력되는 전압은 다이나믹형 반도체기억장치에 사용되고, 상기 다이나믹형 반도체기억장치는 각각이 1열에 메모리셀이 접속되고, 스탠바이 상태에서 상기 출력 노드에서 출력되는 전압을 수신하는 여러개의 비트선쌍(BL,/BL)을 포함하는 전압발생회로.
제1항에 있어서, 상기 출력노드(3)에서 출력되는 전압은 다이나믹형 반도체기억장치에 사용되고, 상기 다이나믹형 반도체기억장치는 각각이 정보를 전하의 형태로 기억하기 위한 캐패티서(Ca) 및 상기 캐패시터에 기억된 정보를 리드 하기 위한 액세스 트랜지스터(MT)를 갖는 여러개의 메모리셀을 포함하고, 상기 각 캐패시터는 대응하는 액세스트랜지스터에 접속되는 축적전극노드를 포함하고, 상기 전압발생회로의 출력노드에서 출력되는 전압이 인가되는 공통전극을 갖는 전압발생회로.
제9항에 있어서, 상기 전압발생수단(VGB)는 상기 제3전원노드(5)와 상기 제4전원노드(8) 사이에 결합되고, 상기 제3및 제4전원노드 상의 전압을 분압하여 상기 제5전압을 생성하는 분압수단을 포함하는 전압발생회로.