JP3947044B2 - 入出力バッファ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入出力バッファに関する。
近年、マルチメディア化の進展が著しく、ＡＤＳＬ，無線ＬＡＮなどの普及に相俟って、一般の家庭内におけるパーソナルコンピュータ（パソコン）の普及率が高くなってきている。これに伴い、パソコンやそれに接続される周辺機器等の低消費電力化が要求されており、それらの回路を微細化して低電圧で動作させるようにしている。こうした低電圧動作する回路では、電源が供給されていない場合やその動作電圧以上の電圧信号が入力される場合にも回路を保護することが必要である。
【０００２】
【従来の技術】
通常、パソコンは、バスや入出力ポート（Ｉ／Ｏポート）を介してディスプレィ，マウス，プリンタ，記憶装置，モデム，ゲーム機器などの周辺機器と接続可能であり、それらを接続して使用される。
【０００３】
バスは、内部バスと外部バスとに類別され、内部バスはＣＰＵとメモリとを接続し、外部バスはＣＰＵとＩ／Ｏ機器（グラフィックボードやＳＣＳＩボードなど）とを接続する。尚、外部バスとしては、例えばＩＳＡ(Industrial Standard Architecture)，ＰＣＩ(Peripheral Component Interconnect)，ＳＣＳＩ(Small Computer System Interface)，ＩＥＥＥ１３９４，ＵＳＢ(Universal Serial Bus)，ＩＤＥ(Integrated Drive Electronics；ＡＴＡ(AT Attachment)) などがある。
【０００４】
Ｉ／Ｏポートは、パソコン等と外部の周辺機器とを接続するためのインタフェースであって、一般にポート専用のコネクタを備えている。尚、Ｉ／Ｏポートとしては、例えばマウスやモデム等を接続するためのシリアルポート，プリンタ等を接続するためのパラレルポート，ゲーム機器等を接続するためのゲームポート等を含む。
【０００５】
図１９は、例えばジョイスティックを接続可能とするゲームポート（ジョイスティックポート）の接続ピンの配置例を示す説明図である。このジョイスティックポートのコネクタ７１は、例えば＋５Ｖ（ボルト）の電源端子と、デジタル入力端子と、アナログ入力端子と、グランド端子とを含み、２つのジョイスティックＡ，Ｂを接続可能である。
【０００６】
＋５Ｖの電源端子は、一般にマザーボードに直接接続されていることが多く、この電源端子を介して電流を供給することが可能である。
デジタル入力端子には、ポートに接続されたジョイスティックＡ，Ｂの各ボタンからの入力信号（図中、A1，A2，B1，B2）が入力される（尚、ここではジョイスティックＡ，Ｂがそれぞれ２つずつのボタンを備えている場合を説明する）。このデジタル入力端子には、ジョイスティックＡ，Ｂのボタンが押されている場合に例えばＬレベル（０Ｖ）の信号が入力され、逆に押されていない場合にはＨレベルの信号が入力される。
【０００７】
アナログ入力端子には、ジョイスティックＡ，Ｂからの入力信号（図中、AX，AY，BX，BY）が、それらジョイスティックＡ，Ｂに設けられた抵抗値に応じたレベルで入力される。
【０００８】
詳述すると、このジョイスティックポートには、図２０に示すようにワンショットマルチバイブレータ（以下、マルチバイブレータ）７２が設けられ、マルチバイブレータ７２は入出力バッファ７３を介してアナログ入力端子に接続されている。アナログ入力端子とマルチバイブレータ７２の出力端子との間には例えば２．２ｋΩの抵抗７４が接続され、そのマルチバイブレータ７２の出力端子とグランド端子との間には０．０１１μＦのタイミング用コンデンサ７５が接続されている。また、ジョイスティックＡ，Ｂにはポテンショメータとしての可変抵抗７６（０〜１００ｋΩ）が設けられ、その可変抵抗７６は＋５Ｖの電源端子とアナログ入力端子との間に接続されている。
【０００９】
この構成では、ジョイスティックＡ，Ｂからの入力があると、マルチバイブレータ７２が作動してＨレベル（５Ｖ）の信号が出力される。そして、このＨレベルの出力信号によってコンデンサ７５が充電され、そのコンデンサ７５の電位が３．３Ｖになると、マルチバイブレータ７２はＬレベル（０Ｖ）の信号を出力する。従って、マルチバイブレータ７２からＨレベルの信号が出力される時間は、ジョイスティックＡ，Ｂに設けられた可変抵抗７６の抵抗値に比例した時間となる。換言すれば、可変抵抗７６の抵抗値に応じてジョイスティックＡ，Ｂの位置情報を検出することが可能である。
【００１０】
ところで、近年では、パソコンやそれに接続される周辺機器等の低消費電力化に伴い、それらを接続するためのインタフェース（Ｉ／Ｏポート）の動作電圧が低電圧化してきている。しかしながら、機器に使用される回路によっては、それぞれ異なる電源電圧にて動作するものがあり、Ｉ／Ｏポートに備えられる入出力バッファは、その動作電圧よりも高い電圧信号が入力される場合にもそれらの電圧信号に対応可能とすることが必要である。
【００１１】
例えば、上述したジョイスティックＡ，Ｂを接続したジョイスティックポートの入出力バッファ７３の電源電圧が３．３Ｖである場合において、その入出力バッファ７３の入力端子にはジョイスティックＡ，Ｂを動作させるための５Ｖの電圧信号が入力される。従って、この場合、入出力バッファ７３はその動作電圧（３．３Ｖ）よりも高い電圧信号（５Ｖ）の入力に対応可能とするように構成する必要がある。
【００１２】
従来、こうした入出力バッファとして例えば以下のような構成がある。
第１従来例：トレラント(Tolerant)機能を有した入出力バッファ。
第２従来例：入出力バッファ内にてその動作電圧よりも高い電圧信号が直接印加される回路部分だけ耐圧機能を有した入出力バッファ。
【００１３】
図２１は、トレラント機能を有した入出力バッファ（第１従来例）のブロック回路図である。この入出力バッファ８１は、入出力回路８２と、それに接続される入力回路８３、出力回路８４及びトレラント回路８５とを備える。
【００１４】
入出力回路８２は、外部入力信号としての電圧信号ＥＢを、入力回路８３及びトレラント回路８５に出力する。トレラント回路８５は、入力される電圧信号ＥＢに応じた電位を持つ電圧信号ＢＰを生成する。そして、入力回路８３は、電圧信号ＥＢ（外部入力信号）を適切な電位に調整して生成した信号Ｘを図示しない内部回路に出力する。
【００１５】
出力回路８４には内部回路からのデータ信号Ａ及び出力制御信号Ｃが入力される。この出力回路８４は、データ信号Ａを入力すると、出力制御信号Ｃに基づいて生成した制御信号ＡＰ，ＡＮを入出力回路８２に出力する。そして、入出力回路８２は、それら制御信号ＡＰ，ＡＮに応答して生成した電圧信号ＥＢを外部へ出力する。
【００１６】
以下、この入出力バッファ８１の各回路の具体的構成を説明する。尚、出力回路８４は一般的な回路・動作であるため、ここでは詳細な説明を省略する。
図２２は、入出力回路８２の具体的構成を示す回路図である。
【００１７】
この入出力回路８２は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）Ｐｔ１，Ｐｔ２及びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）Ｎｔ１，Ｎｔ２を備える。
【００１８】
トランジスタＰｔ１のソースは第１の高電位電源ＶＤＥに接続され、そのゲートには出力回路８４から出力される制御信号ＡＰが入力される。また、トランジスタＰｔ１のドレインはトランジスタＰｔ２のソースと接続されている。トランジスタＰｔ２のゲートは低電位電源ＶＳＳと接続され、そのドレインはトランジスタＮｔ１のドレインと接続されている。
【００１９】
トランジスタＰｔ１，Ｐｔ２は直列接続され、トランジスタＰｔ１のソースは高電位電源ＶＤＥに接続されている。また、トランジスタＮｔ１，Ｎｔ２は直列接続され、トランジスタＮｔ２のソースは低電位電源ＶＳＳに接続されている。トランジスタＰｔ２，Ｎｔ１のドレインは互いに接続され、その接続点（ノードＮ１）は電圧信号ＥＢの入出力端子８２ａと接続されている。ここで、第１の高電位電源ＶＤＥは入出力バッファ８１と接続される外部回路に動作電圧を供給するための電源であり、例えば３．３Ｖの電源電圧である。また、低電位電源ＶＳＳはグランド（ＧＮＤ）である。
【００２０】
トランジスタＰｔ１のゲートには出力回路８４から出力される制御信号ＡＰが入力される。また、このトランジスタＰｔ１のバックゲートはトレラント回路８５の出力と接続され、該トレラント回路８５により生成される電圧信号ＢＰの電位と略同電位を持つ。トランジスタＰｔ２のゲートは低電位電源ＶＳＳと接続され、そのバックゲートは前記と同様にトレラント回路８５の出力と接続され、電圧信号ＢＰの電位と略同電位を持つ。
【００２１】
トランジスタＮｔ１のゲートは高電位電源ＶＤＥと接続され、そのバックゲートは低電位電源ＶＳＳと接続されている。トランジスタＮｔ２のゲートには出力回路８４から出力される制御信号ＡＮが入力され、そのバックゲートは低電位電源ＶＳＳと接続されている。
【００２２】
図２３は、トレラント回路８５の具体的構成を示す回路図である。
このトレラント回路８５は、入力保護抵抗としての抵抗Ｒ１及びＰＭＯＳトランジスタＰｔ３〜Ｐｔ５を備える。
【００２３】
抵抗Ｒ１の一端は上記入出力回路８２におけるノードＮ１（入出力端子８２ａ）と接続され、他端はトランジスタＰｔ３のゲートに接続される。即ち、トランジスタＰｔ３のゲートには、入出力回路８２に入力される電圧信号ＥＢ（外部入力信号として）を抵抗Ｒ１分電圧降下した電位を持つ電圧信号ＥＢＲが入力される。このトランジスタＰｔ３のソースは高電位電源ＶＤＥに接続され、ドレインはトランジスタＰｔ４のソースと接続されている。トランジスタＰｔ４，Ｐｔ５は直列接続され、それらのゲートは高電位電源ＶＤＥに接続されている。そのトランジスタＰｔ５のドレインは、上記抵抗Ｒ１とトランジスタＰｔ３との接続ノードＮ２に接続されている（即ち、トランジスタＰｔ３のゲート電位（電圧信号ＥＢＲ）が入力される）。
【００２４】
そして、各トランジスタＰｔ３〜Ｐｔ５のバックゲートは、他のトランジスタのバックゲートと互いに接続されるとともにトランジスタＰｔ３，Ｐｔ４の接続ノードと接続され、該接続ノードの電位を持つ電圧信号ＢＰがトレラント回路８５から出力される。
【００２５】
図２４は、入力回路８３の具体的構成を示す回路図である。
この入力回路８３は、ＰＭＯＳトランジスタＰｔ６〜Ｐｔ８及びＮＭＯＳトランジスタＮｔ３〜Ｎｔ７を備える。
【００２６】
トランジスタＮｔ３のドレインは高電位電源ＶＤＥに接続され、そのソースとゲートは互いに接続されている。トランジスタＮｔ４，Ｎｔ５は直列接続され、それらのゲートは高電位電源ＶＤＥに接続されている。そのトランジスタＮｔ５のソースは、上記トレラント回路８５における抵抗Ｒ１とトランジスタＰｔ３との接続ノードＮ２に接続されている。即ち、トランジスタＮｔ５のソースには、トランジスタＰｔ３のゲート電位（電圧信号ＥＢＲ）が入力される。そして、トランジスタＮｔ４のドレイン及びトランジスタＮｔ３のソースは互いに接続され、その接続ノードＮ３の電位がトランジスタＰｔ７，Ｎｔ６のゲートに入力される。尚、各トランジスタＮｔ３〜Ｎｔ５のバックゲートはそれぞれ低電位電源ＶＳＳに接続されている。
【００２７】
トランジスタＰｔ６のソースは高電位電源ＶＤＥに接続され、ゲートは上記トレラント回路８５における抵抗Ｒ１とトランジスタＰｔ３との接続ノードＮ２と接続されている。即ち、トランジスタＰｔ６のゲートには、トランジスタＰｔ３のゲート電位（電圧信号ＥＢＲ）が入力される。このトランジスタＰｔ６のドレインはトランジスタＰｔ７のソースに接続され、トランジスタＰｔ７及びトランジスタＮｔ６のドレインは互いに接続されている。そのトランジスタＮｔ６のソースは低電位電源ＶＳＳに接続されている。尚、トランジスタＰｔ６，Ｐｔ７のバックゲートはトレラント回路８５の出力と接続され、該トレラント回路８５により生成される電圧信号ＢＰの電位と略同電位を持つ。トランジスタＮｔ６のバックゲートは低電位電源ＶＳＳに接続されている。
【００２８】
トランジスタＰｔ８，Ｎｔ７のゲートには、トランジスタＰｔ７，Ｎｔ６のドレイン電位が入力される。トランジスタＰｔ８のソースは第２の高電位電源ＶＤＩに接続され、トランジスタＰｔ８及びトランジスタＮｔ７のドレインは互いに接続されている。そのトランジスタＮｔ７のソースは低電位電源ＶＳＳに接続されている。ここで、第２の高電位電源ＶＤＩは、内部回路に動作電圧を供給するための電源であり、例えば１．８Ｖの電源電圧である。尚、トランジスタＰｔ８のバックゲートはその高電位電源ＶＤＩと接続され、トランジスタＮｔ７のバックゲートは低電位電源ＶＳＳに接続されている。そして、トランジスタＰｔ８，Ｎｔ７のドレイン電位を持つ信号Ｘが図示しない内部回路に出力される。
【００２９】
以下、このように構成された入出力バッファ８１に電圧信号ＥＢ（外部入力信号）が入力される場合について説明する。
［１．電圧信号ＥＢが低電位電源ＶＳＳ付近の電圧である場合］
この場合、トレラント回路８５において、トランジスタＰｔ３がオンする。従って、トレラント回路８５は、高電位電源ＶＤＥの電位を持つ電圧信号ＢＰを出力する。
【００３０】
一方、入力回路８３において、トランジスタＰｔ６がオンし、トランジスタＰｔ７のソースには高電位電源ＶＤＥの電位が入力される。また、このときトランジスタＮｔ４，Ｎｔ５は高電位電源ＶＤＥによってオンし、トランジスタＮｔ３はオフしている。これにより、トランジスタＰｔ７，Ｎｔ６のゲートには電圧信号ＥＢＲが入力され、それに応答してトランジスタＰｔ７がオンし、トランジスタＮｔ６がオフする。その結果、トランジスタＰｔ８，Ｎｔ７のゲートには高電位電源ＶＤＥが入力され、それに応答してトランジスタＰｔ８がオフし、トランジスタＮｔ７がオンする。従って、入力回路８３は、低電位電源ＶＳＳの電位、即ちＬレベルの信号Ｘを出力する。
【００３１】
［２．電圧信号ＥＢが高電位電源ＶＤＥ付近（但し、ＥＢ＜ＶＤＥ）の電圧である場合］
この場合、トレラント回路８５において、トランジスタＰｔ３〜Ｐｔ５はオンしにくい状態となり、それらが実質的に直列抵抗として機能する。従って、トレラント回路８５は、電圧信号ＥＢＲ、即ち高電位電源ＶＤＥと略同電位を持つ電圧信号ＢＰを出力する。
【００３２】
一方、入力回路８３において、トランジスタＰｔ６はオフする。また、このときトランジスタＮｔ３〜Ｎｔ５は、ゲート−ソース間電圧が小さくなっていることによりオンしにくい状態であるが、トランジスタＰｔ７，Ｎｔ６のゲートには高電位電源ＶＤＥよりも若干電位の低い電圧信号（例えば３．３Ｖの高電位電源ＶＤＥに対して３．１Ｖ程度）が入力される。この電圧信号に応答してトランジスタＰｔ７がオフし、トランジスタＮｔ６がオンする。その結果、トランジスタＰｔ８，Ｎｔ７のゲートには低電位電源ＶＳＳが入力され、それに応答してトランジスタＰｔ８がオンし、トランジスタＮｔ７がオフする。従って、入力回路８３は、高電位電源ＶＤＩの電位、即ちＨレベルの信号Ｘを出力する。
【００３３】
［３．電圧信号ＥＢが高電位電源ＶＤＥを超える電圧である場合］
この場合、トレラント回路８５において、トランジスタＰｔ５は、そのソース電位（電圧信号ＥＢＲ）がゲート電位（高電位電源ＶＤＥ）よりも高い電位であるためにオンする。これにより、トランジスタＰｔ４も同様にしてオンする。従って、トレラント回路８５は、電圧信号ＥＢに連動した電位、即ち電圧信号ＥＢと略同電位を持つ電圧信号ＢＰを出力する。
【００３４】
一方、入力回路８３において、トランジスタＰｔ６はオフする。また、このときトランジスタＮｔ４は、そのソース電位（電圧信号ＥＢＲ）がゲート電位（高電位電源ＶＤＥ）よりも高い電位であるためにオフする。同様にしてトランジスタＮｔ５もオフする。しかしながら、トランジスタＮｔ３のゲート電位は上昇するため、該トランジスタＮｔ３はオンする。これにより、トランジスタＰｔ７，Ｎｔ６のゲートには、高電位電源ＶＤＥよりもトランジスタＮｔ３の閾値電圧分下がった電圧信号が入力され、それに応答してトランジスタＰｔ７がオフし、トランジスタＮｔ６がオンする。その結果、トランジスタＰｔ８，Ｎｔ７のゲートには低電位電源ＶＳＳが入力され、それに応答してトランジスタＰｔ８がオンし、トランジスタＮｔ７がオフする。従って、入力回路８３は、高電位電源ＶＤＩの電位、即ちＨレベルの信号Ｘを出力する。
【００３５】
ここで、上記したようにトランジスタＰｔ６，Ｐｔ７のバックゲートは電圧信号ＢＰの電位（電圧信号ＥＢに応じて調整した電位）を持つ。これにより、電圧信号ＥＢが高電位電源ＶＤＥを超える電圧の場合であっても、ゲート電位がバックゲート電位より高くなることによるそれらトランジスタＰｔ６，Ｐｔ７でのリーク電流の発生が防止される。従って、入出力バッファ８１は、その動作電圧（３．３Ｖ）よりも高い電圧信号ＥＢ（例えば５Ｖ）を持つ外部入力信号が入力される場合にも、該電圧信号ＥＢを適切な電位（内部回路用の動作電圧）に調整して出力することが可能である。
【００３６】
ところで、このような入出力バッファ８１においては、それに電源（高電位電源ＶＤＥ）が供給されていない場合（即ち非動作時）に素子の損傷やリーク電流が生じるという問題があった。通常、パソコン等では、それが使用されていない場合にも電源回路には電力が供給され続けている。その際には、非動作時の入出力バッファ８１に、それと接続されている外部回路から電圧信号が入力される場合がある。この場合、電源電圧以上の電圧が回路素子に印加されることになり、素子の損傷やリーク電流が発生することになる。
【００３７】
詳述すると、入出力バッファ８１に電源（高電位電源ＶＤＥ）が供給されていない時に外部からの高い電圧信号ＥＢが入力されると、トランジスタＰｔ２のゲート−ドレイン間、トランジスタＮｔ１，Ｐｔ３，Ｐｔ５，Ｐｔ６，Ｎｔ５のゲート−ソース間には該電源ＶＤＥを超える電圧が印加される。つまり、この場合には、それらトランジスタのゲート酸化膜に動作電圧以上の高電圧が印加されることによりゲート−ドレイン間／ゲート−ソース間の短絡が生じ、その結果、素子の損傷やリーク電流を発生させてしまう可能性があった。このため、こうした入出力バッファ８１では、ホット・プラグ機能を備える機器等に対応することができないという問題も有していた。
【００３８】
因みに、上述した所定の回路部分にのみ耐圧機能を有した入出力バッファ（第２従来例）では、高電圧信号に直接曝されるトランジスタのゲート酸化膜を厚く形成し、その他のトランジスタは通常の厚さのゲート酸化膜で形成する必要があるため、回路の価格と処理時間が増大するという問題があった。
【００３９】
そこで、これらの問題を解決するための一手段として、例えば特開２０００−２９５５１号公報では、以下に記述するバッファ保護回路が用いられている。
図２５は、そのバッファ保護回路としての従来の電圧生成器の回路図である。
【００４０】
電圧生成器９１は、ＰＭＯＳトランジスタ９２〜９４及びＮＭＯＳトランジスタ９５〜９７を有する。トランジスタ９２のソース及びトランジスタ９５のゲートは電源ＶＤＤに接続されている。このトランジスタ９５のドレインはトランジスタ９２のゲート入力として用いられ、ソースは電源ＶＳＳ（グランド）に接続されている。また、一対のトランジスタ９６，９７はダイオード接続され、前記トランジスタ９２のドレインと端子ＰＡＤとの間に直列に接続されている。
【００４１】
この電圧生成器９１は、電源ＶＤＤが存在する場合には、電源ＶＤＤと略同電位を持つ基準電圧ＶＤＤ２を生成する。一方、電圧生成器９１は、電源ＶＤＤが存在しない場合には、端子ＰＡＤに入力される電圧信号の電位から少なくともダイオード２個分の電圧ドロップの電位を持つ基準電圧ＶＤＤ２を生成する。このように、電圧生成器９１は、端子ＰＡＤに入力される電圧信号を適切な電位に調節して基準電圧ＶＤＤ２を生成する。これにより、電源ＶＤＤの有無に依らず、端子ＰＡＤに入力される高電圧信号から回路を保護するようにしている。
【００４２】
【発明が解決しようとする課題】
しかしながら、上記電圧生成器９１（図２５）は、以下の問題を有していた。（１）端子ＰＡＤから入力される高電圧信号に直接曝されているトランジスタ９６，９７のバックゲートは電源ＶＳＳ（グランド）と接続されている。これにより、電源ＶＤＤが存在しない場合（ＶＤＤ＝０）にそれらトランジスタ９６，９７のゲート−バックゲート間に高電圧がかかり、デバイスの劣化が生じる。この問題は、トランジスタ９６，９７をＰＭＯＳトランジスタで構成した場合にも同様に生じる。
【００４３】
（２）ダイオード接続されたトランジスタ９６，９７での電圧ドロップを十分に制御するために、トランジスタ９４を用いて端子ＰＡＤから電源ＶＳＳへのＤＣパスが形成されている。ところが、この構成では、電源ＶＤＤが電源ＶＳＳと略同電位になり、トランジスタ９４がオン状態になると、基準電圧ＶＤＤ２の電位が低下してしまい、目的とする電圧レベルを持つ基準電圧ＶＤＤ２を生成することができなくなってしまう。因みに、このトランジスタ９４をＮＭＯＳトランジスタで構成し、そのゲート入力を電源ＶＳＳにした場合には、電流が流れるパスが無くなってしまう。その結果、端子ＰＡＤから入力される高電圧信号を適正な電位にまで降下させて基準電圧ＶＤＤ２を生成することができなくなる。
【００４４】
（３）トランジスタ９６，９７は、端子ＰＡＤ−ＮＰ（逆方向）−ＮＰ−ノードＡの順にダイオード接続されている。このため、ノードＡの電位が端子ＰＡＤのそれより大きくなった場合（例えば電源ＶＤＤが供給され、端子ＰＡＤに現れる電圧信号が電源ＶＳＳ（グランド）の電位である場合）には、ノードＡから端子ＰＡＤ（ダイオードの順方向）に電流が流れることにより、基準電圧ＶＤＤ２の電位が低下する。その結果、前記（２）と同様に、目的とする電圧レベルを持つ基準電圧ＶＤＤ２を生成することができなくなってしまう。因みに、両トランジスタ９６，９７をＰＭＯＳトランジスタで構成すると、端子ＰＡＤに高電圧信号が入力される場合に、ジャンクション温度等の影響によって各ＰＭＯＳトランジスタの抵抗が大きくなり、それらにかかる電位差が大きくなってデバイスに損傷が生じる。
【００４５】
本発明は上記問題点を解決するためになされたものであって、その目的は動作電源の供給時／非供給時に関わらず、外部から入力される電圧信号に対して回路を保護することのできる入出力バッファを提供することにある。
【００４６】
【課題を解決するための手段】
上記目的を達成するため、請求項１〜１１に記載の発明によれば、外部から入力される外部電圧信号の電位を高電位電源に対応する電位に変換して基準電源を生成する基準電源生成手段には、バックゲートが高電位電源及び低電位電源以外の電位を持つノードに接続された複数のＭＯＳトランジスタからなる保護手段が設けられている。そして、高電位電源の非供給時、保護手段は、複数のＭＯＳトランジスタによって外部電圧信号の電位を所定電位まで電圧降下させて前記基準電源を生成する。これにより、動作電源（高電位電源）の供給時／非供給時に関わらずに、外部電圧信号の入力に対する回路素子の損傷やリーク電流の発生が防止され、また、電源供給時においては入出力バッファの動作を安定させることができる。
【００４７】
更に、請求項１に記載の発明によれば、前記複数のＭＯＳトランジスタはそれぞれがダイオード接続されて構成されており、それらのうち少なくとも何れか１つは、前記基準電源に対して逆バイアスとなる方向に接続されている。これにより、それら複数のＭＯＳトランジスタを介して流れるリーク逆流電流が防止され、基準電源の電位を目的とする電位に精度よく維持することが可能である。
【００４８】
請求項２に記載の発明によれば、前記複数のＭＯＳトランジスタは、それぞれＮチャネルＭＯＳトランジスタで構成されている。従って、Ｎ型シリコン基板を用いてレイアウトする場合において、そのレイアウト面積を小さくすることが可能であり、レチクル枚数や処理工程が増大することによる製造コストの増加を抑止することができる。
請求項３に記載の発明によれば、前記ＮチャネルＭＯＳトランジスタのゲートは、前記電圧降下時に高い電位側となる端子に接続される。
請求項４に記載の発明によれば、前記ＮチャネルＭＯＳトランジスタのバックゲートの電位は、前記電圧降下時に高い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位である。
【００４９】
請求項５に記載の発明によれば、前記複数のＭＯＳトランジスタは、それぞれＰチャネルＭＯＳトランジスタで構成されている。従って、Ｐ型シリコン基板を用いてレイアウトする場合において、そのレイアウト面積を小さくすることが可能であり、レチクル枚数や処理工程が増大することによる製造コストの増加を抑止することができる。
請求項６に記載の発明によれば、前記ＰチャネルＭＯＳトランジスタのゲートは、前記外部電圧信号の電圧降下時に低い電位側となる端子に接続される。
請求項７に記載の発明によれば、前記ＰチャネルＭＯＳトランジスタのバックゲートの電位は、前記外部電圧信号の電圧降下時に低い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位である。
【００５０】
請求項８に記載の発明によれば、前記基準電源生成手段は、基準電源と低電位電源との間に直列に接続された少なくとも２つのＭＯＳトランジスタを含む電圧維持手段を備え、それらＭＯＳトランジスタのうち基準電源と接続されるＭＯＳトランジスタのゲートには該基準電源の電位が入力され、他のＭＯＳトランジスタのゲートには各々の高電位側となる端子の電位が入力される。これにより、それらＭＯＳトランジスタを介して流れるリーク電流を微小な電流とすることができるため、生成された基準電圧の電位を精度よく維持することが可能である。
【００５１】
請求項９に記載の発明によれば、前記少なくとも２つのＭＯＳトランジスタはそれぞれＮチャネルＭＯＳトランジスタで構成されている。
【００５２】
請求項１０に記載の発明によれば、前記外部電圧信号の電位をそれより電位の低い電圧信号に調節して内部回路に動作電源を供給するための入力回路と、前記内部回路から出力されるデータ信号を外部に出力するための出力回路と、入力時に前記出力回路の出力を無効化して前記外部電圧信号を前記入力回路に伝達し、出力時に前記出力回路から出力されるデータ信号を外部へ出力する入出力回路と、を備え、前記入力回路、前記出力回路及び前記入出力回路には、それらの動作電源として前記基準電源生成手段により生成される基準電源が供給される。
【００５３】
請求項１１に記載の発明によれば、前記外部電圧信号が前記高電位電源以下の電位である場合に該高電位電源の電位を持ち、前記外部電圧信号が前記高電位電源よりも高い電位である場合に前記外部電圧信号に連動した電位を持つ電圧信号を生成するトレラント回路を備え、前記入出力回路、前記入力回路及び前記基準電源生成手段には、前記トレラント回路により生成される電圧信号が供給される。
【００５５】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図９に従って説明する。
【００５６】
図１は、本実施形態の入出力バッファのブロック回路図である。尚、図２１に示す入出力バッファ８１と同様な構成部分には同一符号を付し、その詳細な説明を一部省略する。
【００５７】
入出力バッファ１１は、入出力回路１２、入力回路１３、出力回路１４、トレラント回路１５及び電源作成回路１６を備える。
入出力回路１２は、外部入力信号としての電圧信号ＥＢを入力回路１３，トレラント回路１５及び電源作成回路１６に出力する。電源作成回路１６は、入出力バッファ１１の動作電源（基準電源）を生成する回路であり、電圧信号ＥＢの電位に応じて生成した基準電源ＶＤ０を入出力回路１２，入力回路１３及びトレラント回路１５に出力する。トレラント回路１５は、入力される電圧信号ＥＢに応じた電位を持つ電圧信号ＢＰを生成する。そして、入力回路１３は、電源作成回路１６が生成する基準電源ＶＤ０に基づいて、電圧信号ＥＢ（外部入力信号）を適切な電位に調整して生成した信号Ｘを図示しない内部回路に出力する。
【００５８】
出力回路１４には内部回路からのデータ信号Ａ及び出力制御信号Ｃが入力される。この出力回路１４は、データ信号Ａを入力すると、出力制御信号Ｃに基づいて生成した制御信号ＡＰ，ＡＮを入出力回路１２に出力する。そして、入出力回路１２は、それら制御信号ＡＰ，ＡＮに応答して生成した電圧信号ＥＢを出力信号として出力する。
【００５９】
以下、この入出力バッファ１１の各回路の具体的構成を説明する。尚、入出力回路１２，トレラント回路１５及び入力回路１３において、図２２〜図２４で説明した回路と同様の構成部分にはそれぞれ同一符号を付してその詳細な説明を一部省略する。また、出力回路１４は一般的な回路・動作であるため、ここでは詳細な説明を省略する。
【００６０】
図２は、入出力回路１２の具体的構成を示す回路図である。
入出力回路１２は、ＰＭＯＳトランジスタＰｔ１，Ｐｔ２及びＮＭＯＳトランジスタＮｔ１，Ｎｔ２を備える。
【００６１】
この入出力回路１２において、トランジスタＰｔ１のソース及びトランジスタＮｔ１のゲートには電源作成回路１６により生成される基準電源ＶＤ０が入力される。その他の構成は図２２に示す入出力回路８２と同様に構成されている。
【００６２】
図３は、トレラント回路１５の具体的構成を示す回路図である。
トレラント回路１５は、保護抵抗としての抵抗Ｒ１及びＰＭＯＳトランジスタＰｔ３〜Ｐｔ５を備える。
【００６３】
このトレラント回路１５において、トランジスタＰｔ３のソース及びトランジスタＰｔ４，Ｐｔ５のゲートには電源作成回路１６により生成される基準電源ＶＤ０が入力される。その他の構成は図２３に示すトレラント回路８５と同様に構成されている。
【００６４】
図４は、入力回路１３の具体的構成を示す回路図である。
入力回路１３は、ＰＭＯＳトランジスタＰｔ６〜Ｐｔ８及びＮＭＯＳトランジスタＮｔ３〜Ｎｔ７を備える。
【００６５】
この入力回路１３において、トランジスタＰｔ６のソース、トランジスタＮｔ３のドレイン及びトランジスタＮｔ４，Ｎｔ５のゲートには電源作成回路１６により生成される基準電源ＶＤ０が入力される。その他の構成は図２４に示す入力回路８３と同様に構成されている。
【００６６】
図５は、電源作成回路１６の具体的構成を示す回路図である。
電源作成回路１６は、ＰＭＯＳトランジスタＰｔ９〜Ｐｔ１５、ＮＭＯＳトランジスタＮｔ８〜Ｎｔ１２及び抵抗Ｒ２を備える。
【００６７】
トランジスタＮｔ８，Ｐｔ９のゲート及びトランジスタＰｔ１０のソースは、高電位電源ＶＤＥ（本実施形態では例えば３．３Ｖ）に接続されている。トランジスタＮｔ８のソースは、低電位電源ＶＳＳ（グランド）に接続され、ドレインはトランジスタＰｔ９のソース及びトランジスタＰｔ１０のゲートと接続されている。尚、トランジスタＮｔ８のバックゲートは低電位電源ＶＳＳに接続され、トランジスタＰｔ９，Ｐｔ１０のバックゲートはトレラント回路１５（図３）の出力と接続され、該トレラント回路１５により生成される電圧信号ＢＰの電位と略同電位を持つ。
【００６８】
トランジスタＰｔ９のドレインには、トランジスタＰｔ１１〜Ｐｔ１４が直列に接続され、トランジスタＰｔ１４には各トランジスタＰｔ１１〜１４と接続方向が逆方向になるようにトランジスタＰｔ１５が接続されている。そのトランジスタＰｔ１５のドレインにはＥＳＤ（Electro Static discharge）保護のための抵抗Ｒ２を介して電圧信号ＥＢが入力される。
【００６９】
トランジスタＮｔ９〜Ｎｔ１２は直列に接続され、各ゲートは各々のドレインと接続され、バックゲートは低電位電源ＶＳＳに接続されている。また、トランジスタＮｔ１２のソースは低電位電源ＶＳＳに接続され、トランジスタＮｔ９のドレインはトランジスタＰｔ１０のドレイン及びトランジスタＰｔ１１のソースと接続されている。そして、電源作成回路１６は、ノードＮ４の電位を持つ基準電源ＶＤ０を出力する。
【００７０】
このように構成される電源作成回路１６において、それぞれダイオード接続された（ダイオードとして機能するように接続された）トランジスタＰｔ１１〜Ｐｔ１５は、保護回路として機能する。
【００７１】
図６は、その保護回路におけるトランジスタ構造を示す説明図である。
同図に示すように、トランジスタＰｔ１１〜Ｐｔ１５は、例えばＰ型シリコン基板上に形成されたＰＭＯＳトランジスタであって、それらのゲートは各々のソースと接続されている。また、トランジスタＰｔ１１〜Ｐｔ１４のバックゲートは各々のドレインと接続され、トランジスタＰｔ１５のバックゲートは該トランジスタＰｔ１５のソースと接続されている。
【００７２】
これにより、トランジスタＰｔ１１〜Ｐｔ１４は、基準電源ＶＤ０に対してそれぞれ順方向（ＰＮ）となるように接続され、トランジスタＰｔ１５は、それらトランジスタＰｔ１１〜Ｐｔ１４と逆方向となるように接続される。即ち、トランジスタＰｔ１１〜Ｐｔ１５は、基準電源ＶＤ０に対して、「ＰＮ−ＰＮ−ＰＮ−ＰＮ−ＮＰ」となるようにダイオード接続されている。
【００７３】
次に、本実施形態の入出力バッファ１１の作用について図７を参照しながら説明する。尚、図７は、電源作成回路１６の動作例を示す説明図である。
まず、入出力バッファ１１に電源（高電位電源ＶＤＥ＝３．３Ｖ）が供給されている場合について説明する。
【００７４】
この場合、電源作成回路１６において、トランジスタＮｔ８はオンされ、そのオンしたトランジスタＮｔ８を介してトランジスタＰｔ１０のゲートに低電位電源ＶＳＳが入力される。これにより、トランジスタＰｔ１０はオンされる。
【００７５】
この状態では、電源作成回路１６は、図７に示すように、入力される電圧信号ＥＢ（外部入力信号）の電位に関わらず、高電位電源ＶＤＥ（３．３Ｖ）の電位を持つ基準電源ＶＤ０を生成して出力する。因みに、このとき高電位電源ＶＤＥより高い電位（例えば６Ｖ）を持つ電圧信号ＥＢが入力される場合においても、その電位がトランジスタＮｔ１１〜Ｎｔ１５により高電位電源ＶＤＥ（３．３Ｖ）の電位まで電圧降下されることにより略３．３Ｖの基準電源ＶＤ０が出力される。
【００７６】
次いで、入出力バッファ１１に電源が供給されていない場合（即ち高電位電源ＶＤＥが実質的に０Ｖとなる場合）について説明する。
この場合、電源作成回路１６において、トランジスタＮｔ８はオフされ、トランジスタＰｔ９はオンされる。これにより、トランジスタＰｔ１０はオフされ、電源作成回路１６は、図７に示すように、入力される電圧信号ＥＢに応じた電位を持つ基準電源ＶＤ０を生成する。
【００７７】
詳述すると、例えば低電位電源ＶＳＳと略同電位を持つ電圧信号ＥＢが入力される場合、基準電源ＶＤ０は、低電位電源ＶＳＳ即ち０Ｖとなる。
また、高電位電源ＶＤＥと略同電位（３．３Ｖ程度）を持つ電圧信号ＥＢが入力される場合、電源作成回路１６は、その電圧信号ＥＢの電位をトランジスタＰｔ１１〜Ｐｔ１５により電圧降下した電位を持つ基準電源ＶＤ０（図中、２．０７Ｖ）を生成する。
【００７８】
同様にして、高電位電源ＶＤＥより高い電位（例えば６Ｖ）を持つ電圧信号ＥＢが入力される場合、電源作成回路１６は、その電圧信号ＥＢの電位をトランジスタＰｔ１１〜Ｐｔ１５により電圧降下した電位を持つ基準電源ＶＤ０（図中、３．６２Ｖ）を生成する。
【００７９】
このように、電源作成回路１６は、電源（高電位電源ＶＤＥ）が供給されていない状態で、電圧信号ＥＢが入力される場合であっても、約３Ｖ程度の基準電源ＶＤ０を生成する。
【００８０】
ここで、ノードＮ４と低電位電源ＶＳＳとの間には複数（本実施形態では４つ）のトランジスタＮｔ９〜Ｎｔ１２が接続されている。このため、トランジスタＮｔ９〜Ｎｔ１２を介して流れるリーク電流は小さい（例えば、この場合、トランジスタＮｔ９〜Ｎｔ１２のゲート電圧がそれぞれ３．３Ｖ、２．１６Ｖ、１．２４Ｖ、０．５２Ｖとなり、トランジスタＮｔ９〜Ｎｔ１２のパスでのリーク電流はｎＡオーダーに抑えられる）。
【００８１】
また、トランジスタＰｔ１１〜Ｐｔ１５のパスを流れるリーク逆流電流は、トランジスタＰｔ１５がトランジスタＰｔ１１〜Ｐｔ１４に対して逆方向（ＮＰ）に接続されている（逆バイアスとなる）ため、発生することはない。
【００８２】
さらに、トランジスタＰｔ１１〜Ｐｔ１５のゲートは、電圧降下時における電位の低い側（ソース側）に接続されているため、それらトランジスタＰｔ１１〜Ｐｔ１５は安定して動作する。これにより、抵抗成分の増大によるデバイスの劣化や基準電源ＶＤ０の電位変動を抑えて、目的とする基準電源ＶＤ０を精度よく生成することが可能である。
【００８３】
加えて、電源作成回路１６は、ＥＳＤ保護のための抵抗Ｒ２を備えている。これにより、電圧信号ＥＢの電位が激しく変化した場合にも基準電源ＶＤ０の電位変動が抑えられる。
【００８４】
そして、この電源作成回路１６により生成された基準電源ＶＤ０が、入出力回路１２、入力回路１３及び出力回路１４に供給される。これにより、高電位電源ＶＤＥが供給される時／供給されない時に関わらず、且つ入力される電圧信号ＥＢの電位に関わらず入出力バッファ１１での素子の損傷やリーク電流の発生が防止される。
【００８５】
尚、本実施形態の電源作成回路１６において、保護回路として構成されるトランジスタＰｔ１１〜Ｐｔ１５を、図８に示すようにＮＭＯＳトランジスタＮｔ１３〜Ｎｔ１７により構成してもよい。詳述すると、トランジスタＮｔ１３は、基準電源ＶＤ０に対して逆方向（ＮＰ）となるように接続され、他のトランジスタＮｔ１４〜Ｎｔ１７は、そのトランジスタＮｔ１３と接続方向が逆になるように接続される。即ち、トランジスタＮｔ１３〜Ｎｔ１７は、基準電源ＶＤ０に対して、「ＮＰ−ＰＮ−ＰＮ−ＰＮ−ＰＮ」となるようにダイオード接続されている。この場合には、トランジスタＮｔ１３によりリーク逆流電流を阻止することができる。
【００８６】
また、このときトランジスタＮｔ１３〜Ｎｔ１７のゲートは、電圧降下時における電位の高い側（即ちドレイン側）にそれぞれ接続されている。これにより、各トランジスタＮｔ１３〜Ｎｔ１７を安定して動作させることができ、前記と同様に、抵抗成分の増大による基準電源ＶＤ０の変動を抑えて、目的とする電位を持つ基準電源ＶＤ０を精度よく生成することが可能である。
【００８７】
このようなＮＭＯＳトランジスタによる構成は、Ｎ型シリコン基板上にレイアウトする場合に、上述したＰＭＯＳトランジスタで構成する場合に比べて有用である。即ち、Ｎ型シリコン基板上にＰＭＯＳトランジスタ（トランジスタＰｔ１１〜Ｐｔ１５）をレイアウトする場合には、トランジスタ構造をトリプルウェルにする必要がある。このことは、レイアウト面積の増大に伴うレチクル枚数の増加及び処理工程の増加につながるため、コストが上昇する。従って、Ｐ型シリコン基板を用いる場合は、ＰＭＯＳトランジスタ（トランジスタＰｔ１１〜Ｐｔ１５）により構成し、Ｎ型シリコン基板を用いる場合は、ＮＭＯＳトランジスタ（トランジスタＮｔ１３〜Ｎｔ１７）により構成するのがよい。
【００８８】
尚、この保護回路のその他の構成としては、例えば図９に示すように構成してもよい。
即ち、図９（ａ）では、ＰＭＯＳトランジスタＰｔ１１〜Ｐｔ１５のバックゲート電圧が、それぞれのソース電圧と低電位電源ＶＳＳとの分圧にて生成される電位を持つように構成されている。各トランジスタＰｔ１１〜Ｐｔ１５は、基準電源ＶＤ０に対して「ＮＰ−ＮＰ−ＮＰ−ＮＰ−ＮＰ」となるようにダイオード接続されている。また、図９（ｂ）では、ＮＭＯＳトランジスタＮｔ１３〜Ｎｔ１７のバックゲート電圧が、それぞれのドレイン電圧と低電位電源ＶＳＳとの分圧にて生成される電位を持つように構成されている。各トランジスタＮｔ１３〜Ｎｔ１７は、基準電源ＶＤ０に対して「ＰＮ−ＰＮ−ＰＮ−ＰＮ−ＰＮ」となるようにダイオード接続される。これらの構成では、バックゲート電圧が低いことによる素子の損傷やリーク電流の発生を防止することができる。
【００８９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）入出力バッファ１１は、外部から入力される電圧信号ＥＢを高電位電源ＶＤＥに対応する適切な電位に変換して基準電源ＶＤ０を生成する電源作成回路１６を備える。電源作成回路１６は、ダイオード接続されたトランジスタＰｔ１１〜Ｐｔ１５（保護回路）を備え、それらトランジスタＰｔ１１〜Ｐｔ１５のバックゲートは高電位電源ＶＤＥ及び低電位電源ＶＳＳ以外の電位を持つノードに接続されている。これにより、高電位電源ＶＤＥの供給時／非供給時に関わらず、外部からの電圧信号ＥＢの入力時には各トランジスタＰｔ１１〜Ｐｔ１５のゲート−バックゲート間に高電圧が印加されることが防止されるため、それら素子の劣化及び損傷を防止することができる。
【００９０】
（２）各トランジスタＰｔ１１〜Ｐｔ１５のうち、トランジスタＰｔ１１〜Ｐｔ１４は基準電源ＶＤ０に対して順バイアスとなる方向（順方向）にダイオード接続され、トランジスタＰｔ１５は基準電源ＶＤ０に対して逆バイアスとなる方向（逆方向）にダイオード接続されている。これにより、基準電源ＶＤ０生成時におけるリーク逆流電流の発生を阻止することができ、基準電源ＶＤ０の電位を目的とする電位に維持することができる。
【００９１】
（３）各トランジスタＰｔ１１〜Ｐｔ１５のゲートは、高電位電源ＶＤＥより高い電位を持つ電圧信号ＥＢが入力される場合にて、該電圧信号ＥＢの電圧降下時に低い電位側となる端子（ソース）に接続されている。これにより、それらトランジスタＰｔ１１〜Ｐｔ１５の抵抗値が増大することによる基準電源ＶＤ０の電位の変動を抑止することができる。
【００９２】
（４）電源作成回路１６は、トランジスタＮｔ９〜Ｎｔ１２が直列に接続されてなる電圧維持手段を備える。それらトランジスタＮｔ９〜Ｎｔ１２のうち、トランジスタＮｔ９のゲートは基準電源ＶＤ０と接続され、トランジスタＮｔ１０〜Ｎｔ１２のゲートはそれぞれの高電位側端子（ドレイン）と接続されている。これにより、各トランジスタＮｔ９〜Ｎｔ１２を流れるリーク電流を極端に小さくすることができる。
【００９３】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図１０，図１１に従って説明する。尚、本実施形態は、ジョイスティックを接続可能としたゲームポート（ジョイスティックポート）に用いられる入出力バッファに具体化した構成を説明するものであり、第一実施形態の入出力バッファ１１において、入出力回路１２及び入力回路１３の構成を一部変更したものである。従って、その他の同様な構成部分には同一符号を付してその詳細な説明を一部省略する。
【００９４】
図１０は、本実施形態の入出力回路２２の回路図である。
入出力回路２２は、２つのＮＭＯＳトランジスタＮｔ１，Ｎｔ２で構成されるオープン・ドレイン型の出力機能を有する入出力回路である。これは、ジョイスティックポートに用いられる入出力バッファは、＋５Ｖの電源にプルアップされる時間を用いてジョイスティックの位置情報を検出するものであり、入出力回路２２は、Ｈレベルの出力を必要としないためである。
【００９５】
図１１（ａ），（ｂ）は、本実施形態の入力回路２３の回路図である。
入力回路２３は、ＮＭＯＳトランジスタＮｔ３、抵抗Ｒ３〜Ｒ５、コンパレータＣＭＰ及びリファレンス回路２３ａを備える。
【００９６】
図１１（ａ）に示すように、トランジスタＮｔ３のソースには抵抗Ｒ３を介して電圧信号ＥＢＲが入力され、ドレインには基準電源ＶＤ０を抵抗Ｒ４，Ｒ５により抵抗分圧した電位が入力される。このトランジスタＮｔ３のゲートとソースとは互いに接続され、そのノードＩＭの電位を持つ信号がコンパレータＣＭＰの反転入力端子に入力される。このコンパレータＣＭＰの非反転入力端子には、図１１（ｂ）に示すリファレンス回路２３ａからの基準電圧信号ＩＰが入力される。そして、コンパレータＣＭＰは、ノードＩＭの電位が基準電圧信号ＩＰの電位より高いか低いかを比較し、その比較結果に応じてＬレベル／Ｈレベルの信号Ｘを出力する。
【００９７】
リファレンス回路２３ａは、抵抗Ｒ６〜Ｒ８、インバータ回路ＩＮＶ１，ＩＮＶ２、トランスファーゲートＴＧ１，ＴＧ２を備える。
各トランスファーゲートＴＧ１，ＴＧ２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。トランスファーゲートＴＧ１の入力端子には電源ＶＤＥを抵抗Ｒ６〜Ｒ８により抵抗分圧した高電位側の電位を持つ信号が入力され、トランスファーゲートＴＧ２の入力端子には電源ＶＤＥを抵抗Ｒ６〜Ｒ８により抵抗分圧した低電位側の電位を持つ信号が入力される。
【００９８】
トランスファーゲートＴＧ１のＰＭＯＳトランジスタのゲートとトランスファーゲートＴＧ２のＮＭＯＳトランジスタのゲートは互いに接続され、そのゲートにはコンパレータＣＭＰからの信号Ｘがインバータ回路ＩＮＶ１を介して反転入力される。また、トランスファーゲートＴＧ１のＮＭＯＳトランジスタのゲート及びトランスファーゲートＴＧ２のＰＭＯＳトランジスタのゲートには、信号Ｘがインバータ回路ＩＮＶ１，ＩＮＶ２を介して入力される。
【００９９】
このリファレンス回路２３ａでは、上記コンパレータＣＭＰから出力される信号Ｘに応じてトランスファーゲートＴＧ１，ＴＧ２が相補的にオン・オフ制御される。そして、リファレンス回路２３ａは、トランスファーゲートＴＧ１がオンされる時に基準電圧ＲＥＦＨを持つ基準電圧信号ＩＰを出力し、トランスファーゲートＴＧ２がオンされる時に基準電圧ＲＥＦＬを持つ基準電圧信号ＩＰを出力する。
【０１００】
以下、このような入力回路２３を備える入出力バッファの作用を説明する。
通常、ジョイスティックポートに用いられる入出力バッファでは、入力をＨレベルと認識する閾値電圧（以下、閾値電圧ＶＩＨ）／入力をＬレベルと認識する閾値電圧（以下、閾値電圧ＶＩＬ）が３．０Ｖ程度（電源電圧（高電位電源ＶＤＥ＝３．３Ｖ）−０．３Ｖ）に設定される。このような入出力バッファでは、その閾値電圧によって動作するトランジスタのソース−ゲート間の電位差が０．３Ｖ程度と小さいため、トランジスタの動作が不安定になる可能性がある。
【０１０１】
本実施形態の入力回路２３では、電圧信号ＥＢＲが抵抗Ｒ３を介してトランジスタＮｔ３のソースに入力されるようにしたことで、電圧信号ＥＢ（外部入力信号）の電圧レベルに応じて、ノードＩＭの電位を所定の閾値電圧（３．０Ｖ程度）まで上昇させることが可能である。その際、トランジスタＮｔ３のドレインには、基準電源ＶＤ０を抵抗Ｒ４，Ｒ５により抵抗分圧した電位が入力されるようにしたことで、ノードＩＭの電位が所定以上に上昇することが防止される。
【０１０２】
リファレンス回路２３ａは、入力回路２３のコンパレータＣＭＰから出力される信号ＸがＬレベルからＨレベルに変化したタイミングで基準電圧ＲＥＦＬ（例えば３．１Ｖ）を持つ基準電圧信号ＩＰを出力する。そして、逆に信号ＸがＨレベルからＬレベルに変化したタイミングで基準電圧ＲＥＦＨ（例えば２．９Ｖ）を持つ基準電圧信号ＩＰを出力する。即ち、リファレンス回路２３ａは、シュミットトリガ回路として機能し、これによりコンパレータＣＭＰの出力を安定させることができる。
【０１０３】
従って、以上記述した本実施形態の入出力バッファでは、入力に対する閾値電圧の判定レベルが例えば３．０Ｖ程度と高い場合にも動作を安定させることができ、特にジョイスティックの位置情報を検出するためのジョイスティックポート等に有用な入出力バッファとすることができる。
【０１０４】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図１２，図１３に従って説明する。尚、本実施形態は、上述した第一実施形態の入出力バッファ１１（図１参照）の構成を一部用いて入力バッファ及び出力バッファの何れかの機能のみを有する構成を説明するものである。
【０１０５】
即ち、図１２は、入力バッファの回路構成を示すブロック回路図であり、この入力バッファ３１は、第一実施形態の入出力バッファ１１から出力回路１４を省略した構成である。尚、この入力バッファ３１を上記したようなジョイスティックポート等に適用する場合には、入出力回路１２及び入力回路１３を第二実施形態の構成を持つ入出力回路２２（図１０）及び入力回路２３（図１１）に代えて構成してもよい。
【０１０６】
また、図１３は、出力バッファの回路構成を示すブロック回路図であり、この出力バッファ４１は、第一実施形態の入出力バッファ１１から入力回路１３を省略した構成である。
【０１０７】
以上記述した本実施形態のように、第一実施形態で説明した入出力バッファ１１の回路を用いることにより、入力バッファ３１のみ、或いは出力バッファ４１のみを構成することも可能である。
【０１０８】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図１４〜図１８に従って説明する。本実施形態は、消費電力を低減する目的のため、電圧信号ＥＢ（外部入力信号）をＨレベルに固定するためのプルアップ抵抗又はＬレベルに固定するためのプルダウン抵抗を備えた入力バッファについて説明するものである。尚、第一実施形態と同様の構成部分には同一符号を付している。
【０１０９】
まず、プルアップ抵抗付き入力バッファについて詳述する。
図１４（ａ）に示すように、通常、プルアップ抵抗を備えた入力バッファ５１には、その動作試験時に該入力バッファ５１とプルアップ抵抗との接続を電気的に切り離すための制御信号ＰＣが入力される。
【０１１０】
詳述すると、図１４（ｂ）に示すように、入力バッファ５１における電圧信号ＥＢの入力端子は入力保護抵抗Ｒ９の一端と接続され、その抵抗Ｒ９の他端はプルアップ抵抗Ｒ１０及びスイッチ素子としてのＰＭＯＳトランジスタＰｔ２１を介して高電位電源ＶＤＥに接続されている。そして、トランジスタＰｔ２１のゲートに制御信号ＰＣが入力される。尚、トランジスタＰｔ２１のゲートは制御信号ＰＣの入力レベルを安定させるためのプルダウン抵抗Ｒ１１を介して低電位電源ＶＳＳ（グランド）と接続されている。
【０１１１】
この入力バッファ５１は、通常使用時には、制御信号ＰＣによりトランジスタＰｔ２１がオンされ、電源ＶＤＥとプルアップ抵抗Ｒ１０が接続される。一方、試験時には、制御信号ＰＣによりトランジスタＰｔ２１がオフされ、電源ＶＤＥとプルアップ抵抗Ｒ１０との接続が遮断される。これにより、試験時にはプルアップ抵抗Ｒ１０を流れるリーク電流を阻止して入力バッファ５１の内部回路の動作試験を正確に行うようにしている。
【０１１２】
ところで、この入力バッファ５１にフェイルセーフ機能が働き、図１４（ｃ）に示すように、例えば電源ＶＤＥ＝０Ｖ、電圧信号ＥＢ＝５Ｖ、制御信号＝０Ｖの状態となる場合にはトランジスタＰｔ２１のソース−ドレイン間及びドレイン−ゲート間に５Ｖの電位差が生じる。従って、こうしたフェイルセーフ時におけるトランジスタＰｔ２１の損傷を防止する必要がある。
【０１１３】
図１５は、フェイルセーフに対応した図１４の入力バッファの説明図である。図１５（ａ）に示すように、この入力バッファ５１ａは、制御信号ＰＣがインバータ回路５２及びナンド回路５３を介してトランジスタＰｔ２１のゲートに入力される。トランジスタＰｔ２１のソースは、電源作成回路１６により作成される基準電源ＶＤ０（図５参照）と接続されている。
【０１１４】
このような入力バッファ５１ａでは、図１５（ｂ）に示すように、フェイルセーフ時（即ち高電位電源ＶＤＥ＝０Ｖの場合）において、トランジスタＰｔ２１のゲート（図中、Ｐ−Ｇａｔｅ）にはＨレベルの信号が入力される。
【０１１５】
詳しくは、電源ＶＤＥが０Ｖの時にＬレベルの制御信号ＰＣ（０Ｖ）が入力される場合、トランジスタＰｔ２１のゲートにはＨレベルの信号が入力される。また、電源ＶＤＥが０Ｖの時にＨレベルの制御信号ＰＣ（３．３Ｖ）が入力される場合にも、トランジスタＰｔ２１のゲートにはＨレベルの信号が入力される。即ち、図１５（ｂ）に制御信号ＰＣの条件として示すように、３．３Ｖの制御信号ＰＣが入力される場合においても、実質的に０Ｖの制御信号ＰＣが入力されることと同じにすることができる。従って、これらの結果、トランジスタＰｔ２１はオフされるため、損傷を受けない。
【０１１６】
次いで、プルダウン抵抗付き入力バッファについて詳述する。
図１６（ａ）に示すように、プルダウン抵抗を備えた入力バッファ６１において、電圧信号ＥＢの入力端子は入力保護抵抗Ｒ１２の一端と接続され、その抵抗Ｒ１２の他端はプルダウン抵抗Ｒ１３及びスイッチ素子としてのＮＭＯＳトランジスタＮｔ２１を介して低電位電源ＶＳＳに接続されている。そして、トランジスタＮｔ２１のゲートには制御信号ＰＣがインバータ回路６２を介して入力される。尚、トランジスタＮｔ２１のゲートは制御信号ＰＣの入力レベルを安定させるためのプルダウン抵抗Ｒ１４を介して低電位電源ＶＳＳと接続されている。
【０１１７】
そして、この入力バッファ６１のフェイルセーフ時には、図１６（ｂ）に示すように、トランジスタＮｔ２１のソース−ドレイン間、ドレイン−ゲート間及びドレイン−バックゲート間に５Ｖの電位差が生じる。従って、前記同様にフェイルセーフ時におけるトランジスタＮｔ２１の損傷を防止する必要がある。
【０１１８】
図１７は、フェイルセーフに対応した図１６の入力バッファの説明図である。図１７（ａ）に示すように、この入力バッファ６１ａは、制御信号ＰＣがインバータ回路６３、ナンド回路６４及び上記インバータ回路６２を介してトランジスタＮｔ２１のゲートに入力される。トランジスタＮｔ２１のソースはラッチ回路６５に接続され、このラッチ回路６５は、図１７（ｂ）に示すように、電源ＶＤＥの供給時／非供給時に応じてトランジスタＮｔ２１のソース電位を低電位電源ＶＳＳ或いは電圧信号ＢＰの電位に制御する。
【０１１９】
そして、このような入力バッファ６１ａでは、図１７（ｂ）に示すように、フェイルセーフ時（即ち高電位電源ＶＤＥ＝０Ｖの場合）において、トランジスタＮｔ２１のゲート（図中、Ｎ−Ｇａｔｅ）にはＬレベルの信号が入力される。
【０１２０】
詳しくは、電源ＶＤＥが０Ｖの時にＬレベルの制御信号ＰＣ（０Ｖ）が入力される場合、トランジスタＮｔ２１のゲートにはＬレベルの信号が入力される。また、電源ＶＤＥが０Ｖの時にＨレベルの制御信号ＰＣ（３．３Ｖ）が入力される場合にも、トランジスタＮｔ２１のゲートにはＬレベルの信号が入力される。即ち、図１７（ｂ）に制御信号ＰＣの条件として示すように、３．３Ｖの制御信号ＰＣが入力される場合においても、実質的に０Ｖの制御信号ＰＣが入力されることと同じにすることができる。従って、これらの結果、トランジスタＮｔ２１はオフされるため、損傷を受けない。
【０１２１】
以上記述した本実施形態によれば、プルアップ抵抗／プルダウン抵抗を備えた入力バッファ５１ａ，６１ａのフェイルセーフ時に素子が損傷を受けることを防止することができる。
【０１２２】
尚、上記各実施形態は、以下の態様で実施してもよい。
・第一実施形態では、５段のトランジスタＰｔ１１〜Ｐｔ１５によって電圧信号ＥＢを電圧降下させるようにしたが、５段に限らずその他の複数段であってもよい。
【０１２３】
・第一実施形態において、電圧信号ＥＢを電圧降下させる複数のＭＯＳトランジスタ（保護回路）はＰチャネルＭＯＳトランジスタのみ、或いはＮチャネルＭＯＳトランジスタのみ、にて構成されるが、それら両方のトランジスタを用いて構成してもよい。
【０１２４】
・５段のトランジスタＰｔ１１〜Ｐｔ１５のうち、基準電源ＶＤ０に対して逆バイアス（逆方向）となるように接続するトランジスタは、トランジスタＰｔ１５に限らず、例えばトランジスタＰｔ１３やトランジスタＰｔ１４など、他のトランジスタであってもよい。同様に、図８に示す５段のトランジスタＮｔ１３〜Ｐｔ１７のうち、基準電源ＶＤ０に対して逆バイアスとなるように接続するトランジスタは、トランジスタＮｔ１３に限らず、その他のトランジスタＮｔ１４〜Ｎｔ１７の何れかであってもよい。即ち、逆バイアスとするトランジスタは、リーク逆流電流を阻止することのできる位置であればよい。
【０１２５】
・第一実施形態では、電圧維持手段として４段のＮチャネルＭＯＳトランジスタＮｔ９〜Ｎｔ１２が設けられているが、４段に限らずその他の複数段であってもよい。
【０１２６】
・第一実施形態の入出力回路１２（図２参照）を、図１８に示すように変更することで、フェイルセーフに対応した入出力回路１２ａを構成することができる。詳述すると、この入出力回路１２ａにおいて、トランジスタＰｔ１のゲートにはラッチ回路１２ｂが接続されている。そして、このラッチ回路１２ｂは、通常時には、高電位電源ＶＤＥに基づいて出力回路１４（図１参照）から出力される制御信号ＡＰ（Ｈレベル／Ｌレベル）をトランジスタＰｔ１のゲートに入力し、フェイルセーフ時には、基準電源ＶＤ０に基づいて制御信号ＡＰをトランジスタＰｔ１のゲートに入力する。また、トランジスタＰｔ２のゲートにはラッチ回路１２ｃが接続され、このラッチ回路１２ｃは、基準電源ＶＤ０に基づいてトランジスタＰｔ２のゲートに低電位電源ＶＳＳを入力する。このような入出力回路１２ａでは、フェイルセーフ時にも素子の損傷を防いで回路を保護することができる。
【０１２７】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） 高電位電源及び低電位電源に接続され、外部から入力される外部電圧信号の電位を前記高電位電源に対応する電位に変換して基準電源を生成する基準電源生成手段を備えた入出力バッファにおいて、
前記基準電源生成手段は、前記高電位電源の非供給時に前記外部電圧信号の電位を所定電位まで電圧降下させて前記基準電源を生成するための複数のＭＯＳトランジスタからなる保護手段を備え、前記複数のＭＯＳトランジスタのバックゲートは前記高電位電源及び低電位電源以外の電位を持つノードに接続されてなることを特徴とする入出力バッファ。
（付記２） 前記複数のＭＯＳトランジスタはそれぞれがダイオード接続されてなり、各ダイオード接続された複数のＭＯＳトランジスタのうち少なくとも何れか１つは、前記基準電源に対して逆バイアスとなる方向に接続されていることを特徴とする付記１記載の入出力バッファ。
（付記３） 前記複数のＭＯＳトランジスタは、それぞれＮチャネルＭＯＳトランジスタで構成されることを特徴とする付記１又は２記載の入出力バッファ。
（付記４） 前記ＮチャネルＭＯＳトランジスタのゲートは、前記電圧降下時に高い電位側となる端子に接続されることを特徴とする付記３記載の入出力バッファ。
（付記５） 前記ＮチャネルＭＯＳトランジスタのバックゲートの電位は、前記電圧降下時に高い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位であることを特徴とする付記３又は４記載の入出力バッファ。
（付記６） 前記複数のＭＯＳトランジスタは、それぞれＰチャネルＭＯＳトランジスタで構成されることを特徴とする付記１又は２記載の入出力バッファ。
（付記７） 前記ＰチャネルＭＯＳトランジスタのゲートは、前記外部電圧信号の電圧降下時に低い電位側となる端子に接続されることを特徴とする付記６記載の入出力バッファ。
（付記８） 前記ＰチャネルＭＯＳトランジスタのバックゲートの電位は、前記外部電圧信号の電圧降下時に低い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位であることを特徴とする付記６又は７記載の入出力バッファ。
（付記９） 前記複数のＭＯＳトランジスタは、少なくとも５個のＭＯＳトランジスタを含むことを特徴とする付記１乃至８の何れか一記載の入出力バッファ。
（付記１０） 前記基準電源生成手段は、それが生成する前記基準電源と前記低電位電源との間に直列に接続された少なくとも２つのＭＯＳトランジスタを含む電圧維持手段を備え、
前記少なくとも２つのＭＯＳトランジスタのうち前記基準電源と接続されるＭＯＳトランジスタのゲートには該基準電源の電位が入力され、他のＭＯＳトランジスタのゲートには各々の高電位側となる端子の電位が入力されることを特徴とする付記１乃至９の何れか一記載の入出力バッファ。
（付記１１） 前記少なくとも２つのＭＯＳトランジスタは、それぞれＮチャネルＭＯＳトランジスタで構成されることを特徴とする付記１０記載の入出力バッファ。
（付記１２） 前記外部電圧信号の電位をそれより電位の低い電圧信号に調節して内部回路に動作電源を供給するための入力回路と、
前記内部回路から出力されるデータ信号を外部に出力するための出力回路と、
入力時に前記出力回路の出力を無効化して前記外部電圧信号を前記入力回路に伝達し、出力時に前記出力回路から出力されるデータ信号を外部へ出力する入出力回路と、を備え、
前記入力回路、前記出力回路及び前記入出力回路には、それらの動作電源として前記基準電源生成手段により生成される基準電源が供給されることを特徴とする付記１乃至１１の何れか一記載の入出力バッファ。
（付記１３） 前記外部電圧信号が前記高電位電源以下の電位である場合に該高電位電源の電位を持ち、前記外部電圧信号が前記高電位電源よりも高い電位である場合に前記外部電圧信号に連動した電位を持つ電圧信号を生成するトレラント回路を備え、
前記入出力回路、前記入力回路及び前記基準電源生成手段には、前記トレラント回路により生成される電圧信号が供給されることを特徴とする付記１２記載の入出力バッファ。
（付記１４） 外部から入力される外部電圧信号が抵抗を介してソースに入力され、該ソースとゲートとが互いに接続され、動作電源として与えられる高電位電源に対応した電位を持つ基準電源が抵抗分圧されてドレインに入力されるＮチャネルＭＯＳトランジスタと、
前記外部電圧信号と基準電圧信号とを比較し、その比較結果に基づいて前記外部電圧信号の電位が予め定めた閾値電圧より高いか否かを判定するコンパレータと、
を含む入力回路を備えたことを特徴とする入出力バッファ。
（付記１５） 前記入力回路は、前記コンパレータの出力に応じて前記閾値電圧を可変させるシュミットトリガ機能を有したリファレンス回路を備えることを特徴とする付記１４記載の入出力バッファ。
（付記１６） 付記１乃至１１の何れか一記載の基準電源生成手段を備えたことを特徴とする付記１４又は１５記載の入出力バッファ。
（付記１７） 付記１乃至１１の何れか一記載の基準電源生成手段及び付記１４又は１５記載の入力回路の少なくとも何れか一方を備えたことを特徴とする入力バッファ。
（付記１８） 付記１乃至１１の何れか一記載の基準電源生成手段を備えたことを特徴とする出力バッファ。
【０１２８】
【発明の効果】
以上詳述したように、本発明によれば、動作電源の供給時／非供給時に関わらず、外部から入力される電圧信号に対して回路を保護することのできる入出力バッファを提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態の入出力バッファのブロック回路図である。
【図２】 入出力回路の回路図である。
【図３】 トレラント回路の回路図である。
【図４】 入力回路の回路図である。
【図５】 電源作成回路の回路図である。
【図６】 保護回路の説明図である。
【図７】 電源作成回路の動作例を示す説明図である。
【図８】 保護回路の別の構成を示す説明図である。
【図９】 保護回路の別の構成を示す説明図である。
【図１０】 第二実施形態の入出力回路の回路図である。
【図１１】 第二実施形態の入力回路の回路図である。
【図１２】 入力バッファのブロック回路図である。
【図１３】 出力バッファのブロック回路図である。
【図１４】 プルアップ付き入力バッファの説明図である。
【図１５】 フェイルセーフに対応した図１４の回路の説明図である。
【図１６】 プルダウン付き入力バッファの説明図である。
【図１７】 フェイルセーフに対応した図１６の回路の説明図である。
【図１８】 フェイルセーフに対応した入出力回路の説明図である。
【図１９】 ジョイスティックポートの接続ピンの説明図である。
【図２０】 ジョイスティックポートのアナログ入力の説明図である。
【図２１】 従来の入出力バッファのブロック回路図である。
【図２２】 従来の入出力回路の回路図である。
【図２３】 従来のトレラント回路の回路図である。
【図２４】 従来の入力回路の回路図である。
【図２５】 従来の電圧生成器の回路図である。
【符号の説明】
ＶＤＥ 高電位電源としての第１の高電位電源
ＶＳＳ 低電位電源
ＥＢ 外部電圧信号としての電圧信号
ＶＤ０ 基準電源
１６ 基準電源生成手段としての電源作成回路
１１ 入出力バッファ
Ｐｔ１１〜Ｐｔ１５ 保護手段を構成する複数のＭＯＳトランジスタとしてのＰチャネルＭＯＳトランジスタ
Ｎｔ１３〜Ｎｔ１７ 保護手段を構成する複数のＭＯＳトランジスタとしてのＮチャネルＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、入出力バッファに関する。
近年、マルチメディア化の進展が著しく、ＡＤＳＬ，無線ＬＡＮなどの普及に相俟って、一般の家庭内におけるパーソナルコンピュータ（パソコン）の普及率が高くなってきている。これに伴い、パソコンやそれに接続される周辺機器等の低消費電力化が要求されており、それらの回路を微細化して低電圧で動作させるようにしている。こうした低電圧動作する回路では、電源が供給されていない場合やその動作電圧以上の電圧信号が入力される場合にも回路を保護することが必要である。
【０００２】
【従来の技術】
通常、パソコンは、バスや入出力ポート（Ｉ／Ｏポート）を介してディスプレィ，マウス，プリンタ，記憶装置，モデム，ゲーム機器などの周辺機器と接続可能であり、それらを接続して使用される。
【０００３】
バスは、内部バスと外部バスとに類別され、内部バスはＣＰＵとメモリとを接続し、外部バスはＣＰＵとＩ／Ｏ機器（グラフィックボードやＳＣＳＩボードなど）とを接続する。尚、外部バスとしては、例えばＩＳＡ(Industrial Standard Architecture)，ＰＣＩ(Peripheral Component Interconnect)，ＳＣＳＩ(Small Computer System Interface)，ＩＥＥＥ１３９４，ＵＳＢ(Universal Serial Bus)，ＩＤＥ(Integrated Drive Electronics；ＡＴＡ(AT Attachment)) などがある。
【０００４】
Ｉ／Ｏポートは、パソコン等と外部の周辺機器とを接続するためのインタフェースであって、一般にポート専用のコネクタを備えている。尚、Ｉ／Ｏポートとしては、例えばマウスやモデム等を接続するためのシリアルポート，プリンタ等を接続するためのパラレルポート，ゲーム機器等を接続するためのゲームポート等を含む。
【０００５】
図１９は、例えばジョイスティックを接続可能とするゲームポート（ジョイスティックポート）の接続ピンの配置例を示す説明図である。このジョイスティックポートのコネクタ７１は、例えば＋５Ｖ（ボルト）の電源端子と、デジタル入力端子と、アナログ入力端子と、グランド端子とを含み、２つのジョイスティックＡ，Ｂを接続可能である。
【０００６】
＋５Ｖの電源端子は、一般にマザーボードに直接接続されていることが多く、この電源端子を介して電流を供給することが可能である。
デジタル入力端子には、ポートに接続されたジョイスティックＡ，Ｂの各ボタンからの入力信号（図中、A1，A2，B1，B2）が入力される（尚、ここではジョイスティックＡ，Ｂがそれぞれ２つずつのボタンを備えている場合を説明する）。このデジタル入力端子には、ジョイスティックＡ，Ｂのボタンが押されている場合に例えばＬレベル（０Ｖ）の信号が入力され、逆に押されていない場合にはＨレベルの信号が入力される。
【０００７】
アナログ入力端子には、ジョイスティックＡ，Ｂからの入力信号（図中、AX，AY，BX，BY）が、それらジョイスティックＡ，Ｂに設けられた抵抗値に応じたレベルで入力される。
【０００８】
詳述すると、このジョイスティックポートには、図２０に示すようにワンショットマルチバイブレータ（以下、マルチバイブレータ）７２が設けられ、マルチバイブレータ７２は入出力バッファ７３を介してアナログ入力端子に接続されている。アナログ入力端子とマルチバイブレータ７２の出力端子との間には例えば２．２ｋΩの抵抗７４が接続され、そのマルチバイブレータ７２の出力端子とグランド端子との間には０．０１１μＦのタイミング用コンデンサ７５が接続されている。また、ジョイスティックＡ，Ｂにはポテンショメータとしての可変抵抗７６（０〜１００ｋΩ）が設けられ、その可変抵抗７６は＋５Ｖの電源端子とアナログ入力端子との間に接続されている。
【０００９】
この構成では、ジョイスティックＡ，Ｂからの入力があると、マルチバイブレータ７２が作動してＨレベル（５Ｖ）の信号が出力される。そして、このＨレベルの出力信号によってコンデンサ７５が充電され、そのコンデンサ７５の電位が３．３Ｖになると、マルチバイブレータ７２はＬレベル（０Ｖ）の信号を出力する。従って、マルチバイブレータ７２からＨレベルの信号が出力される時間は、ジョイスティックＡ，Ｂに設けられた可変抵抗７６の抵抗値に比例した時間となる。換言すれば、可変抵抗７６の抵抗値に応じてジョイスティックＡ，Ｂの位置情報を検出することが可能である。
【００１０】
ところで、近年では、パソコンやそれに接続される周辺機器等の低消費電力化に伴い、それらを接続するためのインタフェース（Ｉ／Ｏポート）の動作電圧が低電圧化してきている。しかしながら、機器に使用される回路によっては、それぞれ異なる電源電圧にて動作するものがあり、Ｉ／Ｏポートに備えられる入出力バッファは、その動作電圧よりも高い電圧信号が入力される場合にもそれらの電圧信号に対応可能とすることが必要である。
【００１１】
例えば、上述したジョイスティックＡ，Ｂを接続したジョイスティックポートの入出力バッファ７３の電源電圧が３．３Ｖである場合において、その入出力バッファ７３の入力端子にはジョイスティックＡ，Ｂを動作させるための５Ｖの電圧信号が入力される。従って、この場合、入出力バッファ７３はその動作電圧（３．３Ｖ）よりも高い電圧信号（５Ｖ）の入力に対応可能とするように構成する必要がある。
【００１２】
従来、こうした入出力バッファとして例えば以下のような構成がある。
第１従来例：トレラント(Tolerant)機能を有した入出力バッファ。
第２従来例：入出力バッファ内にてその動作電圧よりも高い電圧信号が直接印加される回路部分だけ耐圧機能を有した入出力バッファ。
【００１３】
図２１は、トレラント機能を有した入出力バッファ（第１従来例）のブロック回路図である。この入出力バッファ８１は、入出力回路８２と、それに接続される入力回路８３、出力回路８４及びトレラント回路８５とを備える。
【００１４】
入出力回路８２は、外部入力信号としての電圧信号ＥＢを、入力回路８３及びトレラント回路８５に出力する。トレラント回路８５は、入力される電圧信号ＥＢに応じた電位を持つ電圧信号ＢＰを生成する。そして、入力回路８３は、電圧信号ＥＢ（外部入力信号）を適切な電位に調整して生成した信号Ｘを図示しない内部回路に出力する。
【００１５】
出力回路８４には内部回路からのデータ信号Ａ及び出力制御信号Ｃが入力される。この出力回路８４は、データ信号Ａを入力すると、出力制御信号Ｃに基づいて生成した制御信号ＡＰ，ＡＮを入出力回路８２に出力する。そして、入出力回路８２は、それら制御信号ＡＰ，ＡＮに応答して生成した電圧信号ＥＢを外部へ出力する。
【００１６】
以下、この入出力バッファ８１の各回路の具体的構成を説明する。尚、出力回路８４は一般的な回路・動作であるため、ここでは詳細な説明を省略する。
図２２は、入出力回路８２の具体的構成を示す回路図である。
【００１７】
この入出力回路８２は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）Ｐｔ１，Ｐｔ２及びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）Ｎｔ１，Ｎｔ２を備える。
【００１８】
トランジスタＰｔ１のソースは第１の高電位電源ＶＤＥに接続され、そのゲートには出力回路８４から出力される制御信号ＡＰが入力される。また、トランジスタＰｔ１のドレインはトランジスタＰｔ２のソースと接続されている。トランジスタＰｔ２のゲートは低電位電源ＶＳＳと接続され、そのドレインはトランジスタＮｔ１のドレインと接続されている。
【００１９】
トランジスタＰｔ１，Ｐｔ２は直列接続され、トランジスタＰｔ１のソースは高電位電源ＶＤＥに接続されている。また、トランジスタＮｔ１，Ｎｔ２は直列接続され、トランジスタＮｔ２のソースは低電位電源ＶＳＳに接続されている。トランジスタＰｔ２，Ｎｔ１のドレインは互いに接続され、その接続点（ノードＮ１）は電圧信号ＥＢの入出力端子８２ａと接続されている。ここで、第１の高電位電源ＶＤＥは入出力バッファ８１と接続される外部回路に動作電圧を供給するための電源であり、例えば３．３Ｖの電源電圧である。また、低電位電源ＶＳＳはグランド（ＧＮＤ）である。
【００２０】
トランジスタＰｔ１のゲートには出力回路８４から出力される制御信号ＡＰが入力される。また、このトランジスタＰｔ１のバックゲートはトレラント回路８５の出力と接続され、該トレラント回路８５により生成される電圧信号ＢＰの電位と略同電位を持つ。トランジスタＰｔ２のゲートは低電位電源ＶＳＳと接続され、そのバックゲートは前記と同様にトレラント回路８５の出力と接続され、電圧信号ＢＰの電位と略同電位を持つ。
【００２１】
トランジスタＮｔ１のゲートは高電位電源ＶＤＥと接続され、そのバックゲートは低電位電源ＶＳＳと接続されている。トランジスタＮｔ２のゲートには出力回路８４から出力される制御信号ＡＮが入力され、そのバックゲートは低電位電源ＶＳＳと接続されている。
【００２２】
図２３は、トレラント回路８５の具体的構成を示す回路図である。
このトレラント回路８５は、入力保護抵抗としての抵抗Ｒ１及びＰＭＯＳトランジスタＰｔ３〜Ｐｔ５を備える。
【００２３】
抵抗Ｒ１の一端は上記入出力回路８２におけるノードＮ１（入出力端子８２ａ）と接続され、他端はトランジスタＰｔ３のゲートに接続される。即ち、トランジスタＰｔ３のゲートには、入出力回路８２に入力される電圧信号ＥＢ（外部入力信号として）を抵抗Ｒ１分電圧降下した電位を持つ電圧信号ＥＢＲが入力される。このトランジスタＰｔ３のソースは高電位電源ＶＤＥに接続され、ドレインはトランジスタＰｔ４のソースと接続されている。トランジスタＰｔ４，Ｐｔ５は直列接続され、それらのゲートは高電位電源ＶＤＥに接続されている。そのトランジスタＰｔ５のドレインは、上記抵抗Ｒ１とトランジスタＰｔ３との接続ノードＮ２に接続されている（即ち、トランジスタＰｔ３のゲート電位（電圧信号ＥＢＲ）が入力される）。
【００２４】
そして、各トランジスタＰｔ３〜Ｐｔ５のバックゲートは、他のトランジスタのバックゲートと互いに接続されるとともにトランジスタＰｔ３，Ｐｔ４の接続ノードと接続され、該接続ノードの電位を持つ電圧信号ＢＰがトレラント回路８５から出力される。
【００２５】
図２４は、入力回路８３の具体的構成を示す回路図である。
この入力回路８３は、ＰＭＯＳトランジスタＰｔ６〜Ｐｔ８及びＮＭＯＳトランジスタＮｔ３〜Ｎｔ７を備える。
【００２６】
トランジスタＮｔ３のドレインは高電位電源ＶＤＥに接続され、そのソースとゲートは互いに接続されている。トランジスタＮｔ４，Ｎｔ５は直列接続され、それらのゲートは高電位電源ＶＤＥに接続されている。そのトランジスタＮｔ５のソースは、上記トレラント回路８５における抵抗Ｒ１とトランジスタＰｔ３との接続ノードＮ２に接続されている。即ち、トランジスタＮｔ５のソースには、トランジスタＰｔ３のゲート電位（電圧信号ＥＢＲ）が入力される。そして、トランジスタＮｔ４のドレイン及びトランジスタＮｔ３のソースは互いに接続され、その接続ノードＮ３の電位がトランジスタＰｔ７，Ｎｔ６のゲートに入力される。尚、各トランジスタＮｔ３〜Ｎｔ５のバックゲートはそれぞれ低電位電源ＶＳＳに接続されている。
【００２７】
トランジスタＰｔ６のソースは高電位電源ＶＤＥに接続され、ゲートは上記トレラント回路８５における抵抗Ｒ１とトランジスタＰｔ３との接続ノードＮ２と接続されている。即ち、トランジスタＰｔ６のゲートには、トランジスタＰｔ３のゲート電位（電圧信号ＥＢＲ）が入力される。このトランジスタＰｔ６のドレインはトランジスタＰｔ７のソースに接続され、トランジスタＰｔ７及びトランジスタＮｔ６のドレインは互いに接続されている。そのトランジスタＮｔ６のソースは低電位電源ＶＳＳに接続されている。尚、トランジスタＰｔ６，Ｐｔ７のバックゲートはトレラント回路８５の出力と接続され、該トレラント回路８５により生成される電圧信号ＢＰの電位と略同電位を持つ。トランジスタＮｔ６のバックゲートは低電位電源ＶＳＳに接続されている。
【００２８】
トランジスタＰｔ８，Ｎｔ７のゲートには、トランジスタＰｔ７，Ｎｔ６のドレイン電位が入力される。トランジスタＰｔ８のソースは第２の高電位電源ＶＤＩに接続され、トランジスタＰｔ８及びトランジスタＮｔ７のドレインは互いに接続されている。そのトランジスタＮｔ７のソースは低電位電源ＶＳＳに接続されている。ここで、第２の高電位電源ＶＤＩは、内部回路に動作電圧を供給するための電源であり、例えば１．８Ｖの電源電圧である。尚、トランジスタＰｔ８のバックゲートはその高電位電源ＶＤＩと接続され、トランジスタＮｔ７のバックゲートは低電位電源ＶＳＳに接続されている。そして、トランジスタＰｔ８，Ｎｔ７のドレイン電位を持つ信号Ｘが図示しない内部回路に出力される。
【００２９】
以下、このように構成された入出力バッファ８１に電圧信号ＥＢ（外部入力信号）が入力される場合について説明する。
［１．電圧信号ＥＢが低電位電源ＶＳＳ付近の電圧である場合］
この場合、トレラント回路８５において、トランジスタＰｔ３がオンする。従って、トレラント回路８５は、高電位電源ＶＤＥの電位を持つ電圧信号ＢＰを出力する。
【００３０】
一方、入力回路８３において、トランジスタＰｔ６がオンし、トランジスタＰｔ７のソースには高電位電源ＶＤＥの電位が入力される。また、このときトランジスタＮｔ４，Ｎｔ５は高電位電源ＶＤＥによってオンし、トランジスタＮｔ３はオフしている。これにより、トランジスタＰｔ７，Ｎｔ６のゲートには電圧信号ＥＢＲが入力され、それに応答してトランジスタＰｔ７がオンし、トランジスタＮｔ６がオフする。その結果、トランジスタＰｔ８，Ｎｔ７のゲートには高電位電源ＶＤＥが入力され、それに応答してトランジスタＰｔ８がオフし、トランジスタＮｔ７がオンする。従って、入力回路８３は、低電位電源ＶＳＳの電位、即ちＬレベルの信号Ｘを出力する。
【００３１】
［２．電圧信号ＥＢが高電位電源ＶＤＥ付近（但し、ＥＢ＜ＶＤＥ）の電圧である場合］
この場合、トレラント回路８５において、トランジスタＰｔ３〜Ｐｔ５はオンしにくい状態となり、それらが実質的に直列抵抗として機能する。従って、トレラント回路８５は、電圧信号ＥＢＲ、即ち高電位電源ＶＤＥと略同電位を持つ電圧信号ＢＰを出力する。
【００３２】
一方、入力回路８３において、トランジスタＰｔ６はオフする。また、このときトランジスタＮｔ３〜Ｎｔ５は、ゲート−ソース間電圧が小さくなっていることによりオンしにくい状態であるが、トランジスタＰｔ７，Ｎｔ６のゲートには高電位電源ＶＤＥよりも若干電位の低い電圧信号（例えば３．３Ｖの高電位電源ＶＤＥに対して３．１Ｖ程度）が入力される。この電圧信号に応答してトランジスタＰｔ７がオフし、トランジスタＮｔ６がオンする。その結果、トランジスタＰｔ８，Ｎｔ７のゲートには低電位電源ＶＳＳが入力され、それに応答してトランジスタＰｔ８がオンし、トランジスタＮｔ７がオフする。従って、入力回路８３は、高電位電源ＶＤＩの電位、即ちＨレベルの信号Ｘを出力する。
【００３３】
［３．電圧信号ＥＢが高電位電源ＶＤＥを超える電圧である場合］
この場合、トレラント回路８５において、トランジスタＰｔ５は、そのソース電位（電圧信号ＥＢＲ）がゲート電位（高電位電源ＶＤＥ）よりも高い電位であるためにオンする。これにより、トランジスタＰｔ４も同様にしてオンする。従って、トレラント回路８５は、電圧信号ＥＢに連動した電位、即ち電圧信号ＥＢと略同電位を持つ電圧信号ＢＰを出力する。
【００３４】
一方、入力回路８３において、トランジスタＰｔ６はオフする。また、このときトランジスタＮｔ４は、そのソース電位（電圧信号ＥＢＲ）がゲート電位（高電位電源ＶＤＥ）よりも高い電位であるためにオフする。同様にしてトランジスタＮｔ５もオフする。しかしながら、トランジスタＮｔ３のゲート電位は上昇するため、該トランジスタＮｔ３はオンする。これにより、トランジスタＰｔ７，Ｎｔ６のゲートには、高電位電源ＶＤＥよりもトランジスタＮｔ３の閾値電圧分下がった電圧信号が入力され、それに応答してトランジスタＰｔ７がオフし、トランジスタＮｔ６がオンする。その結果、トランジスタＰｔ８，Ｎｔ７のゲートには低電位電源ＶＳＳが入力され、それに応答してトランジスタＰｔ８がオンし、トランジスタＮｔ７がオフする。従って、入力回路８３は、高電位電源ＶＤＩの電位、即ちＨレベルの信号Ｘを出力する。
【００３５】
ここで、上記したようにトランジスタＰｔ６，Ｐｔ７のバックゲートは電圧信号ＢＰの電位（電圧信号ＥＢに応じて調整した電位）を持つ。これにより、電圧信号ＥＢが高電位電源ＶＤＥを超える電圧の場合であっても、ゲート電位がバックゲート電位より高くなることによるそれらトランジスタＰｔ６，Ｐｔ７でのリーク電流の発生が防止される。従って、入出力バッファ８１は、その動作電圧（３．３Ｖ）よりも高い電圧信号ＥＢ（例えば５Ｖ）を持つ外部入力信号が入力される場合にも、該電圧信号ＥＢを適切な電位（内部回路用の動作電圧）に調整して出力することが可能である。
【００３６】
ところで、このような入出力バッファ８１においては、それに電源（高電位電源ＶＤＥ）が供給されていない場合（即ち非動作時）に素子の損傷やリーク電流が生じるという問題があった。通常、パソコン等では、それが使用されていない場合にも電源回路には電力が供給され続けている。その際には、非動作時の入出力バッファ８１に、それと接続されている外部回路から電圧信号が入力される場合がある。この場合、電源電圧以上の電圧が回路素子に印加されることになり、素子の損傷やリーク電流が発生することになる。
【００３７】
詳述すると、入出力バッファ８１に電源（高電位電源ＶＤＥ）が供給されていない時に外部からの高い電圧信号ＥＢが入力されると、トランジスタＰｔ２のゲート−ドレイン間、トランジスタＮｔ１，Ｐｔ３，Ｐｔ５，Ｐｔ６，Ｎｔ５のゲート−ソース間には該電源ＶＤＥを超える電圧が印加される。つまり、この場合には、それらトランジスタのゲート酸化膜に動作電圧以上の高電圧が印加されることによりゲート−ドレイン間／ゲート−ソース間の短絡が生じ、その結果、素子の損傷やリーク電流を発生させてしまう可能性があった。このため、こうした入出力バッファ８１では、ホット・プラグ機能を備える機器等に対応することができないという問題も有していた。
【００３８】
因みに、上述した所定の回路部分にのみ耐圧機能を有した入出力バッファ（第２従来例）では、高電圧信号に直接曝されるトランジスタのゲート酸化膜を厚く形成し、その他のトランジスタは通常の厚さのゲート酸化膜で形成する必要があるため、回路の価格と処理時間が増大するという問題があった。
【００３９】
そこで、これらの問題を解決するための一手段として、例えば特開２０００−２９５５１号公報では、以下に記述するバッファ保護回路が用いられている。
図２５は、そのバッファ保護回路としての従来の電圧生成器の回路図である。
【００４０】
電圧生成器９１は、ＰＭＯＳトランジスタ９２〜９４及びＮＭＯＳトランジスタ９５〜９７を有する。トランジスタ９２のソース及びトランジスタ９５のゲートは電源ＶＤＤに接続されている。このトランジスタ９５のドレインはトランジスタ９２のゲート入力として用いられ、ソースは電源ＶＳＳ（グランド）に接続されている。また、一対のトランジスタ９６，９７はダイオード接続され、前記トランジスタ９２のドレインと端子ＰＡＤとの間に直列に接続されている。
【００４１】
この電圧生成器９１は、電源ＶＤＤが存在する場合には、電源ＶＤＤと略同電位を持つ基準電圧ＶＤＤ２を生成する。一方、電圧生成器９１は、電源ＶＤＤが存在しない場合には、端子ＰＡＤに入力される電圧信号の電位から少なくともダイオード２個分の電圧ドロップの電位を持つ基準電圧ＶＤＤ２を生成する。このように、電圧生成器９１は、端子ＰＡＤに入力される電圧信号を適切な電位に調節して基準電圧ＶＤＤ２を生成する。これにより、電源ＶＤＤの有無に依らず、端子ＰＡＤに入力される高電圧信号から回路を保護するようにしている。
【００４２】
【発明が解決しようとする課題】
しかしながら、上記電圧生成器９１（図２５）は、以下の問題を有していた。（１）端子ＰＡＤから入力される高電圧信号に直接曝されているトランジスタ９６，９７のバックゲートは電源ＶＳＳ（グランド）と接続されている。これにより、電源ＶＤＤが存在しない場合（ＶＤＤ＝０）にそれらトランジスタ９６，９７のゲート−バックゲート間に高電圧がかかり、デバイスの劣化が生じる。この問題は、トランジスタ９６，９７をＰＭＯＳトランジスタで構成した場合にも同様に生じる。
【００４３】
（２）ダイオード接続されたトランジスタ９６，９７での電圧ドロップを十分に制御するために、トランジスタ９４を用いて端子ＰＡＤから電源ＶＳＳへのＤＣパスが形成されている。ところが、この構成では、電源ＶＤＤが電源ＶＳＳと略同電位になり、トランジスタ９４がオン状態になると、基準電圧ＶＤＤ２の電位が低下してしまい、目的とする電圧レベルを持つ基準電圧ＶＤＤ２を生成することができなくなってしまう。因みに、このトランジスタ９４をＮＭＯＳトランジスタで構成し、そのゲート入力を電源ＶＳＳにした場合には、電流が流れるパスが無くなってしまう。その結果、端子ＰＡＤから入力される高電圧信号を適正な電位にまで降下させて基準電圧ＶＤＤ２を生成することができなくなる。
【００４４】
（３）トランジスタ９６，９７は、端子ＰＡＤ−ＮＰ（逆方向）−ＮＰ−ノードＡの順にダイオード接続されている。このため、ノードＡの電位が端子ＰＡＤのそれより大きくなった場合（例えば電源ＶＤＤが供給され、端子ＰＡＤに現れる電圧信号が電源ＶＳＳ（グランド）の電位である場合）には、ノードＡから端子ＰＡＤ（ダイオードの順方向）に電流が流れることにより、基準電圧ＶＤＤ２の電位が低下する。その結果、前記（２）と同様に、目的とする電圧レベルを持つ基準電圧ＶＤＤ２を生成することができなくなってしまう。因みに、両トランジスタ９６，９７をＰＭＯＳトランジスタで構成すると、端子ＰＡＤに高電圧信号が入力される場合に、ジャンクション温度等の影響によって各ＰＭＯＳトランジスタの抵抗が大きくなり、それらにかかる電位差が大きくなってデバイスに損傷が生じる。
【００４５】
本発明は上記問題点を解決するためになされたものであって、その目的は動作電源の供給時／非供給時に関わらず、外部から入力される電圧信号に対して回路を保護することのできる入出力バッファを提供することにある。
【００４６】
【課題を解決するための手段】
上記目的を達成するため、請求項１〜１１に記載の発明によれば、外部から入力される外部電圧信号の電位を高電位電源に対応する電位に変換して基準電源を生成する基準電源生成手段には、バックゲートが高電位電源及び低電位電源以外の電位を持つノードに接続された複数のＭＯＳトランジスタからなる保護手段が設けられている。そして、高電位電源の非供給時、保護手段は、複数のＭＯＳトランジスタによって外部電圧信号の電位を所定電位まで電圧降下させて前記基準電源を生成する。これにより、動作電源（高電位電源）の供給時／非供給時に関わらずに、外部電圧信号の入力に対する回路素子の損傷やリーク電流の発生が防止され、また、電源供給時においては入出力バッファの動作を安定させることができる。
【００４７】
更に、請求項１に記載の発明によれば、前記複数のＭＯＳトランジスタはそれぞれがダイオード接続されて構成されており、それらのうち少なくとも何れか１つは、前記基準電源に対して逆バイアスとなる方向に接続されている。これにより、それら複数のＭＯＳトランジスタを介して流れるリーク逆流電流が防止され、基準電源の電位を目的とする電位に精度よく維持することが可能である。
【００４８】
請求項２に記載の発明によれば、前記複数のＭＯＳトランジスタは、それぞれＮチャネルＭＯＳトランジスタで構成されている。従って、Ｎ型シリコン基板を用いてレイアウトする場合において、そのレイアウト面積を小さくすることが可能であり、レチクル枚数や処理工程が増大することによる製造コストの増加を抑止することができる。
請求項３に記載の発明によれば、前記ＮチャネルＭＯＳトランジスタのゲートは、前記電圧降下時に高い電位側となる端子に接続される。
請求項４に記載の発明によれば、前記ＮチャネルＭＯＳトランジスタのバックゲートの電位は、前記電圧降下時に高い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位である。
【００４９】
請求項５に記載の発明によれば、前記複数のＭＯＳトランジスタは、それぞれＰチャネルＭＯＳトランジスタで構成されている。従って、Ｐ型シリコン基板を用いてレイアウトする場合において、そのレイアウト面積を小さくすることが可能であり、レチクル枚数や処理工程が増大することによる製造コストの増加を抑止することができる。
請求項６に記載の発明によれば、前記ＰチャネルＭＯＳトランジスタのゲートは、前記外部電圧信号の電圧降下時に低い電位側となる端子に接続される。
請求項７に記載の発明によれば、前記ＰチャネルＭＯＳトランジスタのバックゲートの電位は、前記外部電圧信号の電圧降下時に低い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位である。
【００５０】
請求項８に記載の発明によれば、前記基準電源生成手段は、基準電源と低電位電源との間に直列に接続された少なくとも２つのＭＯＳトランジスタを含む電圧維持手段を備え、それらＭＯＳトランジスタのうち基準電源と接続されるＭＯＳトランジスタのゲートには該基準電源の電位が入力され、他のＭＯＳトランジスタのゲートには各々の高電位側となる端子の電位が入力される。これにより、それらＭＯＳトランジスタを介して流れるリーク電流を微小な電流とすることができるため、生成された基準電圧の電位を精度よく維持することが可能である。
【００５１】
請求項９に記載の発明によれば、前記少なくとも２つのＭＯＳトランジスタはそれぞれＮチャネルＭＯＳトランジスタで構成されている。
【００５２】
請求項１０に記載の発明によれば、前記外部電圧信号の電位をそれより電位の低い電圧信号に調節して内部回路に動作電源を供給するための入力回路と、前記内部回路から出力されるデータ信号を外部に出力するための出力回路と、入力時に前記出力回路の出力を無効化して前記外部電圧信号を前記入力回路に伝達し、出力時に前記出力回路から出力されるデータ信号を外部へ出力する入出力回路と、を備え、前記入力回路、前記出力回路及び前記入出力回路には、それらの動作電源として前記基準電源生成手段により生成される基準電源が供給される。
【００５３】
請求項１１に記載の発明によれば、前記外部電圧信号が前記高電位電源以下の電位である場合に該高電位電源の電位を持ち、前記外部電圧信号が前記高電位電源よりも高い電位である場合に前記外部電圧信号に連動した電位を持つ電圧信号を生成するトレラント回路を備え、前記入出力回路、前記入力回路及び前記基準電源生成手段には、前記トレラント回路により生成される電圧信号が供給される。
【００５５】
【発明の実施の形態】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図９に従って説明する。
【００５６】
図１は、本実施形態の入出力バッファのブロック回路図である。尚、図２１に示す入出力バッファ８１と同様な構成部分には同一符号を付し、その詳細な説明を一部省略する。
【００５７】
入出力バッファ１１は、入出力回路１２、入力回路１３、出力回路１４、トレラント回路１５及び電源作成回路１６を備える。
入出力回路１２は、外部入力信号としての電圧信号ＥＢを入力回路１３，トレラント回路１５及び電源作成回路１６に出力する。電源作成回路１６は、入出力バッファ１１の動作電源（基準電源）を生成する回路であり、電圧信号ＥＢの電位に応じて生成した基準電源ＶＤ０を入出力回路１２，入力回路１３及びトレラント回路１５に出力する。トレラント回路１５は、入力される電圧信号ＥＢに応じた電位を持つ電圧信号ＢＰを生成する。そして、入力回路１３は、電源作成回路１６が生成する基準電源ＶＤ０に基づいて、電圧信号ＥＢ（外部入力信号）を適切な電位に調整して生成した信号Ｘを図示しない内部回路に出力する。
【００５８】
出力回路１４には内部回路からのデータ信号Ａ及び出力制御信号Ｃが入力される。この出力回路１４は、データ信号Ａを入力すると、出力制御信号Ｃに基づいて生成した制御信号ＡＰ，ＡＮを入出力回路１２に出力する。そして、入出力回路１２は、それら制御信号ＡＰ，ＡＮに応答して生成した電圧信号ＥＢを出力信号として出力する。
【００５９】
以下、この入出力バッファ１１の各回路の具体的構成を説明する。尚、入出力回路１２，トレラント回路１５及び入力回路１３において、図２２〜図２４で説明した回路と同様の構成部分にはそれぞれ同一符号を付してその詳細な説明を一部省略する。また、出力回路１４は一般的な回路・動作であるため、ここでは詳細な説明を省略する。
【００６０】
図２は、入出力回路１２の具体的構成を示す回路図である。
入出力回路１２は、ＰＭＯＳトランジスタＰｔ１，Ｐｔ２及びＮＭＯＳトランジスタＮｔ１，Ｎｔ２を備える。
【００６１】
この入出力回路１２において、トランジスタＰｔ１のソース及びトランジスタＮｔ１のゲートには電源作成回路１６により生成される基準電源ＶＤ０が入力される。その他の構成は図２２に示す入出力回路８２と同様に構成されている。
【００６２】
図３は、トレラント回路１５の具体的構成を示す回路図である。
トレラント回路１５は、保護抵抗としての抵抗Ｒ１及びＰＭＯＳトランジスタＰｔ３〜Ｐｔ５を備える。
【００６３】
このトレラント回路１５において、トランジスタＰｔ３のソース及びトランジスタＰｔ４，Ｐｔ５のゲートには電源作成回路１６により生成される基準電源ＶＤ０が入力される。その他の構成は図２３に示すトレラント回路８５と同様に構成されている。
【００６４】
図４は、入力回路１３の具体的構成を示す回路図である。
入力回路１３は、ＰＭＯＳトランジスタＰｔ６〜Ｐｔ８及びＮＭＯＳトランジスタＮｔ３〜Ｎｔ７を備える。
【００６５】
この入力回路１３において、トランジスタＰｔ６のソース、トランジスタＮｔ３のドレイン及びトランジスタＮｔ４，Ｎｔ５のゲートには電源作成回路１６により生成される基準電源ＶＤ０が入力される。その他の構成は図２４に示す入力回路８３と同様に構成されている。
【００６６】
図５は、電源作成回路１６の具体的構成を示す回路図である。
電源作成回路１６は、ＰＭＯＳトランジスタＰｔ９〜Ｐｔ１５、ＮＭＯＳトランジスタＮｔ８〜Ｎｔ１２及び抵抗Ｒ２を備える。
【００６７】
トランジスタＮｔ８，Ｐｔ９のゲート及びトランジスタＰｔ１０のソースは、高電位電源ＶＤＥ（本実施形態では例えば３．３Ｖ）に接続されている。トランジスタＮｔ８のソースは、低電位電源ＶＳＳ（グランド）に接続され、ドレインはトランジスタＰｔ９のソース及びトランジスタＰｔ１０のゲートと接続されている。尚、トランジスタＮｔ８のバックゲートは低電位電源ＶＳＳに接続され、トランジスタＰｔ９，Ｐｔ１０のバックゲートはトレラント回路１５（図３）の出力と接続され、該トレラント回路１５により生成される電圧信号ＢＰの電位と略同電位を持つ。
【００６８】
トランジスタＰｔ９のドレインには、トランジスタＰｔ１１〜Ｐｔ１４が直列に接続され、トランジスタＰｔ１４には各トランジスタＰｔ１１〜１４と接続方向が逆方向になるようにトランジスタＰｔ１５が接続されている。そのトランジスタＰｔ１５のドレインにはＥＳＤ（Electro Static discharge）保護のための抵抗Ｒ２を介して電圧信号ＥＢが入力される。
【００６９】
トランジスタＮｔ９〜Ｎｔ１２は直列に接続され、各ゲートは各々のドレインと接続され、バックゲートは低電位電源ＶＳＳに接続されている。また、トランジスタＮｔ１２のソースは低電位電源ＶＳＳに接続され、トランジスタＮｔ９のドレインはトランジスタＰｔ１０のドレイン及びトランジスタＰｔ１１のソースと接続されている。そして、電源作成回路１６は、ノードＮ４の電位を持つ基準電源ＶＤ０を出力する。
【００７０】
このように構成される電源作成回路１６において、それぞれダイオード接続された（ダイオードとして機能するように接続された）トランジスタＰｔ１１〜Ｐｔ１５は、保護回路として機能する。
【００７１】
図６は、その保護回路におけるトランジスタ構造を示す説明図である。
同図に示すように、トランジスタＰｔ１１〜Ｐｔ１５は、例えばＰ型シリコン基板上に形成されたＰＭＯＳトランジスタであって、それらのゲートは各々のソースと接続されている。また、トランジスタＰｔ１１〜Ｐｔ１４のバックゲートは各々のドレインと接続され、トランジスタＰｔ１５のバックゲートは該トランジスタＰｔ１５のソースと接続されている。
【００７２】
これにより、トランジスタＰｔ１１〜Ｐｔ１４は、基準電源ＶＤ０に対してそれぞれ順方向（ＰＮ）となるように接続され、トランジスタＰｔ１５は、それらトランジスタＰｔ１１〜Ｐｔ１４と逆方向となるように接続される。即ち、トランジスタＰｔ１１〜Ｐｔ１５は、基準電源ＶＤ０に対して、「ＰＮ−ＰＮ−ＰＮ−ＰＮ−ＮＰ」となるようにダイオード接続されている。
【００７３】
次に、本実施形態の入出力バッファ１１の作用について図７を参照しながら説明する。尚、図７は、電源作成回路１６の動作例を示す説明図である。
まず、入出力バッファ１１に電源（高電位電源ＶＤＥ＝３．３Ｖ）が供給されている場合について説明する。
【００７４】
この場合、電源作成回路１６において、トランジスタＮｔ８はオンされ、そのオンしたトランジスタＮｔ８を介してトランジスタＰｔ１０のゲートに低電位電源ＶＳＳが入力される。これにより、トランジスタＰｔ１０はオンされる。
【００７５】
この状態では、電源作成回路１６は、図７に示すように、入力される電圧信号ＥＢ（外部入力信号）の電位に関わらず、高電位電源ＶＤＥ（３．３Ｖ）の電位を持つ基準電源ＶＤ０を生成して出力する。因みに、このとき高電位電源ＶＤＥより高い電位（例えば６Ｖ）を持つ電圧信号ＥＢが入力される場合においても、その電位がトランジスタＮｔ１１〜Ｎｔ１５により高電位電源ＶＤＥ（３．３Ｖ）の電位まで電圧降下されることにより略３．３Ｖの基準電源ＶＤ０が出力される。
【００７６】
次いで、入出力バッファ１１に電源が供給されていない場合（即ち高電位電源ＶＤＥが実質的に０Ｖとなる場合）について説明する。
この場合、電源作成回路１６において、トランジスタＮｔ８はオフされ、トランジスタＰｔ９はオンされる。これにより、トランジスタＰｔ１０はオフされ、電源作成回路１６は、図７に示すように、入力される電圧信号ＥＢに応じた電位を持つ基準電源ＶＤ０を生成する。
【００７７】
詳述すると、例えば低電位電源ＶＳＳと略同電位を持つ電圧信号ＥＢが入力される場合、基準電源ＶＤ０は、低電位電源ＶＳＳ即ち０Ｖとなる。
また、高電位電源ＶＤＥと略同電位（３．３Ｖ程度）を持つ電圧信号ＥＢが入力される場合、電源作成回路１６は、その電圧信号ＥＢの電位をトランジスタＰｔ１１〜Ｐｔ１５により電圧降下した電位を持つ基準電源ＶＤ０（図中、２．０７Ｖ）を生成する。
【００７８】
同様にして、高電位電源ＶＤＥより高い電位（例えば６Ｖ）を持つ電圧信号ＥＢが入力される場合、電源作成回路１６は、その電圧信号ＥＢの電位をトランジスタＰｔ１１〜Ｐｔ１５により電圧降下した電位を持つ基準電源ＶＤ０（図中、３．６２Ｖ）を生成する。
【００７９】
このように、電源作成回路１６は、電源（高電位電源ＶＤＥ）が供給されていない状態で、電圧信号ＥＢが入力される場合であっても、約３Ｖ程度の基準電源ＶＤ０を生成する。
【００８０】
ここで、ノードＮ４と低電位電源ＶＳＳとの間には複数（本実施形態では４つ）のトランジスタＮｔ９〜Ｎｔ１２が接続されている。このため、トランジスタＮｔ９〜Ｎｔ１２を介して流れるリーク電流は小さい（例えば、この場合、トランジスタＮｔ９〜Ｎｔ１２のゲート電圧がそれぞれ３．３Ｖ、２．１６Ｖ、１．２４Ｖ、０．５２Ｖとなり、トランジスタＮｔ９〜Ｎｔ１２のパスでのリーク電流はｎＡオーダーに抑えられる）。
【００８１】
また、トランジスタＰｔ１１〜Ｐｔ１５のパスを流れるリーク逆流電流は、トランジスタＰｔ１５がトランジスタＰｔ１１〜Ｐｔ１４に対して逆方向（ＮＰ）に接続されている（逆バイアスとなる）ため、発生することはない。
【００８２】
さらに、トランジスタＰｔ１１〜Ｐｔ１５のゲートは、電圧降下時における電位の低い側（ソース側）に接続されているため、それらトランジスタＰｔ１１〜Ｐｔ１５は安定して動作する。これにより、抵抗成分の増大によるデバイスの劣化や基準電源ＶＤ０の電位変動を抑えて、目的とする基準電源ＶＤ０を精度よく生成することが可能である。
【００８３】
加えて、電源作成回路１６は、ＥＳＤ保護のための抵抗Ｒ２を備えている。これにより、電圧信号ＥＢの電位が激しく変化した場合にも基準電源ＶＤ０の電位変動が抑えられる。
【００８４】
そして、この電源作成回路１６により生成された基準電源ＶＤ０が、入出力回路１２、入力回路１３及び出力回路１４に供給される。これにより、高電位電源ＶＤＥが供給される時／供給されない時に関わらず、且つ入力される電圧信号ＥＢの電位に関わらず入出力バッファ１１での素子の損傷やリーク電流の発生が防止される。
【００８５】
尚、本実施形態の電源作成回路１６において、保護回路として構成されるトランジスタＰｔ１１〜Ｐｔ１５を、図８に示すようにＮＭＯＳトランジスタＮｔ１３〜Ｎｔ１７により構成してもよい。詳述すると、トランジスタＮｔ１３は、基準電源ＶＤ０に対して逆方向（ＮＰ）となるように接続され、他のトランジスタＮｔ１４〜Ｎｔ１７は、そのトランジスタＮｔ１３と接続方向が逆になるように接続される。即ち、トランジスタＮｔ１３〜Ｎｔ１７は、基準電源ＶＤ０に対して、「ＮＰ−ＰＮ−ＰＮ−ＰＮ−ＰＮ」となるようにダイオード接続されている。この場合には、トランジスタＮｔ１３によりリーク逆流電流を阻止することができる。
【００８６】
また、このときトランジスタＮｔ１３〜Ｎｔ１７のゲートは、電圧降下時における電位の高い側（即ちドレイン側）にそれぞれ接続されている。これにより、各トランジスタＮｔ１３〜Ｎｔ１７を安定して動作させることができ、前記と同様に、抵抗成分の増大による基準電源ＶＤ０の変動を抑えて、目的とする電位を持つ基準電源ＶＤ０を精度よく生成することが可能である。
【００８７】
このようなＮＭＯＳトランジスタによる構成は、Ｎ型シリコン基板上にレイアウトする場合に、上述したＰＭＯＳトランジスタで構成する場合に比べて有用である。即ち、Ｎ型シリコン基板上にＰＭＯＳトランジスタ（トランジスタＰｔ１１〜Ｐｔ１５）をレイアウトする場合には、トランジスタ構造をトリプルウェルにする必要がある。このことは、レイアウト面積の増大に伴うレチクル枚数の増加及び処理工程の増加につながるため、コストが上昇する。従って、Ｐ型シリコン基板を用いる場合は、ＰＭＯＳトランジスタ（トランジスタＰｔ１１〜Ｐｔ１５）により構成し、Ｎ型シリコン基板を用いる場合は、ＮＭＯＳトランジスタ（トランジスタＮｔ１３〜Ｎｔ１７）により構成するのがよい。
【００８８】
尚、この保護回路のその他の構成としては、例えば図９に示すように構成してもよい。
即ち、図９（ａ）では、ＰＭＯＳトランジスタＰｔ１１〜Ｐｔ１５のバックゲート電圧が、それぞれのソース電圧と低電位電源ＶＳＳとの分圧にて生成される電位を持つように構成されている。各トランジスタＰｔ１１〜Ｐｔ１５は、基準電源ＶＤ０に対して「ＮＰ−ＮＰ−ＮＰ−ＮＰ−ＮＰ」となるようにダイオード接続されている。また、図９（ｂ）では、ＮＭＯＳトランジスタＮｔ１３〜Ｎｔ１７のバックゲート電圧が、それぞれのドレイン電圧と低電位電源ＶＳＳとの分圧にて生成される電位を持つように構成されている。各トランジスタＮｔ１３〜Ｎｔ１７は、基準電源ＶＤ０に対して「ＰＮ−ＰＮ−ＰＮ−ＰＮ−ＰＮ」となるようにダイオード接続される。これらの構成では、バックゲート電圧が低いことによる素子の損傷やリーク電流の発生を防止することができる。
【００８９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）入出力バッファ１１は、外部から入力される電圧信号ＥＢを高電位電源ＶＤＥに対応する適切な電位に変換して基準電源ＶＤ０を生成する電源作成回路１６を備える。電源作成回路１６は、ダイオード接続されたトランジスタＰｔ１１〜Ｐｔ１５（保護回路）を備え、それらトランジスタＰｔ１１〜Ｐｔ１５のバックゲートは高電位電源ＶＤＥ及び低電位電源ＶＳＳ以外の電位を持つノードに接続されている。これにより、高電位電源ＶＤＥの供給時／非供給時に関わらず、外部からの電圧信号ＥＢの入力時には各トランジスタＰｔ１１〜Ｐｔ１５のゲート−バックゲート間に高電圧が印加されることが防止されるため、それら素子の劣化及び損傷を防止することができる。
【００９０】
（２）各トランジスタＰｔ１１〜Ｐｔ１５のうち、トランジスタＰｔ１１〜Ｐｔ１４は基準電源ＶＤ０に対して順バイアスとなる方向（順方向）にダイオード接続され、トランジスタＰｔ１５は基準電源ＶＤ０に対して逆バイアスとなる方向（逆方向）にダイオード接続されている。これにより、基準電源ＶＤ０生成時におけるリーク逆流電流の発生を阻止することができ、基準電源ＶＤ０の電位を目的とする電位に維持することができる。
【００９１】
（３）各トランジスタＰｔ１１〜Ｐｔ１５のゲートは、高電位電源ＶＤＥより高い電位を持つ電圧信号ＥＢが入力される場合にて、該電圧信号ＥＢの電圧降下時に低い電位側となる端子（ソース）に接続されている。これにより、それらトランジスタＰｔ１１〜Ｐｔ１５の抵抗値が増大することによる基準電源ＶＤ０の電位の変動を抑止することができる。
【００９２】
（４）電源作成回路１６は、トランジスタＮｔ９〜Ｎｔ１２が直列に接続されてなる電圧維持手段を備える。それらトランジスタＮｔ９〜Ｎｔ１２のうち、トランジスタＮｔ９のゲートは基準電源ＶＤ０と接続され、トランジスタＮｔ１０〜Ｎｔ１２のゲートはそれぞれの高電位側端子（ドレイン）と接続されている。これにより、各トランジスタＮｔ９〜Ｎｔ１２を流れるリーク電流を極端に小さくすることができる。
【００９３】
（第二実施形態）
以下、本発明を具体化した第二実施形態を図１０，図１１に従って説明する。尚、本実施形態は、ジョイスティックを接続可能としたゲームポート（ジョイスティックポート）に用いられる入出力バッファに具体化した構成を説明するものであり、第一実施形態の入出力バッファ１１において、入出力回路１２及び入力回路１３の構成を一部変更したものである。従って、その他の同様な構成部分には同一符号を付してその詳細な説明を一部省略する。
【００９４】
図１０は、本実施形態の入出力回路２２の回路図である。
入出力回路２２は、２つのＮＭＯＳトランジスタＮｔ１，Ｎｔ２で構成されるオープン・ドレイン型の出力機能を有する入出力回路である。これは、ジョイスティックポートに用いられる入出力バッファは、＋５Ｖの電源にプルアップされる時間を用いてジョイスティックの位置情報を検出するものであり、入出力回路２２は、Ｈレベルの出力を必要としないためである。
【００９５】
図１１（ａ），（ｂ）は、本実施形態の入力回路２３の回路図である。
入力回路２３は、ＮＭＯＳトランジスタＮｔ３、抵抗Ｒ３〜Ｒ５、コンパレータＣＭＰ及びリファレンス回路２３ａを備える。
【００９６】
図１１（ａ）に示すように、トランジスタＮｔ３のソースには抵抗Ｒ３を介して電圧信号ＥＢＲが入力され、ドレインには基準電源ＶＤ０を抵抗Ｒ４，Ｒ５により抵抗分圧した電位が入力される。このトランジスタＮｔ３のゲートとソースとは互いに接続され、そのノードＩＭの電位を持つ信号がコンパレータＣＭＰの反転入力端子に入力される。このコンパレータＣＭＰの非反転入力端子には、図１１（ｂ）に示すリファレンス回路２３ａからの基準電圧信号ＩＰが入力される。そして、コンパレータＣＭＰは、ノードＩＭの電位が基準電圧信号ＩＰの電位より高いか低いかを比較し、その比較結果に応じてＬレベル／Ｈレベルの信号Ｘを出力する。
【００９７】
リファレンス回路２３ａは、抵抗Ｒ６〜Ｒ８、インバータ回路ＩＮＶ１，ＩＮＶ２、トランスファーゲートＴＧ１，ＴＧ２を備える。
各トランスファーゲートＴＧ１，ＴＧ２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成される。トランスファーゲートＴＧ１の入力端子には電源ＶＤＥを抵抗Ｒ６〜Ｒ８により抵抗分圧した高電位側の電位を持つ信号が入力され、トランスファーゲートＴＧ２の入力端子には電源ＶＤＥを抵抗Ｒ６〜Ｒ８により抵抗分圧した低電位側の電位を持つ信号が入力される。
【００９８】
トランスファーゲートＴＧ１のＰＭＯＳトランジスタのゲートとトランスファーゲートＴＧ２のＮＭＯＳトランジスタのゲートは互いに接続され、そのゲートにはコンパレータＣＭＰからの信号Ｘがインバータ回路ＩＮＶ１を介して反転入力される。また、トランスファーゲートＴＧ１のＮＭＯＳトランジスタのゲート及びトランスファーゲートＴＧ２のＰＭＯＳトランジスタのゲートには、信号Ｘがインバータ回路ＩＮＶ１，ＩＮＶ２を介して入力される。
【００９９】
このリファレンス回路２３ａでは、上記コンパレータＣＭＰから出力される信号Ｘに応じてトランスファーゲートＴＧ１，ＴＧ２が相補的にオン・オフ制御される。そして、リファレンス回路２３ａは、トランスファーゲートＴＧ１がオンされる時に基準電圧ＲＥＦＨを持つ基準電圧信号ＩＰを出力し、トランスファーゲートＴＧ２がオンされる時に基準電圧ＲＥＦＬを持つ基準電圧信号ＩＰを出力する。
【０１００】
以下、このような入力回路２３を備える入出力バッファの作用を説明する。
通常、ジョイスティックポートに用いられる入出力バッファでは、入力をＨレベルと認識する閾値電圧（以下、閾値電圧ＶＩＨ）／入力をＬレベルと認識する閾値電圧（以下、閾値電圧ＶＩＬ）が３．０Ｖ程度（電源電圧（高電位電源ＶＤＥ＝３．３Ｖ）−０．３Ｖ）に設定される。このような入出力バッファでは、その閾値電圧によって動作するトランジスタのソース−ゲート間の電位差が０．３Ｖ程度と小さいため、トランジスタの動作が不安定になる可能性がある。
【０１０１】
本実施形態の入力回路２３では、電圧信号ＥＢＲが抵抗Ｒ３を介してトランジスタＮｔ３のソースに入力されるようにしたことで、電圧信号ＥＢ（外部入力信号）の電圧レベルに応じて、ノードＩＭの電位を所定の閾値電圧（３．０Ｖ程度）まで上昇させることが可能である。その際、トランジスタＮｔ３のドレインには、基準電源ＶＤ０を抵抗Ｒ４，Ｒ５により抵抗分圧した電位が入力されるようにしたことで、ノードＩＭの電位が所定以上に上昇することが防止される。
【０１０２】
リファレンス回路２３ａは、入力回路２３のコンパレータＣＭＰから出力される信号ＸがＬレベルからＨレベルに変化したタイミングで基準電圧ＲＥＦＬ（例えば３．１Ｖ）を持つ基準電圧信号ＩＰを出力する。そして、逆に信号ＸがＨレベルからＬレベルに変化したタイミングで基準電圧ＲＥＦＨ（例えば２．９Ｖ）を持つ基準電圧信号ＩＰを出力する。即ち、リファレンス回路２３ａは、シュミットトリガ回路として機能し、これによりコンパレータＣＭＰの出力を安定させることができる。
【０１０３】
従って、以上記述した本実施形態の入出力バッファでは、入力に対する閾値電圧の判定レベルが例えば３．０Ｖ程度と高い場合にも動作を安定させることができ、特にジョイスティックの位置情報を検出するためのジョイスティックポート等に有用な入出力バッファとすることができる。
【０１０４】
（第三実施形態）
以下、本発明を具体化した第三実施形態を図１２，図１３に従って説明する。尚、本実施形態は、上述した第一実施形態の入出力バッファ１１（図１参照）の構成を一部用いて入力バッファ及び出力バッファの何れかの機能のみを有する構成を説明するものである。
【０１０５】
即ち、図１２は、入力バッファの回路構成を示すブロック回路図であり、この入力バッファ３１は、第一実施形態の入出力バッファ１１から出力回路１４を省略した構成である。尚、この入力バッファ３１を上記したようなジョイスティックポート等に適用する場合には、入出力回路１２及び入力回路１３を第二実施形態の構成を持つ入出力回路２２（図１０）及び入力回路２３（図１１）に代えて構成してもよい。
【０１０６】
また、図１３は、出力バッファの回路構成を示すブロック回路図であり、この出力バッファ４１は、第一実施形態の入出力バッファ１１から入力回路１３を省略した構成である。
【０１０７】
以上記述した本実施形態のように、第一実施形態で説明した入出力バッファ１１の回路を用いることにより、入力バッファ３１のみ、或いは出力バッファ４１のみを構成することも可能である。
【０１０８】
（第四実施形態）
以下、本発明を具体化した第四実施形態を図１４〜図１８に従って説明する。本実施形態は、消費電力を低減する目的のため、電圧信号ＥＢ（外部入力信号）をＨレベルに固定するためのプルアップ抵抗又はＬレベルに固定するためのプルダウン抵抗を備えた入力バッファについて説明するものである。尚、第一実施形態と同様の構成部分には同一符号を付している。
【０１０９】
まず、プルアップ抵抗付き入力バッファについて詳述する。
図１４（ａ）に示すように、通常、プルアップ抵抗を備えた入力バッファ５１には、その動作試験時に該入力バッファ５１とプルアップ抵抗との接続を電気的に切り離すための制御信号ＰＣが入力される。
【０１１０】
詳述すると、図１４（ｂ）に示すように、入力バッファ５１における電圧信号ＥＢの入力端子は入力保護抵抗Ｒ９の一端と接続され、その抵抗Ｒ９の他端はプルアップ抵抗Ｒ１０及びスイッチ素子としてのＰＭＯＳトランジスタＰｔ２１を介して高電位電源ＶＤＥに接続されている。そして、トランジスタＰｔ２１のゲートに制御信号ＰＣが入力される。尚、トランジスタＰｔ２１のゲートは制御信号ＰＣの入力レベルを安定させるためのプルダウン抵抗Ｒ１１を介して低電位電源ＶＳＳ（グランド）と接続されている。
【０１１１】
この入力バッファ５１は、通常使用時には、制御信号ＰＣによりトランジスタＰｔ２１がオンされ、電源ＶＤＥとプルアップ抵抗Ｒ１０が接続される。一方、試験時には、制御信号ＰＣによりトランジスタＰｔ２１がオフされ、電源ＶＤＥとプルアップ抵抗Ｒ１０との接続が遮断される。これにより、試験時にはプルアップ抵抗Ｒ１０を流れるリーク電流を阻止して入力バッファ５１の内部回路の動作試験を正確に行うようにしている。
【０１１２】
ところで、この入力バッファ５１にフェイルセーフ機能が働き、図１４（ｃ）に示すように、例えば電源ＶＤＥ＝０Ｖ、電圧信号ＥＢ＝５Ｖ、制御信号＝０Ｖの状態となる場合にはトランジスタＰｔ２１のソース−ドレイン間及びドレイン−ゲート間に５Ｖの電位差が生じる。従って、こうしたフェイルセーフ時におけるトランジスタＰｔ２１の損傷を防止する必要がある。
【０１１３】
図１５は、フェイルセーフに対応した図１４の入力バッファの説明図である。図１５（ａ）に示すように、この入力バッファ５１ａは、制御信号ＰＣがインバータ回路５２及びナンド回路５３を介してトランジスタＰｔ２１のゲートに入力される。トランジスタＰｔ２１のソースは、電源作成回路１６により作成される基準電源ＶＤ０（図５参照）と接続されている。
【０１１４】
このような入力バッファ５１ａでは、図１５（ｂ）に示すように、フェイルセーフ時（即ち高電位電源ＶＤＥ＝０Ｖの場合）において、トランジスタＰｔ２１のゲート（図中、Ｐ−Ｇａｔｅ）にはＨレベルの信号が入力される。
【０１１５】
詳しくは、電源ＶＤＥが０Ｖの時にＬレベルの制御信号ＰＣ（０Ｖ）が入力される場合、トランジスタＰｔ２１のゲートにはＨレベルの信号が入力される。また、電源ＶＤＥが０Ｖの時にＨレベルの制御信号ＰＣ（３．３Ｖ）が入力される場合にも、トランジスタＰｔ２１のゲートにはＨレベルの信号が入力される。即ち、図１５（ｂ）に制御信号ＰＣの条件として示すように、３．３Ｖの制御信号ＰＣが入力される場合においても、実質的に０Ｖの制御信号ＰＣが入力されることと同じにすることができる。従って、これらの結果、トランジスタＰｔ２１はオフされるため、損傷を受けない。
【０１１６】
次いで、プルダウン抵抗付き入力バッファについて詳述する。
図１６（ａ）に示すように、プルダウン抵抗を備えた入力バッファ６１において、電圧信号ＥＢの入力端子は入力保護抵抗Ｒ１２の一端と接続され、その抵抗Ｒ１２の他端はプルダウン抵抗Ｒ１３及びスイッチ素子としてのＮＭＯＳトランジスタＮｔ２１を介して低電位電源ＶＳＳに接続されている。そして、トランジスタＮｔ２１のゲートには制御信号ＰＣがインバータ回路６２を介して入力される。尚、トランジスタＮｔ２１のゲートは制御信号ＰＣの入力レベルを安定させるためのプルダウン抵抗Ｒ１４を介して低電位電源ＶＳＳと接続されている。
【０１１７】
そして、この入力バッファ６１のフェイルセーフ時には、図１６（ｂ）に示すように、トランジスタＮｔ２１のソース−ドレイン間、ドレイン−ゲート間及びドレイン−バックゲート間に５Ｖの電位差が生じる。従って、前記同様にフェイルセーフ時におけるトランジスタＮｔ２１の損傷を防止する必要がある。
【０１１８】
図１７は、フェイルセーフに対応した図１６の入力バッファの説明図である。図１７（ａ）に示すように、この入力バッファ６１ａは、制御信号ＰＣがインバータ回路６３、ナンド回路６４及び上記インバータ回路６２を介してトランジスタＮｔ２１のゲートに入力される。トランジスタＮｔ２１のソースはラッチ回路６５に接続され、このラッチ回路６５は、図１７（ｂ）に示すように、電源ＶＤＥの供給時／非供給時に応じてトランジスタＮｔ２１のソース電位を低電位電源ＶＳＳ或いは電圧信号ＢＰの電位に制御する。
【０１１９】
そして、このような入力バッファ６１ａでは、図１７（ｂ）に示すように、フェイルセーフ時（即ち高電位電源ＶＤＥ＝０Ｖの場合）において、トランジスタＮｔ２１のゲート（図中、Ｎ−Ｇａｔｅ）にはＬレベルの信号が入力される。
【０１２０】
詳しくは、電源ＶＤＥが０Ｖの時にＬレベルの制御信号ＰＣ（０Ｖ）が入力される場合、トランジスタＮｔ２１のゲートにはＬレベルの信号が入力される。また、電源ＶＤＥが０Ｖの時にＨレベルの制御信号ＰＣ（３．３Ｖ）が入力される場合にも、トランジスタＮｔ２１のゲートにはＬレベルの信号が入力される。即ち、図１７（ｂ）に制御信号ＰＣの条件として示すように、３．３Ｖの制御信号ＰＣが入力される場合においても、実質的に０Ｖの制御信号ＰＣが入力されることと同じにすることができる。従って、これらの結果、トランジスタＮｔ２１はオフされるため、損傷を受けない。
【０１２１】
以上記述した本実施形態によれば、プルアップ抵抗／プルダウン抵抗を備えた入力バッファ５１ａ，６１ａのフェイルセーフ時に素子が損傷を受けることを防止することができる。
【０１２２】
尚、上記各実施形態は、以下の態様で実施してもよい。
・第一実施形態では、５段のトランジスタＰｔ１１〜Ｐｔ１５によって電圧信号ＥＢを電圧降下させるようにしたが、５段に限らずその他の複数段であってもよい。
【０１２３】
・第一実施形態において、電圧信号ＥＢを電圧降下させる複数のＭＯＳトランジスタ（保護回路）はＰチャネルＭＯＳトランジスタのみ、或いはＮチャネルＭＯＳトランジスタのみ、にて構成されるが、それら両方のトランジスタを用いて構成してもよい。
【０１２４】
・５段のトランジスタＰｔ１１〜Ｐｔ１５のうち、基準電源ＶＤ０に対して逆バイアス（逆方向）となるように接続するトランジスタは、トランジスタＰｔ１５に限らず、例えばトランジスタＰｔ１３やトランジスタＰｔ１４など、他のトランジスタであってもよい。同様に、図８に示す５段のトランジスタＮｔ１３〜Ｐｔ１７のうち、基準電源ＶＤ０に対して逆バイアスとなるように接続するトランジスタは、トランジスタＮｔ１３に限らず、その他のトランジスタＮｔ１４〜Ｎｔ１７の何れかであってもよい。即ち、逆バイアスとするトランジスタは、リーク逆流電流を阻止することのできる位置であればよい。
【０１２５】
・第一実施形態では、電圧維持手段として４段のＮチャネルＭＯＳトランジスタＮｔ９〜Ｎｔ１２が設けられているが、４段に限らずその他の複数段であってもよい。
【０１２６】
・第一実施形態の入出力回路１２（図２参照）を、図１８に示すように変更することで、フェイルセーフに対応した入出力回路１２ａを構成することができる。詳述すると、この入出力回路１２ａにおいて、トランジスタＰｔ１のゲートにはラッチ回路１２ｂが接続されている。そして、このラッチ回路１２ｂは、通常時には、高電位電源ＶＤＥに基づいて出力回路１４（図１参照）から出力される制御信号ＡＰ（Ｈレベル／Ｌレベル）をトランジスタＰｔ１のゲートに入力し、フェイルセーフ時には、基準電源ＶＤ０に基づいて制御信号ＡＰをトランジスタＰｔ１のゲートに入力する。また、トランジスタＰｔ２のゲートにはラッチ回路１２ｃが接続され、このラッチ回路１２ｃは、基準電源ＶＤ０に基づいてトランジスタＰｔ２のゲートに低電位電源ＶＳＳを入力する。このような入出力回路１２ａでは、フェイルセーフ時にも素子の損傷を防いで回路を保護することができる。
【０１２７】
上記各実施形態の特徴をまとめると以下のようになる。
（付記１） 高電位電源及び低電位電源に接続され、外部から入力される外部電圧信号の電位を前記高電位電源に対応する電位に変換して基準電源を生成する基準電源生成手段を備えた入出力バッファにおいて、
前記基準電源生成手段は、前記高電位電源の非供給時に前記外部電圧信号の電位を所定電位まで電圧降下させて前記基準電源を生成するための複数のＭＯＳトランジスタからなる保護手段を備え、前記複数のＭＯＳトランジスタのバックゲートは前記高電位電源及び低電位電源以外の電位を持つノードに接続されてなることを特徴とする入出力バッファ。
（付記２） 前記複数のＭＯＳトランジスタはそれぞれがダイオード接続されてなり、各ダイオード接続された複数のＭＯＳトランジスタのうち少なくとも何れか１つは、前記基準電源に対して逆バイアスとなる方向に接続されていることを特徴とする付記１記載の入出力バッファ。
（付記３） 前記複数のＭＯＳトランジスタは、それぞれＮチャネルＭＯＳトランジスタで構成されることを特徴とする付記１又は２記載の入出力バッファ。
（付記４） 前記ＮチャネルＭＯＳトランジスタのゲートは、前記電圧降下時に高い電位側となる端子に接続されることを特徴とする付記３記載の入出力バッファ。
（付記５） 前記ＮチャネルＭＯＳトランジスタのバックゲートの電位は、前記電圧降下時に高い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位であることを特徴とする付記３又は４記載の入出力バッファ。
（付記６） 前記複数のＭＯＳトランジスタは、それぞれＰチャネルＭＯＳトランジスタで構成されることを特徴とする付記１又は２記載の入出力バッファ。
（付記７） 前記ＰチャネルＭＯＳトランジスタのゲートは、前記外部電圧信号の電圧降下時に低い電位側となる端子に接続されることを特徴とする付記６記載の入出力バッファ。
（付記８） 前記ＰチャネルＭＯＳトランジスタのバックゲートの電位は、前記外部電圧信号の電圧降下時に低い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位であることを特徴とする付記６又は７記載の入出力バッファ。
（付記９） 前記複数のＭＯＳトランジスタは、少なくとも５個のＭＯＳトランジスタを含むことを特徴とする付記１乃至８の何れか一記載の入出力バッファ。
（付記１０） 前記基準電源生成手段は、それが生成する前記基準電源と前記低電位電源との間に直列に接続された少なくとも２つのＭＯＳトランジスタを含む電圧維持手段を備え、
前記少なくとも２つのＭＯＳトランジスタのうち前記基準電源と接続されるＭＯＳトランジスタのゲートには該基準電源の電位が入力され、他のＭＯＳトランジスタのゲートには各々の高電位側となる端子の電位が入力されることを特徴とする付記１乃至９の何れか一記載の入出力バッファ。
（付記１１） 前記少なくとも２つのＭＯＳトランジスタは、それぞれＮチャネルＭＯＳトランジスタで構成されることを特徴とする付記１０記載の入出力バッファ。
（付記１２） 前記外部電圧信号の電位をそれより電位の低い電圧信号に調節して内部回路に動作電源を供給するための入力回路と、
前記内部回路から出力されるデータ信号を外部に出力するための出力回路と、
入力時に前記出力回路の出力を無効化して前記外部電圧信号を前記入力回路に伝達し、出力時に前記出力回路から出力されるデータ信号を外部へ出力する入出力回路と、を備え、
前記入力回路、前記出力回路及び前記入出力回路には、それらの動作電源として前記基準電源生成手段により生成される基準電源が供給されることを特徴とする付記１乃至１１の何れか一記載の入出力バッファ。
（付記１３） 前記外部電圧信号が前記高電位電源以下の電位である場合に該高電位電源の電位を持ち、前記外部電圧信号が前記高電位電源よりも高い電位である場合に前記外部電圧信号に連動した電位を持つ電圧信号を生成するトレラント回路を備え、
前記入出力回路、前記入力回路及び前記基準電源生成手段には、前記トレラント回路により生成される電圧信号が供給されることを特徴とする付記１２記載の入出力バッファ。
（付記１４） 外部から入力される外部電圧信号が抵抗を介してソースに入力され、該ソースとゲートとが互いに接続され、動作電源として与えられる高電位電源に対応した電位を持つ基準電源が抵抗分圧されてドレインに入力されるＮチャネルＭＯＳトランジスタと、
前記外部電圧信号と基準電圧信号とを比較し、その比較結果に基づいて前記外部電圧信号の電位が予め定めた閾値電圧より高いか否かを判定するコンパレータと、
を含む入力回路を備えたことを特徴とする入出力バッファ。
（付記１５） 前記入力回路は、前記コンパレータの出力に応じて前記閾値電圧を可変させるシュミットトリガ機能を有したリファレンス回路を備えることを特徴とする付記１４記載の入出力バッファ。
（付記１６） 付記１乃至１１の何れか一記載の基準電源生成手段を備えたことを特徴とする付記１４又は１５記載の入出力バッファ。
（付記１７） 付記１乃至１１の何れか一記載の基準電源生成手段及び付記１４又は１５記載の入力回路の少なくとも何れか一方を備えたことを特徴とする入力バッファ。
（付記１８） 付記１乃至１１の何れか一記載の基準電源生成手段を備えたことを特徴とする出力バッファ。
【０１２８】
【発明の効果】
以上詳述したように、本発明によれば、動作電源の供給時／非供給時に関わらず、外部から入力される電圧信号に対して回路を保護することのできる入出力バッファを提供することができる。
【図面の簡単な説明】
【図１】 第一実施形態の入出力バッファのブロック回路図である。
【図２】 入出力回路の回路図である。
【図３】 トレラント回路の回路図である。
【図４】 入力回路の回路図である。
【図５】 電源作成回路の回路図である。
【図６】 保護回路の説明図である。
【図７】 電源作成回路の動作例を示す説明図である。
【図８】 保護回路の別の構成を示す説明図である。
【図９】 保護回路の別の構成を示す説明図である。
【図１０】 第二実施形態の入出力回路の回路図である。
【図１１】 第二実施形態の入力回路の回路図である。
【図１２】 入力バッファのブロック回路図である。
【図１３】 出力バッファのブロック回路図である。
【図１４】 プルアップ付き入力バッファの説明図である。
【図１５】 フェイルセーフに対応した図１４の回路の説明図である。
【図１６】 プルダウン付き入力バッファの説明図である。
【図１７】 フェイルセーフに対応した図１６の回路の説明図である。
【図１８】 フェイルセーフに対応した入出力回路の説明図である。
【図１９】 ジョイスティックポートの接続ピンの説明図である。
【図２０】 ジョイスティックポートのアナログ入力の説明図である。
【図２１】 従来の入出力バッファのブロック回路図である。
【図２２】 従来の入出力回路の回路図である。
【図２３】 従来のトレラント回路の回路図である。
【図２４】 従来の入力回路の回路図である。
【図２５】 従来の電圧生成器の回路図である。
【符号の説明】
ＶＤＥ 高電位電源としての第１の高電位電源
ＶＳＳ 低電位電源
ＥＢ 外部電圧信号としての電圧信号
ＶＤ０ 基準電源
１６ 基準電源生成手段としての電源作成回路
１１ 入出力バッファ
Ｐｔ１１〜Ｐｔ１５ 保護手段を構成する複数のＭＯＳトランジスタとしてのＰチャネルＭＯＳトランジスタ
Ｎｔ１３〜Ｎｔ１７ 保護手段を構成する複数のＭＯＳトランジスタとしてのＮチャネルＭＯＳトランジスタ
Claims (11)
- 高電位電源及び低電位電源に接続され、外部から入力される外部電圧信号の電位を前記高電位電源に対応する電位に変換して基準電源を生成する基準電源生成手段を備えた入出力バッファにおいて、
前記基準電源生成手段は、前記高電位電源の非供給時に前記外部電圧信号の電位を所定電位まで電圧降下させて前記基準電源を生成するための複数のＭＯＳトランジスタからなる保護手段を備え、前記複数のＭＯＳトランジスタのバックゲートは前記高電位電源及び低電位電源以外の電位を持つノードに接続されてなり、
前記複数のＭＯＳトランジスタはそれぞれがダイオード接続されており、各ダイオード接続された複数のＭＯＳトランジスタのうち少なくとも何れか１つは、前記基準電源に対して逆バイアスとなる方向に接続されている
ことを特徴とする入出力バッファ。 - 前記複数のＭＯＳトランジスタは、それぞれＮチャネルＭＯＳトランジスタで構成されることを特徴とする請求項１記載の入出力バッファ。
- 前記ＮチャネルＭＯＳトランジスタのゲートは、前記電圧降下時に高い電位側となる端子に接続されることを特徴とする請求項２記載の入出力バッファ。
- 前記ＮチャネルＭＯＳトランジスタのバックゲートの電位は、前記電圧降下時に高い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位であることを特徴とする請求項２又は３記載の入出力バッファ。
- 前記複数のＭＯＳトランジスタは、それぞれＰチャネルＭＯＳトランジスタで構成されることを特徴とする請求項１記載の入出力バッファ。
- 前記ＰチャネルＭＯＳトランジスタのゲートは、前記外部電圧信号の電圧降下時に低い電位側となる端子に接続されることを特徴とする請求項５記載の入出力バッファ。
- 前記ＰチャネルＭＯＳトランジスタのバックゲートの電位は、前記外部電圧信号の電圧降下時に低い電位側となる端子の電位と前記低電位電源との電位差を抵抗分圧した電位であることを特徴とする請求項５又は６記載の入出力バッファ。
- 前記基準電源生成手段は、前記基準電源と前記低電位電源との間に直列に接続された少なくとも２つのＭＯＳトランジスタを含む電圧維持手段を備え、
前記少なくとも２つのＭＯＳトランジスタのうち前記基準電源と接続されるＭＯＳトランジスタのゲートには該基準電源の電位が入力され、他のＭＯＳトランジスタのゲートには各々の高電位側となる端子の電位が入力されることを特徴とする請求項１乃至７の何れか一項記載の入出力バッファ。 - 前記少なくとも２つのＭＯＳトランジスタは、それぞれＮチャネルＭＯＳトランジスタで構成されることを特徴とする請求項８記載の入出力バッファ。
- 前記外部電圧信号の電位をそれより電位の低い電圧信号に調節して内部回路に動作電源を供給するための入力回路と、
前記内部回路から出力されるデータ信号を外部に出力するための出力回路と、
入力時に前記出力回路の出力を無効化して前記外部電圧信号を前記入力回路に伝達し、出力時に前記出力回路から出力されるデータ信号を外部へ出力する入出力回路と、を備え、
前記入力回路、前記出力回路及び前記入出力回路には、それらの動作電源として前記基準電源生成手段により生成される基準電源が供給されることを特徴とする請求項１乃至９の何れか一記載の入出力バッファ。 - 前記外部電圧信号が前記高電位電源以下の電位である場合に該高電位電源の電位を持ち、前記外部電圧信号が前記高電位電源よりも高い電位である場合に前記外部電圧信号に連動した電位を持つ電圧信号を生成するトレラント回路を備え、
前記入出力回路、前記入力回路及び前記基準電源生成手段には、前記トレラント回路により生成される電圧信号が供給されることを特徴とする請求項１０記載の入出力バッファ。
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