KR101740397B1 - 고속 입출력 패드를 위한 바이어스 전압 생성 회로 - Google Patents
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Abstract
본 명세서는, 고속 입출력 패드를 위한 바이어스 전압 생성 회로를 제공한다.
이를 위하여, 일 실시예에 따른 바이어스 전압 생성기는, 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기에 있어서, 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부; 및 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되, 상기 제 1 바이어스 전압은, 상기 기준 전압에 설정 전압이 더해진 전압인 것일 수 있다.
이를 위하여, 일 실시예에 따른 바이어스 전압 생성기는, 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기에 있어서, 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부; 및 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되, 상기 제 1 바이어스 전압은, 상기 기준 전압에 설정 전압이 더해진 전압인 것일 수 있다.
Description
본 명세서는 고속 입출력 패드를 위한 바이어스 전압 생성 회로에 관한 것이다. 보다 구체적으로는 입출력 패드에 높은 입출력 전압으로부터 입출력 버퍼 회로를 보호하기 위한 바이어스 회로에 관한 것이다.
입출력 버퍼 회로는 칩(chip)과 칩간 신호를 주고 받기 위한 회로로 시스템이 어떠한 시스템인가에 따라 여러 가지 형태를 가진다.
일반적으로 칩 간 신호를 주고 받는 경우는 전압 레벨은 칩 내부에서 사용하는 전원 전압 보다 클 수 있다.
이러한 전압 레벨은 트랜지스터 1단에 허용되는 전압을 초과하므로 트랜지스터 여러 단을 사용하여 전압을 분배할 필요가 있다.
안정된 전압 분배를 위하여 입출력 회로 내부에 필요한 바이어스를 생성하는 블록(또는 회로)이 존재할 수 있다.
페일-세이프(Fail-safe)기능을 가진 입출력 회로는 시스템에서 한 칩(또는 fail-safe 동작이 필요한 칩)의 전원만 인가되지 않는 상황이 존재하는 경우 즉 입출력 버퍼 회로에 전원이 없어 앞서 설명한 바이어스 회로가 동작하지 않을 경우를 대비한 입출력 회로이다.
도 1은 일반적인 일반적인 방식의 fail-safe 기능을 겸비한 디지털 입출력 회로를 나타내는 회로도이다.
도 1을 참조하면, 입출력 회로의 구성은 IO 전압을 출력 하기 위한 IO driver block(20), ESD 보호 회로(30)가 있으며 fail-safe 동작을 위한 bias generator 블록(10)으로 이루어질 수 있다.
입출력회로를 구성하는 트랜지스터는 공정상 2V이하의 전압에서 사용되어야 할 수 있으며, 입출력 전압은 3.3V로 가정한다.
Fail safe 동작을 위하여는 전원이 0V인 경우(VDDPST=0)와 동시에 PAD 전압이 3.3V가 인가되는 상황에서 bias1전압은 Mnb1에 인가되는 전압의 허용치인 2V 이하가 되도록 패드(PAD)의 전압의 절반 수준으로 제 1 바이어스(bias1) 전압을 만들어 주어야 할 수 있다.
제 2 바이어스 전압(Bias2)은 전압 허용치와 더불어 VDDPST로의 방향인 역방향으로 Mpb1이 on되어(reverse turn on) 전류가 흐르는 것을 막기 위하여 패드와 같은 3.3V로 biasing 되어야 할 수 있다.
NWBIAS는 Mpb1의 드레인(drain) 단자 및 벌크(bulk, 또는 바디) 간의 junction diode가 turn on 되는 것을 방지 하기 위한 목적으로 패드(PAD)와 같은 전압인 3.3V가 인가 되어야 할 수 있다.
이하에서는 제 1 바이어스 전압(bias1)을 예로 종래의 바이어스 생성회로의 문제점을 설명한다.
패드(PAD) 전압을 전원으로 하여 절반의 전압을 만들고자 하는 경우 도 1의 bias1 generator(10)와 같이 다이오드를 직렬로 사용하여 중간 전압을 생성할 수 있다.
이상적인 경우 제 1 바이어스(bias1) 전압은 약 0.5*PAD 전압을 항상 유지하여 안정된 제 1 바이어스(bias1) 전압을 만들어 줄 수 있다.
여기서 사용되는 다이오드형태의 전압 분배 방식은 일정한 전류를 패드로부터 소모하여 fail-safe 동작에 필요한 bias를 생성하기 때문에 이 전류를 일정 수준 이하로 제약하는 조건이 따르게 된다.
작은 전류로 바이어스(bias)를 생성하는 것은 일반적으로 ESD(Eelectrostatic Discharge)등 회로를 구성하는 트랜지스터의 사이즈가 커서 부하가 큰 입출력 회로의 경우, 바이어스를 생성하는데 일정한 시간이 필요하게 되고 이는 입출력 회로의 동작 속도를 제한하는 원인이 될 수 있다.
도 2는 일반적인 바이어스 생성 회로에 있어서의 기생 커패시터 성분의 영향을 나타내는 개념도이다.
도 2를 참조하면, 입출력 신호가 빠른 경우, 입출력 회로 내에 존재하는 기생 성분을 고려할 필요가 있을 수 있다.
회로 내에 존재하는 드라이버(driver)와 ESD 회로는 큰 전류를 구동하기 위한 목적으로 큰 width를 가지는 트랜지스터를 사용할 수 있으며 큰 기생 커패시터를 가질 수 있다.
이 기생 커패시터를 고려하면 도 2와 같이 패드로부터 제 1 바이어스(bias1) 노드(node)로 기생 커패시터에 의한 고주파 경로(high frequency path)가 만들어질 수 있다.
따라서 패드가(PAD)가 0에서 3.3V로 빠르게 변하는 순간 제 1 바이어스(bias1)의 전압이 트랜지스터의 전압 허용치인 2V 이상이 될 수 있다.
이를 방지하기 위해서는 제 1 바이어스(bias1) 노드(node)에 큰 용량의 다이오드를 사용해 전압을 제한 하는 방식을 생각해 볼 수 있다.
하지만 일반적으로 사용되는 다이오드는 문턱전압이 800mV로 크므로 다양한 전압을 만들기 어려우며, 이 문턱전압은 공정에 따라 변화가 심하여 안정된 전압 제한이 어려운 문제가 있을 수 있다.
본 명세서는, 고속 입출력 패드를 위한 바이어스 전압 생성 회로를 제공하는 데 그 목적이 있다.
상기 목적들을 달성하기 위한 본 명세서에 따른 바이어스 전압 생성기는, 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기로서, 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부; 및 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되, 상기 제 1 바이어스 전압은, 상기 기준 전압에 설정 전압이 더해진 전압인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 바이어스 생성부는, 제 1 저항, 제 1 스위칭 소자를 포함하고, 상기 제 1 저항은, 상기 패드 및 상기 제 1 바이어스 전압을 출력하는 제 1 출력 노드 사이에 연결되고, 상기 제 1 스위칭 소자는, 상기 제 1 출력 노드 및 접지 노드 사이에 연결되고, 상기 기준 전압은, 상기 제 1 스위칭 소자의 게이트 단자에 인가되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 스위칭 소자는, p형 MOS 트랜지스터이고, 상기 설정 전압은, 상기 제 1 스위칭 소자에 해당하는 임계 전압(threshold voltage)인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기준 전압 생성부는, 상기 패드 전압 및 접지 노드에 해당하는 접지 전압 간의 전압 분배를 근거로 상기 기준 전압을 생성하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기준 전압 생성부는, 제 2 저항 및 제 3 저항을 포함하고, 상기 전압 분배는, 상기 제 2 저항 및 상기 제 3 저항을 근거로 이루어지는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 2 저항은, 상기 패드 및 기준 노드 사이에 연결되고, 상기 제 3 저항은, 상기 기준 노드 및 상기 접지 노드 사이에 연결되되, 상기 기준 전압은, 상기 기준 노드에 해당하는 전압인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼 회로는, 풀-업 스위칭 소자, 풀-다운 스위칭 소자 및 상기 풀-업 스위칭 소자 및 풀-다운 스위칭 소자 사이에 연결되는 N형 바이어스 트랜지스터를 포함하고, 상기 패드는 상기 풀-업 스위칭 소자 및 상기 N형 바이어스 트랜지스터 간의 접점 노드에 연결되고, 상기 제 1 바이어스 전압은, 상기 N형 바이어스 트랜지스터의 게이트 단자에 인가되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 바이어스 전압 생성기는, 제 1 전원 및 제 2 전원을 인가 받고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 상기 제 1 바이어스 전압으로 출력하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 기준 전압에 상기 설정 전압이 더해진 전압을 상기 제 1 바이어스 전압으로 출력하되, 상기 제 2 전원에 해당하는 전압은 상기 제 1 전원에 해당하는 전압보다 큰 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 제 1 전원에 해당하는 전압은, 1.8V이고, 상기 제 2 전원에 해당하는 전압은, 3.3V인 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 바이어스 생성부는, 제 2 스위칭 소자를 더 포함하되, 상기 제 2 스위칭 소자의 소스 단자는, 상기 제 1 전원이 인가되고, 상기 제 2 스위칭 소자의 게이트 단자는, 상기 제 2 전원이 인가되고, 상기 제 2 스위칭 소자의 드레인 단자는, 상기 제 1 바이어스를 출력하는 노드에 연결되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기준 전압 생성부는, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 기준 전압으로 생성하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 기준 전압 생성부는, 제 3 스위칭 소자를 더 포함하되, 상기 제 3 스위칭 소자의 소스 단자는, 상기 제 1 전원이 인가되고, 상기 제 3 스위칭 소자의 게이트 단자는, 상기 제 2 전원이 인가되고, 상기 제 3 스위칭 소자의 드레인 단자는, 상기 기준 전압을 출력하는 노드에 연결되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 바이어스 생성부는, 제 2 바이어스 전압을 생성하되, 상기 제 2 바이어스 전압은, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 2 전원에 해당하는 전압이 되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 1 바이어스 전압과 동일한 전압이 되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 제 4 스위칭 소자 및 제 5 스위칭 소자를 포함하고, 상기 적어도 하나의 바이어스 전압 중 제 3 바이어스 전압을 생성하되, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 4 스위칭 소자가 턴-온되어 상기 제 1 바이어스 전압이 상기 제 3 바이어스 전압으로 생성되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 5 스위칭 소자가 턴-온되어 상기 패드에 인가되는 패드 전압이 상기 제 3 바이어스 전압으로 생성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 제 6 스위칭 소자 및 제 7 스위칭 소자를 더 포함하고, 상기 적어도 하나의 바이어스 전압 중 N-웰 바이어스 전압을 생성하되, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 3 바이어스 전압을 근거로 상기 제 6 스위칭 소자가 턴-온되어 상기 제 2 전원에 해당하는 전압이 상기 N-웰 바이어스 전압으로 생성되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 7 스위칭 소자가 턴-온되어 상기 패드에 인가되는 패드 전압이 상기 N-웰 바이어스 전압으로 생성되는 것일 수 있다.
본 명세서와 관련된 일 예로서, 상기 버퍼 회로는, 풀-업 스위칭 소자, 풀-다운 스위칭 소자 및 상기 풀-업 스위칭 소자, 풀-다운 스위칭 소자 사이에 연결되는 P형 바이어스 트랜지스터 및 N형 바이어스 트랜지스터를 포함하고, 상기 P형 바이어스 트랜지스터의 소스 단자는, 상기 풀-업 스위칭 소자의 드레인 단자와 연결되고, 상기 N형 바이어스 트랜지스터의 소스 단자는, 상기 풀-다운 스위칭 소자의 드레인 단자와 연결되고, 상기 패드는 상기 P형 바이어스 트랜지스터 및 상기 N형 바이어스 트랜지스터 간의 접점 노드에 연결되되, 상기 제 1 바이어스 전압은, 상기 N형 바이어스 트랜지스터의 게이트 단자에 인가되고, 상기 제 3 바이어스 전압은, 상기 P형 바이어스 트랜지스터의 게이트 단자에 인가되고, 상기 N-웰 바이어스 전압은, 상기 P형 바이어스 트랜지스터의 바디 단자에 연결되는 것일 수 있다.
본 명세서에 개시된 일 실시예에 따르면, 고속 입출력 패드를 위한 바이어스 전압 생성기를 제공한다.
특히, 본 명세서에 개시된 에 따르면, 전원이 인가되지 않는 페일-세이프(Fail-safe) 모드에서 버퍼 회로에 제공되는 바이어스(bias) 전압을 짧은 시간 안에 안정하게 제한하는 회로를 추가하여 고속의 신호가 인가된 상황에서 칩 내부의 입출력 회로를 안전하게 보호할 수 있는 바이어스 전압 생성기를 제공할 수 있는 이점이 있다.
도 1은 일반적인 일반적인 방식의 fail-safe 기능을 겸비한 디지털 입출력 회로를 나타내는 회로도이다.
도 2는 일반적인 바이어스 생성 회로에 있어서의 기생 커패시터 성분의 영향을 나타내는 개념도이다.
도 3은 본 명세서에 개시된 일 실시예에 따른 입출력(I/O) 회로의 구성을 나타내는 구성도이다.
도 4는 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기의 구성을 나타내는 구성도이다.
도 5는 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기를 나타내는 회로도이다.
도 6은 본 명세서에 개시된 일 실시예에 따른 버퍼 회로를 나타내는 회로도이다.
도 7은 본 명세서에 개시된 제 1 실시예에 따른 바이어스 전압 생성기를 나타내는 예시도이다.
도 8은 본 명세서에 개시된 제 2 실시예에 따른 바이어스 전압 생성기를 나타내는 회로도이다.
도 9는 본 명세서에 개시된 제 3 실시예에 따른 바이어스 전압 생성기를 나타내는 예시도이다.
도 10은 본 명세서에 개시된 제 3 실시예에 따른 버퍼 회로를 나타내는 회로도이다.
도 11은 본 명세서에 개시된 제 4 실시예에 따른 바이어스 전압 생성기의 전체 회로도를 나타낸다.
도 12는 본 명세서에 개시된 제 4 실시예에 따른 바이어스 전압 생성기에 의해 생성된 바이어스 전압들을 사용하는 버퍼회로(200)를 나타낸다.
도 13은 노멀 모드인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 14는 제 1 페일-세이프 모드인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 15는 제 2 페일-세이프 모드(fail safe mode2)인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 16은 각 동작 모드 별 바이어스 전압들의 모의 실험결과를 나타내는 예시도이다.
도 2는 일반적인 바이어스 생성 회로에 있어서의 기생 커패시터 성분의 영향을 나타내는 개념도이다.
도 3은 본 명세서에 개시된 일 실시예에 따른 입출력(I/O) 회로의 구성을 나타내는 구성도이다.
도 4는 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기의 구성을 나타내는 구성도이다.
도 5는 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기를 나타내는 회로도이다.
도 6은 본 명세서에 개시된 일 실시예에 따른 버퍼 회로를 나타내는 회로도이다.
도 7은 본 명세서에 개시된 제 1 실시예에 따른 바이어스 전압 생성기를 나타내는 예시도이다.
도 8은 본 명세서에 개시된 제 2 실시예에 따른 바이어스 전압 생성기를 나타내는 회로도이다.
도 9는 본 명세서에 개시된 제 3 실시예에 따른 바이어스 전압 생성기를 나타내는 예시도이다.
도 10은 본 명세서에 개시된 제 3 실시예에 따른 버퍼 회로를 나타내는 회로도이다.
도 11은 본 명세서에 개시된 제 4 실시예에 따른 바이어스 전압 생성기의 전체 회로도를 나타낸다.
도 12는 본 명세서에 개시된 제 4 실시예에 따른 바이어스 전압 생성기에 의해 생성된 바이어스 전압들을 사용하는 버퍼회로(200)를 나타낸다.
도 13은 노멀 모드인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 14는 제 1 페일-세이프 모드인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 15는 제 2 페일-세이프 모드(fail safe mode2)인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 16은 각 동작 모드 별 바이어스 전압들의 모의 실험결과를 나타내는 예시도이다.
본 명세서에 개시된 기술은 고속 입출력 패드를 위한 바이어스 전압 생성 회로에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 전압 생성 회로, 전압 생성 방법에 사용될 수 있다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
전술한 바와 같이, Fail-safe 기능을 가지는 입출력 회로는 칩(chip)내부에 전원이 없는 경우 입출력 패드에 높은 입출력 전압으로부터 입출력 버퍼(buffer)회로가 안전하게 보호 되는 bias회로를 내장할 수 있다.
이 바이어스 회로는 입출력 회로에 사용되는 트랜지스터들에 일정 수준이상의 전압이 인가 되지 않도록 전원이 없는 경우에도 패드를 전원으로 하여 안정된 바이어스를 생성하여 보호하고자 하는 입출력 트랜지스터에 공급할 수 있다.
하지만, 입출력 신호의 속도가 빠른 경우, 회로내부의 기생 커패시터의 영향으로 바이어스 전압이 고속으로 동작하는 입력신호를 따라 순간적으로 기준치 이상의 전압으로 올라가 정확한 전압을 생성하지 못하는 문제가 있어 입출력 신호의 속도를 올리는데 문제가 있을 수 있다.
본 발명에서는 이러한 문제를 해결하는 기술과 그 구현 방법을 제시한다.
Fail-safe 입출력 회로의 바이어스(bias) 전압을 짧은 시간 안에 안정하게 제한하는 회로를 추가하여 고속의 신호가 인가된 상황에서 칩 내부의 입출력 회로를 안전하게 보호하여 입출력 회로의 fail-safe 동작 속도를 증가시킴과 동시에 이 입출력 버퍼를 사용하는 시스템의 신호 전달 속도를 증가시킬 수 있다.
이하에서는 도 3 내지 도 16을 참조하여 본 명세서에 개시된 실시예들에 따른 바이어스 전압 생성기(또는 생성 회로)에 대해 설명한다.
본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기
도 3은 본 명세서에 개시된 일 실시예에 따른 입출력(I/O) 회로의 구성을 나타내는 구성도이다.
도 3을 참조하면, 본 명세서에 개시된 일 실시예에 따른 입출력 회로는 바이어스 전압 생성기(100) 및 버퍼 회로(200)를 포함할 수 있다.
삭이 바이어스 전압 생성기(100)는 상기 버퍼 회로(200)에 적어도 하나의 바이어스(bias) 전압을 공급할 수 있다.
상기 버퍼 회로(200)는 본 기술분야에 일반적으로 사용되는 회로일 수 있다. 예를 들어, 상기 버퍼 회로(200)는 상기 적어도 하나의 바이어스(bias) 전압 및 풀-업 신호 또는 풀-다운 신호를 근거로 패드를 통하여 데이터를 패드를 통하여 외부로 출력할 수 있다.
상기 버퍼 회로(200)에 대한 구체적인 동작인 일반적으로 본 기술분야에 알려진 바와 같으므로 생략하기로 한다.
도 4는 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기의 구성을 나타내는 구성도이다.
도 4를 참조하면, 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기(100)는 바이어스 생성부(110) 및 기준 전압 생성부(120)를 포함할 수 있다.
상기 바이어스 전압 생성기(100)는 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 역할을 할 수 있다.
일 실시예에 따르면, 상기 바이어스 생성부(110)는 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 역할을 할 수 있다.
상기 기준 전압 생성부(120)는 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압(VR100)으로 생성하는 역할을 할 수 있다.
여기서, 상기 제 1 바이어스 전압은, 상기 기준 전압(VR100)에 설정 전압이 더해진 전압일 수 있다.
상기 바이어스 생성부(110) 및 상기 기준 전압 생성부(120)는 다양한 방식(또는 형태)으로 구성될 수 있다. 즉, 상기 바이어스 생성부(110) 및 상기 기준 전압 생성부(120)는 다양한 수동 소자 또는 능동 소자를 이용하여 다양한 구성으로 이루어질 수 있다.
이하에서는 도 5를 본 명세서에 일 실시예에 따른 바이어스 전압 생성기의 소자 구성에 대해 상술한다.
도 5는 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기를 나타내는 회로도이다.
도 5를 참조하면, 상기 바이어스 생성부(110)는, 제 1 저항(R1), 제 1 스위칭 소자(M1)를 포함할 수 있다.
상기 제 1 저항(R1)은, 패드(P100) 및 제 1 바이어스 전압(bias1)을 출력하는 제 1 출력 노드(nb1) 사이에 연결될 수 있다.
상기 제 1 스위칭 소자(M1)는, 상기 제 1 출력 노드(nb1) 및 접지 노드(g100) 사이에 연결될 수 있다.
상기 접지 노드(g100)에 해당하는 전압은 본 기술분야에 일반적으로 사용되는 용어로 표현될 수 있다. 예를 들어, 상기 접지 노드(g100)에 해당하는 전압은 'VSS'등으로 표현될 수 있다.
상기 기준 전압(VR100)은, 상기 제 1 스위칭 소자(M1)의 게이트 단자에 인가되는 것일 수 있다.
일 실시예에 따르면, 상기 제 1 스위칭 소자(M1)는, p형 MOS 트랜지스터일 수 있다(도 5 참조). 이하에서 기술하는 모든 스위칭 소자는 p형 MOS 트랜지스터 및 n형 MOS 트랜지스터 중 적어도 하나를 의미할 수 있다. 이외에도 다양한 종류의 스위칭 소자(또는 트랜지스터)가 본 명세서에 개시된 일 실시예에 따른 바이어스 전압 생성기(100)에 사용될 수 있음이 본 기술분야의 당업자에게 자명하다.
상기 설정 전압은 다양한 방식으로 생성(또는 사용)될 수 있다. 예를 들어, 도 5의 경우처럼, 상기 설정 전압은, 상기 제 1 스위칭 소자(M1)에 해당하는 임계 전압(threshold voltage 또는 문턱 전압)인 것일 수 있다.
상기 기준 전압 생성부(120)는 상기 패드(P100)에 해당하는 전압 및 상기 접지 노드(g100)에 해당하는 접지 전압 간의 전압 분배를 근거로 상기 기준 전압(VR100)을 생성하는 것일 수 있다.
일 실시예에 따르면, 상기 기준 전압 생성부(120)는, 제 2 저항(R2) 및 제 3 저항(R3)을 포함하고, 상기 전압 분배는, 상기 제 2 저항(R2) 및 상기 제 3 저항(R3)을 근거로 이루어지는 것일 수 있다.
이 경우, 상기 제 2 저항(R2)은, 상기 패드(P100) 및 기준 노드(nr1) 사이에 연결되고, 상기 제 3 저항(R3)은, 상기 기준 노드(nr1) 및 상기 접지 노드(g100) 사이에 연결되되, 상기 기준 전압(VR100)은, 상기 기준 노드(nr1)에 해당하는 전압일 수 있다.
예를 들어, 상기 제 2 저항(R2)가 2R이고, 상기 제 3 저항(R3)가 R인 경우, 상기 기준 전압(VR100)은 '0.3*패드 전압'이 될 수 있다.
또한, 상기 제 1 바이어스(bias1) 전압은 상기 기준 전압인 '0.3*패드전압'에 설정 전압이 더해진 전압일 수 있다.
도 5의 경우, 상기 설정 전압이 상기 제 1 스위칭 소자(M1)에 해당하는 임계 전압(또는 문턱 전압)인 경우를 나타낸다.
구체적인 바이어스 회로의 동작 및 특징을 살펴보면, 상기 패드(P100)에 빠르게 변하는 데이터 신호가 인가된 경우, '0.3*패드 전압'을 만드는 기준 전압 생성부(또는 R2, R3 전압 분배회로, 120)는 상기 제 1 스위칭 소자(M1)의 게이트(Gate) 전압을 만들어 줄 수 있다.
상기 제 1 스위칭 소자(M1)의 드레인 노드(drain node)에 해당하는 제 1 바이어스(bias1) 전압은 회로 구성상 상기 제 1 스위칭 소자(M1)의 게이트(Gate) 전압인 '0.3*패드 전압'보다 높은 전압이 되면 상기 제 1 스위칭 소자(M1)이 턴-온 되어 특정 전압 값으로 제한 될 수 있다(일종의 clamp 기능). 예를 들어, 상기 제 1 바이어스(bias1) 전압은 0.3*패드 전압에 설정 전압(예를 들어, 상기 제 1 스위칭 소자(M1)의 임계 전압, Vth)이 더해진 전압값으로 제한될 수 있다('0.3*패드 전압 + Vth(M1)', 이하 설계 전압이라함).
예를 들어, 상기 패드 전압이 3.3V이고, 상기 설정 전압인 상기 제 1 스위칭 소자(M1)의 문턱전압이 0.6V인 경우, 상기 설계 전압은 1.7V(1.1V + 0.6V)일 수 있다. 또한 예를 들어, 상기 문턱 전압이 0.7V인 경우, 상기 설계전압은 1.8V일 수 있다.
따라서, 상기 제 1 스위칭 소자(M1)에 의한 상기 제 1 바이어스(bias1) 전압의 제한 기능이 없는 경우 상기 제 1 바이어스(bias1) 전압 파형은 제 1 전압 파형(V100)이 될 수 있지만, 상기 제한 기능이 있는 경우는 제 2 전압 파형(V200)이 될 수 있다.
이때 방전(discharge)에 사용되는 상기 제 1 스위칭 소자(M1)의 소스(source) 노드는 접지 노드(예를 들어, VSS에 해당하는 노드)로 global node를 사용하므로 빠른 discharging이 가능하다는 장점이 있을 수 있다.
제 1 바이어스(bias1)의 전압 레벨은 상기 R2-R3의 전압 분배회로(또는 기준 전압 생성부, 120)에 의해 설계 전압값(예를 들어, '0.3*패드 전압+Vth(M1)')으로 결정될 수 있다.
상기 R2 및 R3 저항의 비율을 조절하면 상기 제 1 바이어스(bias1) 전압을 제한하는 특정 전압 레벨(또는 설계 전압 레벨)을 자유롭게 만들어 줄 수 있다.
이러한 방식은 상대적으로 다이오드(diode)를 사용하는 방식보다 공정의 변화가 작으며, 문턱전압도 작은 MOS 트랜지스터(TR)을 사용하므로 공정의 변화에 둔감한 전압 레벨을 만들어 줄 수 있는 장점을 가질 수 있다.
이 회로에 사용된 R2과 R3의 저항의 전압 분배 회로는 저항의 비율을 사용하는 것으로 미스매치(mismatch)는 무시할 수 있다.
도 6은 본 명세서에 개시된 일 실시예에 따른 버퍼 회로를 나타내는 회로도이다.
도 6을 참조하면, 본 명세서에 개시된 일 실시예에 따른 버퍼 회로(200)는, 풀-업 스위칭 소자(Mpu), 풀-다운 스위칭 소자(Mdn) 및 상기 풀-업 스위칭 소자(Mpu) 및 풀-다운 스위칭 소자(Mdn) 사이에 연결되는 N형 바이어스 트랜지스터(Mbias1)를 포함할 수 있다.
여기서, 패드(P100)는 상기 풀-업 스위칭 소자(Mpu) 및 상기 N형 바이어스 트랜지스터(Mbias) 간의 접점 노드에 연결되고, 상기 제 1 바이어스 전압(bias1)은, 상기 N형 바이어스 트랜지스터(Mbias1)의 게이트 단자에 인가되는 것일 수 있다.
상기 버퍼 회로(200) 및 상기 패드(P100) 간에는 패드 저항(Rp)가 존재할 수 있다.
또한, 상기 패드(P100)에는 ESD 회로(EC100)가 연결되어 있을 수 있다.
제 1 실시예 - 복수의 전원을 인가받는 바이어스 전압 생성기
본 명세서에 개시된 제 1 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 1 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 제 1 실시예에 따르면, 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기에 있어서, 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부 및 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되, 상기 제 1 바이어스 전압은, 상기 기준 전압에 설정 전압이 더해진 전압인 것일 수 있다.
또한, 제 1 실시예에 따르면, 상기 바이어스 전압 생성기는, 제 1 전원 및 제 2 전원을 인가 받고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 상기 제 1 바이어스 전압으로 출력하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 기준 전압에 상기 설정 전압이 더해진 전압을 상기 제 1 바이어스 전압으로 출력할 수 있다.
여기서, 상기 제 2 전원에 해당하는 전압은 상기 제 1 전원에 해당하는 전압보다 큰 것일 수 있다. 예를 들어, 상기 제 1 전원에 해당하는 전압은, 1.8V이고, 상기 제 2 전원에 해당하는 전압은, 3.3V인 것일 수 있다.
또한, 제 1 실시예에 따르면, 상기 바이어스 생성부는, 제 2 스위칭 소자를 더 포함하되, 상기 제 2 스위칭 소자의 소스 단자는, 상기 제 1 전원이 인가되고, 상기 제 2 스위칭 소자의 게이트 단자는, 상기 제 2 전원이 인가되고, 상기 제 2 스위칭 소자의 드레인 단자는, 상기 제 1 바이어스를 출력하는 노드에 연결되는 것일 수 있다.
이 경우, 상기 기준 전압 생성부는, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 기준 전압으로 생성하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 것일 수 있다.
이 경우, 제 1 실시예에 따르면, 상기 기준 전압 생성부는, 제 3 스위칭 소자를 더 포함하되, 상기 제 3 스위칭 소자의 소스 단자는, 상기 제 1 전원이 인가되고, 상기 제 3 스위칭 소자의 게이트 단자는, 상기 제 2 전원이 인가되고, 상기 제 3 스위칭 소자의 드레인 단자는, 상기 기준 전압을 출력하는 노드에 연결되는 것일 수 있다.
도 7은 본 명세서에 개시된 제 1 실시예에 따른 바이어스 전압 생성기를 나타내는 예시도이다.
도 7을 참조하면, 본 명세서에 개시된 제 1 실시예에 따른 바이어스 전압 생성기(100')는 바이어스 생성부(110') 및 기준 전압 생성부(120')를 포함할 수 있다.
도 7의 구성처럼, 상기 바이어스 생성부(110')는 제 2 스위칭 소자(M2)를 더 포함하되, 상기 제 2 스위칭 소자(M2)의 소스 단자는, 제 1 전원(VDD18)이 인가되고, 상기 제 2 스위칭 소자(M2)의 게이트 단자는, 상기 제 2 전원(VDD33)이 인가되고, 상기 제 2 스위칭 소자(M2)의 드레인 단자는, 제 1 바이어스(bias1)를 출력하는 노드(nb1)에 연결될 수 있다.
여기서, 상기 제 1 전원(VDD18)에 해당하는 전압은, 1.8V이고, 상기 제 2 전원(VDD33)에 해당하는 전압은, 3.3V일 수 있다.
따라서, 상기 바이어스 생성부(110')는 도 7의 구성으로 인하여 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 1 전원(VDD18)에 해당하는 전압(예를 들어, 1.8V)을 상기 제 1 바이어스(bias1) 전압으로 출력할 수 있다.
또한, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화되지 않은 경우, 상기 기준 전압(VR100)에 설정 전압이 더해진 전압(설계 전압)을 상기 제 1 바이어스 전압으로 출력할 수 있다.
이 경우, 상기 기준 전압 생성부(120')는, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 1 전원(VDD18)에 해당하는 전압을 기준 전압(VR100)으로 생성하고, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화되지 않은 경우, 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압(VR100)으로 생성할 수 있다.
이는 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 기준 노드(nr1)에 해당하는 전압을 안정적으로 상기 제 1 전원(VDD18)에 해당하는 전압으로 유지시키기 위한 것일 수 있다.
이를 위해, 도 7의 경우처럼, 상기 기준 전압 생성부(120')는, 제 3 스위칭 소자(M3)를 더 포함하되, 상기 제 3 스위칭 소자(M3)의 소스 단자는, 상기 제 1 전원(VDD18)이 인가되고, 상기 제 3 스위칭 소자(M3)의 게이트 단자는, 상기 제 2 전원(VDD33)이 인가되고, 상기 제 3 스위칭 소자(M3)의 드레인 단자는, 상기 기준 전압을 출력하는 노드(또는 기준 노드, nr1)에 연결되는 것일 수 있다.
상술한 바와 같이, 본 명세서에 개시된 기술은 바이어스(bias)가 빠른 속도의 입출력 신호에 대응하여 빠르게 동작(또는 움직이도록)하기 위한 바이어스 전압 생성 회로(또는 바이어스 전압 생성기)에 관한 것인다.
본 명세서에 개시된 바이어스 생성 회로의 제 1 바이어스(bias1)는 입력 패드(PAD)로부터 제 1 전원(VDD18) 및 제 2 전원(VDD33)에 각각 1.8V, 3.3V 전원이 없는 경우 또는 어느 하나의 전압이 없는 경우 상기 제 1 바이어스(bias1)를 특정 바이어스(bias, 또는 설계 전압)로 생성하고 반대로 두가지 전원 전압이 모두 존재하는 경우 바이어스(bias) 전압을 특정 전원(예를 들어, 제 1 전원-1.8V)으로 연결하는 동작을 수행하여 전원이 없는 경우에도 입출력(I/O) 회로를 보호하기 위한 특정 전압(또는 설계 전압)을 만드는 역할을 할 수 있다.
특히, 본 명세서에 개시된 제 1 실시예에 따른 바이어스 생성 회로는 제 1 바이어스(bias1) 전압을 특정 수준(또는 특정 전압)으로 빠르게 제한하는 동작과 동시에 상기 제 2 스위칭 소자(M2) 및 상기 제 3 스위칭 소자(M3)와 함께 사용되어 특정 전원의 상태에 따라 바이어싱(biasing) 회로의 동작을 on-off할 수 있는 스위칭(switching) 기능을 가질 수 있다.
예를 들어, 상기 바이어스 생성 회로(또는 바이어스 전압 생성기, 100)를 포함하는 반도체 칩(chip)이 1.8V 및 3.3V의 전원(예를 들어, VDD18, VDD33)을 사용하는 경우, 상기 VDD18, VDD33에 해당하는 전원이 모두 공급되는 상태에서 상기 제 2 스위칭 소자(M2)는 턴-온(turn-on) 되어 상기 기준 노드(nr1)에 해당하는 전압이 1.8V로 고정될 수 있다. 이 경우, 상기 제 3 스위칭 소자(M3)는 상기 제 1 바이어스(bias1) 노드(nb1)에 해당하는 전압을 1.8V 전원으로 연결할 수 있다.
따라서 상기 제 1 바이어스(bias1) 전압은 전원이 모두 들어온 상태에서 1.8V의 전압을 가지며, 리키지(leakage) 전류가 상기 제 1 스위칭 소자(M1)로 흐르는 것을 방지할 수 있다.
상기 제 2 저항(R2) 및 상기 제 3 저항(R3)에서 상기 패드(P100)에 전원이 들어오게 되면 상기 패드(pad)로부터 접지 노드(g100, 또는 VSS에 해당하는 노드)로 리키지 전류(leakage current)가 흐르게 되는데 이 값은 저항의 값으로 결정 되므로 저항의 값을 크게 하여 리키지(leakage)를 줄여 줄 수 있다.
제 2 실시예 - 제 2 바이어스 전압의 생성
본 명세서에 개시된 제 2 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 1 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 제 2 실시예에 따르면, 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기에 있어서, 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부 및 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되, 상기 제 1 바이어스 전압은, 상기 기준 전압에 설정 전압이 더해진 전압인 것일 수 있다.
또한, 제 2 실시예에 따르면, 상기 바이어스 전압 생성기는, 제 1 전원 및 제 2 전원을 인가 받고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 상기 제 1 바이어스 전압으로 출력하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 기준 전압에 상기 설정 전압이 더해진 전압을 상기 제 1 바이어스 전압으로 출력하되, 상기 제 2 전원에 해당하는 전압은 상기 제 1 전원에 해당하는 전압보다 큰 것일 수 있다.
또한, 제 2 실시예에 따르면, 상기 바이어스 생성부는, 제 2 바이어스 전압을 생성하되, 상기 제 2 바이어스 전압은, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 2 전원에 해당하는 전압이 되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 1 바이어스 전압과 동일한 전압이 되는 것일 수 있다.
도 8은 본 명세서에 개시된 제 2 실시예에 따른 바이어스 전압 생성기를 나타내는 회로도이다.
도 8을 참조하면, 본 명세서에 개시된 제 2 실시예에 따른 바이어스 전압 생성기(100'')는 도 7에 개시된 회로에서 제 2 바이어스 트랜지스터(M4) 및 제 4 저항(R4)를 더 포함할 수 있다.
상기 제 2 바이어스 트랜지스터(M4)는 p형 MOS 트랜지스터일 수 있다.
따라서, 제 2 실시예에 따르면, 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 2 바이어스 트랜지스터(M4)가 턴-온(turn-on)되어 제 2 바이어스(bias2) 전압은 상기 제 2 전원(VDD33)에 해당하는 전압(예를 들어, 3,3V)이 될 수 있다.
이는 상기 제 1 바이어스(bias1) 전압이 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 1 전원(VDD18)에 해당하는 전압(예를 들어, 1.8V)가 되어, 상기 제 2 바이어스 트랜지스터(M4)가 턴-온되기 때문일 수 있다.
또한, 제 2 실시예에 따르면, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 2 바이어스(bias2) 전압은 상기 제 1 바이어스(bias1) 전압과 동일한 전압이 될 수 있다.
예를 들어, 상기 제 2 바이어스(bias2) 전압은 상기 제 4 저항(R4)를 근거로 상기 제 1 바이어스(bias1) 전압과 동일한 전압이 될 수 있다.
제 3 실시예 - 제 3 바이어스 전압 및 n-웰 바이어스 전압의 생성
본 명세서에 개시된 제 3 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 3 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
본 명세서에 개시된 제 3 실시예에 따르면, 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기에 있어서, 상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부 및 상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되, 상기 제 1 바이어스 전압은, 상기 기준 전압에 설정 전압이 더해진 전압인 것일 수 있다.
또한, 제 3 실시예에 따르면, 상기 바이어스 전압 생성기는, 제 1 전원 및 제 2 전원을 인가 받고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 전원에 해당하는 전압을 상기 제 1 바이어스 전압으로 출력하고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 기준 전압에 상기 설정 전압이 더해진 전압을 상기 제 1 바이어스 전압으로 출력하되, 상기 제 2 전원에 해당하는 전압은 상기 제 1 전원에 해당하는 전압보다 큰 것일 수 있다.
또한, 제 3 실시예에 따르면, 상기 바이어스 생성부는, 제 2 바이어스 전압을 생성하되, 상기 제 2 바이어스 전압은, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 2 전원에 해당하는 전압이 되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 1 바이어스 전압과 동일한 전압이 되는 것일 수 있다.
또한, 제 3 실시예에 따르면, 제 4 스위칭 소자 및 제 5 스위칭 소자를 포함하고, 상기 적어도 하나의 바이어스 전압 중 제 3 바이어스 전압을 생성하되, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 4 스위칭 소자가 턴-온되어 상기 제 1 바이어스 전압이 상기 제 3 바이어스 전압으로 생성되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 5 스위칭 소자가 턴-온되어 상기 패드에 인가되는 패드 전압이 상기 제 3 바이어스 전압으로 생성되는 것일 수 있다.
또한, 제 3 실시예에 따르면, 제 6 스위칭 소자 및 제 7 스위칭 소자를 더 포함하고, 상기 적어도 하나의 바이어스 전압 중 N-웰 바이어스 전압을 생성하되, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우, 상기 제 1 바이어스 전압을 근거로 상기 제 6 스위칭 소자가 턴-온되어 상기 제 2 전원에 해당하는 전압이 상기 N-웰 바이어스 전압으로 생성되고, 상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우, 상기 제 2 바이어스 전압을 근거로 상기 제 7 스위칭 소자가 턴-온되어 상기 제 3 바이어스 전압이 상기 N-웰 바이어스 전압으로 생성되는 것일 수 있다.
또한, 제 3 실시예에 따르면, 상기 버퍼 회로는, 풀-업 스위칭 소자, 풀-다운 스위칭 소자 및 상기 풀-업 스위칭 소자, 풀-다운 스위칭 소자 사이에 연결되는 P형 바이어스 트랜지스터 및 N형 바이어스 트랜지스터를 포함하고, 상기 P형 바이어스 트랜지스터의 소스 단자는, 상기 풀-업 스위칭 소자의 드레인 단자와 연결되고, 상기 N형 바이어스 트랜지스터의 소스 단자는, 상기 풀-다운 스위칭 소자의 드레인 단자와 연결되고, 상기 패드는 상기 P형 바이어스 트랜지스터 및 상기 N형 바이어스 트랜지스터 간의 접점 노드에 연결되되, 상기 제 1 바이어스 전압은, 상기 N형 바이어스 트랜지스터의 게이트 단자에 인가되고, 상기 제 3 바이어스 전압은, 상기 P형 바이어스 트랜지스터의 게이트 단자에 인가되고, 상기 N-웰 바이어스 전압은, 상기 P형 바이어스 트랜지스터의 바디 단자에 연결되는 것일 수 있다.
도 9는 본 명세서에 개시된 제 3 실시예에 따른 바이어스 전압 생성기를 나타내는 예시도이다.
본 명세서에 개시된 제 3 실시예에 따른 바이어스 전압 생성기(100''')는 도 8의 개시된 구성에 추가적으로 도 9에 개시된 회로 구성을 더 포함할 수 있다.
도 9를 참조하면, 상기 바이어스 전압 생성기(100''')는 제 4 스위칭 소자(MP1) 및 제 5 스위칭 소자(MP3)를 더 포함할 수 있다.
제 3 실시예에 따르면, 상기 바이어스 전압 생성기(100''')는 상기 제 1 바이어스(bias1) 전압, 상기 제 2 바이어스(bias2) 전압, 상기 제 4 스위칭 소자(MP1) 및 제 5 스위칭 소자(MP2)를 근거로 버퍼 회로에 제공하는 적어도 하나의 바이어스 전압 중 제 3 바이어스(bias3) 전압을 더 생성할 수 있다.
도 9에 있어서 상기 바이어스 전압 생성기(100''')의 동작을 구체적으로 살펴보면, 제 1 전원(VDD18) 및 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 2 바이어스(bias2) 전압을 근거로 상기 제 4 스위칭 소자(MP1)가 턴-온되어 상기 제 1 바이어스(bias) 전압이 상기 제 3 바이어스(bias3) 전압으로 생성될 수 있다.
또한, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화되지 않은 경우, 상기 제 2 바이어스(bias2) 전압을 근거로 상기 제 5 스위칭 소자(MP2)가 턴-온되어 상기 패드(P100)에 인가되는 패드 전압이 상기 제 3 바이어스(bias3) 전압으로 생성될 수 있다.
또한, 제 3 실시예에 따르면, 상기 바이어스 전압 생성기(100''')는 제 6 스위칭 소자(MP6) 및 제 7 스위칭 소자(MP3)를 포함할 수 있다.
제 3 실시예에 따른 바이어스 전압 생성기(100''')는 상기 제 1 바이어스(bias1) 전압, 상기 제 2 바이어스(bias2) 전압, 상기 제 6 스위칭 소자(MP6) 및 제 7 스위칭 소자(MP3)를 근거로 버퍼 회로에 제공하는 적어도 하나의 바이어스 전압 중 N-웰 바이어스(NWBIAS) 전압을 더 생성할 수 있다.
도 9에 있어서 상기 바이어스 전압 생성기(100''')의 동작을 구체적으로 살펴보면, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화된 경우, 상기 제 3 바이어스(bias3) 전압이 상기 제 1 전원에 해당하는 전압이 되는바 상기 제 6 스위칭 소자(MP6)가 턴-온되어 상기 제 2 전원(VDD33)에 해당하는 전압(예를 들어, 3.3V)이 상기 N-웰 바이어스 전압(NWBIAS)으로 생성될 수 있다.
또한, 상기 제 1 전원(VDD18) 및 상기 제 2 전원(VDD33)이 모두 활성화되지 않은 경우, 상기 제 2 바이어스(bias2) 전압(예를 들어, 상기 제 1 바이어스 전압인 설계전압인 1.8V)을 근거로 상기 제 7 스위칭 소자(MP3)가 턴-온되어 상기 패드(P100)에 인가되는 패드 전압(또는 상기 제 3 바이어스 전압)이 상기 N-웰 바이어스 전압(NWBIAS)으로 생성되는 것일 수 있다.
여기서, 트랜지스터 MP4 및 MP5에 있어서, NWBIAS는 드레인과 벌크(또는 바디)의 junction diode가 turn on 되는 것을 방지 하기 위한 목적일 수 있다.
또한, 트랜지스터 M6는 전원이 모두 인가된 경우, MP4의 드레인 전압을 제 1 바이어스 전압으로 고정시키기 위한 역할을 할 수 있다.
도 10은 본 명세서에 개시된 제 3 실시예에 따른 버퍼 회로를 나타내는 회로도이다.
도 10을 참조하면, 본 명세서에 개시된 제 3 실시예에 따른 버퍼 회로(200')는, 풀-업 스위칭 소자(MPU), 풀-다운 스위칭 소자(MDN) 및 상기 풀-업 스위칭 소자(MPU), 풀-다운 스위칭 소자(MDN) 사이에 연결되는 P형 바이어스 트랜지스터(Mbias3) 및 N형 바이어스 트랜지스터(Mbias1)를 포함할 수 있다.
또한, 상기 P형 바이어스 트랜지스터(Mbias3)의 소스 단자는, 상기 풀-업 스위칭 소자(MPU)의 드레인 단자와 연결되고, 상기 N형 바이어스 트랜지스터(Mbias1)의 소스 단자는, 상기 풀-다운 스위칭 소자(MDN)의 드레인 단자와 연결될 수 있다.
상기 패드(P100)는 상기 P형 바이어스 트랜지스터(Mbias3) 및 상기 N형 바이어스 트랜지스터(Mbias1) 간의 접점 노드에 연결되되, 상기 제 1 바이어스(bias1) 전압은, 상기 N형 바이어스 트랜지스터(Mbias1)의 게이트 단자에 인가될 수 있다.
또한, 상기 제 3 바이어스(bias3) 전압은, 상기 P형 바이어스 트랜지스터(Mbias3)의 게이트 단자에 인가되고, 상기 N-웰 바이어스 전압(NWBIAS)은, 상기 P형 바이어스 트랜지스터(Mbias3)의 바디 단자(또는 벌크 단자)에 연결되는 것일 수 있다.
도 10에 개시된 버퍼 회로의 동작은 도 6에 개시된 버퍼 회로와 유사한 바 생략하기로 한다.
제 4 실시예 - 구체적인 바이어스 전압의 활용 예
이하에서는 도 11 및 도 12를 참조하여 본 명세서에 개시된 제 4 실시예에 따른 구체적인 바이어스 전압의 활용예에 대해 살펴본다.
본 명세서에 개시된 제 4 실시예는 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 제 4 실시예의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.
도 11은 본 명세서에 개시된 제 4 실시예에 따른 바이어스 전압 생성기의 전체 회로도를 나타낸다.
도 11을 참조하면, 제 2 실시예에 따른 제 1 바이어스 전압 및 제 2 바이어스 전압을 생성하는 부분은 패드(P100) 하단에 연결된 회로에 해당하며, 제 3 실시예에 따른 제 3 바이어스 및 N-웰 바이어스 전압을 생성하는 부분은 패드(P100) 상단에 연결된 회로에 해당할 수 있다.
전술한 바와 같이, 제 1 바이어스(bias1) 전압은 전원이 있는 상태에서 제 1 전원에 해당하는 전압(예를 들어, 1.8V)을 가지고 전원이 없는 상태에서 패드(P100)에 해당하는 전압과 같은 전압 level을 유지할 수 있다.
상기 패드(P100)에 해당하는 전압은 특정 전압 레벨(예를 들어, 설계 전압인 '0.3*패드 전압 + Vth(M1))에서 고정될 수 있다.
제 2 바이어스(Bias2) 전압은 전원이 인가되지 않은 경우 상기 제 1 바이어스(bias1) 전압과 동일한 전압이 될 수 있고, 전원이 있는 경우 IO 전압(예를 들어, 제 2 전원에 해당하는 전압인 3.3V)가 될 수 있다.
제 3 바이어스(Bias3) 전압은 전원이 없는 경우 전압에 제한이 없이 상기 패드(P100)에 해당하는 전압을 그대로 따라가게 되며, 전원이 있는 경우 제 1 전원에 해당하는 전압(예를 들어, 1.8V)를 유지할 수 있다.
NWBIAS는 전원이 없는 경우 상기 제 3 바이어스(bias3) 전압과 같은 전압이 걸리고 전원이 인가된 경우 가장 높은 전원(예를 들어, 제 2 전원에 해당하는 전압인 3.3V)을 유지할 수 있으며 풀-업 경로 드라이버 트랜지스터(pull up path driver TR, 예를 들어, 아래의 도 12의 풀-업 경로에 존재하는 p형 MOS 트랜지스터들)에서 발생할 수 있는 reverse leakage current를 방지 할 수 있다.
도 12는 본 명세서에 개시된 제 4 실시예에 따른 바이어스 전압 생성기에 의해 생성된 바이어스 전압들을 사용하는 버퍼회로(200)를 나타낸다.
도 12를 참조하면, 패드(P100)를 통한 입출력(I/O) 신호 레벨은 0V/3.3V일 수 있으며 각 트랜지스터(TR)의 허용 전압(또는 소자 마진 전압)은 2V일 수 있다.
출력 드라이버(또는 버퍼회로, 200)는, 도 12에서와 같이, 풀-업(pull-up) 경로(LPU100) 및 풀-다운(pull-down) 경로(LDN100)로 나뉠 수 있다.
페일-세이프(fail-safe) 모드인 경우, 풀-업 경로로 leakage가 흐르는 것을 방지하기 위하여 PU 신호를 적절히 open/short 할 수 있는 스위치(예를 들어, TG200)로 구성된다.
이러한 스위치 역시 전원이 없는 상태에서 허용치 이상의 전압이 인가되지 않아야 하므로 바이어스 전압 생성기(bias generator, 100)에서는 총 4가지의 바이어스(제 1 바이어스, 제 2 바이어스, 제 3 바이어스 및 NWBIAS)를 만들어 줄 수 있다.
구체적으로는, 풀-업 경로에 존재하는 제 1 트랜스미션 게이트(Transmission gate, TG100)는 전원 인가여부에 따른 풀-업 경로의 활성화 역할을 할 수 있다.
또한, 제 2 트랜스미션 게이트(TG200)는 상기 제 1 전원 및 상기 제 2 전원 중 적어도 하나가 인가되지 않는 모드인 페일-세이프(Fail-Safe) 모드에서 패드의 이상 전압(또는 전류)가 풀-업 경로로 전파되는 것을 방지하는 역할을 할 수 있다.
상기 제 2 트랜스미션 게이트(TG200)는 제 2 전원(VDD33) 및 트랜스미션 게이팅 회로(CR100)에 의해 구동될 수 있다.
스위칭 소자 SWP1은 페일-세이프 모드시 풀-업 스위칭 소자(MPU)의 게이트 전압을 상기 제 1 바이어스 전압(예를 들어, 설계전압인 1.8V)로 유지시켜 과전압(예를 들어, 소자 마진인 2V이상)이 걸리지 않도록 하는 역할을 할 수 있다.
스위칭 소자 SWP2는 페일-세이프 모드시 P형 바이어스 트랜지스터(Mbias3)의 드레인 전압을 제 1 바이어스 전압(예를 들어, 설계전압인 1.8V)으로 유지시켜주는 역할을 할 수 있다.
동작 모드 별 바이어스 전압 생성기 및 버퍼 회로의 동작
이하에서는 도 13 및 도 16을 참조하여 동작 모드 별 바이어스 전압 생성기 및 버퍼 회로의 동작에 대해 상술한다.
이하에서 기술하는 동작 모드는 제 1 전원(VDD18) 및 제 2 전원(VDD33)이 모두 인가되는 동작 모드인 노멀 모드(normal mode), 상기 제 1 전원(VDD18)이 인가되고 상기 제 2 전원(VDD33)이 인가되지 않는 제 1 페일-세이프 모드(fail safe mode 1) 및 상기 제 1 전원(VDD18)과 제 2 전원(VDD33)이 모두 인가되지 않는 모드인 제 2 페일-세이프 모드(fail safe mode 2)를 포함할 수 있다.
또한, 이하에서는 설명의 편의를 위해 상기 제 1 전원(VDD18)에 해당하는 전압은 1.8V, 상기 제 2 전원(VDD33)에 해당하는 전압은 3.3V이고, 상기 설계 전압이 1.8V(제 1 스위칭 소자(M1)의 문턱 전압이 0.7V인 경우)인 경우를 가정한다.
도 13은 노멀 모드인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 13을 참조하면, 노멀 모드에서 VDD33에 3.3V VDD18 노드에 1.8V의 전원이 인가되어 있는 상황에서는 bias generation 회로(또는 바이어스 전압 생성기, 100)의 전원과 연결되어 동작하는 스위치들(M2, M3)이 동작하여 제 1 바이어스(bias1)와 제 3 바이어스(bias3)가 1.8V로 생성될 수 있다.
또한, NWBIAS를 3.3V로 생성하여, 도 13의 우측 driver 회로(또는 버퍼 회로,200)의 패드에 0~3.3V의 어떠한 전압이 발생하더라도 상기 패드와 연결된 트랜지스터들에 2V 이상의 overstress(또는 과전압)가 발생하는 것이 억제될 수 있다.
동시에 풀-업(PU)과 드라이버(driver)의 전원(예를 들어, 제 2 전원인 3.3V)과 연결된 MOS의 gate와 PU node를 연결하는 2개의 transmission gate switch(예를 들어, 상기 TG100 및 TG200)들은 턴-온되어 pre driver에서 data에 따라 발생된 data 신호를 driver에 전달하도록 연결될 수 있다.
도 14는 제 1 페일-세이프 모드인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 14를 참조하면, VDD33(또는 제 2 전원)가 0V이고 VDD18(또는 제 1 전원)이 1.8V인 fail safe mode1 동작일 경우의 각 노드의 전압을 확인할 수 있다.
VDD18 전원(또는 제 1 전원)만 존재하는 경우 버퍼 회로는 Data를 입출력하는 정상적인 동작을 수행할 수 없으며, VDD33의 전원이 0V이기 때문에 패드(pad) 전압이 3.3V로 인가되는 상황에서 전원이 모두 없는 것 같이 마찬가지로 fail safe동작을 하여야 할 수 있다.
Bias generation 회로(또는 바이어스 전압 생성기)의 동작을 살펴보면, VDD18, VDD33에 연결되어 동작하는 스위칭 소자(switch)들은 모두 off 되며 패드(PAD)에 의존적인 전압을 생성하는 모드가 될 수 있다.
상기 패드에 해당하는 전압이 3.3V인 경우, 먼저 bias1 노드는 clamp동작을 수행하는 pmos(예를 들어, M1)에 의해 1.8V(예를 들어, 설계 전압) 이상의 전압을 가질 수 없도록 된다.
또한 bias3와 NWBIAS를 생성하는데 필요한 bias2도 bias1과 마찬가지로 1.8V이상에서 clamping될 수 있다.
bias2는 bias generator의 위쪽 회로의 bias3와 NWBIAS를 만드는 회로에 사용될 수 있다.
Bias1과 bias2가 1.8V가 되면 pad로부터 NWBIAS로 연결되는 경로(path)와 패드로부터 bias3로 연결되는 경로가 연결되어 NWBIAS와 bias3 모두 패드 전압과 같은 전압을 가질 수 있다.
이 두 전압은 드라이버의 풀-업 경로(pull up path)에 인가되어 상기 패드로부터 VDD33까지의 경로를 차단시켜 leakage가 흐르는 것을 방지할 수 있다.
또한, 상기 패드와 NWBIAS에 reverse 전압이 만들어지는 것을 방지하여 PMOS의 bulk 와 channel의 junction diode가 turn on 되는 것을 방지하여 줄 수 있다.
도 15는 제 2 페일-세이프 모드(fail safe mode2)인 경우에서의 바이어스 전압 생성기 및 버퍼 회로의 동작을 나타내는 회로도이다.
도 15의 경우 VDD33과 VDD18 모두 0V로 제 2 페일-세이프 모드 동작을 하며 동작은 도 14와 유사하므로 자세한 설명은 생략하기로 한다.
도 16은 각 동작 모드 별 바이어스 전압들의 모의 실험결과를 나타내는 예시도이다.
도 16을 참조하면, 제 1 페일-세이프 모드, 제 2 페일-세이프 모드 및 노멀 모드 별 4 개의 바이어스 전압(VBIAS1, VBIAS2, VBIAS3 및 NWBIAS)들의 파형을 확인할 수 있다.
상술한 바와 같이, 본 명세서에 개시된 기술에 따르면, 전원이 인가되지 않는 페일-세이프(Fail-safe) 모드에서 버퍼 회로에 제공되는 바이어스(bias) 전압을 짧은 시간 안에 안정하게 제한하는 회로를 추가하여 고속의 신호가 인가된 상황에서 칩 내부의 입출력 회로를 안전하게 보호할 수 있는 이점이 있다.
또한, 입출력 회로의 fail-safe 동작 속도를 증가시킴과 동시에 이 입출력 버퍼를 사용하는 시스템의 신호 전달 속도를 증가시킬 수 있는 이점이 있다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (16)
- 패드(PAD)에 연결되는 버퍼 회로에 적어도 하나의 바이어스(bias) 전압을 공급하는 바이어스 전압 생성기에 있어서,
상기 적어도 하나의 바이어스 전압 중 제 1 바이어스 전압을 생성하는 바이어스 생성부; 및
상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 기준 전압 생성부를 포함하되,
상기 제 1 바이어스 전압은 상기 기준 전압에 설정 전압이 더해진 전압이고,
상기 버퍼 회로는,
풀-업 스위칭 소자, 풀-다운 스위칭 소자 및 상기 풀-업 스위칭 소자 및 풀-다운 스위칭 소자 사이에 연결되는 N형 바이어스 트랜지스터를 포함하고,
상기 패드는 상기 풀-업 스위칭 소자 및 상기 N형 바이어스 트랜지스터 간의 접점 노드에 연결되고,
상기 제 1 바이어스 전압은,
상기 N형 바이어스 트랜지스터의 게이트 단자에 인가되는 것인 바이어스 전압 생성기. - 제1항에 있어서, 상기 바이어스 생성부는,
제 1 저항, 제 1 스위칭 소자를 포함하고,
상기 제 1 저항은,
상기 패드 및 상기 제 1 바이어스 전압을 출력하는 제 1 출력 노드 사이에 연결되고,
상기 제 1 스위칭 소자는,
상기 제 1 출력 노드 및 접지 노드 사이에 연결되고,
상기 기준 전압은,
상기 제 1 스위칭 소자의 게이트 단자에 인가되는 것인 바이어스 전압 생성기. - 제2항에 있어서, 상기 제 1 스위칭 소자는,
p형 MOS 트랜지스터이고,
상기 설정 전압은,
상기 제 1 스위칭 소자에 해당하는 임계 전압(threshold voltage)인 것인 바이어스 전압 생성기. - 제1항에 있어서, 상기 기준 전압 생성부는,
상기 패드 전압 및 접지 노드에 해당하는 접지 전압 간의 전압 분배를 근거로 상기 기준 전압을 생성하는 것인 바이어스 전압 생성기. - 제4항에 있어서, 상기 기준 전압 생성부는,
제 2 저항 및 제 3 저항을 포함하고,
상기 전압 분배는,
상기 제 2 저항 및 상기 제 3 저항을 근거로 이루어지는 것인 바이어스 전압 생성기. - 제5항에 있어서, 상기 제 2 저항은,
상기 패드 및 기준 노드 사이에 연결되고,
상기 제 3 저항은,
상기 기준 노드 및 상기 접지 노드 사이에 연결되되,
상기 기준 전압은,
상기 기준 노드에 해당하는 전압인 것인 바이어스 전압 생성기. - 삭제
- 제1항에 있어서, 상기 바이어스 전압 생성기는,
제 1 전원 및 제 2 전원을 인가 받고,
상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우,
상기 제 1 전원에 해당하는 전압을 상기 제 1 바이어스 전압으로 출력하고,
상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우,
상기 기준 전압에 상기 설정 전압이 더해진 전압을 상기 제 1 바이어스 전압으로 출력하되,
상기 제 2 전원에 해당하는 전압은 상기 제 1 전원에 해당하는 전압보다 큰 것인 바이어스 전압 생성기. - 제8항에 있어서, 상기 제 1 전원에 해당하는 전압은,
1.8V이고,
상기 제 2 전원에 해당하는 전압은,
3.3V인 것인 바이어스 전압 생성기. - 제8항에 있어서, 상기 바이어스 생성부는,
제 2 스위칭 소자를 더 포함하되,
상기 제 2 스위칭 소자의 소스 단자는,
상기 제 1 전원이 인가되고,
상기 제 2 스위칭 소자의 게이트 단자는,
상기 제 2 전원이 인가되고,
상기 제 2 스위칭 소자의 드레인 단자는,
상기 제 1 바이어스를 출력하는 노드에 연결되는 것인 바이어스 전압 생성기. - 제8항에 있어서, 상기 기준 전압 생성부는,
상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우,
상기 제 1 전원에 해당하는 전압을 기준 전압으로 생성하고,
상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우,
상기 패드에 인가되는 패드 전압에 비례하는 전압을 기준 전압으로 생성하는 것인 바이어스 전압 생성기. - 제11항에 있어서, 상기 기준 전압 생성부는,
제 3 스위칭 소자를 더 포함하되,
상기 제 3 스위칭 소자의 소스 단자는,
상기 제 1 전원이 인가되고,
상기 제 3 스위칭 소자의 게이트 단자는,
상기 제 2 전원이 인가되고,
상기 제 3 스위칭 소자의 드레인 단자는,
상기 기준 전압을 출력하는 노드에 연결되는 것인 바이어스 전압 생성기. - 제8항에 있어서, 상기 바이어스 생성부는,
제 2 바이어스 전압을 생성하되,
상기 제 2 바이어스 전압은,
상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우,
상기 제 2 전원에 해당하는 전압이 되고,
상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우,
상기 제 1 바이어스 전압과 동일한 전압이 되는 것인 바이어스 전압 생성기. - 제13항에 있어서,
제 4 스위칭 소자 및 제 5 스위칭 소자를 포함하고,
상기 적어도 하나의 바이어스 전압 중 제 3 바이어스 전압을 생성하되,
상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우,
상기 제 2 바이어스 전압을 근거로 상기 제 4 스위칭 소자가 턴-온되어 상기 제 1 바이어스 전압이 상기 제 3 바이어스 전압으로 생성되고,
상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우,
상기 제 2 바이어스 전압을 근거로 상기 제 5 스위칭 소자가 턴-온되어 상기 패드에 인가되는 패드 전압이 상기 제 3 바이어스 전압으로 생성되는 것인 바이어스 전압 생성기. - 제14항에 있어서,
제 6 스위칭 소자 및 제 7 스위칭 소자를 더 포함하고,
상기 적어도 하나의 바이어스 전압 중 N-웰 바이어스 전압을 생성하되,
상기 제 1 전원 및 상기 제 2 전원이 모두 활성화된 경우,
상기 제 3 바이어스 전압을 근거로 상기 제 6 스위칭 소자가 턴-온되어 상기 제 2 전원에 해당하는 전압이 상기 N-웰 바이어스 전압으로 생성되고,
상기 제 1 전원 및 상기 제 2 전원이 모두 활성화되지 않은 경우,
상기 제 2 바이어스 전압을 근거로 상기 제 7 스위칭 소자가 턴-온되어 상기 패드에 인가되는 패드 전압이 상기 N-웰 바이어스 전압으로 생성되는 것인 바이어스 전압 생성기. - 제15항에 있어서, 상기 버퍼 회로는,
풀-업 스위칭 소자, 풀-다운 스위칭 소자 및 상기 풀-업 스위칭 소자, 풀-다운 스위칭 소자 사이에 연결되는 P형 바이어스 트랜지스터 및 N형 바이어스 트랜지스터를 포함하고,
상기 P형 바이어스 트랜지스터의 소스 단자는,
상기 풀-업 스위칭 소자의 드레인 단자와 연결되고,
상기 N형 바이어스 트랜지스터의 소스 단자는,
상기 풀-다운 스위칭 소자의 드레인 단자와 연결되고,
상기 패드는 상기 P형 바이어스 트랜지스터 및 상기 N형 바이어스 트랜지스터 간의 접점 노드에 연결되되,
상기 제 1 바이어스 전압은,
상기 N형 바이어스 트랜지스터의 게이트 단자에 인가되고,
상기 제 3 바이어스 전압은,
상기 P형 바이어스 트랜지스터의 게이트 단자에 인가되고,
상기 N-웰 바이어스 전압은,
상기 P형 바이어스 트랜지스터의 바디 단자에 연결되는 것인 바이어스 전압 생성기.
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