CN114744605B - 一种io发送器、芯片和电子设备 - Google Patents

Abstract

本发明公开一种IO发送器、芯片和电子设备，IO发送器包括上拉支路、下拉支路、选高模块、第一选择模块和第二选择模块，选高模块生成端口偏置电压和第一独立偏置电压，向第一下拉开关管的控制端输出第一独立偏置电压，第一选择模块生成第一内部偏置电压、第二内部偏置电压，当IO电源端掉电，且IO电源电压小于IO端口电压时，向第一上拉开关管的控制端输出前级驱动电压，或第一内部偏置电压；第二选择模块生成最高衬底电压，当IO电源端掉电，IO电源电压小于IO端口电压时，在最高衬底电压、第一独立偏置电压、第一内部偏置电压、第二内部偏置电压的控制下，向第二上拉开关管的控制端输出IO端口电压，截止上拉支路，实现电流防倒灌。

Description

一种IO发送器、芯片和电子设备

技术领域

本发明涉及电子电路技术领域，特别涉及一种IO发送器、芯片和电子设备。

背景技术

对于低压工艺下的芯片，根据产品的特性，很多情况下需要兼容高压的电源和端口信号。由于器件本身无法耐高压，因此需要对相关电路结构做特殊处理，以保证高压电源和高压端口信号通路下器件的可靠性。同时，从产品低功耗角度考虑，在实际应用中，芯片如果不工作，系统通常会将其电源关断，其中包括IO(Input Output，输入输出)电源。在IO电源掉电的过程中，芯片需要保证IO端口的接收信号不会通过倒灌电流路径给芯片IO电源充电，从而导致芯片处于非预期的工作模式或者不确定状态。

对于通常的芯片来说，由于器件的工作电压本身没有过压，防倒灌功能较易实现，可以通过使用具有防倒灌功能的IO来实现芯片在掉电期间的防倒灌功能。但对于低压工艺下兼容高压的芯片来说，现有结构只保证了IO电源有电时的IO传输功能，并不具备IO电源掉电情况下的防倒灌功能。这使得芯片在实际应用中将这个问题留给了系统，即增加了系统集成的复杂度；如果系统解决不了，则需要约束芯片掉电期间IO端口的信号幅值以避免向电源倒灌电流进行充电，因此限制了产品的适用性。

发明内容

本发明提供一种IO发送器、芯片和电子设备，用以解决现有技术中存在的低压工艺下的芯片不具备IO电源掉电情况下的防倒灌功能。

第一方面，本发明实施例提供一种IO发送器，包括：上拉支路、下拉支路、选高模块、第一选择模块和第二选择模块，其中，

所述上拉支路包括串联的第一上拉开关管和第二上拉开关管，所述上拉支路的第一端与输出IO电源电压的IO电源端连接，所述上拉支路的第二端与输出IO端口电压的IO端口连接；

所述下拉支路包括串联的第一下拉开关管和第二下拉开关管，所述第二下拉开关管的控制端与输出第一前级驱动电压的第一前级驱动端连接，所述下拉支路的第一端与所述IO端口连接，所述下拉支路的第二端与接地端连接，所述接地端为所述第一下拉开关管和所述第二下拉开关管提供衬底电压；

所述选高模块，用于对IO端口电压进行偏置，得到端口偏置电压，将所述端口偏置电压与第一公共偏置电压进行比较，将较高的电压作为第一独立偏置电压输出至所述第一下拉开关管的控制端，其中，所述第一公共偏置电压为对所述IO电源电压进行偏置得到的；

所述第一选择模块，用于将所述端口偏置电压和第二公共偏置电压进行比较，将较高的电压作为第一内部偏置电压，将所述第一内部偏置电压与所述IO电源电压进行比较，将较高的电压作为第二内部偏置电压，当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述IO电源电压和所述第二内部偏置电压的控制下，根据第二前级驱动电压和所述第一内部偏置电压，基于所述第二前级驱动电压的变化，将所述第一内部偏置电压和所述第二前级驱动电压中的较高值，或所述第二前级驱动电压，或所述第一内部偏置电压作为内部前级驱动电压，并将所述内部前级驱动电压提供给所述第一上拉开关管的控制端；

所述第二选择模块，用于根据所述IO电源电压和所述IO端口电压，将较高的电压作为最高衬底电压，当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述最高衬底电压、所述第一独立偏置电压、所述第一内部偏置电压和所述第二内部偏置电压的控制下，根据所述IO电源电压、所述IO端口电压和第二公共偏置电压，将所述IO端口电压作为第二独立偏置电压，并将所述第二独立偏置电压提供给所述第二上拉开关管的控制端，其中，所述第二公共偏置电压为对所述IO电源电压进行偏置得到的，所述最高衬底电压为所述第一上拉开关管和第二上拉开关管提供衬底电压。

在一种可能的实现方式中，所述第一选择模块还用于：

当所述IO电源端正常供电时，在所述IO电源电压和所述第二内部偏置电压的控制下，根据所述第二前级驱动电压和所述第一内部偏置电压，将所述第二前级驱动电压作为所述内部前级驱动电压；

所述第二选择模块还用于：

当所述IO电源端正常供电时，在所述最高衬底电压、所述第一独立偏置电压、所述第一内部偏置电压和所述第二内部偏置电压的控制下，根据所述IO电源电压、所述IO端口电压和所述第二公共偏置电压，将所述第二公共偏置电压作为所述第二独立偏置电压。

在一种可能的实现方式中，所述选高模块包括偏置单元和第一比较器；

所述偏置单元的输入端与所述IO端口连接，所述偏置单元的输出端与所述第一比较器的第二输入端连接；

所述第一比较器的第一输入端与输出所述第一公共偏置电压的第一公共偏置电压端连接，所述第一比较器的输出端与所述第一下拉开关管的控制端连接。

在一种可能的实现方式中，所述第一选择模块包括第二比较器、第三比较器和选择单元；

所述第二比较器的第一输入端与输出所述第二公共偏置电压的第二公共偏置端连接，所述第二比较器的第二输入端与所述偏置单元的输出端连接，所述第二比较器的输出端与所述第三比较器的第一输入端、所述选择单元的第一控制端和所述选择单元的第一输入端连接；

所述第三比较器的第二输入端与所述IO电源端连接，所述第三比较器的输出端与所述选择单元的第二控制端连接；

所述选择单元的第三控制端与所述IO电源端连接，所述选择单元的第二输入端与输出所述第二前级驱动电压的第二前级驱动端连接，所述选择单元的输出端与所述第一上拉开关管的控制端连接。

在一种可能的实现方式中，所述选择单元包括第一PMOS管、第二PMOS管和第一NMOS管；

所述第一PMOS管的第一端与所述第一NMOS管的第一端连接，作为所述选择单元的第二输入端，所述第一PMOS管的第二端与所述第二PMOS管的第二端、所述第一NMOS管的第二端连接，作为所述选择单元的输出端，所述第一PMOS管的控制端作为所述选择单元的第一控制端，所述第一PMOS管的衬底与所述第二PMOS管的衬底连接，作为所述选择单元的第二控制端；

所述第二PMOS管的控制端与所述第一NMOS管的控制端连接，作为所述选择单元的第三控制端；

所述第一NMOS管的衬底与所述接地端连接。

在一种可能的实现方式中，所述第一比较器包括第三PMOS管和第四PMOS管；

所述第三PMOS管的第一端作为所述第一比较器的第二输入端，所述第三PMOS管的第二端与所述第三PMOS管的衬底、所述第四PMOS管的第二端和所述第四PMOS管的衬底连接，作为所述第一比较器的输出端；

所述第四PMOS管的第一端作为所述第一比较器的第一输入端；

所述第二比较器包括第五PMOS管和第六PMOS管；

所述第五PMOS管的第一端作为所述第二比较器的第二输入端，所述第五PMOS管的第二端与所述第五PMOS管的衬底、所述第六PMOS管的第二端和所述第六PMOS管的衬底连接，作为所述第二比较器的输出端；

所述第六PMOS管的第一端作为所述第二比较器的第一输入端；

第三比较器包括第七PMOS管和第八PMOS管；

所述第七PMOS管的第一端作为所述第三比较器的第二输入端，所述第七PMOS管的第二端与所述第七PMOS管的衬底、所述第八PMOS管的第二端和所述第八PMOS管的衬底连接，作为所述第三比较器的输出端；

所述第八PMOS管的第一端作为所述第三比较器的第一输入端；

所述偏置单元包括第一电阻、第二电阻、第一电容和第二电容；

所述第一电阻和所述第二电阻通过第一节点串联，组成第一支路；

所述第一电容和所述第二电容通过第二节点串联，组成第二支路；

所述第一支路和所述第二支路并联，且并联后的第一端与所述IO端口连接，并联后的第二端与所述接地端连接；

所述第一节点和所述第二节点连接，作为所述偏置单元的输出端。

在一种可能的实现方式中，所述第二选择模块包括第四比较器、第一选通单元、第二选通单元、切换信号输出单元、第三选通单元和第四选通单元；

所述第四比较器，用于在所述第一内部偏置电压、所述第二内部偏置电压、所述第一独立偏置电压和所述第二独立偏置电压的控制下，根据所述IO电源电压和所述IO端口电压，输出所述最高衬底电压；

所述第一选通单元，用于当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述最高衬底电压、所述第一独立偏置电压和所述第二内部偏置电压的控制下，导通所述第一选通单元的通路，并输出所述IO端口电压；

所述第二选通单元与所述第一选通单元的输出端和所述第二公共偏置端连接，用于当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述第二内部偏置电压、所述IO电源电压和接地端电压的控制下，导通第二选通单元的通路，并进行分压，使所述第一选通单元和所述第二选通单元的连接点处的电压为所述IO端口电压；

所述切换信号输出单元，用于在所述IO端口电压、所述IO电源电压、所述第一内部偏置电压、所述第二内部偏置电压和所述接地端电压的控制下，根据所述IO电源电压和所述第二公共偏置电压，输出与所述第二公共偏置电压相同或与所述IO电源电压相同的切换信号；

所述第三选通单元，用于当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在与所述第二公共偏置电压相同的切换信号和所述第二内部偏置电压的控制下，截止所述第三选通单元的通路；

所述第四选通单元，用于当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述最高衬底电压、所述第一独立偏置电压和所述第二内部偏置电压的控制下，导通所述第四选通单元的通路，以使输出的第二独立偏置电压为所述IO端口电压。

在一种可能的实现方式中，所述第四比较器包括第九PMOS管、第十PMOS管、第十一PMOS管和第十二PMOS管；

所述第九PMOS管的第一端与IO电源端连接，所述第九PMOS管的第二端与所述第十PMOS管的第一端连接，所述第九PMOS管的衬底与所述第十PMOS管的衬底、所述第十一PMOS管的衬底、所述第十二PMOS管的衬底、所述第十PMOS管的第二端和所述第十二PMOS管的第二端连接，用于输出所述最高衬底电压，所述第九PMOS管的控制端与输出所述第一内部偏置电压的第一内部偏置端连接；

所述第十PMOS管的控制端与所述第二选择模块的输出端连接；

所述第十一PMOS管的第一端与所述IO端口连接，所述第十一PMOS管的第二端与所述第十二PMOS管的第一端连接，所述第十一PMOS管的控制端与所述第一比较器的输出端连接；

所述第十二PMOS管的控制端与所述第三比较器的输出端连接；

所述第一选通单元包括第十三PMOS管和第十四PMOS管；

所述第十三PMOS管的第一端与所述IO端口连接，所述第十三PMOS管的第二端与所述第十四PMOS管的第一端连接，所述第十三PMOS管的衬底与所述第十四PMOS管的衬底和所述第四比较器的输出端连接，所述第十三PMOS管的控制端与所述第一比较器的输出端连接；

所述第十四PMOS管的控制端与所述第三比较器的输出端连接，所述第十四PMOS管的第二端作为所述第一选通单元的输出端；

所述第二选通单元包括第二NMOS管、第三NMOS管和第三电阻；

所述第二NMOS管的第一端与所述第一选通单元的输出端连接，所述第二NMOS管的第二端与所述第三NMOS管的第一端连接，所述第二NMOS管的控制端与所述第三比较器的输出端连接，所述第二NMOS管的衬底与所述第三NMOS管的衬底和接地端连接；

所述第三NMOS管的第二端与所述第三电阻的一端连接，所述第三NMOS管的控制端与所述IO电源端连接；

所述第三电阻的另一端与所述第二公共偏置端连接。

所述切换信号输出单元包括第十五PMOS管、第十六PMOS管和第十七PMOS管、第四NMOS管和第五NMOS管；

所述第十五PMOS管的第一端与所述IO电源端连接，所述第十五PMOS管的第二端与所述第十六PMOS管的第一端连接，所述第十五PMOS管的控制端与所述第二比较器的输出端连接，所述第十五PMOS管的衬底与所述第十六PMOS管的衬底、所述第十七PMOS管的衬底和所述IO电源端连接；

所述第十六PMOS管的第二端与所述第十七PMOS管的第一端连接，所述第十六PMOS管的控制端与所述第四NMOS管的第一端和所述第二选通单元的输出端连接；

所述第十七PMOS管的第二端与所述第五NMOS管的第一端连接，作为所述切换信号输出单元的输出端，所述第十七PMOS管的控制端与所述第二比较器的输出端连接；

所述第四NMOS管的第二端与所述第五NMOS管的控制端连接，所述第四NMOS管的控制端与所述第三比较器的输出端连接，所述第四NMOS管的衬底与接地端连接；

所述第五NMOS管的第二端与所述第二公共偏置端连接，所述第五NMOS管的衬底与所述接地端连接；

所述第三选通单元包括第六NMOS管和第七NMOS管；

所述第六NMOS管所述的第一端作为所述第三选通单元的输出端，所述第六NMOS管的第二端与所述第七NMOS管所述的第一端连接，所述第六NMOS管所述的控制端与所述第三比较器的输出端连接，所述第六NMOS管的衬底与所述第七NMOS管的衬底和所述接地端连接；

所述第七NMOS管的第二端与所述第二公共偏置端连接，所述第七NMOS管的控制端与所述切换信号输出单元的输出端连接；

所述第四选通单元包括第十八PMOS管和第十九PMOS管；

所述第十八PMOS管的第一端与所述IO端口连接，所述第十八PMOS管的第二端与所述第十九PMOS管的第一端连接，所述第十八PMOS管的控制端与所述第一比较器的输出端连接，所述第十八PMOS管的衬底与所述第十九PMOS管的衬底和所述第四比较器的输出端连接；

所述第十九PMOS管的第二端作为所述第四选通单元的输出端，所述第十九PMOS管的控制端与所述第三比较器的输出端连接。

第二方面，本发明实施例提供一种芯片，包括如第一方面任一所述的IO发送器。

第三方面，本发明实施例提供一种电子设备，包括如第二方面所述的芯片。

本发明有益效果如下：

本发明实施例提供的IO发送器、芯片和电子设备，其中，IO发送器包括上拉支路、下拉支路、选高模块、第一选择模块和第二选择模块，其中，选高模块可以对IO端口电压进行偏置，得到端口偏置电压，从端口偏置电压和第一公共偏置电压中选择较高的电压作为第一独立偏置电压，第一选择模块可以从端口偏置电压和第二公共偏置电压中选择较高的电压，作为第一内部偏置电压，从第一内部偏置电压和IO电源电压中选择较高的电压，作为第二内部偏置电压，当IO电源端掉电，且IO电源电压小于IO端口电压时，根据第二前级驱动电压和第一内部偏置电压，基于第二前级驱动电压的变化，向第一上拉开关管的控制端输出第一内部偏置电压和前级驱动电压中的较高值，或前级驱动电压，或第一内部偏置电压；第二选择模块可以从IO电源电压和IO端口电压中选择较高的电压作为最高衬底电压，当IO电源端掉电，且IO电源电压小于IO端口电压时，在最高衬底电压、第一独立偏置电压、第一内部偏置电压、第二内部偏置电压的控制下，根据IO电源电压、IO端口电压和第二公共偏置电压，向第二上拉开关管的控制端输出IO端口电压，其中，第二公共偏置电压为对IO电源电压进行偏置得到的，最高衬底电压为第一上拉开关管和第二上拉开关管提供衬底电压。由于第二选择模块可以当IO电源端掉电，且IO电源电压小于IO端口电压时，在选高模块生成的第一独立偏置电压，第一选择模块生成的第一内部偏置电压和第二内部偏置电压，第二选择模块生成的最高衬底电压的控制下，根据IO电源电压、IO端口电压和第二公共偏置电压，向第二上拉开关管的控制端输出IO端口电压，并且从IO电源电压和IO端口电压中选择较高的电压为第一上拉开关管和第二上拉开关管提供衬底电压，因此可以使上拉支路截止，实现电流防倒灌，提高IO发送器的性能。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中提供的一种IO发送器的结构示意图；

图2为本发明实施例提供的一种IO发送器的结构示意图；

图3为本发明实施例提供的一种选高模块的结构示意图；

图4a为本发明实施例提供的一种偏置单元的电路示意图；

图4b为本发明实施例提供的一种第一比较器的电路示意图；

图5为本发明实施例提供的一种第一选择模块的结构示意图；

图6为本发明实施例提供的一种第二比较器的电路示意图；

图7为本发明实施例提供的一种第三比较器的电路示意图；

图8为本发明实施例提供的一种选择单元的电路示意图；

图9为本发明实施例提供的一种第二选择模块的电路示意图；

图10为本发明实施例提供的IO端口电压和各个节点的波形示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

如图1所示，为相关技术中提供的一种IO发送器的示意图，其中，IO电源电压(VDDIO)为3.3V，IO端口电压(PAD)不高于IO电源电压，IO器件为1.8V器件，即最高承受的电压为1.98V，图1中所示的器件都是1.8V的IO MOS。

VP和VN是由VDDIO(VBIAS模块)产生的偏置电压，为整个电源域中所有IO所共用，分别驱动IO发送器的第二上拉PMOS(MP21)和第二下拉NMOS(MN9)，通常电压在1.65V左右以保证3.3V IO电源下1.8V器件的可靠性。

PG是IO发送器上拉支路的前级驱动电压，即本发明实施例中的第二前级驱动电压，电压幅值范围为1.65V～3.3V(即VP～VDDIO)，控制PMOS管上拉使能或关断。

NG是IO发送器下拉支路的前级驱动电压，即本发明实施例中的第一前级驱动电压，电压幅值范围为0～1.65V(即0～VN)，控制NMOS管下拉关断或使能。

图1所示的IO发送器，输出IO端口电压的IO端口可实现0～3.3V的输出。但当IO电源端掉电时，如果VDDIO为逻辑高(比如3.3V)，随着VDDIO的降低，当VDDIO低于IO端口电压小一个阈值电压(PAD-Vth)，MP20和MP21的串联支路以及其寄生P型二极管会开始导通，并产生IO端口到IO电源端的倒灌电流，即PAD向VDDIO充电，最终导致IO电源端无法掉电到逻辑低电平，即无法支持防倒灌。

为了实现低压工艺下，在IO电源端掉电情况下也能兼容IO端口高电压输入，即保证器件可靠性的同时可以防倒灌，本发明实施例引入了防倒灌高压的IO发送器的结构，实施方案如图2所示。基于图1中现有结构，结合IO端口电压，在每个IO内部将公共偏置电压VP和VN通过第二选择模块25和选高模块23分别转换为各自需要的独立偏置电压VP_local和VN_local，MP20的栅极控制电压由IO发送器上拉支路的前级驱动电压(PG)通过第一选择模块24产生。MP20和MP21的衬底由现有结构中的IO电源电压转换成的最高衬底电压VNW提供。在此结构下，可实现高压IO发送器的传输功能和IO电源端掉电下的防倒灌功能，并且器件无过压风险。同时，在整个电源域上可实现防倒灌IO(本发明)和非防倒灌IO(现有结构)的bus兼容。

如图2所示，本发明实施例提供一种IO发送器，该IO发送器包括上拉支路21、下拉支路22、选高模块23、第一选择模块24和第二选择模块25，其中，

上拉支路21包括串联的第一上拉开关管MP20和第二上拉开关管MP21，上拉支路21的第一端与IO电源端连接，上拉支路21的第二端与IO端口电压端连接；

下拉支路22包括串联的第一下拉开关管MN8和第二下拉开关管MN9，第二下拉开关管MN9的控制端与下拉支路22的第一前级驱动端NG连接，下拉支路22的第一端与IO端口连接，下拉支路22的第二端与接地端VSS连接，接地端VSS为第一下拉开关管MN8和第二下拉开关管MN9提供衬底电压；

选高模块23，用于对IO端口电压进行偏置，得到端口偏置电压PAD_HALF，将端口偏置电压PAD_HALF与第一公共偏置电压VN进行比较，将较高的电压作为第一独立偏置电压VN_local，并输出至第一下拉开关管MN8的控制端，其中，第一公共偏置电压VN为对IO电源电压进行偏置得到的；

第一选择模块24，用于将端口偏置电压PAD_HALF和第二公共偏置电压VP进行比较，将较高的电压作为第一内部偏置电压VNWL，将第一内部偏置电压VNWL与IO电源电压进行比较，将较高的电压作为第二内部偏置电压VNWM，当IO电源端掉电，且IO电源电压VDDIO小于IO端口电压PAD时，在IO电源电压VDDIO和第二内部偏置电压VNWM的控制下，根据上拉支路21的第二前级驱动电压PG和第一内部偏置电压VNWL，基于第二前级驱动电压PG的变化，将第一内部偏置电压VNWL和前级驱动电压PG中的较高值，或前级驱动电压PG，或第一内部偏置电压VNWL作为内部前级驱动电压PG_T，并将内部前级驱动电压PG_T提供给第一上拉开关管MP20的控制端；

第二选择模块25，用于将IO电源电压和IO端口电压进行比较，将较高的电压作为最高衬底电压VNW，当IO电源端掉电，且IO电源电压VDDIO小于IO端口电压PAD时，在最高衬底电压VNW、第一独立偏置电压VN_local、第一内部偏置电压VNWL、第二内部偏置电压VNWM的控制下，根据IO电源电压VDDIO、IO端口电压PAD和第二公共偏置电压VP，向第二上拉开关管MP9的控制端输出IO端口电压PAD，其中，第二公共偏置电压VP为对IO电源电压VDDIO进行偏置得到的，最高衬底电压VNW为第一上拉开关管MP20和第二上拉开关管MP21提供衬底电压。

本发明实施例提供的IO发送器，包括上拉支路、下拉支路、选高模块、第一选择模块和第二选择模块，其中，选高模块可以对IO端口电压进行偏置，得到端口偏置电压，从端口偏置电压和第一公共偏置电压中选择较高的电压作为第一独立偏置电压，第一选择模块可以从端口偏置电压和第二公共偏置电压中选择较高的电压，作为第一内部偏置电压，从第一内部偏置电压和IO电源电压中选择较高的电压，作为第二内部偏置电压，当IO电源端掉电，且IO电源电压小于IO端口电压时，根据第二前级驱动电压和第一内部偏置电压，基于第二前级驱动电压的变化，向第一上拉开关管的控制端输出第一内部偏置电压和前级驱动电压中的较高值，或第二前级驱动电压，或第一内部偏置电压；第二选择模块可以从IO电源电压和IO端口电压中选择较高的电压作为最高衬底电压，当IO电源端掉电，且IO电源电压小于IO端口电压时，在最高衬底电压、第一独立偏置电压、第一内部偏置电压、第二内部偏置电压的控制下，根据IO电源电压、IO端口电压和第二公共偏置电压，向第二上拉开关管的控制端输出IO端口电压，其中，第二公共偏置电压为对IO电源电压进行偏置得到的，最高衬底电压为第一上拉开关管和第二上拉开关管提供衬底电压。由于第二选择模块可以当IO电源端掉电，且IO电源电压小于IO端口电压时，在选高模块生成的第一独立偏置电压，第一选择模块生成的第一内部偏置电压和第二内部偏置电压，第二选择模块生成的最高衬底电压的控制下，根据IO电源电压、IO端口电压和第二公共偏置电压，向第二上拉开关管的控制端输出IO端口电压，并且从IO电源电压和IO端口电压中选择较高的电压为第一上拉开关管和第二上拉开关管提供衬底电压，因此当IO端口电压为高电平时，可以使上拉支路截止，实现电流防倒灌，提高IO发送器的性能。

需要说明的是，本发明实施例提供的IO发送器中，第一公共偏置电压VN和第二公共偏置电压VP均为图1中偏置模块对IO电源电压VDDIO进行偏置得到的，该偏置模块的具体结构为现有技术，此处不再赘述。

本发明实施例提供的IO发送器，第一选择模块24还用于，当IO电源端正常供电时，在IO电源电压和第二内部偏置电压VNWM的控制下，第二前级驱动电压PG和第一内部偏置电压VNWL，将第二前级驱动电压PG作为内部前级驱动电压PG_T。

第二选择模块25还用于，当IO电源端正常供电时，在最高衬底电压VNW、第一独立偏置电压VN_local、第一内部偏置电压VNWL、第二内部偏置电压VNWM的控制下，根据IO电源电压、IO端口电压和第二公共偏置电压VP，将第二公共偏置电压VP作为第二独立偏置电压VP_local。

本发明实施例中，当IO电源端正常供电时输入至第一上拉开关管MP20控制端的电压为第二前级驱动电压PG，输出至第二上拉开关管MP21的控制端的电压为第二公共偏置电压VP，第一上拉开关管MP20和第二上拉开关管MP21的衬底电压VNW为IO电源电压，因此上拉支路导通，IO发送器正常工作。

在具体实施中，如图3所示，选高模块23可以包括偏置单元231和第一比较器232，偏置单元231的输入端与IO端口电压端连接，偏置单元231的输出端与第一比较器232的第二输入端IN2连接，用于输出端口偏置电压PAD_HALF；第一比较器232的第一输入端IN1用于输入第一公共偏置电压VN，第一比较器232的输出端OUT用于输出第一独立偏置电压VN_local。

如图4a所示，为本发明实施例提供的一种偏置单元231的电路示意图，从图4a中可以看出，偏置单元231包括第一电阻R1、第二电阻R2、第一电容C1和第二电容C2；

第一电阻R1和第二电阻R2通过第一节点N1串联，组成第一支路；

第一电容C1和第二电容C2通过第二节点N2串联，组成第二支路；

第一支路和第二支路并联，且并联后的第一端与IO端口连接，并联后的第二端与接地端连接；

第一节点N1和第二节点N2连接，作为偏置单元231的输出端。

如图4b所示，为本发明实施例提供的一种第一比较器的电路示意图，从图4b中可以看出，第一比较器232包括第三PMOS管MP3和第四PMOS管MP4；

第三PMOS管MP3的第一端作为第一比较器232的第二输入端IN2，第三PMOS管MP3的第二端与第三PMOS管MP3的衬底、第四PMOS管MP4的第二端和第四PMOS管MP4的衬底连接，作为第一比较器232的输出端OUT；

第四PMOS管MP4的第一端作为第一比较器232的第一输入端IN1。

在一种实施例中，如图5所示，第一选择模块24可以包括第二比较器241、第三比较器242和选择单元243；

第二比较器241的第一输入端IN与输出第二公共偏置电压VP的第二公共偏置端连接，第二比较器241的第二输入端与偏置单元231的输出端连接，第二比较器241的输出端PG_T与第三比较器242的第一输入端IN1、选择单元243的第一控制端和选择单元243的第一输入端连接；

第三比较器242的第二输入端IN2与IO电源端连接，第三比较器242的输出端OUT与选择单元243的第二控制端连接；

选择单元243的第三控制端与IO电源端连接，选择单元243的第二输入端与输出第二前级驱动电压PG的第二前级驱动端连接，选择单元243的输出端与第一上拉开关管MP20的控制端连接。

第二比较器241，用于将端口偏置电压PAD_HALF和第二公共偏置电压进行比较，将较高的电压作为第一内部偏置电压VNWL；

第三比较器242，用于将第一内部偏置电压VNWL与IO电源电压VDDIO进行比较，将较高的电压作为第二内部偏置电压VNWM；

选择单元243，用于当IO电源端掉电，且IO电源电压VDDIO小于IO端口电压PAD时，在IO电源电压VDDIO、第一内部偏置电压VNWL和第二内部偏置电压VNWM的控制下，根据第二前级驱动电压PG和第一内部偏置电压VNWL，基于第二前级驱动电压PG的变化，向第一上拉开关管MP20的控制端输出第一内部偏置电压VNWL和第二前级驱动电压PG中的较高值，或第二前级驱动电压PG，或第一内部偏置电压VNWL。

在一种实施例中，如图6所示，第二比较器241包括第五PMOS管MP5和第六PMOS管MP6；

第五PMOS管MP5的第一端作为第二比较器241的第二输入端，第五PMOS管MP5的第二端与第五PMOS管MP5的衬底、第六PMOS管MP6的第二端和第六PMOS管MP6的衬底连接，作为第二比较器241的输出端；

第六PMOS管MP6的第一端作为第二比较器241的第一输入端。

如图7所示，第三比较器242包括第七PMOS管MP7和第八PMOS管MP8；

第七PMOS管MP7的第一端作为第三比较器242的第二输入端，第七PMOS管MP7的第二端与第七PMOS管MP7的衬底、第八PMOS管MP8的第二端和第八PMOS管MP8的衬底连接，作为第三比较242器的输出端；

第八PMOS管MP8的第一端作为第三比较器242的第一输入端。

如图8所示，选择单元243包括第一PMOS管MP1、第二PMOS管MP2和第一NMOS管MN1；

第一PMOS管的MP1第一端与第一NMOS管MN1的第一端连接，作为选择单元243的第二输入端，第一PMOS管MP1的第二端与第二PMOS管MP2的第二端和第一NMOS管MN1的第二端连接，作为选择单元243的输出端，第一PMOS管MP1的控制端作为选择单元243的第一控制端，第一PMOS管MP1的衬底与第二PMOS管MP2的衬底连接，作为选择单元243的第二控制端；

第二PMOS管MP2的控制端与第一NMOS管MN1的控制端连接，作为选择单元243的第三控制端；

第一NMOS管MN1的衬底与接地端VSS连接。

在一种实施例中，如图9第二选择模块25包括第四比较器251、第一选通单元252、第二选通单元253、切换信号输出单元254、第三选通单元255和第四选通单元256；

第四比较器251，用于在第一内部偏置电压VNWL、第二内部偏置电压VNWM、第一独立偏置电压VN_local和第二独立偏置电压VP_local的控制下，根据IO电源电压VDDIO和IO端口电压PAD，输出最高衬底电压VNW；

第一选通单元252，用于当所述IO电源端掉电，且IO电源电压VDDIO小于IO端口电压PAD时，在最高衬底电压VNW、第一独立偏置电压VN_local和第二内部偏置电压VNWM的控制下导通，并输出IO端口电压PAD；

第二选通单元253与第一选通单元252的输出端和第二公共偏置端连接，用于当IO电源端掉电，且IO电源电压小于IO端口电压时，在第二内部偏置电压VNWM、IO电源电压和接地端电压的控制下导通，并进行分压，使第一选通单元252和第二选通单元253连接点处的电压为IO端口电压PAD；

切换信号输出单元254，用于在IO端口电压PAD、IO电源电压VDDIO、第一内部偏置电压VNWL、第二内部偏置电压VNWM和接地端电压的控制下，根据IO电源电压VDDIO和第二公共偏置电压VP的控制下，输出与VP相同或与VDDIO相同的切换信号FS_FB；

第三选通单元255，用于当IO电源端掉电，且IO电源电压小于IO端口电压时，在与VP相同的切换信号FS_FB和第二内部偏置电压VNWM的控制下，截止第三选通单元255的通路；

第四选通单元256，用于当IO电源端掉电，且IO电源电压小于IO端口电压时，在最高衬底电压VNM、第一独立偏置电压VN_local和第二内部偏置电压VNWM的控制下，导通第四选通单元256的通路，并输出IO端口电压。

具体的，如图9所示，第四比较器251包括第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管NP11和第十二PMOS管MP12；

第九PMOS管MP11的第一端与IO电源端VDDIO连接，第九PMOS管MP9的第二端与第十PMOS管MP10的第一端连接，第九PMOS管MP9的衬底与第十PMOS管MP10的衬底、第十一PMOS管NP11的衬底、第十二PMOS管MP12的衬底、第十PMOS管MP10的第二端和第十二PMOS管MP12的第二端连接，用于输出最高衬底电压VNW，第九PMOS管MP9的控制端与第二比较器241连接；

第十PMOS管MP10的控制端与第二选择模块25的输出端连接；

第十一PMOS管NP11的第一端与IO端口连接，第十一PMOS管NP11的第二端与第十二PMOS管MP12的第一端连接，第十一PMOS管NP11的控制端与第一比较器232输出端连接；

第十二PMOS管MP12的控制端与第三比较器242的输出端连接。

第一选通单元252包括第十三PMOS管MP13和第十四PMOS管MP14；

第十三PMOS管MP13的第一端与IO端口连接，第十三PMOS管MP13的第二端与第十四PMOS管MP14的第一端连接，第十三PMOS管MP13的衬底与第十四PMOS管MP14的衬底和第四比较器251的输出端连接，第十三PMOS管MP13的控制端与第一比较器232的输出端连接；

第十四PMOS管MP14的控制端与第三比较器242的输出端连接，第十四PMOS管MP14的第二端作为第一选通单元252的输出端；

第二选通单元253包括第二NMOS管MN2、第三NMOS管MN3和第三电阻R3；

第二NMOS管MN2的第一端与第一选通单元252的输出端连接，第二NMOS管MN2的第二端与第三NMOS管MN3的第一端连接，第二NMOS管MN2的控制端与第三比较器242的输出端连接，第二NMOS管MN2的衬底与第三NMOS管MN3的衬底和接地端VSS连接；

第三NMOS管MN3的第二端与第三电阻R3的一端连接，第三NMOS管MN3的控制端与IO电源端连接；

第三电阻R3的另一端与输出第二公共偏置电压VP的第二公共偏置电压端连接。

切换信号输出单元254包括第十五PMOS管MP15、第十六PMOS管MP16和第十七PMOS管MP17、第四NMOS管MN4和第五NMOS管MN5；

第十五PMOS管MP15的第一端与IO电源端连接，第十五PMOS管MP15的第二端与第十六PMOS管MP16的第一端连接，第十五PMOS管MP15的控制端与第二比较器241的输出端连接，第十五PMOS管MP15的衬底与第十六PMOS管MP16的衬底、第十七PMOS管MP17的衬底和IO电源端连接；

第十六PMOS管MP16的第二端与第十七PMOS管MP17的第一端连接，第十六PMOS管MP16的控制端与第四NMOS管MN4的第一端和第二选通单元253的输出端连接；

第十七PMOS管MP17的第二端与第五NMOS管MN5的第一端连接，作为切换信号输出单元254的输出端，第十七PMOS管MP17的控制端与第二比较器241的输出端连接；

第四NMOS管MN4的第二端与第五NMOS管MN5的控制端连接，第四NMOS管MN4的控制端与第三比较器242的输出端连接，第四NMOS管MN4的衬底与接地端VSS连接；

第五NMOS管MN5的第二端与第二公共偏置端连接，第五NMOS管MN5的衬底与接地端VSS连接。

第三选通单元255包括第六NMOS管MN6和第七NMOS管MN7；

第六NMOS管MN6的第一端作为第三选通单元255的输出端，第六NMOS管MN6的第二端与第七NMOS管MN7的第一端连接，第六NMOS管MN6的控制端与第三比较器242的输出端连接，第六NMOS管MN6的衬底与第七NMOS管MN7的衬底和接地端连接；

第七NMOS管MN7的第二端与第二公共偏置端连接，第七NMOS管MN7的控制端与切换信号输出单元254的输出端连接。

第四选通单元256包括第十八PMOS管MP18和第十九PMOS管MP19；

第十八PMOS管MP18的第一端与IO端口连接，第十八PMOS管MP18的第二端与第十九PMOS管MP19的第一端连接，第十八PMOS管MP18的控制端与第一比较器232的输出端连接，第十八PMOS管MP18的衬底与第十九PMOS管MP19的衬底和第四比较器251的输出端连接；

第十九PMOS管MP19的第二端作为第四选通单元256的输出端，第十九PMOS管MP19的控制端与第三比较器242的输出端连接。

上述对本发明实施例提供的IO发送器进行了说明，下面对该IO发送器的具体工作原理进行详细说明。

如图3所示的选高模块23和图4b所示的第一比较器232，其中，端口偏置电压PAD_HALF是由IO端口电压产生的偏置电压，其电压值可以为IO端口电压的电压值的一半。第一独立偏置电压VN_local是由第一公共偏置电压VN和端口偏置电压PAD_HALF为输入的第一比较器232产生的，输出的第一独立偏置电压VN_local为第一公共偏置电压VN和端口偏置电压PAD_HALF中的较高值。

当IO电源端有电时，即IO电源电压为3.3V，VN_local即VN电压。当IO电源端掉电时，VN随着IO电源电压降低而变小，VN_local不低于PAD_HALF，即PAD一半的电压，可保证IO端口高压情况下的器件可靠性。

如图5所示的第一选择模块，其中，PAD_HALF由图3中的偏置单元231产生。第一内部偏置电压VNWL是由第一公共偏置电压VP和端口偏置电压PAD_HALF为输入的第二比较器产生的，输出的第一内部偏置电压VNWL为VP和PAD_HALF中的较高值。第二内部偏置电压VNWM是由第一内部偏置电压VNWL和IO电源电压为输入的第三比较器产生的，输出为第一内部偏置电压VNWL和IO电源电压中的较高值。

当IO电源端有电时，即VDDIO为3.3V，VNWL即VP电压1.65V，小于VDDIO电压3.3V，图8中的MP2截止。VNWM即VDDIO电压3.3V，为图8中的MP1和MP2提供衬底电压。以MP1和MN1组成的传输门导通，使得IO发送器中的上拉支路的第二前级驱动输出PG的电压信号通过该传输门输出到图2中的MP20的栅极，幅值范围保持1.65V～3.3V，控制PMOS上拉使能或关断，保证应用于该IO发送器的IO发送器正常上拉输出功能。

当IO电源端掉电，且IO端口电压为3.3V时，VP随着VDDIO降低而变小，VNWL为1.65V。VNWM不低于VNWL，保证MP1和MP2的寄生p型二极管无漏电。如果PG跟随VDDIO电压，第一选择模块的输出即为VNWL和VDDIO两者的较高值。如果PG跟随VP电压，当VDDIO大于VP一个阈值电压(即VP+Vth)时，输出为VP；当VDDIO降到VP小于一个阈值电压(VP-Vth)时，输出为VNWL。因此，即便IO电源端掉电到0V，图2中的MP20栅极可维持PAD_HALF电压，结合图2中的VP_local，可保证IO电源端掉电时，IO端口电压即便有3.3V高压输入，由MP20和MP21组成的上拉支路器件无过压风险。

如图9所示，第二选择模块25产生的VP_local为本发明中关键的防倒灌控制信号，即第二独立偏置电压VP_local。其中，VN_local,VNWL和VNWM由图3、图5产生。

本发明实施例中，MP9、MP10、MP11和MP12组成比高电路，比高电路以IO电源电压和IO端口电压为输入，以VNW为输出，对IO电源电压和IO端口电压进行比高，输出的VNW为IO电源电压和IO端口电压两者的较高值，其中，VNW为第二选择模块25中除了MP15、MP16和MP17以外的PMOS管及图2中MP20和MP21提供衬底电压，保证衬底电压不低于PMOS管的源端和漏端电压。

FS_FB为第二选择模块25的倒灌反馈信号，使VP_local在IO电源端有电和掉电两个模式下，切换到正确的电压以保证图2中IO发送器的传输功能和防倒灌功能实现。

具体地，在IO电源端有电(VDDIO＝3.3V)的正常工作模式下，即IO端口电压为0～3.3V，VN_local由图3中的选高模块23产生为VN电压1.65V，VNWL由图5中的第二比较器产生为VP电压1.65V，VNWM由图5中的第三比较器产生为VDDIO电压3.3V。因此，由MP9和MP10组成的串联通路、由MP13和MP14组成的串联通路、由MP18和MP19组成的串联通路都截止，由MN2和MN3组成的串联通路导通，FS_DT为VP电压；由于MN4导通，MN5的栅极电压也为VP电压，因此MN5截止，由MP15、MP16和MP17组成的串联通路导通，FS_FB上拉到IO电源电压，从而使MN6和MN7组成的串联通路导通，VP_local下拉到VP电压，为图2中的MP21提供正确的工作偏置电压。同时，由于VP_local下拉到VP电压，因此由MP9和MP10组成的串联通路导通，VNW即为IO电源电压。

在IO电源掉电，且IO端口电压为3.3V时，当VNWM跟随VDDIO下降到比3.3小一个阈值电压(3.3-Vth)时，MP13和MP14导通，由于MN2和MN3的串联通路上1Mohm串联第三电阻R3的影响，使得FS_DT的分压远大于VP电压，更接近IO端口电压，从而使得由MP15、MP16和MP17组成的串联通路截止，MN5栅极电压由导通的MN4输出为IO电源电压小一个阈值电压(VDDIO-Vth)，使得MN5导通，FS_FB下拉到VP电压，从而使得MN7截止，由于MP18和MP19的串联通路导通，VP_local被拉到IO端口电压3.3V，为图2中的IO发送器中的MP21提供正确的防倒灌偏置电压，使得图2中的MP20和MP21的串联通路截止。同时，由于VP_local被拉到IO端口电压3.3V，因此MP9和MP10串联通路截止，MP11和MP12串联通路导通，VNW被拉到IO端口电压3.3V。因此，杜绝了现有结构中IO端口电压到IO电源电压的倒灌电流通路，有效实现了IO电源掉电时的防倒灌功能，并且同时保证了器件没有过压风险。

图10为图2结构中，IO端口电压及相应内部节点在IO电源有电的正常工作模式和IO电源掉电的防倒灌模式下的波形示意，其中，IO电源端掉电为0V。

PAD_HALF的电压值始终为IO端口电压的电压值的一半。

VNW由图9中的由MP9、MP10、MP11和MP14组成的以IO电源电压和IO端口电压为输入的电路产生，IO电源端有电时，即为IO电源电压，IO电源端掉电为0V时，即跟随IO端口电压。

VP和VN分别是图1中偏置模块产生的IO电源电压的偏置电压，IO电源端有电时，即为IO电源电压的一半，IO电源端掉电为0V时，即也为0V。

VN_local为图2中的选高模块23产生，IO电源端有电时，即为VN电压，IO电源端掉电为0V时，即跟随PAD_HALF电压。

VP_local为图2中的第二选择模块25产生，IO电源端有电时，即为VP电压，IO电源端掉电为0V时，即跟随PAD电压。

VNWL和VNWM由图2中的第一选择模块24产生，IO电源端有电时，VNWL即为VP电压，VNWM为IO电源电压；IO电源端掉电为0V时，VNWL和VNWM都跟随PAD_HALF电压。

上述所有节点电压都保证没有过压问题，器件可靠性得到保证。

本发明实施例中，图2所示的包括选高模块23、第一选择模块24和第二选择模块25的IO发送器，在兼顾传输性能和可靠性的同时，用低功耗的方式实现了高压IO发送器在IO电源掉电情况下可容忍高压输入的防倒灌功能，并且由于第二选择模块25中的FS_FB反馈机制使得IO发送器无论处于使能还是关断状态，都可以实现防倒灌功能，同时还可以和现有结构的非防倒灌IO在整个电源域内bus兼容。

基于相同的发明构思，本发明实施例还提供一种芯片，该芯片包括上述任意一种IO发送器。

芯片的实施可以参照上述IO发送器的实施，重复之处不再赘述。

基于相同的发明构思，本发明实施例还提供一种电子设备，该电子设备包括上述芯片。

电子设备的实施可以参照上述IO发送器的实施，重复之处不再赘述。

本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种IO发送器，其特征在于，包括：上拉支路、下拉支路、选高模块、第一选择模块和第二选择模块，其中，

所述上拉支路包括串联的第一上拉开关管和第二上拉开关管，所述上拉支路的第一端与输出IO电源电压的IO电源端连接，所述上拉支路的第二端与输出IO端口电压的IO端口连接；

所述下拉支路包括串联的第一下拉开关管和第二下拉开关管，所述第二下拉开关管的控制端与输出第一前级驱动电压的第一前级驱动端连接，所述下拉支路的第一端与所述IO端口电压端连接，所述下拉支路的第二端与接地端连接，所述接地端为所述第一下拉开关管和所述第二下拉开关管提供衬底电压；

所述选高模块，用于对IO端口电压进行偏置，得到端口偏置电压，将所述端口偏置电压与第一公共偏置电压进行比较，将较高的电压作为第一独立偏置电压输出至所述第一下拉开关管的控制端，其中，所述第一公共偏置电压为对所述IO电源电压进行偏置得到的；

所述第一选择模块，用于将所述端口偏置电压和第二公共偏置电压进行比较，将较高的电压作为第一内部偏置电压，将所述第一内部偏置电压与所述IO电源电压进行比较，将较高的电压作为第二内部偏置电压，当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述IO电源电压和所述第二内部偏置电压的控制下，根据第二前级驱动电压和所述第一内部偏置电压，基于所述第二前级驱动电压的变化，将所述第一内部偏置电压和所述第二前级驱动电压中的较高值，或所述第二前级驱动电压，或所述第一内部偏置电压作为内部前级驱动电压，并将所述内部前级驱动电压提供给所述第一上拉开关管的控制端；

所述第二选择模块，用于根据所述IO电源电压和所述IO端口电压，将较高的电压作为最高衬底电压，当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述最高衬底电压、所述第一独立偏置电压、所述第一内部偏置电压和所述第二内部偏置电压的控制下，根据所述IO电源电压、所述IO端口电压和第二公共偏置电压，将所述IO端口电压作为第二独立偏置电压，并将所述第二独立偏置电压提供给所述第二上拉开关管的控制端，其中，所述第二公共偏置电压为对所述IO电源电压进行偏置得到的，所述最高衬底电压为所述第一上拉开关管和第二上拉开关管提供衬底电压。

2.如权利要求1所述的发送器，其特征在于，所述第一选择模块还用于：

当所述IO电源正常供电时，在所述IO电源电压和所述第二内部偏置电压的控制下，根据所述第二前级驱动电压和所述第一内部偏置电压，将所述第二前级驱动电压作为所述内部前级驱动电压；

所述第二选择模块还用于：

当所述IO电源正常供电时，在所述最高衬底电压、所述第一独立偏置电压、所述第一内部偏置电压和所述第二内部偏置电压的控制下，根据所述IO电源电压、所述IO端口电压和所述第二公共偏置电压，将所述第二公共偏置电压作为所述第二独立偏置电压。

3.如权利要求1所述的发送器，其特征在于，所述选高模块包括偏置单元和第一比较器；

所述偏置单元的输入端与所述IO端口连接，所述偏置单元的输出端与所述第一比较器的第二输入端连接；

所述第一比较器的第一输入端与输出所述第一公共偏置电压的第一公共偏置电压端连接，所述第一比较器的输出端与所述第一下拉开关管的控制端连接。

4.如权利要求3所述的发送器，其特征在于，所述第一选择模块包括第二比较器、第三比较器和选择单元；

所述第二比较器的第一输入端与输出所述第二公共偏置电压的第二公共偏置端连接，所述第二比较器的第二输入端与所述偏置单元的输出端连接，所述第二比较器的输出端与所述第三比较器的第一输入端、所述选择单元的第一控制端和所述选择单元的第一输入端连接；

所述第三比较器的第二输入端与所述IO电源端连接，所述第三比较器的输出端与所述选择单元的第二控制端连接；

所述选择单元的第三控制端与所述IO电源端连接，所述选择单元的第二输入端与输出所述第二前级驱动电压的第二前级驱动端连接，所述选择单元的输出端与所述第一上拉开关管的控制端连接。

5.如权利要求4所述的发送器，其特征在于，所述选择单元包括第一PMOS管、第二PMOS管和第一NMOS管；

所述第一PMOS管的第一端与所述第一NMOS管的第一端连接，作为所述选择单元的第二输入端，所述第一PMOS管的第二端与所述第二PMOS管的第二端和所述第一NMOS管的第二端连接，作为所述选择单元的输出端，所述第一PMOS管的控制端作为所述选择单元的第一控制端，所述第一PMOS管的衬底与所述第二PMOS管的衬底连接，作为所述选择单元的第二控制端；

所述第二PMOS管的控制端与所述第一NMOS管的控制端连接，作为所述选择单元的第三控制端；

所述第一NMOS管的衬底与所述接地端连接。

6.如权利要求5所述的发送器，其特征在于，所述第一比较器包括第三PMOS管和第四PMOS管；

所述第三PMOS管的第一端作为所述第一比较器的第二输入端，所述第三PMOS管的第二端与所述第三PMOS管的衬底、所述第四PMOS管的第二端和所述第四PMOS管的衬底连接，作为所述第一比较器的输出端；

所述第四PMOS管的第一端作为所述第一比较器的第一输入端；

所述第二比较器包括第五PMOS管和第六PMOS管；

所述第五PMOS管的第一端作为所述第二比较器的第二输入端，所述第五PMOS管的第二端与所述第五PMOS管的衬底、所述第六PMOS管的第二端和所述第六PMOS管的衬底连接，作为所述第二比较器的输出端；

所述第六PMOS管的第一端作为所述第二比较器的第一输入端；

第三比较器包括第七PMOS管和第八PMOS管；

所述第七PMOS管的第一端作为所述第三比较器的第二输入端，所述第七PMOS管的第二端与所述第七PMOS管的衬底、所述第八PMOS管的第二端和所述第八PMOS管的衬底连接，作为所述第三比较器的输出端；

所述第八PMOS管的第一端作为所述第三比较器的第一输入端；

所述偏置单元包括第一电阻、第二电阻、第一电容和第二电容；

所述第一电阻和所述第二电阻通过第一节点串联，组成第一支路；

所述第一电容和所述第二电容通过第二节点串联，组成第二支路；

所述第一支路和所述第二支路并联，且并联后的第一端与所述IO端口连接，并联后的第二端与所述接地端连接；

所述第一节点和所述第二节点连接，作为所述偏置单元的输出端。

7.如权利要求6所述的发送器，其特征在于，所述第二选择模块包括第四比较器、第一选通单元、第二选通单元、切换信号输出单元、第三选通单元和第四选通单元；

所述第四比较器，用于在所述第一内部偏置电压、所述第二内部偏置电压、所述第一独立偏置电压和所述第二独立偏置电压的控制下，根据所述IO电源电压和所述IO端口电压，输出所述最高衬底电压；

所述第一选通单元，用于当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述最高衬底电压、所述第一独立偏置电压和所述第二内部偏置电压的控制下，导通所述第一选通单元的通路，并输出所述IO端口电压；

所述第二选通单元与所述第一选通单元的输出端和所述第二公共偏置端连接，用于当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述第二内部偏置电压、所述IO电源电压和接地端电压的控制下，导通所述第二选通单元的通路，并进行分压，使所述第一选通单元和所述第二选通单元的连接点处的电压为所述IO端口电压；

所述切换信号输出单元，用于在所述IO端口电压、所述IO电源电压、所述第一内部偏置电压、所述第二内部偏置电压和所述接地端电压的控制下，根据所述IO电源电压和所述第二公共偏置电压，输出与所述第二公共偏置电压相同或与所述IO电源电压相同的切换信号；

所述第三选通单元，用于当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在与所述第二公共偏置电压相同的切换信号和所述第二内部偏置电压的控制下，截止所述第三选通单元的通路；

所述第四选通单元，用于当所述IO电源端掉电，且所述IO电源电压小于所述IO端口电压时，在所述最高衬底电压、所述第一独立偏置电压和所述第二内部偏置电压的控制下，导通所述第四选通单元的通路，以使输出的第二独立偏置电压为所述IO端口电压。

8.如权利要求7所述的发送器，其特征在于，所述第四比较器包括第九PMOS管、第十PMOS管、第十一PMOS管和第十二PMOS管；

所述第九PMOS管的第一端与IO电源端连接，所述第九PMOS管的第二端与所述第十PMOS管的第一端连接，所述第九PMOS管的衬底与所述第十PMOS管的衬底、所述第十一PMOS管的衬底、所述第十二PMOS管的衬底、所述第十PMOS管的第二端和所述第十二PMOS管的第二端连接，用于输出所述最高衬底电压，所述第九PMOS管的控制端与输出所述第一内部偏置电压的第一内部偏置端连接；

所述第十PMOS管的控制端与所述第二选择模块的输出端连接；

所述第十一PMOS管的第一端与所述IO端口连接，所述第十一PMOS管的第二端与所述第十二PMOS管的第一端连接，所述第十一PMOS管的控制端与所述第一比较器的输出端连接；

所述第十二PMOS管的控制端与所述第三比较器的输出端连接；

所述第一选通单元包括第十三PMOS管和第十四PMOS管；

所述第十三PMOS管的第一端与所述IO端口连接，所述第十三PMOS管的第二端与所述第十四PMOS管的第一端连接，所述第十三PMOS管的衬底与所述第十四PMOS管的衬底和所述第四比较器的输出端连接，所述第十三PMOS管的控制端与所述第一比较器的输出端连接；

所述第十四PMOS管的控制端与所述第三比较器的输出端连接，所述第十四PMOS管的第二端作为所述第一选通单元的输出端；

所述第二选通单元包括第二NMOS管、第三NMOS管和第三电阻；

所述第二NMOS管的第一端与所述第一选通单元的输出端连接，所述第二NMOS管的第二端与所述第三NMOS管的第一端连接，所述第二NMOS管的控制端与所述第三比较器的输出端连接，所述第二NMOS管的衬底与所述第三NMOS管的衬底和接地端连接；

所述第三NMOS管的第二端与所述第三电阻的一端连接，所述第三NMOS管的控制端与所述IO电源端连接；

所述第三电阻的另一端与所述第二公共偏置端连接；

所述切换信号输出单元包括第十五PMOS管、第十六PMOS管和第十七PMOS管、第四NMOS管和第五NMOS管；

所述第十五PMOS管的第一端与所述IO电源端连接，所述第十五PMOS管的第二端与所述第十六PMOS管的第一端连接，所述第十五PMOS管的控制端与所述第二比较器的输出端连接，所述第十五PMOS管的衬底与所述第十六PMOS管的衬底、所述第十七PMOS管的衬底和所述IO电源端连接；

所述第十六PMOS管的第二端与所述第十七PMOS管的第一端连接，所述第十六PMOS管的控制端与所述第四NMOS管的第一端和所述第二选通单元的输出端连接；

所述第十七PMOS管的第二端与所述第五NMOS管的第一端连接，作为所述切换信号输出单元的输出端，所述第十七PMOS管的控制端与所述第二比较器的输出端连接；

所述第四NMOS管的第二端与所述第五NMOS管的控制端连接，所述第四NMOS管的控制端与所述第三比较器的输出端连接，所述第四NMOS管的衬底与所述接地端连接；

所述第五NMOS管的第二端与所述第二公共偏置端连接，所述第五NMOS管的衬底与所述接地端连接；

所述第三选通单元包括第六NMOS管和第七NMOS管；

所述第六NMOS管所述的第一端作为所述第三选通单元的输出端，所述第六NMOS管的第二端与所述第七NMOS管所述的第一端连接，所述第六NMOS管的控制端与所述第三比较器的输出端连接，所述第六NMOS管的衬底与所述第七NMOS管的衬底和所述接地端连接；

所述第七NMOS管的第二端与所述第二公共偏置端连接，所述第七NMOS管的控制端与所述切换信号输出单元的输出端连接；

所述第四选通单元包括第十八PMOS管和第十九PMOS管；

所述第十八PMOS管的第一端与所述IO端口连接，所述第十八PMOS管的第二端与所述第十九PMOS管的第一端连接，所述第十八PMOS管的控制端与所述第一比较器的输出端连接，所述第十八PMOS管的衬底与所述第十九PMOS管的衬底和所述第四比较器的输出端连接；

所述第十九PMOS管的第二端作为所述第四选通单元的输出端，所述第十九PMOS管的控制端与所述第三比较器的输出端连接。

9.一种芯片，其特征在于，包括如权利要求1～8任一所述的IO发送器。

10.一种电子设备，其特征在于，包括如权利要求9所述的芯片。