JP5285773B2 - 入出力回路 - Google Patents

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Description

本発明は、ＬＳＩの電源電圧より電圧の高い外部信号線に接続される入出力回路に関するものである。
Ｉ２Ｃ（Inter-Integrated Circuit）バスのようなインターフェイスでは、ＬＳＩの外部信号線（バス）を抵抗でプルアップし、入出力回路はＮチャンネル型ＭＯＳトランジスタのオープンドレイン回路で構成してＬ出力のみを行い、Ｈ出力はプルアップ抵抗による終端で実現している。プルアップ抵抗は最大５Ｖといった、ＬＳＩの電源電圧より高い電圧でプルアップすることもある。したがって、ＬＳＩの電源電圧より電圧の高い外部信号線に接続される入出力回路が必須となる。ところが、ＬＳＩの電源電圧より外部信号線の電圧が高いため、入出力回路を構成するＭＯＳトランジスタのゲート酸化膜に、ＴＤＤＢ（Time-Dependent Dielectric Breakdown）やＨＣＩ（Hot Carrier Injection）等の信頼性の問題を生じる可能性がある。
この信頼性の問題を回避するため、従来、ＬＳＩの電源電圧より電圧の高い外部信号線に接続される入出力回路として、スタック構造のＭＯＳトランジスタ保護回路が知られている。しかも、スタック構造の保護回路を構成するＭＯＳトランジスタのゲート・ドレイン間に単数又は複数のダイオード又はＭＯＳトランジスタスイッチを接続して、サージ電圧を吸収する（特許文献１参照）。
特開２００１−１６０６１５号公報
しかしながら、上記従来の入出力回路では、ある周波数の信号を外部接続用パッドに入力する場合には、ゲート酸化膜の信頼性の問題が発生する。すなわち、外部接続用パッドに接続されているＭＯＳトランジスタのドレイン・ゲート間のカップリング容量により当該ＭＯＳトランジスタのゲート電圧が持ち上げられる結果、スタック構造をなすように当該ＭＯＳトランジスタに直列接続された他のＭＯＳトランジスタにて耐圧を超えてしまい、ゲート酸化膜の破壊に至る可能性があった。
本発明の目的は、ＬＳＩの電源電圧より電圧の高い外部信号線に接続される入出力回路において、外部接続用パッドにある周波数の信号が入ってきた場合でもゲート酸化膜の信頼性を保証できる入出力回路を提供することにある。
上記目的を達成するため、本発明によれば、ＬＳＩにて各々外部接続用パッドに接続された入力回路及び出力回路を備えた入出力回路において、前記出力回路は、前記外部接続用パッドと前記ＬＳＩの接地線との間に挿入され、かつ互いに直列に接続された、前記外部接続用パッド側の第１のＮチャンネル型ＭＯＳトランジスタ及び前記接地線側の第２のＮチャンネル型ＭＯＳトランジスタと、前記外部接続用パッドの電圧と前記ＬＳＩの電源線の電圧とによって決定される電圧を前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに供給する出力トランジスタ用バイアス発生回路とを有し、前記出力トランジスタ用バイアス発生回路は、前記外部接続用パッドと前記第１のＮチャンネル型ＭＯＳトランジスタのゲートとの間に挿入された第１のダイオード素子と、前記第１のＮチャンネル型ＭＯＳトランジスタのゲートと前記接地線との間に挿入された第２のダイオード素子と、前記電源線と前記第１のＮチャンネル型ＭＯＳトランジスタのゲートとの間に挿入された第３のダイオード素子と、前記第１のＮチャンネル型ＭＯＳトランジスタのゲートと前記接地線との間に挿入された容量素子とを有する構成を採用する。
本発明の入出力回路によれば、第１〜第３のダイオード素子と容量素子とにより構成された出力トランジスタ用バイアス発生回路のはたらきにより、外部接続用パッドに当該ＬＳＩの電源電圧より高い、ある周波数の信号を入力した場合でも、第１及び第２のＮチャンネル型ＭＯＳトランジスタのゲート・ドレイン間の電圧、ゲート・ソース間の電圧、ドレイン・ソース間の電圧をいずれも当該ＬＳＩの電源線の電圧以下とすることができ、ゲート酸化膜の信頼性を保証できる。
本発明の実施形態１における入出力回路を示す図である。 図１の入出力回路にて３．３Ｖの電源電圧が印加されている場合のＤＣ動作時の内部ノードの電圧を説明した図である。 図１の入出力回路にて電源電圧線がオフである場合のＤＣ動作時の内部ノードの電圧を説明した図である。 図１の入出力回路のＡＣ動作時の内部ノードの電圧を説明した図である。 本発明の実施形態２における入出力回路を示す図である。 本発明の実施形態３における入出力回路を示す図である。 本発明の実施形態４における入出力回路を示す図である。 本発明の実施形態５における入出力回路を示す図である。
以下、図面を参照しながら本発明の実施形態について説明する。
《実施形態１》
図１は、本実施形態の入出力回路の具体的構成を示す図である。図１の入出力回路は、２個のＮチャンネル型ＭＯＳトランジスタ（以降、ＮＭＯＳトランジスタと称する）Ｎ１，Ｎ２とインバータＩＮＶ１とで構成された出力回路と、１個のＮＭＯＳトランジスタＮ３と入力バッファＢＵＦ１とで構成された入力回路と、入力端子ＩＮと、入出力端子（外部接続用パッド）ＩＯと、出力端子ＯＵＴと、出力トランジスタ用バイアス発生回路Ａと、入力トランジスタ用バイアス発生回路Ｂとで構成されている。入力端子ＩＮより入力された信号を、入出力端子ＩＯに接続されたＬＳＩの外部信号線（図１では省略している）に出力しＬＳＩの外部に伝播する。あるいは、入出力端子ＩＯに接続されたＬＳＩの外部の信号線より入力された信号を、出力端子ＯＵＴからＬＳＩの内部に伝播する。
出力回路は、入出力端子ＩＯと接地線ＧＮＤとの間に直列に接続されたＮＭＯＳトランジスタＮ１，Ｎ２と、出力状態を制御するインバータＩＮＶ１とで構成されていて、入出力端子ＩＯにはＮＭＯＳトランジスタＮ１のドレインが接続され、接地線ＧＮＤにはＮＭＯＳトランジスタＮ２のソースが接続される。このとき、ＮＭＯＳトランジスタＮ１，Ｎ２の接続点を中間ノードＷ１とする。また、ＮＭＯＳトランジスタＮ１のゲートには出力トランジスタ用バイアス発生回路Ａが接続され、ＮＭＯＳトランジスタＮ２のゲートには入力端子ＩＮがインバータＩＮＶ１を介して接続されている。
入力回路は、入出力端子ＩＯから入力される信号を受信する入力バッファＢＵＦ１と、ドレインが入出力端子ＩＯに接続されかつソースが入力バッファＢＵＦ１の入力部に接続されたＮＭＯＳトランジスタＮ３とで構成されている。また、ＮＭＯＳトランジスタＮ３のゲートには入力トランジスタ用バイアス発生回路Ｂが接続されている。
出力トランジスタ用バイアス発生回路Ａは、各々ダイオード接続された６個のＮＭＯＳトランジスタＮ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９と、容量接続された１個のＮＭＯＳトランジスタＮ１０とで構成され、詳細には、ドレインとゲートとが入出力端子ＩＯに接続されかつソースがＮＭＯＳトランジスタＮ５のドレインに接続されたＮＭＯＳトランジスタＮ４と、ドレインとゲートとがＮＭＯＳトランジスタＮ４のソースに接続されかつソースがＮＭＯＳトランジスタＮ１のゲートに接続されたＮＭＯＳトランジスタＮ５と、ドレインとゲートとがＮＭＯＳトランジスタＮ５のソース（ＮＭＯＳトランジスタＮ１のゲートと同一ノードで中間ノードＷ２とする）に接続されかつソースがＮＭＯＳトランジスタＮ７のドレインに接続されたＮＭＯＳトランジスタＮ６と、ドレインとゲートとがＮＭＯＳトランジスタＮ６のソースに接続されかつソースがＮＭＯＳトランジスタＮ８のドレインに接続されたＮＭＯＳトランジスタＮ７と、ドレインとゲートとがＮＭＯＳトランジスタＮ７のソースに接続されかつソースが接地線ＧＮＤに接続されたＮＭＯＳトランジスタＮ８と、ドレインとゲートとがＬＳＩの高電源電圧ＶＤＤＩＯに接続されかつソースが中間ノードＷ２に接続されたＮＭＯＳトランジスタＮ９とで構成され、またＮＭＯＳトランジスタＮ１０のゲートが中間ノードＷ２に接続されＮＭＯＳトランジスタＮ１０のドレインとソースとが接地線ＧＮＤに接続されている。このとき、ＮＭＯＳトランジスタＮ４〜Ｎ９はダイオードと等価の電気特性を示し、ＮＭＯＳトランジスタＮ１０は容量と等価の電気特性を示す。
入力トランジスタ用バイアス発生回路Ｂは、各々ダイオード接続された２個のＮＭＯＳトランジスタＮ１１，Ｎ１２と、２個の抵抗Ｒ６，Ｒ７とで構成され、詳細には、一端が入出力端子ＩＯに接続されかつ他端がＮＭＯＳトランジスタＮ３のドレインに接続された抵抗Ｒ６と、ドレインとゲートとがＮＭＯＳトランジスタＮ３のドレインに接続されかつソースがＮＭＯＳトランジスタＮ１２のドレインに接続されたＮＭＯＳトランジスタＮ１１と、ドレインとゲートとがＮＭＯＳトランジスタＮ１１のソースに接続されかつソースがＮＭＯＳトランジスタＮ３のゲートに接続されたＮＭＯＳトランジスタＮ１２と、一端が高電源電圧ＶＤＤＩＯに接続されかつ他端がＮＭＯＳトランジスタＮ３のゲートに接続された抵抗Ｒ７とで構成されている。このとき、ＮＭＯＳトランジスタＮ３のゲートを中間ノードＷ３と称する。なお、ＮＭＯＳトランジスタＮ１１，Ｎ１２はダイオードと等価の電気特性を示す。
以上のように構成された入出力回路について、以下、その動作を説明する。ここでは、ＬＳＩは２電源で構成されていて、高電源電圧ＶＤＤＩＯは３．３Ｖ、低電源電圧ＶＤＤは１．２Ｖ、外部信号線の電圧は５Ｖとする。外部信号線の電圧が３．３Ｖの場合の動作は電圧振幅が異なるのみで、以下で説明する動作と同じであるので省略する。
まず、入力端子ＩＮより入力された信号を、入出力端子ＩＯに接続されたＬＳＩの外部信号線に出力しＬＳＩの外部に伝播する場合の動作を説明する。入力端子ＩＮに入力される信号がＬレベル（０Ｖ）のとき、ＮＭＯＳトランジスタＮ２のゲートはインバータＩＮＶ１により信号が反転されて３．３Ｖとなる。また、出力トランジスタ用バイアス発生回路Ａ内の中間ノードＷ２の電圧はＮＭＯＳトランジスタＮ９，Ｎ６，Ｎ７，Ｎ８によってＬＳＩの高電源電圧ＶＤＤＩＯ（＝３．３Ｖ）を分圧した電圧（ＮＭＯＳトランジスタＮ９，Ｎ６，Ｎ７，Ｎ８のゲート長及びゲート幅がいずれも同じときは、分圧電圧＝３．３Ｖ／（３／４）＝２．５Ｖ）となり、ＮＭＯＳトランジスタＮ１のゲートには当該ＮＭＯＳトランジスタＮ１をオン状態にするのに十分な電圧が与えられる。よって、ＮＭＯＳトランジスタＮ１，Ｎ２がともにオン状態となり、入出力端子ＩＯにＬレベル（０Ｖ）を出力する。
入力端子ＩＮに入力される信号がＬレベル（０Ｖ）からＨレベル（１．２Ｖ）に変化するとき（実際は入力端子ＩＮとインバータＩＮＶ１との間に１．２Ｖ振幅の信号を３．３Ｖ振幅の信号に変換するレベルシフト回路があるが、図１では省略している）、ＮＭＯＳトランジスタＮ２のゲートはインバータＩＮＶ１により信号が反転され０Ｖとなり、ＮＭＯＳトランジスタＮ２がオフ状態となり、入出力端子ＩＯはハイ・インピーダンス状態となる。入出力端子ＩＯは外部のプルアップ抵抗で徐々に５Ｖにプルアップされ、最終的に５Ｖとなる。このとき、出力トランジスタ用バイアス発生回路Ａ内の中間ノードＷ２の電圧（ＮＭＯＳトランジスタＮ１のゲートの電圧）は、信号が遷移する際、入出力端子ＩＯの電圧が、ある電圧（「直列接続されたＮＭＯＳトランジスタＮ４，Ｎ５の閾値電圧」＋「ＮＭＯＳトランジスタＮ９，Ｎ６，Ｎ７，Ｎ８の分圧による中間ノードＷ２の電圧」）まではＮＭＯＳトランジスタＮ９，Ｎ６，Ｎ７，Ｎ８で分圧した電圧（＝２．５Ｖ）の状態を保つが、直列接続されたＮＭＯＳトランジスタＮ４，Ｎ５の閾値電圧を超えると、ＮＭＯＳトランジスタＮ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８によって入出力端子ＩＯの電圧を分圧した電圧（最終的には、ＮＭＯＳトランジスタＮ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８のゲート長及びゲート幅がいずれも同じときは、ＩＯ＝５Ｖのとき分圧電圧＝５Ｖ／（３／５）＝３Ｖ）となる。入力端子ＩＮに入力される信号がＨレベル（１．２Ｖ）のときは、入力端子ＩＮに入力される信号がＬレベル（０Ｖ）からＨレベル（１．２Ｖ）に変化したときの最終状態となる。入力端子ＩＮに入力される信号がＨレベル（１．２Ｖ）からＬレベル（０Ｖ）に変化するときは、Ｌレベル（０Ｖ）からＨレベル（１．２Ｖ）に変化するときと逆の動きをし、最終的に入力端子ＩＮに入力される信号がＬレベル（０Ｖ）の状態となる。
以上のようにして、入力端子ＩＮより入力された信号を、入出力端子ＩＯに接続されたＬＳＩの外部信号線に出力しＬＳＩの外部に伝播することができる。
次に、入出力端子ＩＯに接続されたＬＳＩの外部の信号線より入力された信号を、出力端子ＯＵＴからＬＳＩの内部に伝播する場合の動作を説明する。入出力端子ＩＯに入力される信号がＬレベル（０Ｖ）のとき、入力トランジスタ用バイアス発生回路Ｂ内の中間ノードＷ３の電圧（ＮＭＯＳトランジスタＮ３のゲートの電圧）はＬＳＩの高電源電圧ＶＤＤＩＯ（＝３．３Ｖ）となり、ＮＭＯＳトランジスタＮ３はオン状態となる。よって、入力バッファＢＵＦ１の入力電圧は０Ｖとなり、出力端子ＯＵＴはＬレベル（０Ｖ）となる。
入出力端子ＩＯに入力される信号がＬレベル（０Ｖ）からＨレベル（５Ｖ）に変化するとき（実際は入力バッファＢＵＦ１と出力端子ＯＵＴとの間に３．３Ｖ振幅の信号を１．２Ｖ振幅の信号に変換するレベルシフト回路があるが、図１では省略している）、入力トランジスタ用バイアス発生回路Ｂ内の中間ノードＷ３の電圧は、入出力端子ＩＯの電圧がある電圧（「直列接続されたＮＭＯＳトランジスタＮ１１，Ｎ１２の閾値電圧」＋「ＬＳＩの高電源電圧ＶＤＤＩＯ（＝３．３Ｖ）」）まではＬＳＩの高電源電圧ＶＤＤＩＯ（＝３．３Ｖ）のままで、当該電圧を超えると、ＮＭＯＳトランジスタＮ１１，Ｎ１２と抵抗Ｒ７とによって入出力端子ＩＯの電圧を分圧した電圧となる。ただし、本入出力回路では、ゲート酸化膜の信頼性を保証するため、直列接続されたＮＭＯＳトランジスタＮ１１，Ｎ１２の閾値電圧を、ある電圧（「入出力端子ＩＯの電圧」−「ＬＳＩの高電源電圧ＶＤＤＩＯ（＝３．３Ｖ）」）より大きくなるように設定するため、入力トランジスタ用バイアス発生回路Ｂ内の中間ノードＷ３の電圧は、ＬＳＩの高電源電圧ＶＤＤＩＯ（＝３．３Ｖ）である。よって、ＮＭＯＳトランジスタＮ３はオフ状態となり、入力バッファＢＵＦ１の入力電圧は、ある電圧（「ＬＳＩの高電源電圧ＶＤＤＩＯ（＝３．３Ｖ）」−「ＮＭＯＳトランジスタＮ３の閾値電圧」）となり、出力端子ＯＵＴはＨレベル（１．２Ｖ）となる。入出力端子ＩＯに入力される信号がＨレベル（５Ｖ）のときは、入出力端子ＩＯに入力される信号がＬレベル（０Ｖ）からＨレベル（５Ｖ）に変化したときの最終状態となり、出力端子ＯＵＴがＨレベル（１．２Ｖ）となる。入出力端子ＩＯに入力される信号がＨレベル（５Ｖ）からＬレベル（０Ｖ）に変化するときは、Ｌレベル（０Ｖ）からＨレベル（５Ｖ）に変化するときと逆の動きをし、最終的に入出力端子ＩＯに入力される信号がＬレベル（０Ｖ）の状態となる。
以上のようにして、入出力端子ＩＯに接続されたＬＳＩの外部の信号線より入力された信号を、出力端子ＯＵＴからＬＳＩの内部に伝播することができる。
次に、図１の入出力回路のゲート酸化膜の信頼性（ＴＤＤＢ信頼性）の問題に関して図２〜図４を用いて説明する。
図２及び図３は、入出力端子ＩＯに０〜５Ｖの電圧を入力したときの中間ノードＷ１，Ｗ２，Ｗ３の電圧を示している。図２はＬＳＩの高電源電圧ＶＤＤＩＯが３．３Ｖのとき、図３はＬＳＩの高電源電圧ＶＤＤＩＯが０Ｖ（ＬＳＩの高電圧電源オフ）のときの中間ノードＷ１，Ｗ２，Ｗ３の電圧である。
図２によれば、ＶＤＤＩＯ＝３．３Ｖのとき、中間ノードＷ２の電圧は、出力トランジスタ用バイアス発生回路Ａにより、上記の動作説明で述べたとおり、入出力端子ＩＯの電圧が０〜５ＶかつＬＳＩの高電源電圧ＶＤＤＩＯが３．３Ｖであるから、図２の中間ノードＷ２のグラフのように約２．５Ｖから３．３Ｖまでの間の電圧になる。中間ノードＷ１の電圧は、入出力端子ＩＯの電圧が０からある電圧（「中間ノードＷ２の電圧」−「ＮＭＯＳトランジスタＮ１の閾値電圧」）までは、ＮＭＯＳトランジスタＮ１がオン状態となるので、入出力端子ＩＯの電圧と等しくなる。それ以上の電圧ではＮＭＯＳトランジスタＮ１がオフ状態となるので、中間ノードＷ１の電圧は、「中間ノードＷ２の電圧」−「ＮＭＯＳトランジスタＮ１の閾値電圧」となる。中間ノードＷ３の電圧は、入力トランジスタ用バイアス発生回路Ｂにより、入出力端子ＩＯの電圧が０〜５ＶのときＬＳＩの高電源電圧ＶＤＤＩＯ（＝３．３Ｖ）となる。この理由は、上記の動作説明で述べたとおりである。したがって、ＶＤＤＩＯ＝３．３Ｖのとき、図１の入出力回路は、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のゲート・ドレイン間の電圧、ゲート・ソース間の電圧、ドレイン・ソース間の電圧をいずれもＬＳＩの高電源電圧ＶＤＤＩＯ以下とすることができ、信頼性を保証することができる。
図３によれば、ＶＤＤＩＯ＝０Ｖのとき、中間ノードＷ２の電圧は、出力トランジスタ用バイアス発生回路Ａにより、ＮＭＯＳトランジスタＮ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８によって入出力端子ＩＯの電圧を分圧した電圧（ＮＭＯＳトランジスタＮ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８のゲート長及びゲート幅がいずれも同じ、かつＩＯ＝５Ｖのとき分圧電圧＝５Ｖ／（３／５）＝３Ｖ）となる。中間ノードＷ１の電圧は、ＮＭＯＳトランジスタＮ１がオフ状態となるので、「中間ノードＷ２の電圧」−「ＮＭＯＳトランジスタＮ１の閾値電圧」となる。中間ノードＷ３の電圧は、入出力端子ＩＯの電圧が直列接続されたＮＭＯＳトランジスタＮ１１，Ｎ１２の閾値電圧までは０Ｖとなり、それ以上になると、ＮＭＯＳトランジスタＮ１１，Ｎ１２と抵抗Ｒ７とによって入出力端子ＩＯの電圧を分圧した電圧となる。抵抗Ｒ７の抵抗値は、入出力端子ＩＯの電圧が５ＶでありかつＶＤＤＩＯ＝３．３Ｖのとき、中間ノードＷ３の電圧がＬＳＩの高電源電圧ＶＤＤＩＯとほぼ同じ電圧となるように設定する。したがって、ＶＤＤＩＯ＝０Ｖのとき、図１の入出力回路は、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のゲート・ドレイン間の電圧、ゲート・ソース間の電圧、ドレイン・ソース間の電圧をいずれもＬＳＩの高電源電圧ＶＤＤＩＯ以下とすることができ、信頼性を保証することができる。
図４は、入出力端子ＩＯにある周波数の信号を入力したときの中間ノードＷ１，Ｗ２，Ｗ３及び出力端子ＯＵＴの電圧を示した図である。入出力端子ＩＯに５Ｖ振幅のパルス波形を入力し、出力端子ＯＵＴから１．２Ｖ振幅の波形を出力する。なお、入力バッファＢＵＦ１と出力端子ＯＵＴとの間に３．３Ｖ振幅の信号を１．２Ｖ振幅の信号に変換するレベルシフト回路があるが、図１では省略している。信頼性が問題になるのは、入出力端子ＩＯがＬレベル（０Ｖ）からＨレベル（５Ｖ）に遷移しＨレベルになる半周期のみなので、以下ではその区間についてのみ説明する。
入出力端子ＩＯがＬレベル（０Ｖ）からＨレベル（５Ｖ）になるとき、入出力端子ＩＯとＮＭＯＳトランジスタＮ１のゲートとの間の寄生のカップリング容量Ｃ１によって、中間ノードＷ２の電圧（ＮＭＯＳトランジスタＮ１のゲートの電圧）が上記の動作説明で述べた電圧（ＩＯ＝５Ｖのときの分圧電圧＝５Ｖ／（３／５）＝３Ｖ）から持ち上がり、ＮＭＯＳトランジスタＮ１のゲートがＮＭＯＳトランジスタＮ９によりＬＳＩの高電源電圧ＶＤＤＩＯから分離されていて、かつＮＭＯＳトランジスタＮ１は出力トランジスタでゲート幅が大きく寄生容量Ｃ１が大きいため、持ち上がった電圧はＨレベルの間持ち上がった状態のままである。そこで、ＮＭＯＳトランジスタＮ１０（ＮＭＯＳトランジスタＮ１と接地線ＧＮＤとの間の容量素子と等価）を追加することにより、中間ノードＷ２の持ち上がり電圧を抑えることができる。ＮＭＯＳトランジスタＮ１，Ｎ２のゲート・ドレイン間の電圧、ゲート・ソース間の電圧、ドレイン・ソース間の電圧をいずれもＬＳＩの高電源電圧ＶＤＤＩＯ以下とするように、ＮＭＯＳトランジスタＮ１０のゲート長及びゲート幅を調整することで容量値を調整する。中間ノードＷ１の電圧は、Ｈレベルの間は中間ノードＷ２の電圧からＮＭＯＳトランジスタＮ１の閾値電圧分落ちた電圧になる。また、中間ノードＷ３の電圧は、入出力端子ＩＯがＬレベル（０Ｖ）からＨレベル（５Ｖ）になるとき、入出力端子ＩＯとＮＭＯＳトランジスタＮ３のゲートとの間の寄生のカップリング容量によって、ＬＳＩの高電源電圧ＶＤＤＩＯ（＝３．３Ｖ）から持ち上がる。このとき、ＮＭＯＳトランジスタＮ３のゲート幅を調整し、当該ＮＭＯＳトランジスタＮ３のゲート・ドレイン間の電圧、ゲート・ソース間の電圧、ドレイン・ソース間の電圧をいずれもＬＳＩの高電源電圧ＶＤＤＩＯ以下とする。ＮＭＯＳトランジスタＮ３のゲート幅を大きくしすぎると、当該ＮＭＯＳトランジスタＮ３のゲートの電圧が持ち上がりすぎて、入力バッファＢＵＦ１の入力電圧がＬＳＩの高電源電圧ＶＤＤＩＯ（＝３．３Ｖ）を超えてしまい、入力バッファＢＵＦ１のゲート酸化膜の信頼性の問題が発生する恐れがある。したがって、ＮＭＯＳトランジスタＮ３のゲート幅は小さくする必要があり、１μｍ以下とすることが望ましい。なお、入力バッファＢＵＦ１の入力電圧は、中間ノードＷ３の電圧からＮＭＯＳトランジスタＮ３の閾値電圧分だけ落ちた電圧となる。したがって、入出力端子ＩＯにある周波数の信号を入力したときにも、図１の入出力回路は、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３のゲート・ドレイン間の電圧、ゲート・ソース間の電圧、ドレイン・ソース間の電圧をいずれもＬＳＩの高電源電圧ＶＤＤＩＯ以下とすることができ、信頼性を保証することができる。
《実施形態２》
図５は、本実施形態の入出力回路の具体的構成を示す図である。図５の入出力回路は、図１の入出力回路に対して、ＮＭＯＳトランジスタＮ６と中間ノードＷ２との間に抵抗Ｒ１を、ＮＭＯＳトランジスタＮ５と中間ノードＷ２との間に抵抗Ｒ２を、ＮＭＯＳトランジスタＮ９と中間ノードＷ２との間に抵抗Ｒ３をそれぞれ挿入した回路構成になっている。図１の出力トランジスタ用バイアス発生回路Ａは、ＮＭＯＳトランジスタＮ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９が各々ダイオードと同等の電気特性を示すように接続されているため、入出力端子ＩＯから接地線ＧＮＤへ、またＬＳＩの高電源電圧ＶＤＤＩＯから接地線ＧＮＤへそれぞれ常時電流が流れることになり、ＬＳＩの消費電力を増大させることになる。そこで、抵抗Ｒ１，Ｒ２，Ｒ３により、これらの電流を抑制し、ＬＳＩの消費電力を抑制することが可能になる。抵抗Ｒ１，Ｒ２，Ｒ３は、ポリシリコンで形成することができる。
図１の入出力回路との差異は、出力トランジスタ用バイアス発生回路Ａ内の中間ノードＷ２の電圧のみである。入力端子ＩＮに入力される信号がＬレベル（０Ｖ）のとき、中間ノードＷ２の電圧は、ＮＭＯＳトランジスタＮ９と抵抗Ｒ３，Ｒ１とＮＭＯＳトランジスタＮ６，Ｎ７，Ｎ８とによってＬＳＩの高電源電圧ＶＤＤＩＯ（＝３．３Ｖ）を分圧した電圧となる。図１の入出力回路と比べて中間ノードＷ２の電圧は異なるが、図５のＮＭＯＳトランジスタＮ１０のゲート長及びゲート幅を調整することで容量値を調整することにより、実施形態１の入出力回路と同様、入出力端子ＩＯにある周波数の信号を入力したときのゲート酸化膜の信頼性を保証することができる。
本実施形態によれば、中間ノードＷ２に対して抵抗Ｒ１，Ｒ２，Ｒ３が入出力端子ＩＯ側と接地線ＧＮＤ側とＬＳＩの高電源電圧ＶＤＤＩＯ側との全部に入っているため、抵抗Ｒ１，Ｒ２，Ｒ３の幅及び長さをいずれも同じにすると、プロセス条件がばらついても中間ノードＷ２の電圧が変らないのでばらつきに強くなるという利点が出る。ただし、３個の抵抗Ｒ１，Ｒ２，Ｒ３のうちのいずれか１個又は２個の配設を省略しても、消費電力の抑制効果は得られる。
《実施形態３》
図６は、本実施形態の入出力回路の具体的構成を示す図である。図６の入出力回路は、図１の入出力回路に対して、ＮＭＯＳトランジスタＮ６と中間ノードＷ２との間に抵抗Ｒ１を、入出力端子ＩＯとＮＭＯＳトランジスタＮ４との間に抵抗Ｒ４をそれぞれ挿入した回路構成になっている。抵抗Ｒ４により、入出力端子ＩＯからサージ電圧を印加したときにＮＭＯＳトランジスタＮ４に流れるサージ電流を抑制し、サージ電圧印加によるトランジスタの破壊を防止することができる。
なお、上記各実施形態では、ＥＳＤ（Electro-Static Discharge）保護回路を設けない例を用いて説明を行った。ＥＳＤ保護回路を設けた場合、サージ電圧印加時の出力ＮＭＯＳトランジスタＮ１，Ｎ２のゲート電圧とサージ電圧印加時のＥＳＤ保護トランジスタのゲート電圧とが異なると、それぞれのトランジスタのブレークダウン電圧が異なり、サージ電圧印加時に出力トランジスタとＥＳＤ保護トランジスタとが均一に動作できないため、サージ電流が出力トランジスタに集中してしまい、出力トランジスタが破壊される恐れがあるからである。図１では、出力トランジスタであるＮＭＯＳトランジスタＮ１，Ｎ２がＥＳＤ保護トランジスタの役割を果たすことになりサージを吸収することになるが、単にこれらＮＭＯＳトランジスタＮ１，Ｎ２のゲート幅だけではＥＳＤ保護トランジスタの役割を果たせないので、ＮＭＯＳトランジスタＮ２に接続される入力端子ＩＮをＬＳＩの内部でＨレベルに固定するトランジスタにてＥＳＤ保護トランジスタの役割を果たすのに十分なゲート幅を追加すればよい。
また、上記各実施形態において、ＥＳＤ保護回路を設けてもよい。この場合、入力端子ＩＮをＬＳＩの内部でＨレベルに固定するトランジスタを追加してゲート幅を追加する必要がなくなるため、セル面積を小さくすることができる。
また、図１の出力トランジスタ用バイアス発生回路Ａは、入出力端子ＩＯと中間ノードＷ２との間にＮＭＯＳトランジスタを２個、中間ノードＷ２と接地線ＧＮＤとの間にＮＭＯＳトランジスタを３個、ＬＳＩの高電源電圧ＶＤＤＩＯと中間ノードＷ２との間にＮＭＯＳトランジスタを１個それぞれ使用することにより構成しているが、ＮＭＯＳトランジスタＮ１，Ｎ２のゲート・ドレイン間の電圧、ゲート・ソース間の電圧、ドレイン・ソース間の電圧をいずれもＬＳＩの高電源電圧ＶＤＤＩＯ以下とすることができれば、直列ＮＭＯＳトランジスタの数は何個でもよい。同様に、入力トランジスタ用バイアス発生回路Ｂも、入出力端子ＩＯと中間ノードＷ３との間にＮＭＯＳトランジスタを２個使用することにより構成しているが、ＮＭＯＳトランジスタＮ３のゲート・ドレイン間の電圧、ゲート・ソース間の電圧、ドレイン・ソース間の電圧をいずれもＬＳＩの高電源電圧ＶＤＤＩＯ以下とすることができれば、直列ＮＭＯＳトランジスタの数は何個でもよい。
《実施形態４》
図７は、本実施形態の入出力回路の具体的構成を示す図である。図７の入出力回路は、図６の入出力回路に対して、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２との間にＮＭＯＳトランジスタＮ１３を、ＮＭＯＳトランジスタＮ５と中間ノードＷ２との間にＮＭＯＳトランジスタＮ１４を、入出力端子ＩＯと接地線ＧＮＤとの間にバイポーラトランジスタからなるＥＳＤ保護回路Ｃをそれぞれ挿入し、ＮＭＯＳトランジスタＮ１のバックゲートを接地線ＧＮＤではなくウェルに接続した回路構成になっている。ＮＭＯＳトランジスタＮ１３は、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２との間に直列に接続されかつゲートが中間ノードＷ２に接続されており、バックゲートはウェルに接続されている。ＮＭＯＳトランジスタＮ１４は、ドレインとゲートとがＮＭＯＳトランジスタＮ５のソースに接続されかつソースがＮＭＯＳトランジスタＮ１のゲートに接続されている。
実施形態１〜３においては、入出力端子ＩＯがＬレベル（０Ｖ）からＨレベル（５Ｖ）になるとき、入出力端子ＩＯとＮＭＯＳトランジスタＮ１のゲートとの間の寄生のカップリング容量Ｃ１によって、中間ノードＷ２の電圧（ＮＭＯＳトランジスタＮ１のゲートの電圧）が持ち上がる構成であったが、本実施形態では、ＮＭＯＳトランジスタＮ１，Ｎ１３のバックゲートをウェルに接続しているため、中間ノードＷ２が持ち上がるのと同時にＮＭＯＳトランジスタＮ１，Ｎ１３のウェルとソースも持ち上がる。そのため、実施形態１〜３ほど中間ノードＷ２の電圧を高く設定する必要がなくなり、ＮＭＯＳトランジスタＮ１４を追加することができる。ＮＭＯＳトランジスタＮ１４を追加することにより、中間ノードＷ２の電圧が下がるため、中間ノードＷ２の持ち上がり電圧を抑制するためのＮＭＯＳトランジスタＮ１０の容量を減らすことができ、セル面積を小さくすることができる。
本実施形態では、出力回路としてバックゲートをソースに接続したＮＭＯＳトランジスタＮ１，Ｎ１３を使用しているため、出力トランジスタがＥＳＤ保護トランジスタの役割を果たすことができない。したがって、ＥＳＤ保護回路Ｃを別途設ける必要がある。
なお、図７ではＥＳＤ保護回路Ｃの一例としてバイポーラトランジスタを使用した例を挙げているが、これに限られるわけではなく、例えばＭＯＳトランジスタやサイリスタ回路であってもよい。
《実施形態５》
図８は、本実施形態の入出力回路の具体的構成を示す図である。図８の入出力回路は、図１の入出力回路に対して、入出力端子ＩＯと接地線ＧＮＤとの間にサイリスタ回路からなるＥＳＤ保護回路Ｃを挿入した回路構成になっている。
実施形態１においては、ＮＭＯＳトランジスタＮ２に接続される入力端子ＩＮをＬＳＩの内部でＨレベルに固定するトランジスタにてＥＳＤ保護トランジスタの役割を果たすのに十分なゲート幅を追加することにより、出力トランジスタであるＮＭＯＳトランジスタＮ１，Ｎ２をＥＳＤ保護回路として使用していたが、本実施形態では、トランジスタのゲート幅を追加する代わりにサイリスタ回路からなるＥＳＤ保護回路Ｃを使用する。サイリスタ回路を使用することにより、実施形態１と同様、サージ電流を抑制し、入出力端子ＩＯからのサージ電圧印加によるトランジスタの破壊を防止することができる。
また、本実施形態のように、ゲート幅を追加する代わりにサイリスタ回路を設けることにより、セル面積を小さくすることができる。
なお、上記各実施形態において、ＮＭＯＳトランジスタＮ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９，Ｎ１４はダイオードの電気特性を示す素子であればよいので、Ｐチャンネル型ＭＯＳトランジスタをダイオードの電気特性を示すように接続（ドレインとウェルを接続、ソースとゲートを接続）してもよい。トランジスタでなく、Ｐ＋拡散層とＮ＋拡散層とを使用して構成したダイオードを接続してもよい。
また、ＮＭＯＳトランジスタＮ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ１４のゲート長及びゲート幅をいずれも同じにすると、プロセス条件がばらついても中間ノードＷ２の電圧が変らないのでばらつきに強くなるという利点が出る。ＮＭＯＳトランジスタＮ６，Ｎ７，Ｎ８，Ｎ９も同様に、ゲート長及びゲート幅をいずれも同じにすると、プロセス条件のばらつきに強くなる。Ｐチャンネル型ＭＯＳトランジスタ、ダイオードでもゲート長及びゲート幅をいずれも同じにすると、同様の効果が見込める。
本発明の入出力回路は、ＬＳＩの電源電圧より電圧の高い外部信号線（例えば、Ｉ２Ｃバス）に接続される入出力回路として有用である。
Ａ 出力トランジスタ用バイアス発生回路
Ｂ 入力トランジスタ用バイアス発生回路
ＢＵＦ１ 入力バッファ
Ｃ ＥＳＤ保護回路
Ｃ１ 寄生容量
ＩＮ 入力端子
ＩＮＶ１ インバータ
ＩＯ 入出力端子（外部接続用パッド）
Ｎ１〜Ｎ１４ Ｎチャンネル型ＭＯＳトランジスタ
ＯＵＴ 出力端子
Ｒ１〜Ｒ４，Ｒ６，Ｒ７ 抵抗
ＶＤＤＩＯ ＬＳＩの高電源電圧
Ｗ１，Ｗ２，Ｗ３ 中間ノード（接続点）

Claims (17)

  1. ＬＳＩにて各々外部接続用パッドに接続された入力回路及び出力回路を備えた入出力回路であって、
    前記出力回路は、
    前記外部接続用パッドと前記ＬＳＩの接地線との間に挿入され、かつ互いに直列に接続された、前記外部接続用パッド側の第１のＮチャンネル型ＭＯＳトランジスタ及び前記接地線側の第２のＮチャンネル型ＭＯＳトランジスタと、
    前記外部接続用パッドの電圧と前記ＬＳＩの電源線の電圧とによって決定される電圧を前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに供給する出力トランジスタ用バイアス発生回路とを有し、
    前記出力トランジスタ用バイアス発生回路は、
    前記外部接続用パッドと前記第１のＮチャンネル型ＭＯＳトランジスタのゲートとの間に挿入された第１のダイオード素子と、
    前記第１のＮチャンネル型ＭＯＳトランジスタのゲートと前記接地線との間に挿入された第２のダイオード素子と、
    前記電源線と前記第１のＮチャンネル型ＭＯＳトランジスタのゲートとの間に挿入された第３のダイオード素子と、
    前記第１のＮチャンネル型ＭＯＳトランジスタのゲートと前記接地線との間に挿入された容量素子とを有することを特徴とする入出力回路。
  2. 請求項１記載の入出力回路において、
    前記第１のダイオード素子は、各々ダイオード接続されかつ互いに直列に接続された２個のＭＯＳトランジスタからなり、
    前記第２のダイオード素子は、各々ダイオード接続されかつ互いに直列に接続された３個のＭＯＳトランジスタからなり、
    前記第３のダイオード素子は、ダイオード接続された１個のＭＯＳトランジスタからなることを特徴とする入出力回路。
  3. 請求項２記載の入出力回路において、
    前記第１、第２及び第３のダイオード素子を構成するＭＯＳトランジスタは、ゲート長及びゲート幅がいずれも同じであることを特徴とする入出力回路。
  4. 請求項１記載の入出力回路において、
    前記容量素子は、ゲートが前記第１のＮチャンネル型ＭＯＳトランジスタのゲートに接続され、かつドレインとソースとが前記接地線に接続されたＭＯＳトランジスタからなることを特徴とする入出力回路。
  5. 請求項１記載の入出力回路において、
    前記出力トランジスタ用バイアス発生回路は、前記第１、第２及び第３のダイオード素子のうちの少なくとも１つと前記第１のＮチャンネル型ＭＯＳトランジスタのゲートとの間に挿入された抵抗素子を更に有することを特徴とする入出力回路。
  6. 請求項１記載の入出力回路において、
    前記出力トランジスタ用バイアス発生回路は、前記外部接続用パッドと前記第１のダイオード素子との間に挿入された抵抗素子を更に有することを特徴とする入出力回路。
  7. 請求項１記載の入出力回路において、
    前記出力回路は、前記第２のＮチャンネル型ＭＯＳトランジスタのゲートに接続された入力端子を更に有し、
    前記入力端子の状態に応じて前記第２のＮチャンネル型ＭＯＳトランジスタにより前記外部接続用パッドに対して接地電位を出力することを特徴とする入出力回路。
  8. 請求項１記載の入出力回路において、
    前記入力回路は、
    ドレインが前記外部接続用パッドに接続された第３のＮチャンネル型ＭＯＳトランジスタと、
    入力端子が前記第３のＮチャンネル型ＭＯＳトランジスタのソースに接続された入力バッファと、
    前記外部接続用パッドの電圧と前記電源線の電圧とによって決定される電圧を前記第３のＮチャンネル型ＭＯＳトランジスタのゲートに供給する入力トランジスタ用バイアス発生回路とを有することを特徴とする入出力回路。
  9. 請求項８記載の入出力回路において、
    前記入力トランジスタ用バイアス発生回路は、
    前記外部接続用パッドと前記第３のＮチャンネル型ＭＯＳトランジスタのドレインとの間に挿入された第１の抵抗素子と、
    前記第３のＮチャンネル型ＭＯＳトランジスタのドレインと前記第３のＮチャンネル型ＭＯＳトランジスタのゲートとの間に挿入された第４のダイオード素子と、
    前記電源線と前記第３のＮチャンネル型ＭＯＳトランジスタのゲートとの間に挿入された第２の抵抗素子とを有することを特徴とする入出力回路。
  10. 請求項９記載の入出力回路において、
    前記第４のダイオード素子は、各々ダイオード接続されかつ互いに直列に接続された２個のＭＯＳトランジスタからなることを特徴とする入出力回路。
  11. 請求項８記載の入出力回路において、
    前記第３のＮチャンネル型ＭＯＳトランジスタのゲート幅は１μｍ以下であることを特徴とする入出力回路。
  12. 請求項１記載の入出力回路において、
    前記第１のダイオード素子は、各々ダイオード接続されかつ互いに直列に接続された３個のＭＯＳトランジスタからなり、
    前記第２のダイオード素子は、各々ダイオード接続されかつ互いに直列に接続された３個のＭＯＳトランジスタからなり、
    前記第３のダイオード素子は、ダイオード接続された１個のＭＯＳトランジスタからなることを特徴とする入出力回路。
  13. 請求項１２記載の入出力回路において、
    前記第１、第２及び第３のダイオード素子を構成するＭＯＳトランジスタは、ゲート長及びゲート幅がいずれも同じであることを特徴とする入出力回路。
  14. 請求項１記載の入出力回路において、
    前記第１のＮチャンネル型ＭＯＳトランジスタは、互いに直列に接続された２個のＮチャンネル型ＭＯＳトランジスタからなることを特徴とする入出力回路。
  15. 請求項１記載の入出力回路において、
    前記外部接続用パッドと前記接地線との間に挿入されたＥＳＤ保護回路を更に備えたことを特徴とする入出力回路。
  16. 請求項１５記載の入出力回路において、
    前記ＥＳＤ保護回路はバイポーラトランジスタからなることを特徴とする入出力回路。
  17. 請求項１５載の入出力回路において、
    前記ＥＳＤ保護回路はサイリスタ回路からなることを特徴とする入出力回路。
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