JPH0677812A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0677812A JPH0677812A JP4227245A JP22724592A JPH0677812A JP H0677812 A JPH0677812 A JP H0677812A JP 4227245 A JP4227245 A JP 4227245A JP 22724592 A JP22724592 A JP 22724592A JP H0677812 A JPH0677812 A JP H0677812A
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- follower output
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Abstract
(57)【要約】
【目的】 エミッタフォロア出力回路を有する集積回路
において出力短絡時の大電流から出力回路を保護する回
路を備えた半導体装置に関し、出力短絡時にエミッタフ
ォロア出力トランジスタに大電流が流れることを防止し
て該出力トランジスタを保護することを目的とする。 【構成】 エミッタフォロア出力トランジスタＱ4 を有
する半導体装置であって、電源線ＶCCおよび前記エミッ
タフォロア出力トランジスタＱ4 のコレクタの間に設け
たスイッチ素子Ｓ1 と、エミッタフォロア出力OUT の出
力電圧の変化を検出して前記スイッチ素子Ｓ1 を制御
し、前記エミッタフォロア出力トランジスタＱ4 に流れ
る電流の過剰な増大を抑制する制御回路CCとを具備する
ように構成する。
において出力短絡時の大電流から出力回路を保護する回
路を備えた半導体装置に関し、出力短絡時にエミッタフ
ォロア出力トランジスタに大電流が流れることを防止し
て該出力トランジスタを保護することを目的とする。 【構成】 エミッタフォロア出力トランジスタＱ4 を有
する半導体装置であって、電源線ＶCCおよび前記エミッ
タフォロア出力トランジスタＱ4 のコレクタの間に設け
たスイッチ素子Ｓ1 と、エミッタフォロア出力OUT の出
力電圧の変化を検出して前記スイッチ素子Ｓ1 を制御
し、前記エミッタフォロア出力トランジスタＱ4 に流れ
る電流の過剰な増大を抑制する制御回路CCとを具備する
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、エミッタフォロア出力回路を有する集積回路（ＥＣ
Ｌ回路）において出力短絡時の大電流からエミッタフォ
ロア出力トランジスタを保護する回路を備えた半導体装
置に関する。従来、ＥＣＬ回路においては、エミッタフ
ォロア出力回路に、出力短絡時の出力電流を制御する回
路がなく、出力短絡時には、出力トランジスタに大電流
が流れ素子の劣化や破壊の危険があった。そこで、出力
短絡時の大電流から出力回路を保護する回路を備えた半
導体装置が要望されている。
に、エミッタフォロア出力回路を有する集積回路（ＥＣ
Ｌ回路）において出力短絡時の大電流からエミッタフォ
ロア出力トランジスタを保護する回路を備えた半導体装
置に関する。従来、ＥＣＬ回路においては、エミッタフ
ォロア出力回路に、出力短絡時の出力電流を制御する回
路がなく、出力短絡時には、出力トランジスタに大電流
が流れ素子の劣化や破壊の危険があった。そこで、出力
短絡時の大電流から出力回路を保護する回路を備えた半
導体装置が要望されている。
【０００２】
【従来の技術】図７は従来の半導体装置の一例を示す回
路図であり、一般的なＥＣＬ回路の出力部を示すもので
ある。同図に示されるように、ＥＣＬ回路の出力部は、
例えば、トランジスタＱ1,Ｑ 2,Ｑ3 および抵抗Ｒ1,Ｒ2,
Ｒ3 で構成された終段のＥＣＬ回路の出力をエミッタフ
ォロア出力トランジスタＱ4 を介して取り出すようにな
っている。ここで、例えば、ハードディスク装置からの
データ信号を汎用計算機（計算機本体）に供給する場合
には、ハードディスク装置におけるＥＣＬレベルの信号
をＴＴＬレベルに変換して計算機本体に出力するように
なっている。
路図であり、一般的なＥＣＬ回路の出力部を示すもので
ある。同図に示されるように、ＥＣＬ回路の出力部は、
例えば、トランジスタＱ1,Ｑ 2,Ｑ3 および抵抗Ｒ1,Ｒ2,
Ｒ3 で構成された終段のＥＣＬ回路の出力をエミッタフ
ォロア出力トランジスタＱ4 を介して取り出すようにな
っている。ここで、例えば、ハードディスク装置からの
データ信号を汎用計算機（計算機本体）に供給する場合
には、ハードディスク装置におけるＥＣＬレベルの信号
をＴＴＬレベルに変換して計算機本体に出力するように
なっている。
【０００３】
【発明が解決しようとする課題】ところで、例えば、ハ
ードディスク装置は、所定のコネクタにより計算機本体
に接続するようになっているが、ユーザーがコネクタを
差し換える場合等に、出力端子が短絡することがあっ
た。従って、例えば、図７に示すような従来のＥＣＬ回
路においては、エミッタフォロア出力回路に出力短絡時
の出力電流を制御する回路が設けられていないため、出
力短絡時には、エミッタフォロア出力トランジスタ（Ｑ
4)に大電流が流れて素子の破壊および劣化を招くことに
もなっている。
ードディスク装置は、所定のコネクタにより計算機本体
に接続するようになっているが、ユーザーがコネクタを
差し換える場合等に、出力端子が短絡することがあっ
た。従って、例えば、図７に示すような従来のＥＣＬ回
路においては、エミッタフォロア出力回路に出力短絡時
の出力電流を制御する回路が設けられていないため、出
力短絡時には、エミッタフォロア出力トランジスタ（Ｑ
4)に大電流が流れて素子の破壊および劣化を招くことに
もなっている。
【０００４】本発明は、上述した従来の半導体装置が有
する課題に鑑み、出力短絡時にエミッタフォロア出力ト
ランジスタに大電流が流れることを防止して該出力トラ
ンジスタを保護することを目的とする。
する課題に鑑み、出力短絡時にエミッタフォロア出力ト
ランジスタに大電流が流れることを防止して該出力トラ
ンジスタを保護することを目的とする。
【０００５】
【課題を解決するための手段】図１は本発明に係る半導
体装置の原理を示す回路図である。本発明によれば、エ
ミッタフォロア出力トランジスタＱ4 を有する半導体装
置であって、電源線ＶCCおよび前記エミッタフォロア出
力トランジスタＱ4 のコレクタの間に設けたスイッチ素
子Ｓ1 と、エミッタフォロア出力OUT の出力電圧の変化
を検出して前記スイッチ素子Ｓ1 を制御し、前記エミッ
タフォロア出力トランジスタＱ4 に流れる電流の過剰な
増大を抑制する制御回路CCとを具備することを特徴とす
る半導体装置が提供される。
体装置の原理を示す回路図である。本発明によれば、エ
ミッタフォロア出力トランジスタＱ4 を有する半導体装
置であって、電源線ＶCCおよび前記エミッタフォロア出
力トランジスタＱ4 のコレクタの間に設けたスイッチ素
子Ｓ1 と、エミッタフォロア出力OUT の出力電圧の変化
を検出して前記スイッチ素子Ｓ1 を制御し、前記エミッ
タフォロア出力トランジスタＱ4 に流れる電流の過剰な
増大を抑制する制御回路CCとを具備することを特徴とす
る半導体装置が提供される。
【０００６】
【作用】本発明の半導体装置によれば、電源線ＶCCとエ
ミッタフォロア出力トランジスタＱ4 のコレクタとの間
に設けられたスイッチ素子Ｓ1 は、エミッタフォロア出
力OUT の出力電圧の変化を検出する制御回路CCにより制
御される。すなわち、エミッタフォロア出力OUT の出力
電圧が通常動作時のレベルより低下すると、例えば、エ
ミッタフォロア出力OUT が短絡して出力電圧が規定電圧
以下に低下すると、それを制御回路CCが検出してスイッ
チ素子Ｓ1 をオンからオフへ切り換え、エミッタフォロ
ア出力トランジスタＱ4 に流れる電流の過剰な増大を抑
制するようになっている。
ミッタフォロア出力トランジスタＱ4 のコレクタとの間
に設けられたスイッチ素子Ｓ1 は、エミッタフォロア出
力OUT の出力電圧の変化を検出する制御回路CCにより制
御される。すなわち、エミッタフォロア出力OUT の出力
電圧が通常動作時のレベルより低下すると、例えば、エ
ミッタフォロア出力OUT が短絡して出力電圧が規定電圧
以下に低下すると、それを制御回路CCが検出してスイッ
チ素子Ｓ1 をオンからオフへ切り換え、エミッタフォロ
ア出力トランジスタＱ4 に流れる電流の過剰な増大を抑
制するようになっている。
【０００７】このように、本発明の半導体装置によれ
ば、出力短絡時にエミッタフォロア出力トランジスタに
大電流が流れることを防止して該出力トランジスタを保
護することができる。
ば、出力短絡時にエミッタフォロア出力トランジスタに
大電流が流れることを防止して該出力トランジスタを保
護することができる。
【０００８】
【実施例】以下、図面を参照して本発明に係る半導体装
置の実施例を説明する。図２は本発明の半導体装置の第
１の実施例を示す回路図である。同図に示されるよう
に、ＥＣＬ回路の出力部は、図７に示す従来のものと同
様に、例えば、トランジスタＱ1,Ｑ2,Ｑ3 および抵抗Ｒ
1,Ｒ2,Ｒ3 で構成された終段のＥＣＬ回路の出力をエミ
ッタフォロア出力トランジスタＱ4 を介して取り出すよ
うになっている。
置の実施例を説明する。図２は本発明の半導体装置の第
１の実施例を示す回路図である。同図に示されるよう
に、ＥＣＬ回路の出力部は、図７に示す従来のものと同
様に、例えば、トランジスタＱ1,Ｑ2,Ｑ3 および抵抗Ｒ
1,Ｒ2,Ｒ3 で構成された終段のＥＣＬ回路の出力をエミ
ッタフォロア出力トランジスタＱ4 を介して取り出すよ
うになっている。
【０００９】さらに、本第１の実施例では、エミッタフ
ォロア出力トランジスタＱ4 のコレクタと電源線Ｖccと
の間にＰチャネル型ＭＯＳトランジスタＱ5 が設けられ
ている。そして、このＭＯＳトランジスタＱ5 のゲート
には、入力がエミッタフォロア出力OUT に接続され、Ｐ
チャネル型ＭＯＳトランジスタＱ6 およびＮチャネル型
ＭＯＳトランジスタＱ7 で構成されたインバータ回路の
出力が供給されるようになっている。すなわち、本第１
の実施例では、図１に示すスイッチ素子Ｓ1 としてＰチ
ャネル型ＭＯＳトランジスタＱ5 を使用し、また、制御
回路CCとしてＰチャネル型ＭＯＳトランジスタＱ6 およ
びＮチャネル型ＭＯＳトランジスタＱ7により構成され
たインバータ回路を使用する。そして、制御回路CC（CM
OSインバータ回路）への入力信号として出力トランジス
タＱ4 のエミッタ出力電圧（エミッタフォロア出力OUT
の出力電圧）を使用するようになっている。
ォロア出力トランジスタＱ4 のコレクタと電源線Ｖccと
の間にＰチャネル型ＭＯＳトランジスタＱ5 が設けられ
ている。そして、このＭＯＳトランジスタＱ5 のゲート
には、入力がエミッタフォロア出力OUT に接続され、Ｐ
チャネル型ＭＯＳトランジスタＱ6 およびＮチャネル型
ＭＯＳトランジスタＱ7 で構成されたインバータ回路の
出力が供給されるようになっている。すなわち、本第１
の実施例では、図１に示すスイッチ素子Ｓ1 としてＰチ
ャネル型ＭＯＳトランジスタＱ5 を使用し、また、制御
回路CCとしてＰチャネル型ＭＯＳトランジスタＱ6 およ
びＮチャネル型ＭＯＳトランジスタＱ7により構成され
たインバータ回路を使用する。そして、制御回路CC（CM
OSインバータ回路）への入力信号として出力トランジス
タＱ4 のエミッタ出力電圧（エミッタフォロア出力OUT
の出力電圧）を使用するようになっている。
【００１０】次に、本第１の実施例の半導体装置の動作
を説明する。まず、エミッタフォロア出力回路を有する
ＥＣＬ回路では、その出力振幅は、差動トランジスタＱ
2 のコレクタ抵抗Ｒ2 および下部定電流源で引く電流Ｉ
csの積により規定され、通常0.８Ｖ程度である。従っ
て、本第１の実施例の回路における出力レベルは以下の
ようになる。
を説明する。まず、エミッタフォロア出力回路を有する
ＥＣＬ回路では、その出力振幅は、差動トランジスタＱ
2 のコレクタ抵抗Ｒ2 および下部定電流源で引く電流Ｉ
csの積により規定され、通常0.８Ｖ程度である。従っ
て、本第１の実施例の回路における出力レベルは以下の
ようになる。
【００１１】 高レベル ： Ｖcc−ＶBE(Q4) 低レベル ： ＶCC−0.８−ＶBE(Q4) ここで、Ｖcc＝5.０Ｖ, ＶEE＝０Ｖ, ＶBE(Q4)＝0.８Ｖ
とすると、 高レベル ： 5.０−0.８＝4.２Ｖ 低レベル ： 5.０−0.８−0.８＝3.４Ｖ となる。
とすると、 高レベル ： 5.０−0.８＝4.２Ｖ 低レベル ： 5.０−0.８−0.８＝3.４Ｖ となる。
【００１２】すなわち、制御回路（CMOSインバータ回
路）への入力電圧は、通常、ＶCC−0.８−ＶBE(Q4)＝5.
０−0.８−0.８＝3.４Ｖまでしか下がらない。一方、CM
OSインバータ回路の入力スレッショルド電圧は、通常電
源電圧の１／２程度であるため、この場合にはＶth＝2.
５Ｖとなり、CMOSインバータ回路の出力は低レベルとな
る。
路）への入力電圧は、通常、ＶCC−0.８−ＶBE(Q4)＝5.
０−0.８−0.８＝3.４Ｖまでしか下がらない。一方、CM
OSインバータ回路の入力スレッショルド電圧は、通常電
源電圧の１／２程度であるため、この場合にはＶth＝2.
５Ｖとなり、CMOSインバータ回路の出力は低レベルとな
る。
【００１３】従って、スイッチ素子Ｓ1 として使用して
いるＰチャネル型ＭＯＳトランジスタＱ5 のゲート電圧
は低レベルとなり、トランジスタＱ5 はオン状態となる
ため、電流の制限は行なわれない。次に、出力レベルが
CMOSインバータ回路のＶth以下になった場合、CMOSイン
バータ回路の出力は低レベルから高レベルに反転し、ス
イッチ素子として使用しているＰチャネル型ＭＯＳトラ
ンジスタＱ5 のゲート電圧も高レベルとなって、トラン
ジスタＱ5 はオンからオフ状態になる。その結果、エミ
ッタフォロア出力トランジスタＱ4 のコレクタ電流が制
限されることになり、出力端子が短絡した場合でも大電
流が流れず、該出力トランジスタＱ4 劣化や破壊を防ぐ
ことが可能となる。
いるＰチャネル型ＭＯＳトランジスタＱ5 のゲート電圧
は低レベルとなり、トランジスタＱ5 はオン状態となる
ため、電流の制限は行なわれない。次に、出力レベルが
CMOSインバータ回路のＶth以下になった場合、CMOSイン
バータ回路の出力は低レベルから高レベルに反転し、ス
イッチ素子として使用しているＰチャネル型ＭＯＳトラ
ンジスタＱ5 のゲート電圧も高レベルとなって、トラン
ジスタＱ5 はオンからオフ状態になる。その結果、エミ
ッタフォロア出力トランジスタＱ4 のコレクタ電流が制
限されることになり、出力端子が短絡した場合でも大電
流が流れず、該出力トランジスタＱ4 劣化や破壊を防ぐ
ことが可能となる。
【００１４】図３は本発明の半導体装置の第２の実施例
を示す回路図である。この第２の実施例では、制御回路
(CC)への入力をエミッタフォロア出力トランジスタＱ4
のベース電圧としている。すなわち、Ｐチャネル型ＭＯ
ＳトランジスタＱ6 およびＮチャネル型ＭＯＳトランジ
スタＱ7 により構成されたCMOSインバータ回路の入力と
して、出力トランジスタＱ4 のベース電圧を供給するよ
うになっている。すなわち、本第２の実施例において
は、出力トランジスタＱ4 のエミッタ（エミッタフォロ
ア出力OUT)がグランドレベルの電源線ＶEEと短絡した場
合には、出力トランジスタＱ4 のベース電圧のレベルも
低下することになるため、この出力トランジスタＱ4 の
ベース電圧のレベルにより、スイッチ素子として使用し
ているＰチャネル型ＭＯＳトランジスタＱ5 の動作を制
御するようになっている。その他の動作については、第
１の実施例と同じである。
を示す回路図である。この第２の実施例では、制御回路
(CC)への入力をエミッタフォロア出力トランジスタＱ4
のベース電圧としている。すなわち、Ｐチャネル型ＭＯ
ＳトランジスタＱ6 およびＮチャネル型ＭＯＳトランジ
スタＱ7 により構成されたCMOSインバータ回路の入力と
して、出力トランジスタＱ4 のベース電圧を供給するよ
うになっている。すなわち、本第２の実施例において
は、出力トランジスタＱ4 のエミッタ（エミッタフォロ
ア出力OUT)がグランドレベルの電源線ＶEEと短絡した場
合には、出力トランジスタＱ4 のベース電圧のレベルも
低下することになるため、この出力トランジスタＱ4 の
ベース電圧のレベルにより、スイッチ素子として使用し
ているＰチャネル型ＭＯＳトランジスタＱ5 の動作を制
御するようになっている。その他の動作については、第
１の実施例と同じである。
【００１５】図４は本発明の半導体装置の第３の実施例
を示す回路図である。この第３の実施例では、スイッチ
素子(S1)をＮＰＮトランジスタＱ5'で構成し、さらに、
制御回路(CC)をＮＰＮトランジスタＱ6', 抵抗Ｒ4,Ｒ5,
Ｒ6 で構成し、エミッタフォロア出力OUT が短絡した場
合に、該トランジスタＱ6'のエミッタレベルが抵抗Ｒ5
およびＲ6 の接続点の電圧ＶA よりもＶBE(Q6') 以上低
下した時にスイッチ素子(NPNトランジスタ) Ｑ5'をオン
からオフへ切り換えて、エミッタフォロア出力トランジ
スタＱ4 に流れる電流を制限するようになっている。こ
こで、トランジスタＱ6'は、ショットキー・バリア・ダ
イオード(SBD) 付きのトランジスタとして構成され、該
トランジスタＱ6'のコレクタ−ベース間電圧を補償する
ようになっている。また、抵抗Ｒ1 およびＲ2 と電源線
Ｖccとの間には、ダイオードＤ1 が設けられ、トランジ
スタＱ5'による電圧降下を補償するようになっている。
を示す回路図である。この第３の実施例では、スイッチ
素子(S1)をＮＰＮトランジスタＱ5'で構成し、さらに、
制御回路(CC)をＮＰＮトランジスタＱ6', 抵抗Ｒ4,Ｒ5,
Ｒ6 で構成し、エミッタフォロア出力OUT が短絡した場
合に、該トランジスタＱ6'のエミッタレベルが抵抗Ｒ5
およびＲ6 の接続点の電圧ＶA よりもＶBE(Q6') 以上低
下した時にスイッチ素子(NPNトランジスタ) Ｑ5'をオン
からオフへ切り換えて、エミッタフォロア出力トランジ
スタＱ4 に流れる電流を制限するようになっている。こ
こで、トランジスタＱ6'は、ショットキー・バリア・ダ
イオード(SBD) 付きのトランジスタとして構成され、該
トランジスタＱ6'のコレクタ−ベース間電圧を補償する
ようになっている。また、抵抗Ｒ1 およびＲ2 と電源線
Ｖccとの間には、ダイオードＤ1 が設けられ、トランジ
スタＱ5'による電圧降下を補償するようになっている。
【００１６】図５は本発明の半導体装置の第４の実施例
を示す回路図である。この第４の実施例では、トランジ
スタＱ6'のベース電圧として、抵抗Ｒ5 およびＲ6 によ
る抵抗分割で発生した電圧の代わりに、トランジスタＱ
3 のベースに印加される電圧Ｖcsをそのまま使用するよ
うになっている。他の構成は、第３の実施例と同様であ
る。
を示す回路図である。この第４の実施例では、トランジ
スタＱ6'のベース電圧として、抵抗Ｒ5 およびＲ6 によ
る抵抗分割で発生した電圧の代わりに、トランジスタＱ
3 のベースに印加される電圧Ｖcsをそのまま使用するよ
うになっている。他の構成は、第３の実施例と同様であ
る。
【００１７】図６は本発明の半導体装置の第５の実施例
を示す回路図である。この第５の実施例では、スイッチ
素子(S1)をＰＮＰトランジスタＱ5"で構成し、さらに、
制御回路(CC)をＮＰＮトランジスタＱ6", Ｑ7', Ｑ8 お
よび抵抗Ｒ4,Ｒ5,Ｒ6,Ｒ7,Ｒ8 を有するＥＣＬインバー
タ回路で構成し、エミッタフォロア出力OUT が短絡した
場合に、該エミッタフォロア出力OUT のレベルが基準電
圧レベルＶA よりも低下した時にスイッチ素子(PNPトラ
ンジスタ) Ｑ5"をオンからオフへ切り換えて、エミッタ
フォロア出力トランジスタＱ4 に流れる電流を制限する
ようになっている。
を示す回路図である。この第５の実施例では、スイッチ
素子(S1)をＰＮＰトランジスタＱ5"で構成し、さらに、
制御回路(CC)をＮＰＮトランジスタＱ6", Ｑ7', Ｑ8 お
よび抵抗Ｒ4,Ｒ5,Ｒ6,Ｒ7,Ｒ8 を有するＥＣＬインバー
タ回路で構成し、エミッタフォロア出力OUT が短絡した
場合に、該エミッタフォロア出力OUT のレベルが基準電
圧レベルＶA よりも低下した時にスイッチ素子(PNPトラ
ンジスタ) Ｑ5"をオンからオフへ切り換えて、エミッタ
フォロア出力トランジスタＱ4 に流れる電流を制限する
ようになっている。
【００１８】上述したように、本発明に係る半導体装置
は、上述した第１〜第５の実施例のような構成にするこ
とができるが、その他にも様々に変形させることができ
るのはいうまでもない。
は、上述した第１〜第５の実施例のような構成にするこ
とができるが、その他にも様々に変形させることができ
るのはいうまでもない。
【００１９】
【発明の効果】以上、詳述したように、本発明の半導体
装置によれば、電源線とエミッタフォロア出力トランジ
スタのコレクタとの間に設けたスイッチ素子を、エミッ
タフォロア出力の出力電圧の変化に応じて制御すること
によって、エミッタフォロア出力が短絡した場合でも、
出力トランジスタに大電流が定常的に流れることを防ぐ
ことができる。その結果、大電流による素子の劣化や破
壊を防ぐことが可能となり、集積回路の信頼性を向上さ
せることができる。
装置によれば、電源線とエミッタフォロア出力トランジ
スタのコレクタとの間に設けたスイッチ素子を、エミッ
タフォロア出力の出力電圧の変化に応じて制御すること
によって、エミッタフォロア出力が短絡した場合でも、
出力トランジスタに大電流が定常的に流れることを防ぐ
ことができる。その結果、大電流による素子の劣化や破
壊を防ぐことが可能となり、集積回路の信頼性を向上さ
せることができる。
【図１】本発明に係る半導体装置の原理構成を示す回路
図である。
図である。
【図２】本発明の半導体装置の第１の実施例を示す回路
図である。
図である。
【図３】本発明の半導体装置の第２の実施例を示す回路
図である。
図である。
【図４】本発明の半導体装置の第３の実施例を示す回路
図である。
図である。
【図５】本発明の半導体装置の第４の実施例を示す回路
図である。
図である。
【図６】本発明の半導体装置の第５の実施例を示す回路
図である。
図である。
【図７】従来の半導体装置の一例を示す回路図である。
ＣＣ…制御回路 Ｑ1 〜Ｑ4,Ｑ5', Ｑ6", Ｑ7', Ｑ8 …ＮＰＮトランジス
タ Ｑ6'…ＳＢＤ付きＮＰＮトランジスタ Ｑ5 , Ｑ6 …Ｐチャネル型ＭＯＳトランジスタ Ｑ5"…ＰＮＰトランジスタ Ｑ7 …Ｎチャネル型ＭＯＳトランジスタ Ｒ1 〜Ｒ8 …抵抗 Ｓ1 …スイッチ素子
タ Ｑ6'…ＳＢＤ付きＮＰＮトランジスタ Ｑ5 , Ｑ6 …Ｐチャネル型ＭＯＳトランジスタ Ｑ5"…ＰＮＰトランジスタ Ｑ7 …Ｎチャネル型ＭＯＳトランジスタ Ｒ1 〜Ｒ8 …抵抗 Ｓ1 …スイッチ素子
Claims (4)
- 【請求項１】 エミッタフォロア出力トランジスタ（Ｑ
4)を有する半導体装置であって、 電源線（ＶCC）および前記エミッタフォロア出力トラン
ジスタ（Ｑ4)のコレクタの間に設けたスイッチ素子（Ｓ
1)と、 エミッタフォロア出力(OUT) の出力電圧の変化を検出し
て前記スイッチ素子（Ｓ1)を制御し、前記エミッタフォ
ロア出力トランジスタ（Ｑ4)に流れる電流の過剰な増大
を抑制する制御回路（ＣＣ）とを具備することを特徴と
する半導体装置。 - 【請求項２】 前記スイッチ素子（Ｓ1)をＰチャネル型
ＭＯＳトランジスタ（Ｑ5)で構成し、且つ、前記制御回
路（ＣＣ）を前記エミッタフォロア出力または前記エミ
ッタフォロア出力トランジスタのベース電圧を入力とす
るＣＭＯＳインバータ回路（Ｑ6,Ｑ7)で構成し、該ＣＭ
ＯＳインバータ回路（Ｑ6,Ｑ7)の出力を前記Ｐチャネル
型ＭＯＳトランジスタ（Ｑ5)のゲートに印加し、前記エ
ミッタフォロア出力(OUT) が短絡した場合に該Ｐチャネ
ル型ＭＯＳトランジスタ（Ｑ5)の抵抗を増大して前記エ
ミッタフォロア出力トランジスタ（Ｑ4)に流れる電流を
制限するようにしたことを特徴とする請求項１の半導体
装置。 - 【請求項３】 前記スイッチ素子（Ｓ1)をＮＰＮトラン
ジスタ（Ｑ5') で構成し、且つ、前記制御回路（ＣＣ）
を前記エミッタフォロア出力トランジスタ（Ｑ4)のエミ
ッタ電圧を入力信号とするショットキー・バリア・ダイ
オード付きＮＰＮトランジスタ（Ｑ6') および抵抗（R4
〜R6;R4 ）で構成したことを特徴とする請求項１の半導
体装置。 - 【請求項４】 前記スイッチ素子（Ｓ1)をＰＮＰトラン
ジスタ（Ｑ5") で構成し、且つ、前記制御回路（ＣＣ）
を前記エミッタフォロア出力(OUT) を入力とするＥＣＬ
インバータ回路で構成し、該ＥＣＬインバータ回路の出
力を前記ＰＮＰトランジスタ（Ｑ5") のベースに印加
し、前記エミッタフォロア出力が短絡した場合に該ＰＮ
Ｐトランジスタ（Ｑ5") の抵抗を増大して前記エミッタ
フォロア出力トランジスタ（Ｑ4)に流れる電流を制限す
るようにしたことを特徴とする請求項１の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4227245A JPH0677812A (ja) | 1992-08-26 | 1992-08-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4227245A JPH0677812A (ja) | 1992-08-26 | 1992-08-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677812A true JPH0677812A (ja) | 1994-03-18 |
Family
ID=16857797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4227245A Withdrawn JPH0677812A (ja) | 1992-08-26 | 1992-08-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010140276A1 (ja) * | 2009-06-02 | 2010-12-09 | パナソニック株式会社 | 入出力回路 |
-
1992
- 1992-08-26 JP JP4227245A patent/JPH0677812A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010140276A1 (ja) * | 2009-06-02 | 2010-12-09 | パナソニック株式会社 | 入出力回路 |
| US8395870B2 (en) | 2009-06-02 | 2013-03-12 | Panasonic Corporation | Input/output circuit |
| JP5285773B2 (ja) * | 2009-06-02 | 2013-09-11 | パナソニック株式会社 | 入出力回路 |
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