JPH07321621A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH07321621A
JPH07321621A JP6115290A JP11529094A JPH07321621A JP H07321621 A JPH07321621 A JP H07321621A JP 6115290 A JP6115290 A JP 6115290A JP 11529094 A JP11529094 A JP 11529094A JP H07321621 A JPH07321621 A JP H07321621A
Authority
JP
Japan
Prior art keywords
current
circuit
output
mirror circuit
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6115290A
Other languages
English (en)
Inventor
Yasuhiro Kotari
泰寛 小足
Original Assignee
Toshiba Micro Comput Eng Corp
東芝マイクロエレクトロニクス株式会社
Toshiba Corp
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Micro Comput Eng Corp, 東芝マイクロエレクトロニクス株式会社, Toshiba Corp, 株式会社東芝 filed Critical Toshiba Micro Comput Eng Corp
Priority to JP6115290A priority Critical patent/JPH07321621A/ja
Publication of JPH07321621A publication Critical patent/JPH07321621A/ja
Granted legal-status Critical Current

Links

Abstract

(57)【要約】 【目的】この発明の目的は、定常時に消費電流を制限す
る機能を有し、電源電圧が低下した場合においても、出
力段を構成するトランジスタの飽和を防止することが可
能な半導体集積回路を提供する。 【構成】駆動回路48を構成するトランジスタ50はカレン
トミラー回路45から出力される電流に応じて負荷65を駆
動するための電流を出力する。負荷65が駆動され、駆動
回路48の出力電圧が予め設定された電圧以上となると、
消費電流制限回路54によってカレントミラー回路45が制
御され、駆動回路48から出力される電流が減少される。
飽和防止回路58は電源Vcc2の電圧が予め設定された出力
電圧より低下した場合、カレントミラー回路45の出力電
流を制限し、トランジスタ50の飽和を防止する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、例えば車両のライト
を点灯する回路のように、オン時にラッシュ電流を必要
とし、定常状態は動作電流に制限がある回路を駆動する
半導体集積回路に関する。
【0002】
【従来の技術】図2は、従来のこの種の半導体集積回路
を示すものであり、出力段にPチャネルMOSトランジ
スタ(以下、PMOSトランジスタと称す)を用いた例
を示すものである。この回路は、NチャネルMOSトラ
ンジスタ(以下、NMOSトランジスタと称す)11、
12、PMOSトランジスタ13、抵抗14、ツェナー
ダイオード15、16によって構成されている。出力端
17には負荷としてのNMOSトランジスタ18が接続
されている。
【0003】この回路において、NMOSトランジスタ
11のゲートにハイレベルの入力信号INが供給される
と、PMOSトランジスタ13が導通し、出力端17に
接続されたNMOSトランジスタ18のゲートがチャー
ジされ、このNMOSトランジスタ18が導通する。こ
のNMOSトランジスタ18が導通している間、ツェナ
ーダイオード15、16には電流が流れ所定の電圧を発
生する。一方、入力信号INがローレベルとなると、N
MOSトランジスタ11が非導通となる。このため、P
MOSトランジスタ13が非導通となり、NMOSトラ
ンジスタ12が導通する。したがって、NMOSトラン
ジスタ12を介して出力端17からチャージが引き抜か
れる。
【0004】図3は、出力段にPNPトランジスタを用
いた従来の例を示すものであり、図2と同一部分には同
一符号を付す。この回路は、NMOSトランジスタ2
1、PNPトランジスタ22、NPNトランジスタ2
3、抵抗24、25、26、ツェナーダイオード27、
28によって構成されている。この回路の動作は、図2
に示す回路と同様である。
【0005】図4は、出力段にPNPトランジスタを用
いた従来の例を示すものであり、図2と同一部分には同
一符号を付す。この回路は、カレントミラー回路31を
構成するNMOSトランジスタ32、33、このカレン
トミラー回路31と電源Vcc1 との間に接続された定電
流源34、電源Vcc2 と出力端17の間に接続され、出
力段のカレントミラー回路35を構成するPNPトラン
ジスタ36、37、38、ツェナーダイオード39、4
0、前記カレントミラー回路31を構成するNMOSト
ランジスタ32、33のゲートと接地及び出力端17と
接地間にそれぞれ接続され、スイッチとして動作するN
MOSトランジスタ41、42によって構成されてい
る。
【0006】上記構成において、入力信号INは通常ハ
イレベルとなっており、NMOSトランジスタ41、4
2は導通している。このため、カレントミラー回路3
1、35は非動作状態となっており、出力端17は接地
電位となっている。一方、入力信号INがローレベルと
されると、NMOSトランジスタ41、42が非導通と
なり、カレントミラー回路31、35が動作状態とな
る。したがって、PNPトランジスタ37を介して出力
端17に電流が流れ、負荷としてのNMOSトランジス
タ18が導通する。このNMOSトランジスタ18が導
通している間、ツェナーダイオード39、40には電流
が流れ所定の電圧を発生する。上記図2乃至図4に示す
回路によれば、入力信号がオン状態となった場合、負荷
としてのNMOSトランジスタ18にラッシュ電流を供
給できる。
【0007】
【発明が解決しようとする課題】ところで、図2に示す
回路の場合、NMOSトランジスタ18のゲートに対す
るチャージ電流はPMOSトランジスタ13のオン抵抗
と電源電圧Vccに依存する。このため、安定したスイッ
チング特性、特に、スイッチング時間を得ることが困難
であった。
【0008】また、図3に示す回路の場合、出力端17
の出力電流は、PNPトランジスタ22の電流増幅率h
feと、抵抗25の抵抗値及び電源電圧Vccに応じて変化
するため、安定したスイッチング時間を得ることが困難
である。しかも、この回路が例えば車両に搭載されてい
る場合、バッテリの電圧が低下し、電源電圧Vccが出力
端17に規定された出力電圧より低い状態となると、P
NPトランジスタ22が飽和状態になりやすく、NMO
Sトランジスタ18のゲートに規定のチャージ電流を供
給することが困難となる。さらに、NMOSトランジス
タ18がオンした後もチャージ電流と同様の電流を流し
続けるため、チャージ電流よりも少ない消費電流を要求
される場合、この回路を適用できないものであった。
【0009】一方、図4に示す回路の場合、図2、図3
に示す回路のように、NMOSトランジスタ18のゲー
トに供給するチャージ電流が電源電圧Vccに依存するこ
とはない。しかし、電源電圧Vcc2 が規定の出力電圧よ
り低くなると、PNPトランジスタ37が図3に示す回
路と同様に飽和状態になりやすく、NMOSトランジス
タ18のゲートに規定のチャージ電流を供給することが
困難となる。さらに、NMOSトランジスタ18がオン
した後もチャージ電流と同様の電流を流し続けるため、
チャージ電流よりも少ない消費電流を要求される場合、
この回路を適用できないものであった。
【0010】この発明は、上記課題を解決するものであ
り、その目的とするところは、負荷を駆動した後、定常
時に消費電流を制限することができ、電源電圧が低下し
た場合においても、出力段を構成するトランジスタの飽
和を防止することが可能な半導体集積回路を提供しよう
とするものである。
【0011】
【課題を解決するための手段】この発明の半導体集積回
路は、上記課題を解決するため、基準電流を発生する定
電流発生手段と、この定電流発生手段によって発生され
た基準電流が一端に供給され、この基準電流に応じた電
流を他端から出力し、出力電流を制御するための電流制
御端子を有するカレントミラー回路と、電流通路の一端
が電源に接続され、他端が負荷に接続されたトランジス
タを有し、前記カレントミラー回路の他端から出力され
る電流に応じて、前記負荷を駆動するための電流を出力
する駆動回路と、一端が前記駆動回路の他端に接続さ
れ、他端が前記カレントミラー回路の電流制御端子に接
続され、前記駆動回路の他端の電圧が予め設定された電
圧以上となった場合、前記カレントミラー回路の出力電
流を制限する電流制限手段とを具備している。
【0012】また、この発明の半導体集積回路は、基準
電流を発生する定電流発生手段と、この定電流発生手段
によって発生された基準電流が一端に供給され、この基
準電流に応じた電流を他端から出力し、出力電流を制御
するための電流制御端子を有するカレントミラー回路
と、電流通路の一端が電源に接続され、他端が負荷に接
続されたトランジスタを有し、前記カレントミラー回路
の他端から出力される電流に応じて、前記負荷を駆動す
るための電流を出力する駆動回路と、一端が前記駆動回
路の他端に接続され、他端が前記カレントミラー回路の
電流制御端子に接続され、駆動回路の他端の電圧が予め
設定された電圧以上となった場合、前記カレントミラー
回路の出力電流を制限する電流制限手段と、一端が前記
駆動回路の他端に接続され、他端が前記カレントミラー
回路の電流制御端子に接続され、前記電源の電圧が駆動
回路の他端に予め設定された電圧より低下した場合、前
記カレントミラー回路の出力電流を制限し、前記駆動回
路を構成するトランジスタの飽和を防止する飽和防止手
段とを具備している。
【0013】
【作用】すなわち、この発明において、カレントミラー
回路は定電流発生手段によって発生された基準電流に応
じた電流を出力する。駆動回路を構成するトランジスタ
はカレントミラー回路から出力される電流に応じて電流
を出力し、この電流によって負荷を駆動する。負荷が駆
動され、駆動回路の出力電圧が予め設定された電圧以上
となると、電流制限手段によってカレントミラー回路の
出力電流が制限され、これに応じて駆動回路から出力さ
れる電流が減少される。
【0014】また、飽和防止手段は電源の電圧が駆動回
路の他端に予め設定された電圧より低下した場合、カレ
ントミラー回路の出力電流を制限する。したがって、駆
動回路を構成するトランジスタの飽和が防止される。
【0015】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図1において、定電流回路41はPNP
トランジスタ42、43、抵抗44によって構成されて
いる。PNPトランジスタ42、43のエミッタは例え
ば5Vの電源Vcc1 に接続され、各ベースはPNPトラ
ンジスタ42のコレクタに接続されている。このPNP
トランジスタ42のコレクタは抵抗44を介して接地さ
れている。前記PNPトランジスタ43のコレクタはカ
レントミラー回路45に接続されている。
【0016】このカレントミラー回路45はNMOSト
ランジスタ46、47によって構成されている。NMO
Sトランジスタ46のドレイン及びゲートは前記PNP
トランジスタ43のコレクタに接続され、ソースは接地
されている。NMOSトランジスタ47のゲートはNM
OSトランジスタ46のゲートに接続され、ソースは接
地されている。NMOSトランジスタ47のドレインは
駆動回路48に接続されている。
【0017】この駆動回路48はPNPトランジスタ4
9、50、51、及びツェナーダイオード53によって
構成されたカレントミラー回路である。すなわち、PN
Pトランジスタ49のコレクタは前記NMOSトランジ
スタ47のドレイン及びPNPトランジスタ51のベー
スに接続され、ベースはPNPトランジスタ51のエミ
ッタ及びPNPトランジスタ50のベースに接続されて
いる。このPNPトランジスタ51のコレクタは接地さ
れている。前記PNPトランジスタ50のエミッタはP
NPトランジスタ49のエミッタと共に例えば9V〜1
3Vの電源Vcc2 に接続され、コレクタは出力端52に
接続されている。この出力端52には負荷を構成するN
MOSトランジスタ65のゲートが接続されている。さ
らに、前記PNPトランジスタ50のコレクタは飽和防
止回路58に接続されるとともに、ツェナーダイオード
53のカソードに接続され、このツェナーダイオード5
3のアノードは消費電流制限回路54に接続されてい
る。
【0018】この消費電流制限回路54は抵抗55、5
6及びNMOSトランジスタ57によって構成されてい
る。前記ツェナーダイオード53のアノードは抵抗5
5、56を介して接地されている。これら抵抗55、5
6の接続点はNMOSトランジスタ57のゲートに接続
されている。このNMOSトランジスタ57のソースは
接地され、ドレインは前記カレントミラー回路45を構
成するNMOSトランジスタ46、47のゲートに接続
されている。
【0019】上記飽和防止回路58はPNPトランジス
タ59、抵抗60、NMOSトランジスタ61によって
構成されている。前記PNPトランジスタ59のエミッ
タはPNPトランジスタ50のコレクタに接続され、ベ
ースは前記はPNPトランジスタ51のベースに接続さ
れている。PNPトランジスタ59のコレクタは抵抗6
0を介して接地されるとともに、NMOSトランジスタ
61のゲートに接続される。このNMOSトランジスタ
61のソースは接地され、ドレインは前記カレントミラ
ー回路45を構成するNMOSトランジスタ46、47
のゲートに接続されている。
【0020】また、スイッチ回路62はNMOSトラン
ジスタ63、64によって構成されている。NMOSト
ランジスタ63のドレインは前記カレントミラー回路4
5を構成するNMOSトランジスタ46、47のゲート
に接続され、NMOSトランジスタ64のドレインは前
記出力端52に接続されている。これらNMOSトラン
ジスタ63、64の各ゲートには入力信号INが供給さ
れ、各ソースは接地されている。
【0021】上記構成において動作について説明する。
入力信号INは通常ハイレベルとなっており、スイッチ
回路62のNMOSトランジスタ63は導通している。
このため、カレントミラー回路45は非動作状態となっ
ており、カレントミラー回路48も非動作状態となって
いる。さらに、NMOSトランジスタ64も導通してい
るため、出力端52は接地電位となり、負荷としてのN
MOSトランジスタ65はオフ状態となっている。
【0022】一方、入力信号INがローレベルとなる
と、NMOSトランジスタ63、64が非導通となり、
カレントミラー回路45、48が動作状態となる。した
がって、PNPトランジスタ50を介して出力端52に
チャージ電流が流れ、負荷としてのNMOSトランジス
タ65が導通する。NMOSトランジスタ65に対する
チャージが進み、出力端52の電圧Vout が予め設定さ
れた電位となると、消費電流制限回路54が動作する。
すなわち、出力端52の電圧Vout が Vout =Vz+VGS(57)×(R(55)+R(56))/R(56) 但し、Vz:ツェナーダイオード53のツェナー電圧 VGS(57):NMOSトランジスタ57のゲート・ソース
間電圧 R(55):抵抗55の抵抗値 R(56):抵抗56の抵抗値 となると、NMOSトランジスタ57が導通し、カレン
トミラー回路45の出力電流を制限する。これに伴い、
カレントミラー回路48の出力電流が制限されるため、
動作電流が減少される。
【0023】このように、NMOSトランジスタ65が
導通した後、定常状態となると消費電流制限回路54が
動作するため、カレントミラー回路48は動作に必要な
最低限の電流を流すだけとなり、消費電流を低減でき
る。
【0024】一方、電源Vcc2 が出力端52に予め設定
された出力電圧より低下し、カレントミラー回路48を
構成するPNPトランジスタ50が飽和状態に近付いた
場合、飽和防止回路58を構成するPNPトランジスタ
59が導通し、NMOSトランジスタ61を導通させ
る。このため、カレントミラー回路45の出力電流、及
びカレントミラー回路48の出力電流が制限されるた
め、出力端52の出力電圧が設定値より低下され、PN
Pトランジスタ50のコレクタ・エミッタ間電圧VCE(5
0)を VCE(50)=VF(50) +VF(51) −VF(59) 但し、VF(50) :PNPトランジスタ50の順方向電圧 VF(51) :PNPトランジスタ51の順方向電圧 VF(59) :PNPトランジスタ59の順方向電圧 以下に低下することを防止し、PNPトランジスタ50
が飽和状態となることが防止される。
【0025】上記実施例によれば、カレントミラー回路
45はスイッチ回路62の制御に応じて動作し、カレン
トミラー回路48はカレントミラー回路45によって駆
動される。出力端52の電圧が予め設定された電圧以上
となった場合、消費電流制限回路54が動作し、カレン
トミラー回路45を介してカレントミラー回路48の出
力電流を制限する。したがって、負荷としてのNMOS
トランジスタ65が動作し定常状態となると、チャージ
電流が抑制されるため、消費電流を抑えることができ
る。
【0026】また、電源Vcc2 が出力端52に予め設定
された出力電圧より低下した場合、飽和防止回路58が
動作し、カレントミラー回路45を介してカレントミラ
ー回路48の出力電流を制限している。したがって、出
力電圧を設定値より低下することができ、PNPトラン
ジスタ50の飽和を防止できるため、安定した動作を実
現できる。
【0027】さらに、負荷に対するチャージ電流は、カ
レントミラー回路45を構成するNMOSトランジスタ
46、47、及びカレントミラー回路48を構成するP
NPトランジスタ49、50の面積比を変更することに
より、定電流回路41から出力される基準電流I1に応
じて、高精度に設定することが可能である。また、PN
Pトランジスタ50の面積をPNPトランジスタ49よ
り大きくすることにより、消費電流を低減できる。
【0028】尚、上記実施例ではカレントミラー回路4
8をバイポーラトランジスタによって構成したが、これ
に限定されるものではなく、MOSトランジスタによっ
て構成することも可能である。
【0029】また、前記PNPトランジスタ50のコレ
クタにはツェナーダイオード53を接続したが、抵抗5
5、56の抵抗比を大きくすれば、ツェナーダイオード
53を省略することができる。その他、この発明の要旨
を変えない範囲において、種々変形実施可能なことは勿
論である。
【0030】
【発明の効果】以上、詳述したようにこの発明によれ
ば、定常時に消費電流を制限する機能を有し、電源電圧
が低下した場合においても、出力段を構成するトランジ
スタの飽和を防止することが可能な半導体集積回路を提
供できる。
【図面の簡単な説明】
【図1】この発明の一実施例を示す回路図。
【図2】従来の半導体集積回路を示す回路図。
【図3】従来の半導体集積回路を示す回路図。
【図4】従来の半導体集積回路を示す回路図。
【符号の説明】
41…定電流回路、45、48…カレントミラー回路、
54…消費電流制限回路、58…飽和防止回路、62…
スイッチ回路、52…出力端、65…NMOSトランジ
スタ(負荷)。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 基準電流を発生する定電流発生手段と、 この定電流発生手段によって発生された基準電流が一端
    に供給され、この基準電流に応じた電流を他端から出力
    し、出力電流を制御するための電流制御端子を有するカ
    レントミラー回路と、 電流通路の一端が電源に接続され、他端が負荷に接続さ
    れたトランジスタを有し、前記カレントミラー回路の他
    端から出力される電流に応じて、前記負荷を駆動するた
    めの電流を出力する駆動回路と、 一端が前記駆動回路の他端に接続され、他端が前記カレ
    ントミラー回路の電流制御端子に接続され、前記駆動回
    路の他端の電圧が予め設定された電圧以上となった場
    合、前記カレントミラー回路の出力電流を制限する電流
    制限手段とを具備することを特徴とする半導体集積回
    路。
  2. 【請求項2】 基準電流を発生する定電流発生手段と、 この定電流発生手段によって発生された基準電流が一端
    に供給され、この基準電流に応じた電流を他端から出力
    し、出力電流を制御するための電流制御端子を有するカ
    レントミラー回路と、 電流通路の一端が電源に接続され、他端が負荷に接続さ
    れたトランジスタを有し、前記カレントミラー回路の他
    端から出力される電流に応じて、前記負荷を駆動するた
    めの電流を出力する駆動回路と、 一端が前記駆動回路の他端に接続され、他端が前記カレ
    ントミラー回路の電流制御端子に接続され、駆動回路の
    他端の電圧が予め設定された電圧以上となった場合、前
    記カレントミラー回路の出力電流を制限する電流制限手
    段と、 一端が前記駆動回路の他端に接続され、他端が前記カレ
    ントミラー回路の電流制御端子に接続され、前記電源の
    電圧が駆動回路の他端に予め設定された電圧より低下し
    た場合、前記カレントミラー回路の出力電流を制限し、
    前記駆動回路を構成するトランジスタの飽和を防止する
    飽和防止手段とを具備することを特徴とする半導体集積
    回路。
  3. 【請求項3】 前記カレントミラー回路の前記電流制御
    端子と接地間に接続され、入力信号に応じて導通し、カ
    レントミラー回路の動作を停止させる第1のスイッチ手
    段と、 前記駆動回路の他端と接地間に接続され、前記入力信号
    に応じて導通し、駆動回路の他端を接地させる第2のス
    イッチ手段とを具備することを特徴とする請求項1又は
    2記載の半導体集積回路。
  4. 【請求項4】 前記電流制限手段は、前記駆動回路の他
    端の電圧を検出する検出手段と、 電流通路が前記カレントミラー回路の前記電流制御端子
    と接地との間に接続され、制御端子が前記検出手段に接
    続され、検出手段によって検出された電圧が予め設定さ
    れた電圧以上となった場合導通し、カレントミラー回路
    の出力電流を制限するスイッチ手段とを具備することを
    特徴とする請求項1又は2記載の半導体集積回路。
  5. 【請求項5】 前記飽和防止手段は、前記駆動回路の他
    端と電源間に接続され、電源の電圧低下を検出する検出
    手段と、 電流通路の一端が前記カレントミラー回路の前記電流制
    御端子に接続され、他端が接地され、制御端子が前記検
    出手段に接続され、前記検出手段によって電源の電圧低
    下が検出された場合導通し、カレントミラー回路の出力
    電流を制限するスイッチ手段とを具備することを特徴と
    する請求項2記載の半導体集積回路。
JP6115290A 1994-05-27 1994-05-27 半導体集積回路 Granted JPH07321621A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6115290A JPH07321621A (ja) 1994-05-27 1994-05-27 半導体集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6115290A JPH07321621A (ja) 1994-05-27 1994-05-27 半導体集積回路

Publications (1)

Publication Number Publication Date
JPH07321621A true JPH07321621A (ja) 1995-12-08

Family

ID=14659002

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6115290A Granted JPH07321621A (ja) 1994-05-27 1994-05-27 半導体集積回路

Country Status (1)

Country Link
JP (1) JPH07321621A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396249B1 (en) 1999-09-30 2002-05-28 Denso Corporation Load actuation circuit
DE10236532C1 (de) * 2002-08-09 2003-08-14 Semikron Elektronik Gmbh Schaltungsanordnung zur Ansteuerung von Leistungstransistoren
JP2005176298A (ja) * 2003-07-30 2005-06-30 Fuji Electric Device Technology Co Ltd 表示装置駆動回路
JP2009088731A (ja) * 2007-09-28 2009-04-23 Nippon Inter Electronics Corp ゲートドライブ回路
US7773051B2 (en) 2003-07-30 2010-08-10 Fuji Electric Systems Co., Ltd. Display apparatus driving circuitry
JP2012191454A (ja) * 2011-03-10 2012-10-04 Toshiba Corp 窒化物半導体装置
CN107979360A (zh) * 2016-10-24 2018-05-01 英飞凌科技奥地利有限公司 可配置电路及其操作方法和集成电路
CN108879627A (zh) * 2017-05-16 2018-11-23 大陆汽车有限公司 电子模块和机动车辆及在接通过程中限制输入电流的方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396249B1 (en) 1999-09-30 2002-05-28 Denso Corporation Load actuation circuit
US7038500B2 (en) 2002-08-09 2006-05-02 Semikron Elektronik Gmbh & Co. Kg Circuit arrangement for controlling power semiconductor transistors
DE10236532C1 (de) * 2002-08-09 2003-08-14 Semikron Elektronik Gmbh Schaltungsanordnung zur Ansteuerung von Leistungstransistoren
JP4569210B2 (ja) * 2003-07-30 2010-10-27 富士電機システムズ株式会社 表示装置駆動回路
JP2005176298A (ja) * 2003-07-30 2005-06-30 Fuji Electric Device Technology Co Ltd 表示装置駆動回路
US7773051B2 (en) 2003-07-30 2010-08-10 Fuji Electric Systems Co., Ltd. Display apparatus driving circuitry
JP2009088731A (ja) * 2007-09-28 2009-04-23 Nippon Inter Electronics Corp ゲートドライブ回路
US8624261B2 (en) 2011-03-10 2014-01-07 Kabushiki Kaisha Toshiba Nitride semiconductor device
JP2012191454A (ja) * 2011-03-10 2012-10-04 Toshiba Corp 窒化物半導体装置
CN107979360A (zh) * 2016-10-24 2018-05-01 英飞凌科技奥地利有限公司 可配置电路及其操作方法和集成电路
JP2018088801A (ja) * 2016-10-24 2018-06-07 インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト 構成可能なクランプ回路
US10461737B2 (en) 2016-10-24 2019-10-29 Infineon Technologies Austria Ag Configurable clamp circuit
CN107979360B (zh) * 2016-10-24 2021-09-03 英飞凌科技奥地利有限公司 可配置电路及其操作方法和集成电路
CN108879627A (zh) * 2017-05-16 2018-11-23 大陆汽车有限公司 电子模块和机动车辆及在接通过程中限制输入电流的方法

Similar Documents

Publication Publication Date Title
US5138200A (en) Device for generating a reference voltage for a switching circuit including a capacitive bootstrap circuit
US7313244B2 (en) Circuit and method for eliminating pop noise in digital audio amplifier using dual power supply
US4808907A (en) Current regulator and method
JP3637848B2 (ja) 負荷駆動回路
US5559451A (en) Bicmos push-pull type logic apparatus with voltage clamp circuit and clamp releasing circuit
JP2003046380A (ja) 負荷駆動回路
US5548227A (en) Decision circuit operable at a wide range of voltages
JP3001014B2 (ja) バイアス電圧発生回路
JPH0693615B2 (ja) ドライバ回路
US5017816A (en) Adaptive gate discharge circuit for power FETS
JPH07321621A (ja) 半導体集積回路
US5198704A (en) Bi-CMOS output circuit with limited output voltage
JP3617433B2 (ja) 駆動回路
US5619160A (en) Control circuit for setting a bias source at partial stand-by
USRE37876E1 (en) Power supply switch reference circuitry
JP2003150255A (ja) 電源回路
JP4184644B2 (ja) レギュレータ回路
US5166638A (en) Differential amplifier having output stage quickly brought into inactive condition by a control signal
USRE35745E (en) Device for generating a reference voltage for a switching circuit including a capacitive bootstrap circuit
JPH07202667A (ja) 半導体装置
KR100452176B1 (ko) 전류원-숏회로
JP3540869B2 (ja) 自己バイアス型電子回路用のスタータ回路装置
JPH0611624Y2 (ja) ミューティング回路
JP2658386B2 (ja) 過電流検出回路
JP3313475B2 (ja) 基準電圧発生回路

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20020122