JPH07321621A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH07321621A JPH07321621A JP6115290A JP11529094A JPH07321621A JP H07321621 A JPH07321621 A JP H07321621A JP 6115290 A JP6115290 A JP 6115290A JP 11529094 A JP11529094 A JP 11529094A JP H07321621 A JPH07321621 A JP H07321621A
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Abstract
(57)【要約】
【目的】この発明の目的は、定常時に消費電流を制限す
る機能を有し、電源電圧が低下した場合においても、出
力段を構成するトランジスタの飽和を防止することが可
能な半導体集積回路を提供する。 【構成】駆動回路48を構成するトランジスタ50はカレン
トミラー回路45から出力される電流に応じて負荷65を駆
動するための電流を出力する。負荷65が駆動され、駆動
回路48の出力電圧が予め設定された電圧以上となると、
消費電流制限回路54によってカレントミラー回路45が制
御され、駆動回路48から出力される電流が減少される。
飽和防止回路58は電源Vcc2の電圧が予め設定された出力
電圧より低下した場合、カレントミラー回路45の出力電
流を制限し、トランジスタ50の飽和を防止する。
る機能を有し、電源電圧が低下した場合においても、出
力段を構成するトランジスタの飽和を防止することが可
能な半導体集積回路を提供する。 【構成】駆動回路48を構成するトランジスタ50はカレン
トミラー回路45から出力される電流に応じて負荷65を駆
動するための電流を出力する。負荷65が駆動され、駆動
回路48の出力電圧が予め設定された電圧以上となると、
消費電流制限回路54によってカレントミラー回路45が制
御され、駆動回路48から出力される電流が減少される。
飽和防止回路58は電源Vcc2の電圧が予め設定された出力
電圧より低下した場合、カレントミラー回路45の出力電
流を制限し、トランジスタ50の飽和を防止する。
Description
【０００１】
【産業上の利用分野】この発明は、例えば車両のライト
を点灯する回路のように、オン時にラッシュ電流を必要
とし、定常状態は動作電流に制限がある回路を駆動する
半導体集積回路に関する。
を点灯する回路のように、オン時にラッシュ電流を必要
とし、定常状態は動作電流に制限がある回路を駆動する
半導体集積回路に関する。
【０００２】
【従来の技術】図２は、従来のこの種の半導体集積回路
を示すものであり、出力段にＰチャネルＭＯＳトランジ
スタ（以下、ＰＭＯＳトランジスタと称す）を用いた例
を示すものである。この回路は、ＮチャネルＭＯＳトラ
ンジスタ（以下、ＮＭＯＳトランジスタと称す）１１、
１２、ＰＭＯＳトランジスタ１３、抵抗１４、ツェナー
ダイオード１５、１６によって構成されている。出力端
１７には負荷としてのＮＭＯＳトランジスタ１８が接続
されている。
を示すものであり、出力段にＰチャネルＭＯＳトランジ
スタ（以下、ＰＭＯＳトランジスタと称す）を用いた例
を示すものである。この回路は、ＮチャネルＭＯＳトラ
ンジスタ（以下、ＮＭＯＳトランジスタと称す）１１、
１２、ＰＭＯＳトランジスタ１３、抵抗１４、ツェナー
ダイオード１５、１６によって構成されている。出力端
１７には負荷としてのＮＭＯＳトランジスタ１８が接続
されている。
【０００３】この回路において、ＮＭＯＳトランジスタ
１１のゲートにハイレベルの入力信号ＩＮが供給される
と、ＰＭＯＳトランジスタ１３が導通し、出力端１７に
接続されたＮＭＯＳトランジスタ１８のゲートがチャー
ジされ、このＮＭＯＳトランジスタ１８が導通する。こ
のＮＭＯＳトランジスタ１８が導通している間、ツェナ
ーダイオード１５、１６には電流が流れ所定の電圧を発
生する。一方、入力信号ＩＮがローレベルとなると、Ｎ
ＭＯＳトランジスタ１１が非導通となる。このため、Ｐ
ＭＯＳトランジスタ１３が非導通となり、ＮＭＯＳトラ
ンジスタ１２が導通する。したがって、ＮＭＯＳトラン
ジスタ１２を介して出力端１７からチャージが引き抜か
れる。
１１のゲートにハイレベルの入力信号ＩＮが供給される
と、ＰＭＯＳトランジスタ１３が導通し、出力端１７に
接続されたＮＭＯＳトランジスタ１８のゲートがチャー
ジされ、このＮＭＯＳトランジスタ１８が導通する。こ
のＮＭＯＳトランジスタ１８が導通している間、ツェナ
ーダイオード１５、１６には電流が流れ所定の電圧を発
生する。一方、入力信号ＩＮがローレベルとなると、Ｎ
ＭＯＳトランジスタ１１が非導通となる。このため、Ｐ
ＭＯＳトランジスタ１３が非導通となり、ＮＭＯＳトラ
ンジスタ１２が導通する。したがって、ＮＭＯＳトラン
ジスタ１２を介して出力端１７からチャージが引き抜か
れる。
【０００４】図３は、出力段にＰＮＰトランジスタを用
いた従来の例を示すものであり、図２と同一部分には同
一符号を付す。この回路は、ＮＭＯＳトランジスタ２
１、ＰＮＰトランジスタ２２、ＮＰＮトランジスタ２
３、抵抗２４、２５、２６、ツェナーダイオード２７、
２８によって構成されている。この回路の動作は、図２
に示す回路と同様である。
いた従来の例を示すものであり、図２と同一部分には同
一符号を付す。この回路は、ＮＭＯＳトランジスタ２
１、ＰＮＰトランジスタ２２、ＮＰＮトランジスタ２
３、抵抗２４、２５、２６、ツェナーダイオード２７、
２８によって構成されている。この回路の動作は、図２
に示す回路と同様である。
【０００５】図４は、出力段にＰＮＰトランジスタを用
いた従来の例を示すものであり、図２と同一部分には同
一符号を付す。この回路は、カレントミラー回路３１を
構成するＮＭＯＳトランジスタ３２、３３、このカレン
トミラー回路３１と電源Ｖcc1 との間に接続された定電
流源３４、電源Ｖcc2 と出力端１７の間に接続され、出
力段のカレントミラー回路３５を構成するＰＮＰトラン
ジスタ３６、３７、３８、ツェナーダイオード３９、４
０、前記カレントミラー回路３１を構成するＮＭＯＳト
ランジスタ３２、３３のゲートと接地及び出力端１７と
接地間にそれぞれ接続され、スイッチとして動作するＮ
ＭＯＳトランジスタ４１、４２によって構成されてい
る。
いた従来の例を示すものであり、図２と同一部分には同
一符号を付す。この回路は、カレントミラー回路３１を
構成するＮＭＯＳトランジスタ３２、３３、このカレン
トミラー回路３１と電源Ｖcc1 との間に接続された定電
流源３４、電源Ｖcc2 と出力端１７の間に接続され、出
力段のカレントミラー回路３５を構成するＰＮＰトラン
ジスタ３６、３７、３８、ツェナーダイオード３９、４
０、前記カレントミラー回路３１を構成するＮＭＯＳト
ランジスタ３２、３３のゲートと接地及び出力端１７と
接地間にそれぞれ接続され、スイッチとして動作するＮ
ＭＯＳトランジスタ４１、４２によって構成されてい
る。
【０００６】上記構成において、入力信号ＩＮは通常ハ
イレベルとなっており、ＮＭＯＳトランジスタ４１、４
２は導通している。このため、カレントミラー回路３
１、３５は非動作状態となっており、出力端１７は接地
電位となっている。一方、入力信号ＩＮがローレベルと
されると、ＮＭＯＳトランジスタ４１、４２が非導通と
なり、カレントミラー回路３１、３５が動作状態とな
る。したがって、ＰＮＰトランジスタ３７を介して出力
端１７に電流が流れ、負荷としてのＮＭＯＳトランジス
タ１８が導通する。このＮＭＯＳトランジスタ１８が導
通している間、ツェナーダイオード３９、４０には電流
が流れ所定の電圧を発生する。上記図２乃至図４に示す
回路によれば、入力信号がオン状態となった場合、負荷
としてのＮＭＯＳトランジスタ１８にラッシュ電流を供
給できる。
イレベルとなっており、ＮＭＯＳトランジスタ４１、４
２は導通している。このため、カレントミラー回路３
１、３５は非動作状態となっており、出力端１７は接地
電位となっている。一方、入力信号ＩＮがローレベルと
されると、ＮＭＯＳトランジスタ４１、４２が非導通と
なり、カレントミラー回路３１、３５が動作状態とな
る。したがって、ＰＮＰトランジスタ３７を介して出力
端１７に電流が流れ、負荷としてのＮＭＯＳトランジス
タ１８が導通する。このＮＭＯＳトランジスタ１８が導
通している間、ツェナーダイオード３９、４０には電流
が流れ所定の電圧を発生する。上記図２乃至図４に示す
回路によれば、入力信号がオン状態となった場合、負荷
としてのＮＭＯＳトランジスタ１８にラッシュ電流を供
給できる。
【０００７】
【発明が解決しようとする課題】ところで、図２に示す
回路の場合、ＮＭＯＳトランジスタ１８のゲートに対す
るチャージ電流はＰＭＯＳトランジスタ１３のオン抵抗
と電源電圧Ｖccに依存する。このため、安定したスイッ
チング特性、特に、スイッチング時間を得ることが困難
であった。
回路の場合、ＮＭＯＳトランジスタ１８のゲートに対す
るチャージ電流はＰＭＯＳトランジスタ１３のオン抵抗
と電源電圧Ｖccに依存する。このため、安定したスイッ
チング特性、特に、スイッチング時間を得ることが困難
であった。
【０００８】また、図３に示す回路の場合、出力端１７
の出力電流は、ＰＮＰトランジスタ２２の電流増幅率ｈ
feと、抵抗２５の抵抗値及び電源電圧Ｖccに応じて変化
するため、安定したスイッチング時間を得ることが困難
である。しかも、この回路が例えば車両に搭載されてい
る場合、バッテリの電圧が低下し、電源電圧Ｖccが出力
端１７に規定された出力電圧より低い状態となると、Ｐ
ＮＰトランジスタ２２が飽和状態になりやすく、ＮＭＯ
Ｓトランジスタ１８のゲートに規定のチャージ電流を供
給することが困難となる。さらに、ＮＭＯＳトランジス
タ１８がオンした後もチャージ電流と同様の電流を流し
続けるため、チャージ電流よりも少ない消費電流を要求
される場合、この回路を適用できないものであった。
の出力電流は、ＰＮＰトランジスタ２２の電流増幅率ｈ
feと、抵抗２５の抵抗値及び電源電圧Ｖccに応じて変化
するため、安定したスイッチング時間を得ることが困難
である。しかも、この回路が例えば車両に搭載されてい
る場合、バッテリの電圧が低下し、電源電圧Ｖccが出力
端１７に規定された出力電圧より低い状態となると、Ｐ
ＮＰトランジスタ２２が飽和状態になりやすく、ＮＭＯ
Ｓトランジスタ１８のゲートに規定のチャージ電流を供
給することが困難となる。さらに、ＮＭＯＳトランジス
タ１８がオンした後もチャージ電流と同様の電流を流し
続けるため、チャージ電流よりも少ない消費電流を要求
される場合、この回路を適用できないものであった。
【０００９】一方、図４に示す回路の場合、図２、図３
に示す回路のように、ＮＭＯＳトランジスタ１８のゲー
トに供給するチャージ電流が電源電圧Ｖccに依存するこ
とはない。しかし、電源電圧Ｖcc2 が規定の出力電圧よ
り低くなると、ＰＮＰトランジスタ３７が図３に示す回
路と同様に飽和状態になりやすく、ＮＭＯＳトランジス
タ１８のゲートに規定のチャージ電流を供給することが
困難となる。さらに、ＮＭＯＳトランジスタ１８がオン
した後もチャージ電流と同様の電流を流し続けるため、
チャージ電流よりも少ない消費電流を要求される場合、
この回路を適用できないものであった。
に示す回路のように、ＮＭＯＳトランジスタ１８のゲー
トに供給するチャージ電流が電源電圧Ｖccに依存するこ
とはない。しかし、電源電圧Ｖcc2 が規定の出力電圧よ
り低くなると、ＰＮＰトランジスタ３７が図３に示す回
路と同様に飽和状態になりやすく、ＮＭＯＳトランジス
タ１８のゲートに規定のチャージ電流を供給することが
困難となる。さらに、ＮＭＯＳトランジスタ１８がオン
した後もチャージ電流と同様の電流を流し続けるため、
チャージ電流よりも少ない消費電流を要求される場合、
この回路を適用できないものであった。
【００１０】この発明は、上記課題を解決するものであ
り、その目的とするところは、負荷を駆動した後、定常
時に消費電流を制限することができ、電源電圧が低下し
た場合においても、出力段を構成するトランジスタの飽
和を防止することが可能な半導体集積回路を提供しよう
とするものである。
り、その目的とするところは、負荷を駆動した後、定常
時に消費電流を制限することができ、電源電圧が低下し
た場合においても、出力段を構成するトランジスタの飽
和を防止することが可能な半導体集積回路を提供しよう
とするものである。
【００１１】
【課題を解決するための手段】この発明の半導体集積回
路は、上記課題を解決するため、基準電流を発生する定
電流発生手段と、この定電流発生手段によって発生され
た基準電流が一端に供給され、この基準電流に応じた電
流を他端から出力し、出力電流を制御するための電流制
御端子を有するカレントミラー回路と、電流通路の一端
が電源に接続され、他端が負荷に接続されたトランジス
タを有し、前記カレントミラー回路の他端から出力され
る電流に応じて、前記負荷を駆動するための電流を出力
する駆動回路と、一端が前記駆動回路の他端に接続さ
れ、他端が前記カレントミラー回路の電流制御端子に接
続され、前記駆動回路の他端の電圧が予め設定された電
圧以上となった場合、前記カレントミラー回路の出力電
流を制限する電流制限手段とを具備している。
路は、上記課題を解決するため、基準電流を発生する定
電流発生手段と、この定電流発生手段によって発生され
た基準電流が一端に供給され、この基準電流に応じた電
流を他端から出力し、出力電流を制御するための電流制
御端子を有するカレントミラー回路と、電流通路の一端
が電源に接続され、他端が負荷に接続されたトランジス
タを有し、前記カレントミラー回路の他端から出力され
る電流に応じて、前記負荷を駆動するための電流を出力
する駆動回路と、一端が前記駆動回路の他端に接続さ
れ、他端が前記カレントミラー回路の電流制御端子に接
続され、前記駆動回路の他端の電圧が予め設定された電
圧以上となった場合、前記カレントミラー回路の出力電
流を制限する電流制限手段とを具備している。
【００１２】また、この発明の半導体集積回路は、基準
電流を発生する定電流発生手段と、この定電流発生手段
によって発生された基準電流が一端に供給され、この基
準電流に応じた電流を他端から出力し、出力電流を制御
するための電流制御端子を有するカレントミラー回路
と、電流通路の一端が電源に接続され、他端が負荷に接
続されたトランジスタを有し、前記カレントミラー回路
の他端から出力される電流に応じて、前記負荷を駆動す
るための電流を出力する駆動回路と、一端が前記駆動回
路の他端に接続され、他端が前記カレントミラー回路の
電流制御端子に接続され、駆動回路の他端の電圧が予め
設定された電圧以上となった場合、前記カレントミラー
回路の出力電流を制限する電流制限手段と、一端が前記
駆動回路の他端に接続され、他端が前記カレントミラー
回路の電流制御端子に接続され、前記電源の電圧が駆動
回路の他端に予め設定された電圧より低下した場合、前
記カレントミラー回路の出力電流を制限し、前記駆動回
路を構成するトランジスタの飽和を防止する飽和防止手
段とを具備している。
電流を発生する定電流発生手段と、この定電流発生手段
によって発生された基準電流が一端に供給され、この基
準電流に応じた電流を他端から出力し、出力電流を制御
するための電流制御端子を有するカレントミラー回路
と、電流通路の一端が電源に接続され、他端が負荷に接
続されたトランジスタを有し、前記カレントミラー回路
の他端から出力される電流に応じて、前記負荷を駆動す
るための電流を出力する駆動回路と、一端が前記駆動回
路の他端に接続され、他端が前記カレントミラー回路の
電流制御端子に接続され、駆動回路の他端の電圧が予め
設定された電圧以上となった場合、前記カレントミラー
回路の出力電流を制限する電流制限手段と、一端が前記
駆動回路の他端に接続され、他端が前記カレントミラー
回路の電流制御端子に接続され、前記電源の電圧が駆動
回路の他端に予め設定された電圧より低下した場合、前
記カレントミラー回路の出力電流を制限し、前記駆動回
路を構成するトランジスタの飽和を防止する飽和防止手
段とを具備している。
【００１３】
【作用】すなわち、この発明において、カレントミラー
回路は定電流発生手段によって発生された基準電流に応
じた電流を出力する。駆動回路を構成するトランジスタ
はカレントミラー回路から出力される電流に応じて電流
を出力し、この電流によって負荷を駆動する。負荷が駆
動され、駆動回路の出力電圧が予め設定された電圧以上
となると、電流制限手段によってカレントミラー回路の
出力電流が制限され、これに応じて駆動回路から出力さ
れる電流が減少される。
回路は定電流発生手段によって発生された基準電流に応
じた電流を出力する。駆動回路を構成するトランジスタ
はカレントミラー回路から出力される電流に応じて電流
を出力し、この電流によって負荷を駆動する。負荷が駆
動され、駆動回路の出力電圧が予め設定された電圧以上
となると、電流制限手段によってカレントミラー回路の
出力電流が制限され、これに応じて駆動回路から出力さ
れる電流が減少される。
【００１４】また、飽和防止手段は電源の電圧が駆動回
路の他端に予め設定された電圧より低下した場合、カレ
ントミラー回路の出力電流を制限する。したがって、駆
動回路を構成するトランジスタの飽和が防止される。
路の他端に予め設定された電圧より低下した場合、カレ
ントミラー回路の出力電流を制限する。したがって、駆
動回路を構成するトランジスタの飽和が防止される。
【００１５】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１において、定電流回路４１はＰＮＰ
トランジスタ４２、４３、抵抗４４によって構成されて
いる。ＰＮＰトランジスタ４２、４３のエミッタは例え
ば５Ｖの電源Ｖcc1 に接続され、各ベースはＰＮＰトラ
ンジスタ４２のコレクタに接続されている。このＰＮＰ
トランジスタ４２のコレクタは抵抗４４を介して接地さ
れている。前記ＰＮＰトランジスタ４３のコレクタはカ
レントミラー回路４５に接続されている。
して説明する。図１において、定電流回路４１はＰＮＰ
トランジスタ４２、４３、抵抗４４によって構成されて
いる。ＰＮＰトランジスタ４２、４３のエミッタは例え
ば５Ｖの電源Ｖcc1 に接続され、各ベースはＰＮＰトラ
ンジスタ４２のコレクタに接続されている。このＰＮＰ
トランジスタ４２のコレクタは抵抗４４を介して接地さ
れている。前記ＰＮＰトランジスタ４３のコレクタはカ
レントミラー回路４５に接続されている。
【００１６】このカレントミラー回路４５はＮＭＯＳト
ランジスタ４６、４７によって構成されている。ＮＭＯ
Ｓトランジスタ４６のドレイン及びゲートは前記ＰＮＰ
トランジスタ４３のコレクタに接続され、ソースは接地
されている。ＮＭＯＳトランジスタ４７のゲートはＮＭ
ＯＳトランジスタ４６のゲートに接続され、ソースは接
地されている。ＮＭＯＳトランジスタ４７のドレインは
駆動回路４８に接続されている。
ランジスタ４６、４７によって構成されている。ＮＭＯ
Ｓトランジスタ４６のドレイン及びゲートは前記ＰＮＰ
トランジスタ４３のコレクタに接続され、ソースは接地
されている。ＮＭＯＳトランジスタ４７のゲートはＮＭ
ＯＳトランジスタ４６のゲートに接続され、ソースは接
地されている。ＮＭＯＳトランジスタ４７のドレインは
駆動回路４８に接続されている。
【００１７】この駆動回路４８はＰＮＰトランジスタ４
９、５０、５１、及びツェナーダイオード５３によって
構成されたカレントミラー回路である。すなわち、ＰＮ
Ｐトランジスタ４９のコレクタは前記ＮＭＯＳトランジ
スタ４７のドレイン及びＰＮＰトランジスタ５１のベー
スに接続され、ベースはＰＮＰトランジスタ５１のエミ
ッタ及びＰＮＰトランジスタ５０のベースに接続されて
いる。このＰＮＰトランジスタ５１のコレクタは接地さ
れている。前記ＰＮＰトランジスタ５０のエミッタはＰ
ＮＰトランジスタ４９のエミッタと共に例えば９Ｖ〜１
３Ｖの電源Ｖcc2 に接続され、コレクタは出力端５２に
接続されている。この出力端５２には負荷を構成するＮ
ＭＯＳトランジスタ６５のゲートが接続されている。さ
らに、前記ＰＮＰトランジスタ５０のコレクタは飽和防
止回路５８に接続されるとともに、ツェナーダイオード
５３のカソードに接続され、このツェナーダイオード５
３のアノードは消費電流制限回路５４に接続されてい
る。
９、５０、５１、及びツェナーダイオード５３によって
構成されたカレントミラー回路である。すなわち、ＰＮ
Ｐトランジスタ４９のコレクタは前記ＮＭＯＳトランジ
スタ４７のドレイン及びＰＮＰトランジスタ５１のベー
スに接続され、ベースはＰＮＰトランジスタ５１のエミ
ッタ及びＰＮＰトランジスタ５０のベースに接続されて
いる。このＰＮＰトランジスタ５１のコレクタは接地さ
れている。前記ＰＮＰトランジスタ５０のエミッタはＰ
ＮＰトランジスタ４９のエミッタと共に例えば９Ｖ〜１
３Ｖの電源Ｖcc2 に接続され、コレクタは出力端５２に
接続されている。この出力端５２には負荷を構成するＮ
ＭＯＳトランジスタ６５のゲートが接続されている。さ
らに、前記ＰＮＰトランジスタ５０のコレクタは飽和防
止回路５８に接続されるとともに、ツェナーダイオード
５３のカソードに接続され、このツェナーダイオード５
３のアノードは消費電流制限回路５４に接続されてい
る。
【００１８】この消費電流制限回路５４は抵抗５５、５
６及びＮＭＯＳトランジスタ５７によって構成されてい
る。前記ツェナーダイオード５３のアノードは抵抗５
５、５６を介して接地されている。これら抵抗５５、５
６の接続点はＮＭＯＳトランジスタ５７のゲートに接続
されている。このＮＭＯＳトランジスタ５７のソースは
接地され、ドレインは前記カレントミラー回路４５を構
成するＮＭＯＳトランジスタ４６、４７のゲートに接続
されている。
６及びＮＭＯＳトランジスタ５７によって構成されてい
る。前記ツェナーダイオード５３のアノードは抵抗５
５、５６を介して接地されている。これら抵抗５５、５
６の接続点はＮＭＯＳトランジスタ５７のゲートに接続
されている。このＮＭＯＳトランジスタ５７のソースは
接地され、ドレインは前記カレントミラー回路４５を構
成するＮＭＯＳトランジスタ４６、４７のゲートに接続
されている。
【００１９】上記飽和防止回路５８はＰＮＰトランジス
タ５９、抵抗６０、ＮＭＯＳトランジスタ６１によって
構成されている。前記ＰＮＰトランジスタ５９のエミッ
タはＰＮＰトランジスタ５０のコレクタに接続され、ベ
ースは前記はＰＮＰトランジスタ５１のベースに接続さ
れている。ＰＮＰトランジスタ５９のコレクタは抵抗６
０を介して接地されるとともに、ＮＭＯＳトランジスタ
６１のゲートに接続される。このＮＭＯＳトランジスタ
６１のソースは接地され、ドレインは前記カレントミラ
ー回路４５を構成するＮＭＯＳトランジスタ４６、４７
のゲートに接続されている。
タ５９、抵抗６０、ＮＭＯＳトランジスタ６１によって
構成されている。前記ＰＮＰトランジスタ５９のエミッ
タはＰＮＰトランジスタ５０のコレクタに接続され、ベ
ースは前記はＰＮＰトランジスタ５１のベースに接続さ
れている。ＰＮＰトランジスタ５９のコレクタは抵抗６
０を介して接地されるとともに、ＮＭＯＳトランジスタ
６１のゲートに接続される。このＮＭＯＳトランジスタ
６１のソースは接地され、ドレインは前記カレントミラ
ー回路４５を構成するＮＭＯＳトランジスタ４６、４７
のゲートに接続されている。
【００２０】また、スイッチ回路６２はＮＭＯＳトラン
ジスタ６３、６４によって構成されている。ＮＭＯＳト
ランジスタ６３のドレインは前記カレントミラー回路４
５を構成するＮＭＯＳトランジスタ４６、４７のゲート
に接続され、ＮＭＯＳトランジスタ６４のドレインは前
記出力端５２に接続されている。これらＮＭＯＳトラン
ジスタ６３、６４の各ゲートには入力信号ＩＮが供給さ
れ、各ソースは接地されている。
ジスタ６３、６４によって構成されている。ＮＭＯＳト
ランジスタ６３のドレインは前記カレントミラー回路４
５を構成するＮＭＯＳトランジスタ４６、４７のゲート
に接続され、ＮＭＯＳトランジスタ６４のドレインは前
記出力端５２に接続されている。これらＮＭＯＳトラン
ジスタ６３、６４の各ゲートには入力信号ＩＮが供給さ
れ、各ソースは接地されている。
【００２１】上記構成において動作について説明する。
入力信号ＩＮは通常ハイレベルとなっており、スイッチ
回路６２のＮＭＯＳトランジスタ６３は導通している。
このため、カレントミラー回路４５は非動作状態となっ
ており、カレントミラー回路４８も非動作状態となって
いる。さらに、ＮＭＯＳトランジスタ６４も導通してい
るため、出力端５２は接地電位となり、負荷としてのＮ
ＭＯＳトランジスタ６５はオフ状態となっている。
入力信号ＩＮは通常ハイレベルとなっており、スイッチ
回路６２のＮＭＯＳトランジスタ６３は導通している。
このため、カレントミラー回路４５は非動作状態となっ
ており、カレントミラー回路４８も非動作状態となって
いる。さらに、ＮＭＯＳトランジスタ６４も導通してい
るため、出力端５２は接地電位となり、負荷としてのＮ
ＭＯＳトランジスタ６５はオフ状態となっている。
【００２２】一方、入力信号ＩＮがローレベルとなる
と、ＮＭＯＳトランジスタ６３、６４が非導通となり、
カレントミラー回路４５、４８が動作状態となる。した
がって、ＰＮＰトランジスタ５０を介して出力端５２に
チャージ電流が流れ、負荷としてのＮＭＯＳトランジス
タ６５が導通する。ＮＭＯＳトランジスタ６５に対する
チャージが進み、出力端５２の電圧Ｖout が予め設定さ
れた電位となると、消費電流制限回路５４が動作する。
すなわち、出力端５２の電圧Ｖout が Ｖout ＝Ｖｚ＋ＶGS(57)×（Ｒ(55)＋Ｒ(56)）／Ｒ(56) 但し、Ｖｚ：ツェナーダイオード５３のツェナー電圧 ＶGS(57)：ＮＭＯＳトランジスタ５７のゲート・ソース
間電圧 Ｒ(55)：抵抗５５の抵抗値 Ｒ(56)：抵抗５６の抵抗値 となると、ＮＭＯＳトランジスタ５７が導通し、カレン
トミラー回路４５の出力電流を制限する。これに伴い、
カレントミラー回路４８の出力電流が制限されるため、
動作電流が減少される。
と、ＮＭＯＳトランジスタ６３、６４が非導通となり、
カレントミラー回路４５、４８が動作状態となる。した
がって、ＰＮＰトランジスタ５０を介して出力端５２に
チャージ電流が流れ、負荷としてのＮＭＯＳトランジス
タ６５が導通する。ＮＭＯＳトランジスタ６５に対する
チャージが進み、出力端５２の電圧Ｖout が予め設定さ
れた電位となると、消費電流制限回路５４が動作する。
すなわち、出力端５２の電圧Ｖout が Ｖout ＝Ｖｚ＋ＶGS(57)×（Ｒ(55)＋Ｒ(56)）／Ｒ(56) 但し、Ｖｚ：ツェナーダイオード５３のツェナー電圧 ＶGS(57)：ＮＭＯＳトランジスタ５７のゲート・ソース
間電圧 Ｒ(55)：抵抗５５の抵抗値 Ｒ(56)：抵抗５６の抵抗値 となると、ＮＭＯＳトランジスタ５７が導通し、カレン
トミラー回路４５の出力電流を制限する。これに伴い、
カレントミラー回路４８の出力電流が制限されるため、
動作電流が減少される。
【００２３】このように、ＮＭＯＳトランジスタ６５が
導通した後、定常状態となると消費電流制限回路５４が
動作するため、カレントミラー回路４８は動作に必要な
最低限の電流を流すだけとなり、消費電流を低減でき
る。
導通した後、定常状態となると消費電流制限回路５４が
動作するため、カレントミラー回路４８は動作に必要な
最低限の電流を流すだけとなり、消費電流を低減でき
る。
【００２４】一方、電源Ｖcc2 が出力端５２に予め設定
された出力電圧より低下し、カレントミラー回路４８を
構成するＰＮＰトランジスタ５０が飽和状態に近付いた
場合、飽和防止回路５８を構成するＰＮＰトランジスタ
５９が導通し、ＮＭＯＳトランジスタ６１を導通させ
る。このため、カレントミラー回路４５の出力電流、及
びカレントミラー回路４８の出力電流が制限されるた
め、出力端５２の出力電圧が設定値より低下され、ＰＮ
Ｐトランジスタ５０のコレクタ・エミッタ間電圧ＶCE(5
0)を ＶCE(50)＝ＶF(50) ＋ＶF(51) −ＶF(59) 但し、ＶF(50) ：ＰＮＰトランジスタ５０の順方向電圧 ＶF(51) ：ＰＮＰトランジスタ５１の順方向電圧 ＶF(59) ：ＰＮＰトランジスタ５９の順方向電圧 以下に低下することを防止し、ＰＮＰトランジスタ５０
が飽和状態となることが防止される。
された出力電圧より低下し、カレントミラー回路４８を
構成するＰＮＰトランジスタ５０が飽和状態に近付いた
場合、飽和防止回路５８を構成するＰＮＰトランジスタ
５９が導通し、ＮＭＯＳトランジスタ６１を導通させ
る。このため、カレントミラー回路４５の出力電流、及
びカレントミラー回路４８の出力電流が制限されるた
め、出力端５２の出力電圧が設定値より低下され、ＰＮ
Ｐトランジスタ５０のコレクタ・エミッタ間電圧ＶCE(5
0)を ＶCE(50)＝ＶF(50) ＋ＶF(51) −ＶF(59) 但し、ＶF(50) ：ＰＮＰトランジスタ５０の順方向電圧 ＶF(51) ：ＰＮＰトランジスタ５１の順方向電圧 ＶF(59) ：ＰＮＰトランジスタ５９の順方向電圧 以下に低下することを防止し、ＰＮＰトランジスタ５０
が飽和状態となることが防止される。
【００２５】上記実施例によれば、カレントミラー回路
４５はスイッチ回路６２の制御に応じて動作し、カレン
トミラー回路４８はカレントミラー回路４５によって駆
動される。出力端５２の電圧が予め設定された電圧以上
となった場合、消費電流制限回路５４が動作し、カレン
トミラー回路４５を介してカレントミラー回路４８の出
力電流を制限する。したがって、負荷としてのＮＭＯＳ
トランジスタ６５が動作し定常状態となると、チャージ
電流が抑制されるため、消費電流を抑えることができ
る。
４５はスイッチ回路６２の制御に応じて動作し、カレン
トミラー回路４８はカレントミラー回路４５によって駆
動される。出力端５２の電圧が予め設定された電圧以上
となった場合、消費電流制限回路５４が動作し、カレン
トミラー回路４５を介してカレントミラー回路４８の出
力電流を制限する。したがって、負荷としてのＮＭＯＳ
トランジスタ６５が動作し定常状態となると、チャージ
電流が抑制されるため、消費電流を抑えることができ
る。
【００２６】また、電源Ｖcc2 が出力端５２に予め設定
された出力電圧より低下した場合、飽和防止回路５８が
動作し、カレントミラー回路４５を介してカレントミラ
ー回路４８の出力電流を制限している。したがって、出
力電圧を設定値より低下することができ、ＰＮＰトラン
ジスタ５０の飽和を防止できるため、安定した動作を実
現できる。
された出力電圧より低下した場合、飽和防止回路５８が
動作し、カレントミラー回路４５を介してカレントミラ
ー回路４８の出力電流を制限している。したがって、出
力電圧を設定値より低下することができ、ＰＮＰトラン
ジスタ５０の飽和を防止できるため、安定した動作を実
現できる。
【００２７】さらに、負荷に対するチャージ電流は、カ
レントミラー回路４５を構成するＮＭＯＳトランジスタ
４６、４７、及びカレントミラー回路４８を構成するＰ
ＮＰトランジスタ４９、５０の面積比を変更することに
より、定電流回路４１から出力される基準電流Ｉ１に応
じて、高精度に設定することが可能である。また、ＰＮ
Ｐトランジスタ５０の面積をＰＮＰトランジスタ４９よ
り大きくすることにより、消費電流を低減できる。
レントミラー回路４５を構成するＮＭＯＳトランジスタ
４６、４７、及びカレントミラー回路４８を構成するＰ
ＮＰトランジスタ４９、５０の面積比を変更することに
より、定電流回路４１から出力される基準電流Ｉ１に応
じて、高精度に設定することが可能である。また、ＰＮ
Ｐトランジスタ５０の面積をＰＮＰトランジスタ４９よ
り大きくすることにより、消費電流を低減できる。
【００２８】尚、上記実施例ではカレントミラー回路４
８をバイポーラトランジスタによって構成したが、これ
に限定されるものではなく、ＭＯＳトランジスタによっ
て構成することも可能である。
８をバイポーラトランジスタによって構成したが、これ
に限定されるものではなく、ＭＯＳトランジスタによっ
て構成することも可能である。
【００２９】また、前記ＰＮＰトランジスタ５０のコレ
クタにはツェナーダイオード５３を接続したが、抵抗５
５、５６の抵抗比を大きくすれば、ツェナーダイオード
５３を省略することができる。その他、この発明の要旨
を変えない範囲において、種々変形実施可能なことは勿
論である。
クタにはツェナーダイオード５３を接続したが、抵抗５
５、５６の抵抗比を大きくすれば、ツェナーダイオード
５３を省略することができる。その他、この発明の要旨
を変えない範囲において、種々変形実施可能なことは勿
論である。
【００３０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、定常時に消費電流を制限する機能を有し、電源電圧
が低下した場合においても、出力段を構成するトランジ
スタの飽和を防止することが可能な半導体集積回路を提
供できる。
ば、定常時に消費電流を制限する機能を有し、電源電圧
が低下した場合においても、出力段を構成するトランジ
スタの飽和を防止することが可能な半導体集積回路を提
供できる。
【図１】この発明の一実施例を示す回路図。
【図２】従来の半導体集積回路を示す回路図。
【図３】従来の半導体集積回路を示す回路図。
【図４】従来の半導体集積回路を示す回路図。
４１…定電流回路、４５、４８…カレントミラー回路、
５４…消費電流制限回路、５８…飽和防止回路、６２…
スイッチ回路、５２…出力端、６５…ＮＭＯＳトランジ
スタ（負荷）。
５４…消費電流制限回路、５８…飽和防止回路、６２…
スイッチ回路、５２…出力端、６５…ＮＭＯＳトランジ
スタ（負荷）。
Claims (5)
- 【請求項１】 基準電流を発生する定電流発生手段と、 この定電流発生手段によって発生された基準電流が一端
に供給され、この基準電流に応じた電流を他端から出力
し、出力電流を制御するための電流制御端子を有するカ
レントミラー回路と、 電流通路の一端が電源に接続され、他端が負荷に接続さ
れたトランジスタを有し、前記カレントミラー回路の他
端から出力される電流に応じて、前記負荷を駆動するた
めの電流を出力する駆動回路と、 一端が前記駆動回路の他端に接続され、他端が前記カレ
ントミラー回路の電流制御端子に接続され、前記駆動回
路の他端の電圧が予め設定された電圧以上となった場
合、前記カレントミラー回路の出力電流を制限する電流
制限手段とを具備することを特徴とする半導体集積回
路。 - 【請求項２】 基準電流を発生する定電流発生手段と、 この定電流発生手段によって発生された基準電流が一端
に供給され、この基準電流に応じた電流を他端から出力
し、出力電流を制御するための電流制御端子を有するカ
レントミラー回路と、 電流通路の一端が電源に接続され、他端が負荷に接続さ
れたトランジスタを有し、前記カレントミラー回路の他
端から出力される電流に応じて、前記負荷を駆動するた
めの電流を出力する駆動回路と、 一端が前記駆動回路の他端に接続され、他端が前記カレ
ントミラー回路の電流制御端子に接続され、駆動回路の
他端の電圧が予め設定された電圧以上となった場合、前
記カレントミラー回路の出力電流を制限する電流制限手
段と、 一端が前記駆動回路の他端に接続され、他端が前記カレ
ントミラー回路の電流制御端子に接続され、前記電源の
電圧が駆動回路の他端に予め設定された電圧より低下し
た場合、前記カレントミラー回路の出力電流を制限し、
前記駆動回路を構成するトランジスタの飽和を防止する
飽和防止手段とを具備することを特徴とする半導体集積
回路。 - 【請求項３】 前記カレントミラー回路の前記電流制御
端子と接地間に接続され、入力信号に応じて導通し、カ
レントミラー回路の動作を停止させる第１のスイッチ手
段と、 前記駆動回路の他端と接地間に接続され、前記入力信号
に応じて導通し、駆動回路の他端を接地させる第２のス
イッチ手段とを具備することを特徴とする請求項１又は
２記載の半導体集積回路。 - 【請求項４】 前記電流制限手段は、前記駆動回路の他
端の電圧を検出する検出手段と、 電流通路が前記カレントミラー回路の前記電流制御端子
と接地との間に接続され、制御端子が前記検出手段に接
続され、検出手段によって検出された電圧が予め設定さ
れた電圧以上となった場合導通し、カレントミラー回路
の出力電流を制限するスイッチ手段とを具備することを
特徴とする請求項１又は２記載の半導体集積回路。 - 【請求項５】 前記飽和防止手段は、前記駆動回路の他
端と電源間に接続され、電源の電圧低下を検出する検出
手段と、 電流通路の一端が前記カレントミラー回路の前記電流制
御端子に接続され、他端が接地され、制御端子が前記検
出手段に接続され、前記検出手段によって電源の電圧低
下が検出された場合導通し、カレントミラー回路の出力
電流を制限するスイッチ手段とを具備することを特徴と
する請求項２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6115290A JPH07321621A (ja) | 1994-05-27 | 1994-05-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6115290A JPH07321621A (ja) | 1994-05-27 | 1994-05-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321621A true JPH07321621A (ja) | 1995-12-08 |
Family
ID=14659002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6115290A Pending JPH07321621A (ja) | 1994-05-27 | 1994-05-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321621A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396249B1 (en) | 1999-09-30 | 2002-05-28 | Denso Corporation | Load actuation circuit |
| DE10236532C1 (de) * | 2002-08-09 | 2003-08-14 | Semikron Elektronik Gmbh | Schaltungsanordnung zur Ansteuerung von Leistungstransistoren |
| JP2005176298A (ja) * | 2003-07-30 | 2005-06-30 | Fuji Electric Device Technology Co Ltd | 表示装置駆動回路 |
| JP2009088731A (ja) * | 2007-09-28 | 2009-04-23 | Nippon Inter Electronics Corp | ゲートドライブ回路 |
| US7773051B2 (en) | 2003-07-30 | 2010-08-10 | Fuji Electric Systems Co., Ltd. | Display apparatus driving circuitry |
| JP2012191454A (ja) * | 2011-03-10 | 2012-10-04 | Toshiba Corp | 窒化物半導体装置 |
| CN107979360A (zh) * | 2016-10-24 | 2018-05-01 | 英飞凌科技奥地利有限公司 | 可配置电路及其操作方法和集成电路 |
| CN108879627A (zh) * | 2017-05-16 | 2018-11-23 | 大陆汽车有限公司 | 电子模块和机动车辆及在接通过程中限制输入电流的方法 |
-
1994
- 1994-05-27 JP JP6115290A patent/JPH07321621A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7773051B2 (en) | 2003-07-30 | 2010-08-10 | Fuji Electric Systems Co., Ltd. | Display apparatus driving circuitry |
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| US8624261B2 (en) | 2011-03-10 | 2014-01-07 | Kabushiki Kaisha Toshiba | Nitride semiconductor device |
| CN107979360A (zh) * | 2016-10-24 | 2018-05-01 | 英飞凌科技奥地利有限公司 | 可配置电路及其操作方法和集成电路 |
| JP2018088801A (ja) * | 2016-10-24 | 2018-06-07 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | 構成可能なクランプ回路 |
| US10461737B2 (en) | 2016-10-24 | 2019-10-29 | Infineon Technologies Austria Ag | Configurable clamp circuit |
| CN107979360B (zh) * | 2016-10-24 | 2021-09-03 | 英飞凌科技奥地利有限公司 | 可配置电路及其操作方法和集成电路 |
| CN108879627A (zh) * | 2017-05-16 | 2018-11-23 | 大陆汽车有限公司 | 电子模块和机动车辆及在接通过程中限制输入电流的方法 |
| JP2018196115A (ja) * | 2017-05-16 | 2018-12-06 | コンチネンタル オートモーティヴ ゲゼルシャフト ミット ベシュレンクテル ハフツングＣｏｎｔｉｎｅｎｔａｌ Ａｕｔｏｍｏｔｉｖｅ ＧｍｂＨ | 電子モジュールおよび自動車ならびにモジュールのスイッチオン過程中の入力電流を制限する方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020122 |