JP3433359B2 - 低電圧出力駆動回路 - Google Patents
低電圧出力駆動回路Info
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- JP3433359B2 JP3433359B2 JP14729793A JP14729793A JP3433359B2 JP 3433359 B2 JP3433359 B2 JP 3433359B2 JP 14729793 A JP14729793 A JP 14729793A JP 14729793 A JP14729793 A JP 14729793A JP 3433359 B2 JP3433359 B2 JP 3433359B2
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- output
- level
- circuit
- gate
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Description
【０００１】
【産業上の利用分野】本発明は、混合電圧系にインター
フェースとして適用される低電圧出力駆動回路に関する
ものである。
フェースとして適用される低電圧出力駆動回路に関する
ものである。
【０００２】
【従来の技術】近年、広い範囲の分野に亘って採用され
ているディジタル電子回路に対しての、より一層の高速
化並びに低消費電力化の要求が高いが、最近、バイポー
ラ技術およびＣＭＯＳ技術を組み合わせたＢｉＣＭＯＳ
集積回路により、これらの要求をある程度満足できる回
路が実現されている。また、低電圧技術を使うことによ
って、さらなる電力の大幅な削減が実現され、これによ
り、５Ｖ程度の電源の代わりに、３．３Ｖ程度の電源が
用いられるようになった。このため、たとえば５Ｖおよ
び３．３Ｖ装置を含む混合電圧装置に適用可能な低電圧
出力駆動回路の実現が要望され、この要望に対していく
つかの低電圧出力駆動回路が提案されている。
ているディジタル電子回路に対しての、より一層の高速
化並びに低消費電力化の要求が高いが、最近、バイポー
ラ技術およびＣＭＯＳ技術を組み合わせたＢｉＣＭＯＳ
集積回路により、これらの要求をある程度満足できる回
路が実現されている。また、低電圧技術を使うことによ
って、さらなる電力の大幅な削減が実現され、これによ
り、５Ｖ程度の電源の代わりに、３．３Ｖ程度の電源が
用いられるようになった。このため、たとえば５Ｖおよ
び３．３Ｖ装置を含む混合電圧装置に適用可能な低電圧
出力駆動回路の実現が要望され、この要望に対していく
つかの低電圧出力駆動回路が提案されている。
【０００３】図５は、この低電圧技術を採用した低電圧
出力駆動回路の一構成例を示す回路図である。図５にお
いて、１は論理装置、ＶCCはたとえば３．３Ｖの電源電
圧、Ｑ1 〜Ｑ 3 はｎｐｎ型バイポーラトランジスタ、Ｎ
Ｔ1 〜ＮＴ3 はｎチャネルＭＯＳトランジスタ（以下、
ｎＭＯＳトランジスタという）、ＰＴ1 〜ＰＴ3 はｐチ
ャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジス
タという）、Ｄ1 はダイオードをそれぞれ示している。
なお、ダイオードＤ1 は、たとえばショットキーダイオ
ードにより構成される。
出力駆動回路の一構成例を示す回路図である。図５にお
いて、１は論理装置、ＶCCはたとえば３．３Ｖの電源電
圧、Ｑ1 〜Ｑ 3 はｎｐｎ型バイポーラトランジスタ、Ｎ
Ｔ1 〜ＮＴ3 はｎチャネルＭＯＳトランジスタ（以下、
ｎＭＯＳトランジスタという）、ＰＴ1 〜ＰＴ3 はｐチ
ャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジス
タという）、Ｄ1 はダイオードをそれぞれ示している。
なお、ダイオードＤ1 は、たとえばショットキーダイオ
ードにより構成される。
【０００４】論理装置１には、入力信号ＳINと制御信号
ＣINが入力される。論理装置１は制御信号ＣINによって
３つの出力レベルが制御され、この低電圧出力駆動回路
が通常のバッファとして機能するときには信号ＳINの入
力レベルをそのままのレベルで出力し、低電圧出力駆動
回路の出力がハイインピーダンス状態となる３状態モー
ドで機能するときには、第１および第２の出力のレベル
をローレベルに設定し、第３の出力をハイレベルに設定
する。
ＣINが入力される。論理装置１は制御信号ＣINによって
３つの出力レベルが制御され、この低電圧出力駆動回路
が通常のバッファとして機能するときには信号ＳINの入
力レベルをそのままのレベルで出力し、低電圧出力駆動
回路の出力がハイインピーダンス状態となる３状態モー
ドで機能するときには、第１および第２の出力のレベル
をローレベルに設定し、第３の出力をハイレベルに設定
する。
【０００５】バイポーラトランジスタＱ1 のベースは論
理装置１の第１の出力に接続され、コレクタはダイオー
ドＤ1 のカソードおよびバイポーラトランジスタＱ2 の
コレクタに接続され、エミッタはバイポーラトランジス
タＱ2 のベースに接続されている。ダイオードＤ1 のア
ノードは電源電圧ＶCCに接続されている。バイポーラト
ランジスタＱ2 のエミッタはｐＭＯＳトランジスタＰＴ
3 およびｎＭＯＳトランジスタＮＴ3 のドレイン、バイ
ポーラトランジスタＱ3 のコレクタにそれぞれ接続され
ているとともに、出力信号ＳOUT の出力ラインに接続さ
れている。
理装置１の第１の出力に接続され、コレクタはダイオー
ドＤ1 のカソードおよびバイポーラトランジスタＱ2 の
コレクタに接続され、エミッタはバイポーラトランジス
タＱ2 のベースに接続されている。ダイオードＤ1 のア
ノードは電源電圧ＶCCに接続されている。バイポーラト
ランジスタＱ2 のエミッタはｐＭＯＳトランジスタＰＴ
3 およびｎＭＯＳトランジスタＮＴ3 のドレイン、バイ
ポーラトランジスタＱ3 のコレクタにそれぞれ接続され
ているとともに、出力信号ＳOUT の出力ラインに接続さ
れている。
【０００６】ｐＭＯＳトランジスタＰＴ1 およびｎＭＯ
ＳトランジスタＮＴ1 のドレイン同士並びにゲート同士
が接続され、かつ、ｐＭＯＳトランジスタＰＴ1 のソー
スが電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮ
Ｔ1 のソースが接地されて、第１のＣＭＯＳインバータ
ＩＮＶC1が構成されている。第１のＣＭＯＳインバータ
ＩＮＶC1の入力、すなわちｐＭＯＳトランジスタＰＴ1
およびｎＭＯＳトランジスタＮＴ1 のゲート同士の接続
中点は論理装置１の第２の出力に接続され、出力、すな
わち両トランジスタのドレイン同士の接続中点はｐＭＯ
ＳトランジスタＰＴ3 のゲートに接続されている。
ＳトランジスタＮＴ1 のドレイン同士並びにゲート同士
が接続され、かつ、ｐＭＯＳトランジスタＰＴ1 のソー
スが電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮ
Ｔ1 のソースが接地されて、第１のＣＭＯＳインバータ
ＩＮＶC1が構成されている。第１のＣＭＯＳインバータ
ＩＮＶC1の入力、すなわちｐＭＯＳトランジスタＰＴ1
およびｎＭＯＳトランジスタＮＴ1 のゲート同士の接続
中点は論理装置１の第２の出力に接続され、出力、すな
わち両トランジスタのドレイン同士の接続中点はｐＭＯ
ＳトランジスタＰＴ3 のゲートに接続されている。
【０００７】ｐＭＯＳトランジスタＰＴ2 およびｎＭＯ
ＳトランジスタＮＴ2 のドレイン同士並びにゲート同士
が接続され、かつ、ｐＭＯＳトランジスタＰＴ2 のソー
スが電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮ
Ｔ2 のソースが接地されて、第２のＣＭＯＳインバータ
ＩＮＶc2が構成されている。第２のＣＭＯＳインバータ
ＩＮＶc2の入力、すなわちｐＭＯＳトランジスタＰＴ2
およびｎＭＯＳトランジスタＮＴ2 のゲート同士の接続
中点は論理装置１の第３の出力に接続され、出力、すな
わち両トランジスタのドレイン同士の接続中点はバイポ
ーラトランジスタＱ3 のベースおよびｎＭＯＳトランジ
スタＮＴ3 のゲートに接続されている。また、バイポー
ラトランジスタＱ3 のエミッタおよびｎＭＯＳトランジ
スタＮＴ3 のソースは接地されている。
ＳトランジスタＮＴ2 のドレイン同士並びにゲート同士
が接続され、かつ、ｐＭＯＳトランジスタＰＴ2 のソー
スが電源電圧ＶCCに接続され、ｎＭＯＳトランジスタＮ
Ｔ2 のソースが接地されて、第２のＣＭＯＳインバータ
ＩＮＶc2が構成されている。第２のＣＭＯＳインバータ
ＩＮＶc2の入力、すなわちｐＭＯＳトランジスタＰＴ2
およびｎＭＯＳトランジスタＮＴ2 のゲート同士の接続
中点は論理装置１の第３の出力に接続され、出力、すな
わち両トランジスタのドレイン同士の接続中点はバイポ
ーラトランジスタＱ3 のベースおよびｎＭＯＳトランジ
スタＮＴ3 のゲートに接続されている。また、バイポー
ラトランジスタＱ3 のエミッタおよびｎＭＯＳトランジ
スタＮＴ3 のソースは接地されている。
【０００８】このような構成において、入力信号ＳINが
ハイレベルで入力されると、バイポーラトランジスタＱ
1 がオン状態となることから、バイポーラトランジスタ
Ｑ2がオン状態となる。また、第１のＣＭＯＳインバー
タＩＮＶC1の出力はローレベルとなり、プルアップ用と
してのｐＭＯＳトランジスタＰＴ3 のゲートに供給され
る。これにより、ｐＭＯＳトランジスタＰＴ3 はオン状
態となる。第２のＣＭＯＳインバータの出力はローレベ
ルとなり、バイポーラトランジスタＱ3 のベースおよび
ｎＭＯＳトランジスタＮＴ3 のゲートに供給される。こ
れにより、バイポーラトランジスタＱ3 およびｎＭＯＳ
トランジスタＮＴ3 はオフ状態に保持される。
ハイレベルで入力されると、バイポーラトランジスタＱ
1 がオン状態となることから、バイポーラトランジスタ
Ｑ2がオン状態となる。また、第１のＣＭＯＳインバー
タＩＮＶC1の出力はローレベルとなり、プルアップ用と
してのｐＭＯＳトランジスタＰＴ3 のゲートに供給され
る。これにより、ｐＭＯＳトランジスタＰＴ3 はオン状
態となる。第２のＣＭＯＳインバータの出力はローレベ
ルとなり、バイポーラトランジスタＱ3 のベースおよび
ｎＭＯＳトランジスタＮＴ3 のゲートに供給される。こ
れにより、バイポーラトランジスタＱ3 およびｎＭＯＳ
トランジスタＮＴ3 はオフ状態に保持される。
【０００９】バイポーラトランジスタＱ2 のエミッタ側
のレベルは、電源電圧ＶCCからバイポーラトランジスタ
Ｑ1 およびＱ2 のエミッタ・ベース接合による電圧降下
を差し引いたレベルに保持されることになるが、バイポ
ーラトランジスタＱ2 のエミッタはｐチャネルＭＯＳト
ランジスタＰＴ3 のドレインに接続されていることか
ら、出力信号ＳOUT は、ほぼ電源電圧ＶCCレベルに保持
されて出力される。
のレベルは、電源電圧ＶCCからバイポーラトランジスタ
Ｑ1 およびＱ2 のエミッタ・ベース接合による電圧降下
を差し引いたレベルに保持されることになるが、バイポ
ーラトランジスタＱ2 のエミッタはｐチャネルＭＯＳト
ランジスタＰＴ3 のドレインに接続されていることか
ら、出力信号ＳOUT は、ほぼ電源電圧ＶCCレベルに保持
されて出力される。
【００１０】一方、入力信号ＳINがローレベルで入力さ
れると、バイポーラトランジスタＱ 1 およびＱ2 がオフ
状態に保持され、第１のＣＭＯＳインバータＩＮＶC1の
出力がハイレベルとなり、ｐＭＯＳトランジスタＰＴ3
はオフ状態に保持される。
れると、バイポーラトランジスタＱ 1 およびＱ2 がオフ
状態に保持され、第１のＣＭＯＳインバータＩＮＶC1の
出力がハイレベルとなり、ｐＭＯＳトランジスタＰＴ3
はオフ状態に保持される。
【００１１】第２のＣＭＯＳインバータＩＮＶC2の出力
はハイレベルとなり、バイポーラトランジスタＱ3 のベ
ースおよびｎＭＯＳトランジスタＮＴ3 のゲートに供給
される。これにより、バイポーラトランジスタＱ3 およ
びｎＭＯＳトランジスタＮＴ 3 はオン状態に保持され
る。両トランジスタＱ3 およびＮＴ3 がオン状態になっ
たことに伴い、出力信号Ｓ OUT は接地レベルに保持され
て出力される。
はハイレベルとなり、バイポーラトランジスタＱ3 のベ
ースおよびｎＭＯＳトランジスタＮＴ3 のゲートに供給
される。これにより、バイポーラトランジスタＱ3 およ
びｎＭＯＳトランジスタＮＴ 3 はオン状態に保持され
る。両トランジスタＱ3 およびＮＴ3 がオン状態になっ
たことに伴い、出力信号Ｓ OUT は接地レベルに保持され
て出力される。
【００１２】また、３状態モードのときには、論理装置
１の第１および第２の出力がローレベルに設定されてバ
イポーラトランジスタＱ1 のベースおよび第１のＣＭＯ
ＳインバータＩＮＶC1の入力に供給される。これによ
り、バイポーラトランジスタＱ1 およびＱ2 はオフ状態
に保持され、第１のＣＭＯＳインバータＩＮＶC1の出力
はハイレベルとなりｐＭＯＳトランジスタＰＴ3 のゲー
トに供給されることから、ｐＭＯＳトランジスタＰＴ3
もオフ状態に保持される。
１の第１および第２の出力がローレベルに設定されてバ
イポーラトランジスタＱ1 のベースおよび第１のＣＭＯ
ＳインバータＩＮＶC1の入力に供給される。これによ
り、バイポーラトランジスタＱ1 およびＱ2 はオフ状態
に保持され、第１のＣＭＯＳインバータＩＮＶC1の出力
はハイレベルとなりｐＭＯＳトランジスタＰＴ3 のゲー
トに供給されることから、ｐＭＯＳトランジスタＰＴ3
もオフ状態に保持される。
【００１３】一方、論理装置１の第３の出力はハイレベ
ルに設定されて、第２のＣＭＯＳインバータＩＮＶC2の
入力に供給される。これにより、第２のＣＭＯＳインバ
ータＩＮＶC2の出力はローレベルとなってバイポーラト
ランジスタＱ3 のベースおよびｎＭＯＳトランジスタＮ
Ｔ3 のゲートに供給されることから、バイポーラトラン
ジスタＱ3 およびｎＭＯＳトランジスタＮＴ3 はオフ状
態に保持される。したがって、信号ＳOUT の出力ライン
は、ハイインピーダンス状態に保持される。
ルに設定されて、第２のＣＭＯＳインバータＩＮＶC2の
入力に供給される。これにより、第２のＣＭＯＳインバ
ータＩＮＶC2の出力はローレベルとなってバイポーラト
ランジスタＱ3 のベースおよびｎＭＯＳトランジスタＮ
Ｔ3 のゲートに供給されることから、バイポーラトラン
ジスタＱ3 およびｎＭＯＳトランジスタＮＴ3 はオフ状
態に保持される。したがって、信号ＳOUT の出力ライン
は、ハイインピーダンス状態に保持される。
【００１４】
【発明が解決しようとする課題】上述したように、図５
の回路は、プルアップ用のｐＭＯＳトランジスタＰＴ3
を有することから、高出力時のレベルが低すぎて真のハ
イレベルと見なされないということがなく、また、安定
に３状態に対応した出力を得ることができる。
の回路は、プルアップ用のｐＭＯＳトランジスタＰＴ3
を有することから、高出力時のレベルが低すぎて真のハ
イレベルと見なされないということがなく、また、安定
に３状態に対応した出力を得ることができる。
【００１５】しかしながら、上述した従来の回路では、
接続される混合電圧信号系により出力電位が電源電圧Ｖ
CC（３．３Ｖ）を超え、たとえば５Ｖとなった場合、プ
ルアップ用のｐＭＯＳトランジスタＰＴ3 のゲートレベ
ルがハイレベル（ＶCC）、ローレベルにかかわりなくｐ
ＭＯＳトランジスタＰＴ3 がオン状態となり、ｐＭＯＳ
トランジスタＰＴ3 を介して出力側から電圧源に電流が
流れてしまう。すなわち、リーク電流が発生するという
問題がある。
接続される混合電圧信号系により出力電位が電源電圧Ｖ
CC（３．３Ｖ）を超え、たとえば５Ｖとなった場合、プ
ルアップ用のｐＭＯＳトランジスタＰＴ3 のゲートレベ
ルがハイレベル（ＶCC）、ローレベルにかかわりなくｐ
ＭＯＳトランジスタＰＴ3 がオン状態となり、ｐＭＯＳ
トランジスタＰＴ3 を介して出力側から電圧源に電流が
流れてしまう。すなわち、リーク電流が発生するという
問題がある。
【００１６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、リーク電流の発生を防止できる
低電圧出力駆動回路を提供することにある。
のであり、その目的は、リーク電流の発生を防止できる
低電圧出力駆動回路を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の低電圧出力駆動回路は、制御回路に接続さ
れる入力と出力とを有するバッファ回路と、上記出力と
電源電圧の供給端子との間に接続され、制御端子が活性
化されたときに導通するプルアップ用トランジスタと、
上記制御回路に接続される入力と上記プルアップ用トラ
ンジスタの制御端子に接続される出力とを有するゲート
回路と、上記出力と上記プルアップ用トランジスタの制
御端子との間に接続され、制御端子が上記電源電圧の供
給端子に接続される第１のクランプ用トランジスタと、
上記出力と上記プルアップ用トランジスタの基板領域と
の間に接続され、制御端子が上記電源電圧の供給端子に
接続される第２のクランプ用トランジスタと、上記電源
電圧の供給端子と上記プルアップ用トランジスタの基板
領域との間に接続される逆流防止用の整流素子と、上記
出力のレベルが上記電源電圧よりも高いときに上記ゲー
ト回路が非導通状態となるように上記ゲート回路を制御
するゲート制御回路とを有し、上記出力のレベルが上記
電源電圧のレベルよりも高いときに上記第１及び第２の
クランプ用トランジスタが導通して上記プルアップ用ト
ランジスタの制御端子と基板領域とが上記バッファ回路
の出力のレベルに維持される。
め、本発明の低電圧出力駆動回路は、制御回路に接続さ
れる入力と出力とを有するバッファ回路と、上記出力と
電源電圧の供給端子との間に接続され、制御端子が活性
化されたときに導通するプルアップ用トランジスタと、
上記制御回路に接続される入力と上記プルアップ用トラ
ンジスタの制御端子に接続される出力とを有するゲート
回路と、上記出力と上記プルアップ用トランジスタの制
御端子との間に接続され、制御端子が上記電源電圧の供
給端子に接続される第１のクランプ用トランジスタと、
上記出力と上記プルアップ用トランジスタの基板領域と
の間に接続され、制御端子が上記電源電圧の供給端子に
接続される第２のクランプ用トランジスタと、上記電源
電圧の供給端子と上記プルアップ用トランジスタの基板
領域との間に接続される逆流防止用の整流素子と、上記
出力のレベルが上記電源電圧よりも高いときに上記ゲー
ト回路が非導通状態となるように上記ゲート回路を制御
するゲート制御回路とを有し、上記出力のレベルが上記
電源電圧のレベルよりも高いときに上記第１及び第２の
クランプ用トランジスタが導通して上記プルアップ用ト
ランジスタの制御端子と基板領域とが上記バッファ回路
の出力のレベルに維持される。
【００１８】
【作用】本発明の低電圧出力駆動回路においては、定常
状態では、バッファ回路のハイレベル出力の電圧は電源
電圧と略同様かそれ以下のレベルにある。したがって、
ゲート回路はゲート制御回路により導通状態に保持され
る。このような状態下において、バッファ回路がハイレ
ベルの信号を出力する場合、プルアップ用トランジスタ
がオン状態となってバッファ回路の出力が電源電圧レベ
ルにプルアップされる。ここで、バッファ回路の出力レ
ベルが電源電圧よりも高いレベルになると、ゲート回路
はゲート制御回路により非導通状態に保持される。これ
により、制御回路の出力信号のプルアップ用トランジス
タの制御端子への伝達が停止される。このとき、バッフ
ァ回路の出力のレベルが電源電圧よりも高いレベルにあ
ることから、第１のクランプ用トランジスタにより、プ
ルアップ用トランジスタの制御端子のレベルがバッファ
回路の出力レベルに保持される。したがって、プルアッ
プ用トランジスタの制御端子にはバッファ回路の出力レ
ベルと同等のレベルの電圧が供給される。このため、バ
ッファ回路の出力レベルが電源電圧レベルより高いレベ
ルとなったとしても、プルアップ用トランジスタはオフ
状態を安定に保持する。その結果、バッファ回路の出力
側から電源電圧への、プルアップ用トランジスタを介し
てのリーク電流の流入が阻止される。
状態では、バッファ回路のハイレベル出力の電圧は電源
電圧と略同様かそれ以下のレベルにある。したがって、
ゲート回路はゲート制御回路により導通状態に保持され
る。このような状態下において、バッファ回路がハイレ
ベルの信号を出力する場合、プルアップ用トランジスタ
がオン状態となってバッファ回路の出力が電源電圧レベ
ルにプルアップされる。ここで、バッファ回路の出力レ
ベルが電源電圧よりも高いレベルになると、ゲート回路
はゲート制御回路により非導通状態に保持される。これ
により、制御回路の出力信号のプルアップ用トランジス
タの制御端子への伝達が停止される。このとき、バッフ
ァ回路の出力のレベルが電源電圧よりも高いレベルにあ
ることから、第１のクランプ用トランジスタにより、プ
ルアップ用トランジスタの制御端子のレベルがバッファ
回路の出力レベルに保持される。したがって、プルアッ
プ用トランジスタの制御端子にはバッファ回路の出力レ
ベルと同等のレベルの電圧が供給される。このため、バ
ッファ回路の出力レベルが電源電圧レベルより高いレベ
ルとなったとしても、プルアップ用トランジスタはオフ
状態を安定に保持する。その結果、バッファ回路の出力
側から電源電圧への、プルアップ用トランジスタを介し
てのリーク電流の流入が阻止される。
【００１９】また、バッファ回路の出力がハイインピー
ダンス状態となる場合において、バッファ回路の出力レ
ベルが電源電圧レベルより高いレベルになると、ゲート
回路はゲート制御回路により非導通状態に保持される。
これにより、制御回路の出力信号のプルアップ用トラン
ジスタの制御端子への伝達が停止される。このとき、バ
ッファ回路の出力レベルが電源電圧より高いレベルにあ
ることから、第１のクランプ用トランジスタにより、プ
ルアップ用トランジスタの制御端子のレベルがバッファ
回路の出力レベルに保持される。したがって、プルアッ
プ用トランジスタの制御端子にはバッファ回路の出力レ
ベルと同等のレベルの電圧が供給される。このため、バ
ッファ回路の出力レベルが電源電圧レベルより高いレベ
ルとなったとしても、プルアップ用トランジスタはオフ
状態を安定に保持する。その結果、バッファ回路の出力
側から電源電圧への、プルアップ用トランジスタを介し
てのリーク電流の流入が阻止される。
ダンス状態となる場合において、バッファ回路の出力レ
ベルが電源電圧レベルより高いレベルになると、ゲート
回路はゲート制御回路により非導通状態に保持される。
これにより、制御回路の出力信号のプルアップ用トラン
ジスタの制御端子への伝達が停止される。このとき、バ
ッファ回路の出力レベルが電源電圧より高いレベルにあ
ることから、第１のクランプ用トランジスタにより、プ
ルアップ用トランジスタの制御端子のレベルがバッファ
回路の出力レベルに保持される。したがって、プルアッ
プ用トランジスタの制御端子にはバッファ回路の出力レ
ベルと同等のレベルの電圧が供給される。このため、バ
ッファ回路の出力レベルが電源電圧レベルより高いレベ
ルとなったとしても、プルアップ用トランジスタはオフ
状態を安定に保持する。その結果、バッファ回路の出力
側から電源電圧への、プルアップ用トランジスタを介し
てのリーク電流の流入が阻止される。
【００２０】
【実施例１】図１は、本発明に係る低電圧出力駆動回路
の第１の実施例を示す回路図であって、従来例を示す図
５と同一構成部分は同一符号をもって表す。すなわち、
１は論理装置、ＶCCはたとえば３．３Ｖの電源電圧、Ｑ
1 〜Ｑ3 はｎｐｎ型バイポーラトランジスタ、ＮＴ1 〜
ＮＴ3 はｎＭＯＳトランジスタ、ＰＴ1 〜ＰＴ5 はｐＭ
ＯＳトランジスタ、Ｄ1 〜Ｄ3 はダイオードをそれぞれ
示している。なお、ダイオードＤ1 〜Ｄ3 は、たとえば
ショットキーダイオードにより構成される。
の第１の実施例を示す回路図であって、従来例を示す図
５と同一構成部分は同一符号をもって表す。すなわち、
１は論理装置、ＶCCはたとえば３．３Ｖの電源電圧、Ｑ
1 〜Ｑ3 はｎｐｎ型バイポーラトランジスタ、ＮＴ1 〜
ＮＴ3 はｎＭＯＳトランジスタ、ＰＴ1 〜ＰＴ5 はｐＭ
ＯＳトランジスタ、Ｄ1 〜Ｄ3 はダイオードをそれぞれ
示している。なお、ダイオードＤ1 〜Ｄ3 は、たとえば
ショットキーダイオードにより構成される。
【００２１】以下に、本回路における各素子の接続関係
を、図５と異なる部分、すなわち、ダイオードＤ2 ，Ｄ
3 およびｐＭＯＳトランジスタＰＴ4 ，ＰＴ5 を中心に
説明する。
を、図５と異なる部分、すなわち、ダイオードＤ2 ，Ｄ
3 およびｐＭＯＳトランジスタＰＴ4 ，ＰＴ5 を中心に
説明する。
【００２２】ダイオードＤ2 のアノードは電源電圧ＶCC
に接続され、カソードは第１のＣＭＯＳインバータＩＮ
ＶC1を構成するｐＭＯＳトランジスタＰＴ1 のソースに
接続されている。ダイオードＤ3 のアノードは電源電圧
ＶCCに接続され、カソードはｐＭＯＳトランジスタＰＴ
1 ，ＰＴ3 ，ＰＴ4 ，ＰＴ5 の基板並びにｐＭＯＳトラ
ンジスタＰＴ5 のソースにそれぞれ接続されている。
に接続され、カソードは第１のＣＭＯＳインバータＩＮ
ＶC1を構成するｐＭＯＳトランジスタＰＴ1 のソースに
接続されている。ダイオードＤ3 のアノードは電源電圧
ＶCCに接続され、カソードはｐＭＯＳトランジスタＰＴ
1 ，ＰＴ3 ，ＰＴ4 ，ＰＴ5 の基板並びにｐＭＯＳトラ
ンジスタＰＴ5 のソースにそれぞれ接続されている。
【００２３】クランプ用ｐＭＯＳトランジスタＰＴ4 の
ソースは第１のＣＭＯＳインバータＩＮＶC1の出力とｐ
ＭＯＳトランジスタＰＴ3 のゲートとの接続中点Ｓ1 に
接続され、ゲートは電源電圧ＶCCに接続され、ドレイン
は信号ＳOUT の出力ラインに接続されている。ｐＭＯＳ
トランジスタＰＴ5 のゲートは電源電圧ＶCCに接続さ
れ、ドレインは信号ＳOUT の出力ラインに接続されてい
る。
ソースは第１のＣＭＯＳインバータＩＮＶC1の出力とｐ
ＭＯＳトランジスタＰＴ3 のゲートとの接続中点Ｓ1 に
接続され、ゲートは電源電圧ＶCCに接続され、ドレイン
は信号ＳOUT の出力ラインに接続されている。ｐＭＯＳ
トランジスタＰＴ5 のゲートは電源電圧ＶCCに接続さ
れ、ドレインは信号ＳOUT の出力ラインに接続されてい
る。
【００２４】次に、上記構成による動作を説明する。入
力信号ＳINがハイレベルで入力されると、バイポーラト
ランジスタＱ1 およびＱ2 がオン状態となる。また、第
１のＣＭＯＳインバータＩＮＶC1の出力はｎＭＯＳトラ
ンジスタＮＴ 1 がオン状態となることから接地レベルに
引き込まれてローレベルとなり、プルアップ用としての
ｐＭＯＳトランジスタＰＴ3 のゲートに供給される。こ
れにより、ｐＭＯＳトランジスタＰＴ3 はオン状態とな
り、信号ＳOUT の出力ラインは電源電圧ＶCCにプルアッ
プされる。このとき、第２のＣＭＯＳインバータＩＮＶ
C2の出力はｎＭＯＳトランジスタＮＴ2 がオン状態とな
り、バイポーラトランジスタＱ3 のベースおよびｎＭＯ
ＳトランジスタＮＴ3 のゲートレベルは接地レベルに引
き込まれる。これにより、バイポーラトランジスタＱ3
およびｎＭＯＳトランジスタＮＴ3 はオフ状態に保持さ
れる。
力信号ＳINがハイレベルで入力されると、バイポーラト
ランジスタＱ1 およびＱ2 がオン状態となる。また、第
１のＣＭＯＳインバータＩＮＶC1の出力はｎＭＯＳトラ
ンジスタＮＴ 1 がオン状態となることから接地レベルに
引き込まれてローレベルとなり、プルアップ用としての
ｐＭＯＳトランジスタＰＴ3 のゲートに供給される。こ
れにより、ｐＭＯＳトランジスタＰＴ3 はオン状態とな
り、信号ＳOUT の出力ラインは電源電圧ＶCCにプルアッ
プされる。このとき、第２のＣＭＯＳインバータＩＮＶ
C2の出力はｎＭＯＳトランジスタＮＴ2 がオン状態とな
り、バイポーラトランジスタＱ3 のベースおよびｎＭＯ
ＳトランジスタＮＴ3 のゲートレベルは接地レベルに引
き込まれる。これにより、バイポーラトランジスタＱ3
およびｎＭＯＳトランジスタＮＴ3 はオフ状態に保持さ
れる。
【００２５】バイポーラトランジスタＱ2 のエミッタ側
のレベルは、電源電圧ＶCCからバイポーラトランジスタ
Ｑ1 およびＱ2 のエミッタ・ベース接合による電圧降下
を差し引いたレベルに保持されることになるが、バイポ
ーラトランジスタＱ2 のエミッタはｐチャネルＭＯＳト
ランジスタＰＴ3 のドレインに接続されていることか
ら、出力信号ＳOUT は、ほぼ電源電圧ＶCCレベルに保持
されて出力される。
のレベルは、電源電圧ＶCCからバイポーラトランジスタ
Ｑ1 およびＱ2 のエミッタ・ベース接合による電圧降下
を差し引いたレベルに保持されることになるが、バイポ
ーラトランジスタＱ2 のエミッタはｐチャネルＭＯＳト
ランジスタＰＴ3 のドレインに接続されていることか
ら、出力信号ＳOUT は、ほぼ電源電圧ＶCCレベルに保持
されて出力される。
【００２６】入力信号ＳINがローレベルで入力される
と、バイポーラトランジスタＱ1 およびＱ2 がオフ状態
に保持され、第１のＣＭＯＳインバータＩＮＶC1の出力
がハイレベルとなり、ｐＭＯＳトランジスタＰＴ3 はオ
フ状態に保持される。
と、バイポーラトランジスタＱ1 およびＱ2 がオフ状態
に保持され、第１のＣＭＯＳインバータＩＮＶC1の出力
がハイレベルとなり、ｐＭＯＳトランジスタＰＴ3 はオ
フ状態に保持される。
【００２７】第２のＣＭＯＳインバータＩＮＶC2の出力
はハイレベルとなり、バイポーラトランジスタＱ3 のベ
ースおよびｎＭＯＳトランジスタＮＴ3 のゲートに供給
され、バイポーラトランジスタＱ3 およびｎＭＯＳトラ
ンジスタＮＴ3 はオン状態に保持される。両トランジス
タＱ3 およびＮＴ3 がオン状態になったことに伴い、出
力信号Ｓ OUT は接地レベルに保持されて出力される。
はハイレベルとなり、バイポーラトランジスタＱ3 のベ
ースおよびｎＭＯＳトランジスタＮＴ3 のゲートに供給
され、バイポーラトランジスタＱ3 およびｎＭＯＳトラ
ンジスタＮＴ3 はオン状態に保持される。両トランジス
タＱ3 およびＮＴ3 がオン状態になったことに伴い、出
力信号Ｓ OUT は接地レベルに保持されて出力される。
【００２８】また、３状態モードのときには、論理装置
１の第１および第２の出力がローレベルに設定されてバ
イポーラトランジスタＱ1 のベースおよび第１のＣＭＯ
ＳインバータＩＮＶC1の入力に供給される。これによ
り、バイポーラトランジスタＱ1 およびＱ2 はオフ状態
に保持され、第１のＣＭＯＳインバータＩＮＶC1の出力
はハイレベルとなりｐＭＯＳトランジスタＰＴ3 のゲー
トに供給されることから、ｐＭＯＳトランジスタＰＴ3
もオフ状態に保持される。
１の第１および第２の出力がローレベルに設定されてバ
イポーラトランジスタＱ1 のベースおよび第１のＣＭＯ
ＳインバータＩＮＶC1の入力に供給される。これによ
り、バイポーラトランジスタＱ1 およびＱ2 はオフ状態
に保持され、第１のＣＭＯＳインバータＩＮＶC1の出力
はハイレベルとなりｐＭＯＳトランジスタＰＴ3 のゲー
トに供給されることから、ｐＭＯＳトランジスタＰＴ3
もオフ状態に保持される。
【００２９】一方、論理装置１の第３の出力はハイレベ
ルに設定されて、第２のＣＭＯＳインバータＩＮＶC2の
入力に供給され、第２のＣＭＯＳインバータＩＮＶC2の
出力はローレベルとなりバイポーラトランジスタＱ3 の
ベースおよびｎＭＯＳトランジスタＮＴ3 のゲートに供
給されることから、バイポーラトランジスタＱ3 および
ｎＭＯＳトランジスタＮＴ3 はオフ状態に保持される。
したがって、信号ＳOUT の出力ラインは、ハイインピー
ダンス状態に保持される。
ルに設定されて、第２のＣＭＯＳインバータＩＮＶC2の
入力に供給され、第２のＣＭＯＳインバータＩＮＶC2の
出力はローレベルとなりバイポーラトランジスタＱ3 の
ベースおよびｎＭＯＳトランジスタＮＴ3 のゲートに供
給されることから、バイポーラトランジスタＱ3 および
ｎＭＯＳトランジスタＮＴ3 はオフ状態に保持される。
したがって、信号ＳOUT の出力ラインは、ハイインピー
ダンス状態に保持される。
【００３０】以下に、この低電圧出力駆動回路の出力が
電源電圧ＶCCよりも高くなった場合の動作について説明
する。出力がハイインピーダンス状態となるときには、
出力ラインに接続されている全てのトランジスタはオフ
状態となっており、接続中点Ｓ1 はほぼ電源電圧ＶCCに
等しいハイレベルである。ここで、出力ラインが電源電
圧ＶCCより高くなり、出力ラインと電源電圧ＶCCとの電
圧差がｐＭＯＳトランジスタＰＴ3 、ＰＴ4 およびＰＴ
5 のしきい値電圧よりも大きくなると、ｐＭＯＳトラン
ジスタＰＴ3 、ＰＴ4 およびＰＴ5 がオン状態に遷移す
ることになる。しかしながら、ｐＭＯＳトランジスタＰ
Ｔ4 がオン状態になることによって、接続中点Ｓ1 の電
圧レベルは出力ラインの電圧レベルとほぼ等しくなるの
で、ｐＭＯＳトランジスタＰＴ3はオフ状態を保持す
る。したがって、ｐＭＯＳトランジスタＰＴ3 を介して
出力ラインから電源電圧Ｖ CCに流れるリーク電流は防止
される。このとき、ｐＭＯＳトランジスタＰＴ1 、ＰＴ
4 およびＰＴ5 はオン状態であるが、ダイオードＤ2 お
よびＤ3 によりｐＭＯＳトランジスタＰＴ1 、ＰＴ4 お
よびＰＴ5 を介した出力ラインと電源電圧Ｖ CCとの間の
電流路は遮断されている。また、ｐＭＯＳトランジスタ
ＰＴ4 、ＰＴ5 の基板はアノードが電源電圧ＶCCに接続
されたダイオードＤ3 のカソードに接続されているの
で、ドレイン−基板接合を介しての電流のリークはな
い。
電源電圧ＶCCよりも高くなった場合の動作について説明
する。出力がハイインピーダンス状態となるときには、
出力ラインに接続されている全てのトランジスタはオフ
状態となっており、接続中点Ｓ1 はほぼ電源電圧ＶCCに
等しいハイレベルである。ここで、出力ラインが電源電
圧ＶCCより高くなり、出力ラインと電源電圧ＶCCとの電
圧差がｐＭＯＳトランジスタＰＴ3 、ＰＴ4 およびＰＴ
5 のしきい値電圧よりも大きくなると、ｐＭＯＳトラン
ジスタＰＴ3 、ＰＴ4 およびＰＴ5 がオン状態に遷移す
ることになる。しかしながら、ｐＭＯＳトランジスタＰ
Ｔ4 がオン状態になることによって、接続中点Ｓ1 の電
圧レベルは出力ラインの電圧レベルとほぼ等しくなるの
で、ｐＭＯＳトランジスタＰＴ3はオフ状態を保持す
る。したがって、ｐＭＯＳトランジスタＰＴ3 を介して
出力ラインから電源電圧Ｖ CCに流れるリーク電流は防止
される。このとき、ｐＭＯＳトランジスタＰＴ1 、ＰＴ
4 およびＰＴ5 はオン状態であるが、ダイオードＤ2 お
よびＤ3 によりｐＭＯＳトランジスタＰＴ1 、ＰＴ4 お
よびＰＴ5 を介した出力ラインと電源電圧Ｖ CCとの間の
電流路は遮断されている。また、ｐＭＯＳトランジスタ
ＰＴ4 、ＰＴ5 の基板はアノードが電源電圧ＶCCに接続
されたダイオードＤ3 のカソードに接続されているの
で、ドレイン−基板接合を介しての電流のリークはな
い。
【００３１】以上説明したように、本実施例によれば出
力側がハイインピーダンス状態において、出力側に動作
電圧が一層高い装置が接続され、出力側が電源電圧ＶCC
より高くなったときに発生する、出力側から電源電圧Ｖ
CCへのリーク電流を抑止できる。
力側がハイインピーダンス状態において、出力側に動作
電圧が一層高い装置が接続され、出力側が電源電圧ＶCC
より高くなったときに発生する、出力側から電源電圧Ｖ
CCへのリーク電流を抑止できる。
【００３２】
【実施例２】図２は、本発明に係る低電圧出力駆動回路
の第２の実施例を示す回路図である。上述した実施例１
の回路では、プルアップ用トランジスタＰＴ3 のゲート
側の接続中点Ｓ1 のレベルがハイレベルのときには、リ
ーク電流の電源電圧ＶCCへの流入を確実に阻止できる。
しかしながら、Ｓ1 のレベルがローレベルでｐＭＯＳト
ランジスタＰＴ3 が信号ＳOUT の出力ラインをプルアッ
プしているときには、ｐＭＯＳトランジスタＰＴ4 がオ
ン状態となってＳ1 のレベルを出力ラインのレベルと等
しくしようとするが、ｎＭＯＳトランジスタＮＴ1 がオ
ン状態であるのでＳ1 のレベルが出力ラインのレベルと
等しくならず、ｐＭＯＳトランジスタＰＴ3 が完全なオ
フ状態にならず、依然として出力側から電源電圧ＶCCに
リーク電流が流入してしまう。そこで本実施例は、上記
問題に鑑みて構成されている。
の第２の実施例を示す回路図である。上述した実施例１
の回路では、プルアップ用トランジスタＰＴ3 のゲート
側の接続中点Ｓ1 のレベルがハイレベルのときには、リ
ーク電流の電源電圧ＶCCへの流入を確実に阻止できる。
しかしながら、Ｓ1 のレベルがローレベルでｐＭＯＳト
ランジスタＰＴ3 が信号ＳOUT の出力ラインをプルアッ
プしているときには、ｐＭＯＳトランジスタＰＴ4 がオ
ン状態となってＳ1 のレベルを出力ラインのレベルと等
しくしようとするが、ｎＭＯＳトランジスタＮＴ1 がオ
ン状態であるのでＳ1 のレベルが出力ラインのレベルと
等しくならず、ｐＭＯＳトランジスタＰＴ3 が完全なオ
フ状態にならず、依然として出力側から電源電圧ＶCCに
リーク電流が流入してしまう。そこで本実施例は、上記
問題に鑑みて構成されている。
【００３３】具体的には、図１の構成に加えて、第１の
ＣＭＯＳインバータＩＮＶC1の出力Ｓ2 とプルアップ用
トランジスタＰＴ3 のゲート側接続中点Ｓ1 との間に、
トランスファーゲートＧＴが設けられるとともに、あら
かじめ設定した基準電圧ＶRE F と信号ＳOUT の出力ライ
ンの電圧レベルに応じた電圧レベルＶOUT とを比較し、
電圧レベルＶOUT が基準電圧ｖREF 以下の場合にはトラ
ンスファーゲートＧＴをオン状態にして第１のＣＭＯＳ
インバータＩＮＶC1の出力をプルアップ用トランジスタ
ＰＴ3 のゲートに供給させ、電圧レベルＶOUT が基準電
圧ｖREF より高い場合にはトランスファーゲートＧＴを
オフ状態にして第１のＣＭＯＳインバータＩＮＶC1から
出力のプルアップ用トランジスタＰＴ3 のゲートへの供
給を停止させる、ゲートコントロール回路としてのコン
パレータＣＭＰが設けられている。
ＣＭＯＳインバータＩＮＶC1の出力Ｓ2 とプルアップ用
トランジスタＰＴ3 のゲート側接続中点Ｓ1 との間に、
トランスファーゲートＧＴが設けられるとともに、あら
かじめ設定した基準電圧ＶRE F と信号ＳOUT の出力ライ
ンの電圧レベルに応じた電圧レベルＶOUT とを比較し、
電圧レベルＶOUT が基準電圧ｖREF 以下の場合にはトラ
ンスファーゲートＧＴをオン状態にして第１のＣＭＯＳ
インバータＩＮＶC1の出力をプルアップ用トランジスタ
ＰＴ3 のゲートに供給させ、電圧レベルＶOUT が基準電
圧ｖREF より高い場合にはトランスファーゲートＧＴを
オフ状態にして第１のＣＭＯＳインバータＩＮＶC1から
出力のプルアップ用トランジスタＰＴ3 のゲートへの供
給を停止させる、ゲートコントロール回路としてのコン
パレータＣＭＰが設けられている。
【００３４】トランスファーゲートＧＴは、互いのソー
スとドレイン同士が接続されたｎＭＯＳトランジスタＮ
Ｔ4 と、ｐＭＯＳトランジスタＰＴ 6 とから構成されて
いる。ｎＭＯＳトランジスタＮＴ4 のドレインとｐＭＯ
ＳトランジスタＰＴ6 のソースとの接続中点が第１のＣ
ＭＯＳインバータＩＮＶC1の出力であるｐＭＯＳトラン
ジスタＰＴ1 のドレインとｎＭＯＳトランジスタＮＴ1
のドレインとの接続中点Ｓ2 に接続されている。ｎＭＯ
ＳトランジスタＮＴ4 のソースとｐＭＯＳトランジスタ
ＰＴ6 のドレインとの接続中点がプルアップ用トランジ
スタＰＴ3 のゲート側の接続中点Ｓ1 に接続されてい
る。ｎＭＯＳトランジスタＮＴ4 のゲートがコンパレー
タＣＭＰの出力に接続され、ｐＭＯＳトランジスタＰＴ
6 のゲートは信号ＳOUT の出力ラインに接続されてい
る。また、ｐＭＯＳトランジスタＰＴ6 の基板は、ダイ
オードＤ3 のカソードに接続されている。
スとドレイン同士が接続されたｎＭＯＳトランジスタＮ
Ｔ4 と、ｐＭＯＳトランジスタＰＴ 6 とから構成されて
いる。ｎＭＯＳトランジスタＮＴ4 のドレインとｐＭＯ
ＳトランジスタＰＴ6 のソースとの接続中点が第１のＣ
ＭＯＳインバータＩＮＶC1の出力であるｐＭＯＳトラン
ジスタＰＴ1 のドレインとｎＭＯＳトランジスタＮＴ1
のドレインとの接続中点Ｓ2 に接続されている。ｎＭＯ
ＳトランジスタＮＴ4 のソースとｐＭＯＳトランジスタ
ＰＴ6 のドレインとの接続中点がプルアップ用トランジ
スタＰＴ3 のゲート側の接続中点Ｓ1 に接続されてい
る。ｎＭＯＳトランジスタＮＴ4 のゲートがコンパレー
タＣＭＰの出力に接続され、ｐＭＯＳトランジスタＰＴ
6 のゲートは信号ＳOUT の出力ラインに接続されてい
る。また、ｐＭＯＳトランジスタＰＴ6 の基板は、ダイ
オードＤ3 のカソードに接続されている。
【００３５】基準電圧ＶREF は、電源電圧ＶCCと接地と
の間に直列に接続された抵抗素子Ｒ 1 および抵抗素子Ｒ
2 により電源電圧ＶCCを分圧したレベルに設定される。
抵抗素子Ｒ1 と抵抗素子Ｒ2 との接続中点がコンパレー
タＣＭＰの非反転入力（＋）に接続されている。
の間に直列に接続された抵抗素子Ｒ 1 および抵抗素子Ｒ
2 により電源電圧ＶCCを分圧したレベルに設定される。
抵抗素子Ｒ1 と抵抗素子Ｒ2 との接続中点がコンパレー
タＣＭＰの非反転入力（＋）に接続されている。
【００３６】電圧レベルＶOUT は、信号ＳOUT の出力ラ
インと接地との間に直列に接続された抵抗素子Ｒ3 およ
び抵抗素子Ｒ4 により出力ラインの電圧を分圧したレベ
ルとして発生される。抵抗素子Ｒ3 と抵抗素子Ｒ4 との
接続中点がコンパレータＣＭＰの反転入力（−）に接続
されている。
インと接地との間に直列に接続された抵抗素子Ｒ3 およ
び抵抗素子Ｒ4 により出力ラインの電圧を分圧したレベ
ルとして発生される。抵抗素子Ｒ3 と抵抗素子Ｒ4 との
接続中点がコンパレータＣＭＰの反転入力（−）に接続
されている。
【００３７】図３は、図２の回路のコンパレータＣＭＰ
部分をＭＯＳトランジスタにより構成した一例を示す回
路図である。
部分をＭＯＳトランジスタにより構成した一例を示す回
路図である。
【００３８】図３において、ｎＭＯＳトランジスタＮＴ
8 とｐＭＯＳトランジスタＰＴ9 〜ＰＴ11により定電流
源が構成され、ｐＭＯＳトランジスタＰＴ7 〜ＰＴ9 お
よびｎＭＯＳトランジスタＮＴ5 ，ＮＴ6 により差動型
コンパレータが構成され、ｐＭＯＰトランジスタＰＴ10
およびｎＭＯＳトランジスタＮＴ7 により出力段が構成
されている。
8 とｐＭＯＳトランジスタＰＴ9 〜ＰＴ11により定電流
源が構成され、ｐＭＯＳトランジスタＰＴ7 〜ＰＴ9 お
よびｎＭＯＳトランジスタＮＴ5 ，ＮＴ6 により差動型
コンパレータが構成され、ｐＭＯＰトランジスタＰＴ10
およびｎＭＯＳトランジスタＮＴ7 により出力段が構成
されている。
【００３９】これら各回路を構成する各素子は、以下の
ように接続されている。すなわち、ｐＭＯＳトランジス
タＰＴ7 のソースはｐＭＯＳトランジスタＰＴ 8 のソー
スおよびｐＭＯＳトランジスタＰＴ9 のドレインに接続
され、ゲートは抵抗素子Ｒ1 とＲ2 との接続中点に接続
され、ドレインはｎＭＯＳトランジスタＮＴ5 のドレイ
ンおよびｎＭＯＳトランジスタＮＴ5 ，ＮＴ6 のゲート
にそれぞれ接続されている。ｐＭＯＳトランジスタＰＴ
8 のゲートは抵抗素子Ｒ3 とＲ4 との接続中点に接続さ
れ、ドレインはｎＭＯＳトランジスタＮＴ6 のドレイン
およびｎＭＯＳトランジスタＮＴ7 のゲートにそれぞれ
接続されている。また、ｎＭＯＳトランジスタＮＴ5 の
ソースおよびｎＭＯＳトランジスタＮＴ 6 のソースは接
地されている。
ように接続されている。すなわち、ｐＭＯＳトランジス
タＰＴ7 のソースはｐＭＯＳトランジスタＰＴ 8 のソー
スおよびｐＭＯＳトランジスタＰＴ9 のドレインに接続
され、ゲートは抵抗素子Ｒ1 とＲ2 との接続中点に接続
され、ドレインはｎＭＯＳトランジスタＮＴ5 のドレイ
ンおよびｎＭＯＳトランジスタＮＴ5 ，ＮＴ6 のゲート
にそれぞれ接続されている。ｐＭＯＳトランジスタＰＴ
8 のゲートは抵抗素子Ｒ3 とＲ4 との接続中点に接続さ
れ、ドレインはｎＭＯＳトランジスタＮＴ6 のドレイン
およびｎＭＯＳトランジスタＮＴ7 のゲートにそれぞれ
接続されている。また、ｎＭＯＳトランジスタＮＴ5 の
ソースおよびｎＭＯＳトランジスタＮＴ 6 のソースは接
地されている。
【００４０】ｐＭＯＳトランジスタＰＴ9 〜ＰＴ11のゲ
ートは互いに接続され、各ソースは電源電圧ＶCCに接続
されている。ｐＭＯＳトランジスタＰＴ10のドレインは
ｎＭＯＳトランジスタＮＴ7 のドレインに接続され、両
者の接続中点がインバータＩＮＶの入力に接続され、イ
ンバータＩＮＶの出力がトランスファーゲートＧＴのｎ
ＭＯＳトランジスタＮＴ4 のゲートに接続されている。
ｐＭＯＳトランジスタＰＴ11のドレインはゲートに接続
されるとともに、ｎＭＯＳトランジスタＮＴ8 のドレイ
ンおよびゲートに接続されている。また、ｎＭＯＳトラ
ンジスタＮＴ7 ，ＮＴ8 のソースは接地されている。
ートは互いに接続され、各ソースは電源電圧ＶCCに接続
されている。ｐＭＯＳトランジスタＰＴ10のドレインは
ｎＭＯＳトランジスタＮＴ7 のドレインに接続され、両
者の接続中点がインバータＩＮＶの入力に接続され、イ
ンバータＩＮＶの出力がトランスファーゲートＧＴのｎ
ＭＯＳトランジスタＮＴ4 のゲートに接続されている。
ｐＭＯＳトランジスタＰＴ11のドレインはゲートに接続
されるとともに、ｎＭＯＳトランジスタＮＴ8 のドレイ
ンおよびゲートに接続されている。また、ｎＭＯＳトラ
ンジスタＮＴ7 ，ＮＴ8 のソースは接地されている。
【００４１】次に、図２の構成による動作を説明する。
定常状態では、信号ＳOUT の出力ラインの電圧は電源電
圧ＶCCと略同等かそれ以下のレベルにある。したがっ
て、コンパレータＣＭＰに入力される電圧レベルＶOUT
は、基準電圧ＶREF 以下のレベルとなり、コンパレータ
ＣＭＰからハイレベルの信号が出力され、トランスファ
ーゲートＧＴのｎＭＯＳトランジスタＮＴ4 のゲートに
入力される。これにより、ｎＭＯＳトランジスタＮＴ4
はオン状態となる。すなわち、トランスファーゲートＧ
Ｔは、オン状態に保持される。
定常状態では、信号ＳOUT の出力ラインの電圧は電源電
圧ＶCCと略同等かそれ以下のレベルにある。したがっ
て、コンパレータＣＭＰに入力される電圧レベルＶOUT
は、基準電圧ＶREF 以下のレベルとなり、コンパレータ
ＣＭＰからハイレベルの信号が出力され、トランスファ
ーゲートＧＴのｎＭＯＳトランジスタＮＴ4 のゲートに
入力される。これにより、ｎＭＯＳトランジスタＮＴ4
はオン状態となる。すなわち、トランスファーゲートＧ
Ｔは、オン状態に保持される。
【００４２】このような状態下において、入力信号ＳIN
がハイレベルで入力されると、バイポーラトランジスタ
Ｑ1 およびＱ2 がオン状態となる。また、第１のＣＭＯ
ＳインバータＩＮＶC1の出力はｎＭＯＳトランジスタＮ
Ｔ 1 がオン状態となることから接地レベルに引き込まれ
てローレベルとなり、トランスファーゲートＧＴを介し
てプルアップ用のｐＭＯＳトランジスタＰＴ3 のゲート
に供給される。これにより、ｐＭＯＳトランジスタＰＴ
3 はオン状態となり、信号ＳOUT の出力ラインは電源電
圧ＶCCにプルアップされる。このとき、第２のＣＭＯＳ
インバータＩＮＶC2のｎＭＯＳトランジスタＮＴ2がオ
ン状態となり、バイポーラトランジスタＱ3 のベースお
よびｎＭＯＳトランジスタＮＴ3 のゲートレベルは接地
レベルに引き込まれる。これにより、バイポーラトラン
ジスタＱ3 およびｎＭＯＳトランジスタＮＴ3 はオフ状
態に保持される。
がハイレベルで入力されると、バイポーラトランジスタ
Ｑ1 およびＱ2 がオン状態となる。また、第１のＣＭＯ
ＳインバータＩＮＶC1の出力はｎＭＯＳトランジスタＮ
Ｔ 1 がオン状態となることから接地レベルに引き込まれ
てローレベルとなり、トランスファーゲートＧＴを介し
てプルアップ用のｐＭＯＳトランジスタＰＴ3 のゲート
に供給される。これにより、ｐＭＯＳトランジスタＰＴ
3 はオン状態となり、信号ＳOUT の出力ラインは電源電
圧ＶCCにプルアップされる。このとき、第２のＣＭＯＳ
インバータＩＮＶC2のｎＭＯＳトランジスタＮＴ2がオ
ン状態となり、バイポーラトランジスタＱ3 のベースお
よびｎＭＯＳトランジスタＮＴ3 のゲートレベルは接地
レベルに引き込まれる。これにより、バイポーラトラン
ジスタＱ3 およびｎＭＯＳトランジスタＮＴ3 はオフ状
態に保持される。
【００４３】バイポーラトランジスタＱ2 のエミッタ側
のレベルは、電源電圧ＶCCからバイポーラトランジスタ
Ｑ1 およびＱ2 のエミッタ・ベース接合による電圧降下
を差し引いたレベルに保持されることになるが、バイポ
ーラトランジスタＱ2 のエミッタはｐチャネルＭＯＳト
ランジスタＰＴ3 のドレインに接続されていることか
ら、出力信号ＳOUT は、ほぼ電源電圧ＶCCレベルに保持
されて出力される。このとき、トランスファーゲートＧ
ＴのｐＭＯＳトランジスタＰＴ6 のゲートはハイレベル
に保持されるため、ｐＭＯＳトランジスタＰＴ6 はオフ
状態に保持される。
のレベルは、電源電圧ＶCCからバイポーラトランジスタ
Ｑ1 およびＱ2 のエミッタ・ベース接合による電圧降下
を差し引いたレベルに保持されることになるが、バイポ
ーラトランジスタＱ2 のエミッタはｐチャネルＭＯＳト
ランジスタＰＴ3 のドレインに接続されていることか
ら、出力信号ＳOUT は、ほぼ電源電圧ＶCCレベルに保持
されて出力される。このとき、トランスファーゲートＧ
ＴのｐＭＯＳトランジスタＰＴ6 のゲートはハイレベル
に保持されるため、ｐＭＯＳトランジスタＰＴ6 はオフ
状態に保持される。
【００４４】ここで、出力側レベルが電源電圧Ｖ
CC（３．３Ｖ）より高いレベル、たとえば５Ｖとなる
と、コンパレータＣＭＰに入力される電圧レベルＶOUT
は、基準電圧ＶREF より高いレベルとなり、コンパレー
タＣＭＰからローレベルの信号が出力され、トランスフ
ァーゲートＧＴのｎＭＯＳトランジスタＮＴ4 のゲート
に入力される。これにより、ｎＭＯＳトランジスタＮＴ
4 はオフ状態となる。このとき、トランスファーゲート
ＧＴのｐＭＯＳトランジスタＰＴ6 は上述したようにオ
フ状態にある（ゲートがハイレベルのため）ことから、
トランスファーゲートＧＴは、オフ状態に保持される。
すなわち、第１のＣＭＯＳインバータＩＮＶC1の出力信
号は、プルアップ用トランジスタＰＴ3 のゲートには伝
達されない。
CC（３．３Ｖ）より高いレベル、たとえば５Ｖとなる
と、コンパレータＣＭＰに入力される電圧レベルＶOUT
は、基準電圧ＶREF より高いレベルとなり、コンパレー
タＣＭＰからローレベルの信号が出力され、トランスフ
ァーゲートＧＴのｎＭＯＳトランジスタＮＴ4 のゲート
に入力される。これにより、ｎＭＯＳトランジスタＮＴ
4 はオフ状態となる。このとき、トランスファーゲート
ＧＴのｐＭＯＳトランジスタＰＴ6 は上述したようにオ
フ状態にある（ゲートがハイレベルのため）ことから、
トランスファーゲートＧＴは、オフ状態に保持される。
すなわち、第１のＣＭＯＳインバータＩＮＶC1の出力信
号は、プルアップ用トランジスタＰＴ3 のゲートには伝
達されない。
【００４５】これに対して、ｐＭＯＳトランジスタＰＴ
4 ，ＰＴ5 では、ドレインのレベルがゲートのＶCCレベ
ルより高くなってそのしきい値電圧を超えるとオン状態
となる。ｐＭＯＳトランジスタＰＴ4 がオン状態となっ
たことに伴い、プルアップ用ｐＭＯＳトランジスタＰＴ
3 のゲート側の接続中点Ｓ1 のレベルが出力側レベルと
ほぼ等しくなる。したがって、ｐＭＯＳトランジスタＰ
Ｔ3 のゲートには出力側レベルと同等の略５Ｖの電圧が
供給される。このため、出力側レベルが電源電圧Ｖ
CC（３．３Ｖ）より高いレベル、たとえば５Ｖとなった
としても、ｐＭＯＳトランジスタＰＴ 3 はオフ状態を安
定に保持することから、出力側から電源電圧ＶCCへの、
ｐＭＯＳトランジスタＰＴ3 を介してのリーク電流の流
入が阻止される。このとき、ｐＭＯＳトランジスタＰＴ
4 のソースは接続中点Ｓ1 に、ｐＭＯＳトランジスタＰ
Ｔ5 のソースはダイオードＤ3 のカソードにそれぞれ接
続されているので、ｐＭＯＳトランジスタＰＴ4 または
ＰＴ5 を介した出力ラインから電源電圧Ｖccへの電流の
リークはない。また、ｐＭＯＳトランジスタＰＴ4 ，Ｐ
Ｔ5 の基板は、アノードが電源電圧Ｖ CCに接続されたダ
イオードＤ3 のカソードに接続されているので、ドレイ
ン−基板接合を介しての電流のリークはない。
4 ，ＰＴ5 では、ドレインのレベルがゲートのＶCCレベ
ルより高くなってそのしきい値電圧を超えるとオン状態
となる。ｐＭＯＳトランジスタＰＴ4 がオン状態となっ
たことに伴い、プルアップ用ｐＭＯＳトランジスタＰＴ
3 のゲート側の接続中点Ｓ1 のレベルが出力側レベルと
ほぼ等しくなる。したがって、ｐＭＯＳトランジスタＰ
Ｔ3 のゲートには出力側レベルと同等の略５Ｖの電圧が
供給される。このため、出力側レベルが電源電圧Ｖ
CC（３．３Ｖ）より高いレベル、たとえば５Ｖとなった
としても、ｐＭＯＳトランジスタＰＴ 3 はオフ状態を安
定に保持することから、出力側から電源電圧ＶCCへの、
ｐＭＯＳトランジスタＰＴ3 を介してのリーク電流の流
入が阻止される。このとき、ｐＭＯＳトランジスタＰＴ
4 のソースは接続中点Ｓ1 に、ｐＭＯＳトランジスタＰ
Ｔ5 のソースはダイオードＤ3 のカソードにそれぞれ接
続されているので、ｐＭＯＳトランジスタＰＴ4 または
ＰＴ5 を介した出力ラインから電源電圧Ｖccへの電流の
リークはない。また、ｐＭＯＳトランジスタＰＴ4 ，Ｐ
Ｔ5 の基板は、アノードが電源電圧Ｖ CCに接続されたダ
イオードＤ3 のカソードに接続されているので、ドレイ
ン−基板接合を介しての電流のリークはない。
【００４６】３状態モード（ハイインピーダンス状態）
のときに出力ラインのレベルが電源電圧よりも高い略５
Ｖ程度になると、出力ラインのハイレベルおよびコンパ
レータＣＭＰのローレベル出力によって、ｐＭＯＳトラ
ンジスタＰＴ6 およびｎＭＯＳトランジスタＮＴ4 がオ
フ状態となり、トランスファーゲートＧＴがオフ状態に
なる。また、ｐＭＯＳトランジスタＰＴ4 がオン状態と
なるので、接点中点Ｓ1 のレベルは出力ラインのレベル
と等しくなり、ｐＭＯＳトランジスタＰＴ3 は安定にオ
フ状態を保持する。したがって、ｐＭＯＳトランジスタ
ＰＴ3 を介した電流のリークはない。なお、この状態に
おける本実施例の動作は、上記実施例１と同様である。
のときに出力ラインのレベルが電源電圧よりも高い略５
Ｖ程度になると、出力ラインのハイレベルおよびコンパ
レータＣＭＰのローレベル出力によって、ｐＭＯＳトラ
ンジスタＰＴ6 およびｎＭＯＳトランジスタＮＴ4 がオ
フ状態となり、トランスファーゲートＧＴがオフ状態に
なる。また、ｐＭＯＳトランジスタＰＴ4 がオン状態と
なるので、接点中点Ｓ1 のレベルは出力ラインのレベル
と等しくなり、ｐＭＯＳトランジスタＰＴ3 は安定にオ
フ状態を保持する。したがって、ｐＭＯＳトランジスタ
ＰＴ3 を介した電流のリークはない。なお、この状態に
おける本実施例の動作は、上記実施例１と同様である。
【００４７】また、コンパレータＣＭＰの出力がハイレ
ベルでトランスファーゲートＧＴがオン状態にある定常
状態時に、入力信号ＳINがローレベルで入力されると、
バイポーラトランジスタＱ1 およびＱ2 がオフ状態に保
持され、第１のＣＭＯＳインバータＩＮＶC1の出力がハ
イレベルとなり、ｐＭＯＳトランジスタＰＴ3 はオフ状
態に保持される。
ベルでトランスファーゲートＧＴがオン状態にある定常
状態時に、入力信号ＳINがローレベルで入力されると、
バイポーラトランジスタＱ1 およびＱ2 がオフ状態に保
持され、第１のＣＭＯＳインバータＩＮＶC1の出力がハ
イレベルとなり、ｐＭＯＳトランジスタＰＴ3 はオフ状
態に保持される。
【００４８】第２のＣＭＯＳインバータＩＮＶC2の出力
はハイレベルとなり、バイポーラトランジスタＱ3 のベ
ースおよびｎＭＯＳトランジスタＮＴ3 のゲートに供給
され、バイポーラトランジスタＱ3 およびｎＭＯＳトラ
ンジスタＮＴ3 はオン状態に保持される。両トランジス
タＱ3 およびＮＴ3 がオン状態になったことに伴い、出
力信号Ｓ OUT は接地レベルに保持されて出力される。
はハイレベルとなり、バイポーラトランジスタＱ3 のベ
ースおよびｎＭＯＳトランジスタＮＴ3 のゲートに供給
され、バイポーラトランジスタＱ3 およびｎＭＯＳトラ
ンジスタＮＴ3 はオン状態に保持される。両トランジス
タＱ3 およびＮＴ3 がオン状態になったことに伴い、出
力信号Ｓ OUT は接地レベルに保持されて出力される。
【００４９】このとき、トランスファーゲートＧＴのｐ
ＭＯＳトランジスタＰＴ6 のゲートはローレベルに保持
されるため、ｐＭＯＳトランジスタＰＴ6 はオン状態に
保持される。このため、トランスファーゲートＧＴのｎ
ＭＯＳトランジスタＮＴ4 のみがオン状態にあるときに
は、接続中点Ｓ1 の伝達される信号レベルは、ＶCCから
ｎＭＯＳトランジスタＮＴ4 のしきい値電圧ＶTHN を差
し引いたレベルに降下するが、ｐＭＯＳトランジスタＰ
Ｔ6 がオン状態になったことに伴い、接続中点Ｓ1 に伝
達される信号レベルはＶCCレベルで伝達され、プルアッ
プ用トランジスタＰＴ 3 はオフ状態に安定に保持され
る。
ＭＯＳトランジスタＰＴ6 のゲートはローレベルに保持
されるため、ｐＭＯＳトランジスタＰＴ6 はオン状態に
保持される。このため、トランスファーゲートＧＴのｎ
ＭＯＳトランジスタＮＴ4 のみがオン状態にあるときに
は、接続中点Ｓ1 の伝達される信号レベルは、ＶCCから
ｎＭＯＳトランジスタＮＴ4 のしきい値電圧ＶTHN を差
し引いたレベルに降下するが、ｐＭＯＳトランジスタＰ
Ｔ6 がオン状態になったことに伴い、接続中点Ｓ1 に伝
達される信号レベルはＶCCレベルで伝達され、プルアッ
プ用トランジスタＰＴ 3 はオフ状態に安定に保持され
る。
【００５０】図４は、バイポーラトランジスタＱ1 およ
びＱ2 がオン状態であってハイレベルの信号を出力して
いる（インバータＩＮＶCIの出力がローレベル）ときの
図１の回路および図２の回路の出力側電圧とプルアップ
用トランジスタＰＴ3 のリーク電流との関係を示すグラ
フである。図４においては、横軸が出力側電圧を、縦軸
がリーク電圧それぞれ表している。図４からわかるよう
に、図２の回路によれば、ハイレベルの信号を出力して
いるときに、出力側電圧がＶCCレベルである３．３Ｖを
超えた場合のリーク電流が「０」Ａに仰止される。
びＱ2 がオン状態であってハイレベルの信号を出力して
いる（インバータＩＮＶCIの出力がローレベル）ときの
図１の回路および図２の回路の出力側電圧とプルアップ
用トランジスタＰＴ3 のリーク電流との関係を示すグラ
フである。図４においては、横軸が出力側電圧を、縦軸
がリーク電圧それぞれ表している。図４からわかるよう
に、図２の回路によれば、ハイレベルの信号を出力して
いるときに、出力側電圧がＶCCレベルである３．３Ｖを
超えた場合のリーク電流が「０」Ａに仰止される。
【００５１】以上説明したように、本実施例によれば、
第１のＣＭＯＳインバータＩＮＶC1の出力Ｓ2 とプルア
ップ用トランジスタＰＴ3 のゲート側接続中点Ｓ1 との
間に、トランスファーゲートＧＴを設けるとともに、あ
らかじめ設定した基準電圧ＶREF と信号ＳOUT の出力ラ
インの電圧レベルに応じた電圧レベルＶOUT とを比較
し、電圧レベルＶOUT が基準電圧ｖREF 以下の場合には
トランスファーゲートＧＴをオン状態として第１のＣＭ
ＯＳインバータＩＮＶC1の出力をプルアップ用トランジ
スタＰＴ3 のゲートに供給させ、電圧レベルＶ OUT が基
準電圧ｖREF より高い場合には第１のＣＭＯＳインバー
タＩＮＶC1の出力のプルアップ用トランジスタＰＴ3 の
ゲートへの供給を停止させるコンパレータＣＭＰを設け
たので、出力側電圧が電源電圧ＶCCレベルを超えたとし
ても、電圧源に流入するリーク電流を確実に阻止できる
という利点がある。
第１のＣＭＯＳインバータＩＮＶC1の出力Ｓ2 とプルア
ップ用トランジスタＰＴ3 のゲート側接続中点Ｓ1 との
間に、トランスファーゲートＧＴを設けるとともに、あ
らかじめ設定した基準電圧ＶREF と信号ＳOUT の出力ラ
インの電圧レベルに応じた電圧レベルＶOUT とを比較
し、電圧レベルＶOUT が基準電圧ｖREF 以下の場合には
トランスファーゲートＧＴをオン状態として第１のＣＭ
ＯＳインバータＩＮＶC1の出力をプルアップ用トランジ
スタＰＴ3 のゲートに供給させ、電圧レベルＶ OUT が基
準電圧ｖREF より高い場合には第１のＣＭＯＳインバー
タＩＮＶC1の出力のプルアップ用トランジスタＰＴ3 の
ゲートへの供給を停止させるコンパレータＣＭＰを設け
たので、出力側電圧が電源電圧ＶCCレベルを超えたとし
ても、電圧源に流入するリーク電流を確実に阻止できる
という利点がある。
【００５２】なお、図３の回路において、コンパレータ
ＣＭＰ部分をＭＯＳトランジスタにより構成したが、こ
れに限定されるものではなく、バイポーラトランジスタ
により構成できることは勿論である。
ＣＭＰ部分をＭＯＳトランジスタにより構成したが、こ
れに限定されるものではなく、バイポーラトランジスタ
により構成できることは勿論である。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
入出力がいかなる状態であったとしても、出力側から電
源に向かって流れるリーク電流の発生を確実に防止でき
る。
入出力がいかなる状態であったとしても、出力側から電
源に向かって流れるリーク電流の発生を確実に防止でき
る。
【図１】本発明に係る低電圧出力駆動回路の第１の実施
例を示す回路図である。
例を示す回路図である。
【図２】本発明に係る低電圧出力駆動回路の第２の実施
例を示す回路図である。
例を示す回路図である。
【図３】図２の回路の具体的な構成例を示す図である。
【図４】図１の回路および図２の回路の出力側電圧とリ
ーク電流との関係を示すグラフである。
ーク電流との関係を示すグラフである。
【図５】従来の低電圧出力駆動回路の構成例を示す回路
図である。
図である。
１…論理装置
ＶCC…電源電圧
Ｑ1 〜Ｑ3 …ｎｐｎ型バイポーラトランジスタ
ＮＴ1 〜ＮＴ8 …ｎＭＯＳトランジスタ
ＰＴ1 〜ＰＴ11…ｐＭＯＳトランジスタ
Ｄ1 〜Ｄ3 …ダイオード
ＧＴ…トランスファーゲート
ＣＭＰ…コンパレータ
ＩＮＶC1…第１のＣＭＯＳインバータ
ＩＮＶC2…第２のＣＭＯＳインバータ
ＩＮＶ…インバータ
Ｒ1 〜Ｒ4 …抵抗素子
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
H03K 17/00
Claims (5)
- 【請求項１】制御回路に接続される入力と出力とを有す
るバッファ回路と、 上記出力と電源電圧の供給端子との間に接続され、制御
端子が活性化されたときに導通するプルアップ用トラン
ジスタと、 上記制御回路に接続される入力と上記プルアップ用トラ
ンジスタの制御端子に接続される出力とを有するゲート
回路と、 上記出力と上記プルアップ用トランジスタの制御端子と
の間に接続され、制御端子が上記電源電圧の供給端子に
接続される第１のクランプ用トランジスタと、 上記出力と上記プルアップ用トランジスタの基板領域と
の間に接続され、制御端子が上記電源電圧の供給端子に
接続される第２のクランプ用トランジスタと、 上記電源電圧の供給端子と上記プルアップ用トランジス
タの基板領域との間に接続される逆流防止用の整流素子
と、 上記出力のレベルが上記電源電圧よりも高いときに上記
ゲート回路が非導通状態となるように上記ゲート回路を
制御するゲート制御回路と、 を有し、上記出力のレベルが上記電源電圧のレベルより
も高いときに上記第１及び第２のクランプ用トランジス
タが導通して上記プルアップ用トランジスタの制御端子
と基板領域とが上記バッファ回路の出力のレベルに維持
される低電圧出力駆動回路。 - 【請求項２】上記ゲート制御回路が上記出力のレベルと
基準電圧とを比較して当該比較結果に応じた制御信号を
出力する比較回路を有する請求項１に記載の低電圧出力
駆動回路。 - 【請求項３】上記プルアップ用トランジスタ、並びに上
記第１及び第２のクランプ用トランジスタがｐＭＯＳト
ランジスタで構成され、上記ゲート回路がｎＭＯＳトラ
ンジスタで構成され、上記ゲート制御回路からの出力信
号が上記ｎＭＯＳトランジスタの制御端子に印加される
請求項２に記載の低電圧出力駆動回路。 - 【請求項４】上記ｎＭＯＳトランジスタと並列に接続さ
れ、制御端子が上記出力に接続されるｐＭＯＳトランジ
スタを有する請求項３に記載の低電圧出力駆動回路。 - 【請求項５】上記整流素子が、カソードが上記電源電圧
の供給端子に接続され、アノードが上記プルアップ用ト
ランジスタの基板領域に接続されるダイオードである請
求項１、２、３又は４に記載の低電圧出力駆動回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14729793A JP3433359B2 (ja) | 1993-06-18 | 1993-06-18 | 低電圧出力駆動回路 |
| US08/261,613 US5942923A (en) | 1993-06-18 | 1994-06-17 | Low-voltage output driving circuit having pull-up transistor with comparator controlled gate |
| EP94304451A EP0630109B1 (en) | 1993-06-18 | 1994-06-20 | Low-voltage output driving circuit |
| DE69412713T DE69412713T2 (de) | 1993-06-18 | 1994-06-20 | Treiberschaltung mit niedriger Ausgangspannung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14729793A JP3433359B2 (ja) | 1993-06-18 | 1993-06-18 | 低電圧出力駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715309A JPH0715309A (ja) | 1995-01-17 |
| JP3433359B2 true JP3433359B2 (ja) | 2003-08-04 |
Family
ID=15427021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14729793A Expired - Lifetime JP3433359B2 (ja) | 1993-06-18 | 1993-06-18 | 低電圧出力駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5942923A (ja) |
| EP (1) | EP0630109B1 (ja) |
| JP (1) | JP3433359B2 (ja) |
| DE (1) | DE69412713T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2959449B2 (ja) * | 1995-10-16 | 1999-10-06 | 日本電気株式会社 | 出力回路 |
| DE19602456C1 (de) * | 1996-01-24 | 1997-04-10 | Texas Instruments Deutschland | BiCMOS/CMOS-Schaltung |
| US6396315B1 (en) * | 1999-05-03 | 2002-05-28 | Agere Systems Guardian Corp. | Voltage clamp for a failsafe buffer |
| US11726943B2 (en) | 2020-03-06 | 2023-08-15 | Apogee Semiconductor, Inc. | Circuits and methods for enabling redundancy in an electronic system employing cold-sparing |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142925A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Address buffer circuit |
| US4070600A (en) * | 1976-12-23 | 1978-01-24 | General Electric Company | High voltage driver circuit |
| US4256974A (en) * | 1978-09-29 | 1981-03-17 | Rockwell International Corporation | Metal oxide semiconductor (MOS) input circuit with hysteresis |
| DE3072118D1 (en) * | 1979-12-26 | 1988-09-22 | Toshiba Kk | A driver circuit for charge coupled device |
| JPS57186833A (en) * | 1981-05-13 | 1982-11-17 | Hitachi Ltd | Switching element |
| US4857863A (en) * | 1988-08-25 | 1989-08-15 | Motorola, Inc. | Low power output driver circuit with slew rate limiting |
| DE3835119A1 (de) * | 1988-10-14 | 1990-04-19 | Siemens Ag | Leistungsverstaerkerschaltung fuer integrierte digitalschaltungen |
| US4884165A (en) * | 1988-11-18 | 1989-11-28 | Advanced Micro Devices, Inc. | Differential line driver with short circuit protection |
| JPH02238712A (ja) * | 1989-03-13 | 1990-09-21 | Toshiba Corp | 出力バッファ回路 |
| US5280200A (en) * | 1989-04-10 | 1994-01-18 | Tarng Min M | Pipelined buffer for analog signal and power supply |
| KR930001439B1 (ko) * | 1990-05-08 | 1993-02-27 | 한국전기통신공사 | BiCMOS용 출력회로 |
| US5151619A (en) * | 1990-10-11 | 1992-09-29 | International Business Machines Corporation | Cmos off chip driver circuit |
| US5117129A (en) * | 1990-10-16 | 1992-05-26 | International Business Machines Corporation | Cmos off chip driver for fault tolerant cold sparing |
| JP2821714B2 (ja) * | 1991-07-09 | 1998-11-05 | マイクロ・リニア・コーポレーション | 交差導通電流を減少させる電力用ｍｏｓｆｅｔ駆動回路 |
| US5180936A (en) * | 1991-08-08 | 1993-01-19 | Vitesse Semiconductor Corp. | High speed logic circuit |
| US5276364A (en) * | 1991-12-13 | 1994-01-04 | Texas Instruments Incorporated | BiCMOS bus interface output driver compatible with a mixed voltage system environment |
-
1993
- 1993-06-18 JP JP14729793A patent/JP3433359B2/ja not_active Expired - Lifetime
-
1994
- 1994-06-17 US US08/261,613 patent/US5942923A/en not_active Expired - Lifetime
- 1994-06-20 DE DE69412713T patent/DE69412713T2/de not_active Expired - Fee Related
- 1994-06-20 EP EP94304451A patent/EP0630109B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69412713T2 (de) | 1999-01-14 |
| US5942923A (en) | 1999-08-24 |
| DE69412713D1 (de) | 1998-10-01 |
| EP0630109B1 (en) | 1998-08-26 |
| EP0630109A2 (en) | 1994-12-21 |
| JPH0715309A (ja) | 1995-01-17 |
| EP0630109A3 (en) | 1996-03-06 |
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