JPH02238712A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH02238712A JPH02238712A JP1057834A JP5783489A JPH02238712A JP H02238712 A JPH02238712 A JP H02238712A JP 1057834 A JP1057834 A JP 1057834A JP 5783489 A JP5783489 A JP 5783489A JP H02238712 A JPH02238712 A JP H02238712A
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- 238000010586 diagram Methods 0.000 description 14
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- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017581—Coupling arrangements; Interface arrangements programmable
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
-
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は出力バッフ７回路に関し、特にＢｉ−ＭＯＳ出
力バッファ回路に関するものである。
力バッファ回路に関するものである。
（従来技術）
以下第９図乃至第１０図を参照して、従来技術による出
力バッファ回路について説明する。第９図は従来技術に
よるＢｉ−ＣＭＯＳ出力バッファ回路を示した回路図で
ある。
力バッファ回路について説明する。第９図は従来技術に
よるＢｉ−ＣＭＯＳ出力バッファ回路を示した回路図で
ある。
従来技術によるＢｉ−ＣＭＯＳ出力バッファ回路は、入
力端に接続されたＣＭＯＳインバータ回路（４ｌ）と、
このＣＭＯＳインバータ回路（４１）の出力にベースが
接続されたバイポーラトランジスタ（４２）と、このバ
イポーラトランジスタ（４２）のエミッタにドレインが
接続され、入力端にゲートが接続されたＮチャネルトラ
ンジスタ（４３）と、このＮチャネルトランジスタ（４
３）のソースにドレインが接続され、ＣＭＯＳインバー
タ回路（４ｌ）の出力にゲートが接続されたＮチャネル
トランジスタ（４４）と、このＮチャネルトランジスタ
（４４）のドレインにベースが接続されたバイポーラト
ランジスタ（４５）から構成されていた。
力端に接続されたＣＭＯＳインバータ回路（４ｌ）と、
このＣＭＯＳインバータ回路（４１）の出力にベースが
接続されたバイポーラトランジスタ（４２）と、このバ
イポーラトランジスタ（４２）のエミッタにドレインが
接続され、入力端にゲートが接続されたＮチャネルトラ
ンジスタ（４３）と、このＮチャネルトランジスタ（４
３）のソースにドレインが接続され、ＣＭＯＳインバー
タ回路（４ｌ）の出力にゲートが接続されたＮチャネル
トランジスタ（４４）と、このＮチャネルトランジスタ
（４４）のドレインにベースが接続されたバイポーラト
ランジスタ（４５）から構成されていた。
まず、入力端にＨｉｇｈレベル（以下“Ｈレベル２と称
す）の電圧が入力されると、ＣＭＯＳインバータ回路（
４ｌ）の出力はＬｏｗレベル（以下“Ｌレベル”と称す
）に反転する。この時、出力端がＨレベルであるとすれ
ば、バイポーラトランジスタ（４２）はＯＦＦとなる。
す）の電圧が入力されると、ＣＭＯＳインバータ回路（
４ｌ）の出力はＬｏｗレベル（以下“Ｌレベル”と称す
）に反転する。この時、出力端がＨレベルであるとすれ
ば、バイポーラトランジスタ（４２）はＯＦＦとなる。
又、このＣＭＯＳインバータ回路（４ｌ）の出力である
Ｌレベルの電圧は、Ｎチャネルトランジスタ（４４）も
ＯＦＦにする。入力端のＨレベルの電圧によりＮチャネ
ルトランジスタ（４３）はＯＮとなり、ドレインーソー
ス間に電流が流れ始める。続いて、この電流がバイポー
ラトランジスタ（４５）のベース電流になるため、バイ
ポーラトランジスタ（４５）がＯＮし、コレクタ電流が
流れ始める。このコレクタ電流が流れ始めると、Ｈレベ
ルであった出力端の電圧が下がり始め、Ｌレベルになる
。
Ｌレベルの電圧は、Ｎチャネルトランジスタ（４４）も
ＯＦＦにする。入力端のＨレベルの電圧によりＮチャネ
ルトランジスタ（４３）はＯＮとなり、ドレインーソー
ス間に電流が流れ始める。続いて、この電流がバイポー
ラトランジスタ（４５）のベース電流になるため、バイ
ポーラトランジスタ（４５）がＯＮし、コレクタ電流が
流れ始める。このコレクタ電流が流れ始めると、Ｈレベ
ルであった出力端の電圧が下がり始め、Ｌレベルになる
。
尚、第９図に示したＢ ｉ−ＣＭＯＳ出力バッフ７回路
の電流特性を第１０図に示す。
の電流特性を第１０図に示す。
（発明が解決しようとする課題）
上記の様なＢｉ−ＣＭＯＳ出力バッファ回路では、入力
端にＨレベルの電圧が入力されると、Ｎチャネルトラン
ジスタ（４３）がＯＮとなりドレイン電流が流れ始める
。この時、Ｎチャネルトランジスタ（４３）のドレイン
と出力端、Ｎチャネルトランジスタ（４３）のソースと
バイポーラトランジスタ（４５）のベースがそれぞれ接
続されているので、出力端とパイボーラトランジスタ（
４５）のベースの間はショートされてしまうことになる
。又、このドレイン電流によりバイポーラトランジスタ
のベースーエミッタ間の電圧（以下“Ｖ と称す）が
ＢＥ Ｂｕｉｌｔ Ｉｎ Ｐｏｔｅｎｔ１ａｌ （以下“φ
″と称す）になＢＥ ると、コレクタ電流が流れ始める。続いて、コレクタ電
流により出力端の電圧が下がる。しかし、出力端はバイ
ポーラトランジスタ（４５）のベースとＮチャンネルト
ランジスタ（４３）を介して接続されているので、出力
端の電圧はベース電圧と等しくなりｖＢＥとなる。つま
り、出力端の電圧は下がっていってもφＢＥ以下にはな
らず第１０図の電流特性に示した様に、φＢＥ以下では
出力電流を設定することができない。又、出力端のＬレ
ベル出力電圧がφＢＥ以上であると、通常のＴＴＬデバ
イス、又は後段に続く回路のＬレベル入力電圧がφＢＥ
以下の場合、直接インターフエイスが出来ないという問
題点がある。
端にＨレベルの電圧が入力されると、Ｎチャネルトラン
ジスタ（４３）がＯＮとなりドレイン電流が流れ始める
。この時、Ｎチャネルトランジスタ（４３）のドレイン
と出力端、Ｎチャネルトランジスタ（４３）のソースと
バイポーラトランジスタ（４５）のベースがそれぞれ接
続されているので、出力端とパイボーラトランジスタ（
４５）のベースの間はショートされてしまうことになる
。又、このドレイン電流によりバイポーラトランジスタ
のベースーエミッタ間の電圧（以下“Ｖ と称す）が
ＢＥ Ｂｕｉｌｔ Ｉｎ Ｐｏｔｅｎｔ１ａｌ （以下“φ
″と称す）になＢＥ ると、コレクタ電流が流れ始める。続いて、コレクタ電
流により出力端の電圧が下がる。しかし、出力端はバイ
ポーラトランジスタ（４５）のベースとＮチャンネルト
ランジスタ（４３）を介して接続されているので、出力
端の電圧はベース電圧と等しくなりｖＢＥとなる。つま
り、出力端の電圧は下がっていってもφＢＥ以下にはな
らず第１０図の電流特性に示した様に、φＢＥ以下では
出力電流を設定することができない。又、出力端のＬレ
ベル出力電圧がφＢＥ以上であると、通常のＴＴＬデバ
イス、又は後段に続く回路のＬレベル入力電圧がφＢＥ
以下の場合、直接インターフエイスが出来ないという問
題点がある。
本発明は、上記の様な問題点を除去し、出力端の電圧を
φＢＥ以下に下げることができ、出力端の電圧がφＢＥ
以下で出力電流を設定することのできる出力バッファ回
路を提供することを目的とする。
φＢＥ以下に下げることができ、出力端の電圧がφＢＥ
以下で出力電流を設定することのできる出力バッファ回
路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために本発明においては、第１又は
第２の電位を選択的に出力する論理回路部と、この論理
回路部の出力に接続され、論理回路部が第２の電位を出
力する時に、この電位を降圧する降圧部と、この降圧部
の出力にベースが接続され、エミッタに第１の電位が供
給され、コレクタが出力端に接続されたバイポーラトラ
ンジスタを備えた出力バッファ回路を提供する。
第２の電位を選択的に出力する論理回路部と、この論理
回路部の出力に接続され、論理回路部が第２の電位を出
力する時に、この電位を降圧する降圧部と、この降圧部
の出力にベースが接続され、エミッタに第１の電位が供
給され、コレクタが出力端に接続されたバイポーラトラ
ンジスタを備えた出力バッファ回路を提供する。
（作 用）
この様な出力バッファ回路によれば、論理回路部から選
択的に第２の電位が出力されると、降圧部により第１の
電位以上第２の電位以下に降圧される。−続いて、この
降圧電圧がバイポーラトランジスタのベースに供給され
、コレクタ電流が流れ始める。このコレクタ電流が流れ
始めると、出力端の電圧が下がる。この時、ｖＢＥであ
る降圧電圧は降圧部の出力であり、出力端とベース間は
ショートしていない。つまり、出力端の電圧はＶＢＥに
影響することなく下げることができる。
択的に第２の電位が出力されると、降圧部により第１の
電位以上第２の電位以下に降圧される。−続いて、この
降圧電圧がバイポーラトランジスタのベースに供給され
、コレクタ電流が流れ始める。このコレクタ電流が流れ
始めると、出力端の電圧が下がる。この時、ｖＢＥであ
る降圧電圧は降圧部の出力であり、出力端とベース間は
ショートしていない。つまり、出力端の電圧はＶＢＥに
影響することなく下げることができる。
これらのことにより、出力端の電圧をφＢＥ以下にする
ことができ、出力端の電圧がφＩ３Ｅ以下で出力電流を
設定することのできる出力バッファ回路を提供できる。
ことができ、出力端の電圧がφＩ３Ｅ以下で出力電流を
設定することのできる出力バッファ回路を提供できる。
（実施例）
以下第１図乃至第５図を参照して、本発明の実施例に係
る出力バッファ回路を説明する。
る出力バッファ回路を説明する。
第１図は、本発明の実施例に係る出力バッファ回路の構
成を示したブロック図である。
成を示したブロック図である。
本発明による出力バッフ７回路はＶＤＤレベルとθレベ
ルの電源に接続され、選択的にどちらか一方の電位を出
力する論理回路部（１０）と、この論理回路部（１０）
の出力に接続され、論理回路部（１０）の出力がｖＤＤ
レベルの時に、この電圧を降圧する降圧部（１１）と、
この降圧部（１ｌ）の出力にベースが接続され、エミッ
タが０レベルに接地され、コレクタが出力端に接続され
たバイポーラトランジスタ（ｌ２）とから構成されてい
る。
ルの電源に接続され、選択的にどちらか一方の電位を出
力する論理回路部（１０）と、この論理回路部（１０）
の出力に接続され、論理回路部（１０）の出力がｖＤＤ
レベルの時に、この電圧を降圧する降圧部（１１）と、
この降圧部（１ｌ）の出力にベースが接続され、エミッ
タが０レベルに接地され、コレクタが出力端に接続され
たバイポーラトランジスタ（ｌ２）とから構成されてい
る。
まず、論理回路部（ｌＯ）からｖＤＤレベルの電圧が出
力されると、降圧部（１１）によりバイポーラトランジ
スタ（ｌ２）がＯＮするのに必要な電圧値（φＢＥ４
０．７Ｖ）に降圧される。すなわち、バイポーラトラン
ジスタ（ｌ２）のベース電位はφＢＨになる。続いて、
この降圧電圧がバイポーラトランジスタ（ｌ２）に供給
されると、コレクタ電流が流れ始める。このコレクタ電
流により出力端の電圧が下がり始める。
力されると、降圧部（１１）によりバイポーラトランジ
スタ（ｌ２）がＯＮするのに必要な電圧値（φＢＥ４
０．７Ｖ）に降圧される。すなわち、バイポーラトラン
ジスタ（ｌ２）のベース電位はφＢＨになる。続いて、
この降圧電圧がバイポーラトランジスタ（ｌ２）に供給
されると、コレクタ電流が流れ始める。このコレクタ電
流により出力端の電圧が下がり始める。
第２図は、第１図に示したブロック図に基づいて構成さ
れた本発明の第１の実施例に係る出力バッファ回路を示
した回路図である。
れた本発明の第１の実施例に係る出力バッファ回路を示
した回路図である。
この出力バッフ７回路は、ゲートが入力端に接続され、
■，，とＯレベルの電源に接続された、Ｐチャネルトラ
ンジスタ（２０）及びＮチャネルトランジスタ（２１）
からなるＣＭＯＳインバータと、このＰチャネルトラン
ジスタ（２０）とＮチャネルトランジスタのドレイン間
に接続された抵抗Ｒ１（２２）と、Ｎチャネルトランジ
スタ（２１）のドレインにベースが接続され、エミッタ
がＯレベルに接地され、コレクタが出力端に接続された
バイポーラトランジスタ（２３）から構成されている。
■，，とＯレベルの電源に接続された、Ｐチャネルトラ
ンジスタ（２０）及びＮチャネルトランジスタ（２１）
からなるＣＭＯＳインバータと、このＰチャネルトラン
ジスタ（２０）とＮチャネルトランジスタのドレイン間
に接続された抵抗Ｒ１（２２）と、Ｎチャネルトランジ
スタ（２１）のドレインにベースが接続され、エミッタ
がＯレベルに接地され、コレクタが出力端に接続された
バイポーラトランジスタ（２３）から構成されている。
入力端にθレベルである電圧が入力されると、Ｎチャネ
ルトランジスタ（２ｌ）はＯＦＦとなり、Ｐチャネルト
ランジスタ（２０）はＯＮとなる。Ｐチャネルトランジ
スタ（２０）がＯＮとなると、ドレイン電流１ｏが流れ
始める。ここでドレインの電位をＶｃとすると、この電
圧Ｖ。は抵抗Ｒ，（２２）によってＶＡに降圧される。
ルトランジスタ（２ｌ）はＯＦＦとなり、Ｐチャネルト
ランジスタ（２０）はＯＮとなる。Ｐチャネルトランジ
スタ（２０）がＯＮとなると、ドレイン電流１ｏが流れ
始める。ここでドレインの電位をＶｃとすると、この電
圧Ｖ。は抵抗Ｒ，（２２）によってＶＡに降圧される。
この電圧ＶＡは、バイポーラトランジスタ（２３）のベ
ースに供給され、続いて、バイポーラトランジスタ（２
３）がＯＮするとコレクタ電流が■ｏＬが流れ始め、コ
レクタ電圧である出力電圧ｖｏＬが下がっていく。この
時、出力端とベース間は接続されていないので、バイポ
ーラトランジスタ（２３）がＯＮＬている間は”ＢＨに
影響されずに、出力電圧Ｖ。Ｌは下がり続ける。つまり
、φＢＥ（ ＞ ０．７Ｖ）以下の出力電圧をＶ。，を
得ることができる。
ースに供給され、続いて、バイポーラトランジスタ（２
３）がＯＮするとコレクタ電流が■ｏＬが流れ始め、コ
レクタ電圧である出力電圧ｖｏＬが下がっていく。この
時、出力端とベース間は接続されていないので、バイポ
ーラトランジスタ（２３）がＯＮＬている間は”ＢＨに
影響されずに、出力電圧Ｖ。Ｌは下がり続ける。つまり
、φＢＥ（ ＞ ０．７Ｖ）以下の出力電圧をＶ。，を
得ることができる。
又、バイポーラトランジスタの特性より次式が成立する
。
。
ＩＣ−■ＢｘｈＦＥ （ｌ）但し、
ｌ はコレクタ電流、Ｉｓはベース電流、Ｃ ｈＦＥは電流増幅率である。本回路においては、１
−Ｉ であるので任意の出力電流Ｉ。Ｌを設定Ｃ
ＯＬ する場合、■ＯＬとｈＦＥが決まれば（１）式より必要
なｌＢが決まる。更に、第３図に示す様に、Ｐチャネル
トランジスタ（２０）のドレイン電流ＩＤの特性曲線と
、抵抗Ｒ１（２２）を流れる電流直線との交点が、必要
なｌ 及びＶｃになる。トランジスタＢ 曲線は、トランジスタのチャネル幅Ｗ，チャネル長Ｌな
どで決まり、抵抗直線は抵抗の値により決まるので、チ
ャネル幅，チャネル長，抵抗を任意に決めることにより
、任意の出力電流ｌ。，を設定することができる。
ｌ はコレクタ電流、Ｉｓはベース電流、Ｃ ｈＦＥは電流増幅率である。本回路においては、１
−Ｉ であるので任意の出力電流Ｉ。Ｌを設定Ｃ
ＯＬ する場合、■ＯＬとｈＦＥが決まれば（１）式より必要
なｌＢが決まる。更に、第３図に示す様に、Ｐチャネル
トランジスタ（２０）のドレイン電流ＩＤの特性曲線と
、抵抗Ｒ１（２２）を流れる電流直線との交点が、必要
なｌ 及びＶｃになる。トランジスタＢ 曲線は、トランジスタのチャネル幅Ｗ，チャネル長Ｌな
どで決まり、抵抗直線は抵抗の値により決まるので、チ
ャネル幅，チャネル長，抵抗を任意に決めることにより
、任意の出力電流ｌ。，を設定することができる。
第１図に示した出力バッファ回路の電流特性を第４図に
示す。
示す。
第４図は、横軸に出力電圧，縦軸に出力電流を示してい
る。尚、この時の素子定数は、Ｒ１−１．７ ｋΩ，電
源電圧Ｖ ＤＤ−ｓ ｖ ， Ｗ ／ Ｌ−９ｏ ／１
．５である。
る。尚、この時の素子定数は、Ｒ１−１．７ ｋΩ，電
源電圧Ｖ ＤＤ−ｓ ｖ ， Ｗ ／ Ｌ−９ｏ ／１
．５である。
第４図によると、出力電圧ｖｏＬがφＢＢ （ サ０
． ７■）以下でも出力電流Ｉ。Ｌは流れ、動作をして
いることがわかる。
． ７■）以下でも出力電流Ｉ。Ｌは流れ、動作をして
いることがわかる。
この様な出力バッフ７回路によれば、抵抗Ｒ， （２２
）によりバイポーラトランジスタ（２３）のＶ の値を
φＢＥ（＝０．７Ｖ）に降圧することによＢＥ り、バイポーラトランジスタ（２３）のベースーコレク
タ間の逆電流を防止できる。又、バイポーラトランジス
タ（２３）の■ を出力端の電圧■。，とはＢＥ 独立に設定していることにより、出力電圧ｖｏＬをｖＢ
Ｅに影響することなく下げることができる。
）によりバイポーラトランジスタ（２３）のＶ の値を
φＢＥ（＝０．７Ｖ）に降圧することによＢＥ り、バイポーラトランジスタ（２３）のベースーコレク
タ間の逆電流を防止できる。又、バイポーラトランジス
タ（２３）の■ を出力端の電圧■。，とはＢＥ 独立に設定していることにより、出力電圧ｖｏＬをｖＢ
Ｅに影響することなく下げることができる。
又、抵抗Ｒ１（２３），Ｐチャネルトランジスタ（２０
）のＷ／Ｌを任意の値にすることによって、任意の出力
電流工ＯＬを得ることができる。
）のＷ／Ｌを任意の値にすることによって、任意の出力
電流工ＯＬを得ることができる。
尚、この出力バッフ７回路においては、入力端にＨレベ
ルの電圧が入力されると、出力端はハイインピーダンス
となっている。
ルの電圧が入力されると、出力端はハイインピーダンス
となっている。
第５図は、本発明の第２の実施例に係る出力バッファ回
路を示した回路図である。第５図に示されている番号は
第２図に対応している。
路を示した回路図である。第５図に示されている番号は
第２図に対応している。
この出力バッフ７回路は、第２図に示した出力バッファ
回路の出力端と電源間にプルアップ抵抗Ｒ２（２４）を
接続したものである。
回路の出力端と電源間にプルアップ抵抗Ｒ２（２４）を
接続したものである。
まず入力端にＨレベルの電圧が入力されると、Ｐチャネ
ルトランジスタ（２０）はＯＦＦとなり、Ｎチャネルト
ランジスタ（２ｌ）はＯＮとなる。Ｎチャネルトランジ
スタ（２ｌ）がＯＮとなると、ドレイン電流ＩＤが流れ
始め、バイポーラトランジスタ（２３）のベース電圧を
下げていく。ベース電位がφ より低くなると（ｖＢＥ
＜φＢＥ）、バイポーラＢＥ トランジスタ（２３）はＯＦＦとなる。この時、出力端
にはプルアップ抵抗Ｒ２（２４）の一端が接続され、こ
のプルアップ抵抗Ｒ （２４）の他端はｖＤＤ電源と
接続されているので、出力端にはＶＤＤレベルの電圧が
出力される。
ルトランジスタ（２０）はＯＦＦとなり、Ｎチャネルト
ランジスタ（２ｌ）はＯＮとなる。Ｎチャネルトランジ
スタ（２ｌ）がＯＮとなると、ドレイン電流ＩＤが流れ
始め、バイポーラトランジスタ（２３）のベース電圧を
下げていく。ベース電位がφ より低くなると（ｖＢＥ
＜φＢＥ）、バイポーラＢＥ トランジスタ（２３）はＯＦＦとなる。この時、出力端
にはプルアップ抵抗Ｒ２（２４）の一端が接続され、こ
のプルアップ抵抗Ｒ （２４）の他端はｖＤＤ電源と
接続されているので、出力端にはＶＤＤレベルの電圧が
出力される。
この様な出力バッフ７回路によれば出力端にプルアップ
抵抗を接続したことにより、入力端にＨレベルの電圧が
入力されると、第１の実施例では出力端はハイインピー
ダンスとなっていたが、出力端にＶＤＤレベルの電圧を
出力することができる。
抵抗を接続したことにより、入力端にＨレベルの電圧が
入力されると、第１の実施例では出力端はハイインピー
ダンスとなっていたが、出力端にＶＤＤレベルの電圧を
出力することができる。
第６図は、本発明の第３の実施例に係る出力バッファ回
路を示した回路図である。第６図に示されている番号は
第５図に対応している。
路を示した回路図である。第６図に示されている番号は
第５図に対応している。
この出力バッフ７回路は、第５図に示した出力バッファ
回路のＰチャネルトランジスタ（２０）と抵抗Ｒ （
２２）を、負荷抵抗Ｒ３（２５）で置き換えたもｌ のである。
回路のＰチャネルトランジスタ（２０）と抵抗Ｒ （
２２）を、負荷抵抗Ｒ３（２５）で置き換えたもｌ のである。
まず、入力端にＬレベルの電圧が入力されると、Ｎチャ
ネルトランジスタ（２１）はＯＦＦとなる。この時、バ
イポーラトランジスタ（２３）のベースは、負荷抵抗Ｒ
（２５）を介してｖＤＤ電源に接続されているので
、ｖＤＤレベルの電圧より負荷抵抗Ｒ３（２５）の電圧
降下分、低い電圧がバイポーラトランジスタ（２３）の
ベース電位となる。つまり、負荷抵抗Ｒ３（２５）の値
を変えることによって、ベース電位を任意の値に設定す
ることができる。具体的には、 が成立するので、前述した（１）式を（２）式に代入ト
ナル。ｌ−１− テ、ｈ −５０，ＶＤＤ−５Ｖ，ｖ
ＢＥＰＥ −φ −０．７ Ｖ ．Ｉ ＯＬ− ４ ０ ｍ Ａと
すると、Ｒ一ＢＥ ５．３７５ ｋΩと求まる。続いて、ｖＢＥがφＢＥ以
上であればバイポーラトランジスタ（２３）がＯＮＬ、
コレクタ電流が流れ始め、出力端の電圧が下がる。
ネルトランジスタ（２１）はＯＦＦとなる。この時、バ
イポーラトランジスタ（２３）のベースは、負荷抵抗Ｒ
（２５）を介してｖＤＤ電源に接続されているので
、ｖＤＤレベルの電圧より負荷抵抗Ｒ３（２５）の電圧
降下分、低い電圧がバイポーラトランジスタ（２３）の
ベース電位となる。つまり、負荷抵抗Ｒ３（２５）の値
を変えることによって、ベース電位を任意の値に設定す
ることができる。具体的には、 が成立するので、前述した（１）式を（２）式に代入ト
ナル。ｌ−１− テ、ｈ −５０，ＶＤＤ−５Ｖ，ｖ
ＢＥＰＥ −φ −０．７ Ｖ ．Ｉ ＯＬ− ４ ０ ｍ Ａと
すると、Ｒ一ＢＥ ５．３７５ ｋΩと求まる。続いて、ｖＢＥがφＢＥ以
上であればバイポーラトランジスタ（２３）がＯＮＬ、
コレクタ電流が流れ始め、出力端の電圧が下がる。
又、入力端にＨレベルの電圧が入力されると、第２の実
施例と同様な動作をする。
施例と同様な動作をする。
この様な出力バッファ回路によれば素子数を減らして第
２の実施例と同様な効果を得ることができる。
２の実施例と同様な効果を得ることができる。
第７図は、本発明の第４の実施例に係る出力バッフ７回
路を示した回路図である。
路を示した回路図である。
この出力バッフ７回路はゲートが入力端に接続されｖＤ
Ｄレベルとθレベルの電源に接続された、Ｐチャネルト
ランジスタ（３０）及びＮチャネルトランジスタ（３ｌ
）からなるＣＭＯＳインバータと、このＰチャネルトラ
ンジスタ（３０）とＮチャネルトランジスタ（３１）の
ドレイン間に直列接続された２つの抵抗Ｒ （３２）
， Ｒ５（３３）と、この２つの抵抗Ｒ （３２）と
Ｒ５（３３）の接続点に陽極が接続され、出力端に陰極
が接続されたダイオード（３４）と、Ｎチャネルトラン
ジスタ（３ｌ）のドレインにベースが接続され、エミッ
タがＯレベルに接地され、コレクタが出力端に接続され
たバイポーラトランジスタ（３５）と、入力端に縦続接
続された２段のインバータ（３Ｂ） ． （３７）と、
このインバータ（３７）の出力にベースが接続され、コ
レクタがｖＤＤレベルの電源に接続され、エミッタが出
力端に接続されたバイポーラトランジスタ（３８）から
構成されている。
Ｄレベルとθレベルの電源に接続された、Ｐチャネルト
ランジスタ（３０）及びＮチャネルトランジスタ（３ｌ
）からなるＣＭＯＳインバータと、このＰチャネルトラ
ンジスタ（３０）とＮチャネルトランジスタ（３１）の
ドレイン間に直列接続された２つの抵抗Ｒ （３２）
， Ｒ５（３３）と、この２つの抵抗Ｒ （３２）と
Ｒ５（３３）の接続点に陽極が接続され、出力端に陰極
が接続されたダイオード（３４）と、Ｎチャネルトラン
ジスタ（３ｌ）のドレインにベースが接続され、エミッ
タがＯレベルに接地され、コレクタが出力端に接続され
たバイポーラトランジスタ（３５）と、入力端に縦続接
続された２段のインバータ（３Ｂ） ． （３７）と、
このインバータ（３７）の出力にベースが接続され、コ
レクタがｖＤＤレベルの電源に接続され、エミッタが出
力端に接続されたバイポーラトランジスタ（３８）から
構成されている。
まず、入力端にＨレベルの電圧が入力されると、Ｐチャ
ネルトランジスタ（３０）はＯＦＦＬ、Ｎチャネルトラ
ンジスタ（３１）はＯＮする。Ｎチャネルトランジスタ
（３ｌ）がＯＮすると、ドレイン電流が流れ始め、バイ
ポーラトランジスタ（３５）のベース電圧を下げて、バ
イポーラトランジスタ（３５）をＯＦＦにする。又、入
力端のＨレベルの電圧は、２段のインバータ（３［ｉ）
，（３７）により同レベルのまま、バイポーラトランジ
スタ（３８）のベースに入力される。ベースにＨレベル
の電圧が入力され、ｖＢＥがφＢＥ以上になると、バイ
ポーラトランジスタ（３８）はＯＮＬ、コレクタ電流が
流れ始める。コレクタ電流が流れると、出力端にはｖＤ
ＤレベルよりφＢＥだけ低くなった電圧が出力される。
ネルトランジスタ（３０）はＯＦＦＬ、Ｎチャネルトラ
ンジスタ（３１）はＯＮする。Ｎチャネルトランジスタ
（３ｌ）がＯＮすると、ドレイン電流が流れ始め、バイ
ポーラトランジスタ（３５）のベース電圧を下げて、バ
イポーラトランジスタ（３５）をＯＦＦにする。又、入
力端のＨレベルの電圧は、２段のインバータ（３［ｉ）
，（３７）により同レベルのまま、バイポーラトランジ
スタ（３８）のベースに入力される。ベースにＨレベル
の電圧が入力され、ｖＢＥがφＢＥ以上になると、バイ
ポーラトランジスタ（３８）はＯＮＬ、コレクタ電流が
流れ始める。コレクタ電流が流れると、出力端にはｖＤ
ＤレベルよりφＢＥだけ低くなった電圧が出力される。
次に、入力端にＬレベルの電圧が入力されると、２段イ
ンバータ（３Ｇ） ． （３７）により同レベルのまま
、バイポーラトランジスタ（３８）のベースに入力され
、バイポーラトランジスタ（３８）はＯＦＦとなる。又
、この入力端の電圧により、Ｐチャネルトランジスタ（
３０）はＯＮとなり、Ｎチャネルトランジスタ（３１）
はＯＦＦとなる。Ｐチャネルトランジスタ（３０）がＯ
Ｎするとドレイン電流ｌＤが流れ始める。
ンバータ（３Ｇ） ． （３７）により同レベルのまま
、バイポーラトランジスタ（３８）のベースに入力され
、バイポーラトランジスタ（３８）はＯＦＦとなる。又
、この入力端の電圧により、Ｐチャネルトランジスタ（
３０）はＯＮとなり、Ｎチャネルトランジスタ（３１）
はＯＦＦとなる。Ｐチャネルトランジスタ（３０）がＯ
Ｎするとドレイン電流ｌＤが流れ始める。
Ｐチャネルトランジスタ（３０）のドレイン電位を■
とすると、この電圧Ｖ。は抵抗Ｒ４（３２）によＣ ってＶ に降圧される。更に又、この電圧ＶＢはＢ 抵抗Ｒ （３３）によってｖＡに降圧される。この電
圧ＶＡはバイポーラトランジスタ（３５）のベースに供
給され、続いて、バイポーラトランジスタ（３５）がＯ
Ｎするとコレクタ電流が流れ始め、出力電圧ｖＯＬが下
がっていく。この時、出力端とベース間はショートされ
ていないので、パイポーラトランジスタ（３５）がＯＮ
Ｌている間は”ＢＨに影響されずに、出力電圧ｖｏＬは
下がり続ける。つまり、φＢＢ（＝０．７ Ｖ）以下の
出力電圧”ＯＬを得ることができる。
とすると、この電圧Ｖ。は抵抗Ｒ４（３２）によＣ ってＶ に降圧される。更に又、この電圧ＶＢはＢ 抵抗Ｒ （３３）によってｖＡに降圧される。この電
圧ＶＡはバイポーラトランジスタ（３５）のベースに供
給され、続いて、バイポーラトランジスタ（３５）がＯ
Ｎするとコレクタ電流が流れ始め、出力電圧ｖＯＬが下
がっていく。この時、出力端とベース間はショートされ
ていないので、パイポーラトランジスタ（３５）がＯＮ
Ｌている間は”ＢＨに影響されずに、出力電圧ｖｏＬは
下がり続ける。つまり、φＢＢ（＝０．７ Ｖ）以下の
出力電圧”ＯＬを得ることができる。
尚、この出力バッファ回路中のダイオード（３４）は、
スイッチング・ノイズ対策のため電流クランブ用として
設けたものである。出力電圧がある値まで下がり、ダイ
オード（３４）の両端の電位差がダイオード（３４）が
ＯＮするのに必要な値φ′ になＢＥ ると、ダイオード（３４）はＯＮする。ダイオードがＯ
Ｎすると、ダイオードに電流が流れ始め、バイポーラト
ランジスタ（３５）のベース電流が減少する。
スイッチング・ノイズ対策のため電流クランブ用として
設けたものである。出力電圧がある値まで下がり、ダイ
オード（３４）の両端の電位差がダイオード（３４）が
ＯＮするのに必要な値φ′ になＢＥ ると、ダイオード（３４）はＯＮする。ダイオードがＯ
Ｎすると、ダイオードに電流が流れ始め、バイポーラト
ランジスタ（３５）のベース電流が減少する。
ベース電流が減少すると出力電流は減少し、出力電圧が
０になる前に、出力電流は０になってしまう。このこと
は第８図に示した電流特性からもわかる。尚、この時の
素子定数は、Ｗ／Ｌ−９ ０／１．５ ，ＶＤＤ−５Ｖ
，Ｒ４−１．８ ｋＱ，Ｒ５−１００Ωである。この様
に、出力電圧がある値まで下がると、急に出力電流が減
少し、出力電圧の０付近では出力電流はＯであるので、
電流の変化率は低くなりノイズは減少する。
０になる前に、出力電流は０になってしまう。このこと
は第８図に示した電流特性からもわかる。尚、この時の
素子定数は、Ｗ／Ｌ−９ ０／１．５ ，ＶＤＤ−５Ｖ
，Ｒ４−１．８ ｋＱ，Ｒ５−１００Ωである。この様
に、出力電圧がある値まで下がると、急に出力電流が減
少し、出力電圧の０付近では出力電流はＯであるので、
電流の変化率は低くなりノイズは減少する。
尚、ショットキーダイオードの電流特性の立ち上がりは
、ダイオードに比べて急峻であるので、ダイオードをシ
ョットキーダイオードに変えることによって、より良い
効果が得られる。
、ダイオードに比べて急峻であるので、ダイオードをシ
ョットキーダイオードに変えることによって、より良い
効果が得られる。
又、２段インバータ（３Ｂ） ， （３７）は、入力端
の電圧を他の回路にも利用する時の、レベルダウン防止
用の増幅器として設けたものである。
の電圧を他の回路にも利用する時の、レベルダウン防止
用の増幅器として設けたものである。
又、出力電流の設定方法については、第１の実施例と同
様である。
様である。
このような出力バッフ７回路によれば、第２の実施例と
同様な効果が得られるが、特に、プルアップ抵抗Ｒ２（
２４）に代って、バイポーラトランジスタ（３８）でＨ
レベルを出力していることにより、貫通電流が流れなく
なるので、消費電力の低下が計れる。更にダイオード（
３４）を設けたことにより、スイッチング・ノイズに強
い出力バツフ７回路がが得られる。
同様な効果が得られるが、特に、プルアップ抵抗Ｒ２（
２４）に代って、バイポーラトランジスタ（３８）でＨ
レベルを出力していることにより、貫通電流が流れなく
なるので、消費電力の低下が計れる。更にダイオード（
３４）を設けたことにより、スイッチング・ノイズに強
い出力バツフ７回路がが得られる。
尚、本実施例ではバイポーラトランジスタ（３５）のベ
ース電圧を下げるためにＮチャネルトランジスタ（３ｌ
）を設けているが、抵抗に変えても同様な効果が得られ
る。
ース電圧を下げるためにＮチャネルトランジスタ（３ｌ
）を設けているが、抵抗に変えても同様な効果が得られ
る。
［発明の効果コ
以上詳述した様に本発明によれば、論理回路部の出力電
圧を降圧部により所望の電圧値に降圧することができる
のでバイポーラトランジスタの逆電流を防止できる。又
、バイポーラトランジスタのｖＢＥを出力端の電圧とは
独立に設定していることにより、出力端の電圧をφＢＥ
以下にすることができ、φ８８以下の電圧で出力電流を
設定することのできる出力バッファ回路を提供すること
ができる。
圧を降圧部により所望の電圧値に降圧することができる
のでバイポーラトランジスタの逆電流を防止できる。又
、バイポーラトランジスタのｖＢＥを出力端の電圧とは
独立に設定していることにより、出力端の電圧をφＢＥ
以下にすることができ、φ８８以下の電圧で出力電流を
設定することのできる出力バッファ回路を提供すること
ができる。
第１図は本発明の第１の実施例に係る出力バッフ７回路
を示したブロック図、第２図は本発明の第１の実施例に
係る出力バッファ回路を示した回路図、第３図は本発明
の第１の実施例に係るＰチャネルトランジスタの電流特
性を示したグラフ、第４図は本発明の第１の実施例に係
る出力バッフ７回路の電流特性を示したグラフ、第５図
は本発明の第２の実施例に係る出力バッフ７回路を示し
た回路図、第６図は本発明の第３の実施例に係る出力バ
ッファ回路を示した回路図、第７図は本発明の第４の実
施例に係る出力バッファ回路を示した回路図、第８図は
本発明の第４の実施例に係る出力バッファ回路の電流特
性を示したグラフ、第９図は従来技術による出力バッフ
ァ回路を示した回路図、第１０図は従来技術による出力
バッファ回路の電流特性を示したグラフである。 １０・・・論理回路部 １１・・・降圧部１２，
２３， ３５． ３８・・・バイポーラトランジスタ２
０． ２１， ３０． ３１・・・ＭＯＳトランジスタ
２２． ２４， ３２． ８３・・・抵抗３４・・・ダ
イオード ヌ １ 圓
を示したブロック図、第２図は本発明の第１の実施例に
係る出力バッファ回路を示した回路図、第３図は本発明
の第１の実施例に係るＰチャネルトランジスタの電流特
性を示したグラフ、第４図は本発明の第１の実施例に係
る出力バッフ７回路の電流特性を示したグラフ、第５図
は本発明の第２の実施例に係る出力バッフ７回路を示し
た回路図、第６図は本発明の第３の実施例に係る出力バ
ッファ回路を示した回路図、第７図は本発明の第４の実
施例に係る出力バッファ回路を示した回路図、第８図は
本発明の第４の実施例に係る出力バッファ回路の電流特
性を示したグラフ、第９図は従来技術による出力バッフ
ァ回路を示した回路図、第１０図は従来技術による出力
バッファ回路の電流特性を示したグラフである。 １０・・・論理回路部 １１・・・降圧部１２，
２３， ３５． ３８・・・バイポーラトランジスタ２
０． ２１， ３０． ３１・・・ＭＯＳトランジスタ
２２． ２４， ３２． ８３・・・抵抗３４・・・ダ
イオード ヌ １ 圓
Claims (4)
- （１）第１又は第２の電位を選択的に出力する論理回路
部と、 この論理回路部の出力に接続され、前記論理回路部が第
２の電位を出力する時に、第１の電位以上第２の電位以
下に降圧する降圧部と、 この降圧部の出力にベースが接続され、エミッタに第１
の電位が供給され、コレクタが出力端に接続されたバイ
ポーラトランジスタとを備えた出力バッファ回路。 - （２）入力端にゲートが接続され、ソースに第１の電位
が供給された第１導電型ＭＯＳトランジスタと、 前記入力端にゲートが接続され、ソースに第２の電位が
供給された第２導電型ＭＯＳトランジスタと、 前記第１導電型ＭＯＳトランジスタのドレインと、前記
第２導電型ＭＯＳトランジスタのドレインとの間に接続
された抵抗と、 前記第２導電型ＭＯＳトランジスタのドレインにベース
が接続され、エミッタに第２の電位が供給され、コレク
タが出力端に接続されたバイポーラトランジスタとを備
えた出力バッファ回路。 - （３）前記出力端と前記第１の電位の間に第２の抵抗を
接続したことを特徴とする請求項２記載の出力バッファ
回路。 - （４）入力端にゲートが接続され、ソースに第１の電位
が供給された第１導電型ＭＯＳトランジスタと、 入力端にゲートが接続され、ソースに第２の電位が供給
された第２導電型ＭＯＳトランジスタと、前記第１導電
型ＭＯＳトランジスタのドレインと前記第２導電型ＭＯ
Ｓトランジスタのドレインとの間に直列接続された２つ
の抵抗と、 この２つの抵抗の接続点に陽極が接続され、陰極が出力
端に接続されたダイオードと、 前記第２導電型ＭＯＳトランジスタのドレインにベース
が接続され、エミッタに第２の電位が供給され、コレク
タが前記出力端に接続された第１のバイポーラトランジ
スタと、 前記入力端にベースが接続され、コレクタに第１の電位
が供給され、エミッタが前記出力端に接続された第２の
バイポーラトランジスタとを備えた出力バッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057834A JPH02238712A (ja) | 1989-03-13 | 1989-03-13 | 出力バッファ回路 |
| EP90104728A EP0387792A1 (en) | 1989-03-13 | 1990-03-13 | Output buffer circuit |
| KR1019900003343A KR900015466A (ko) | 1989-03-13 | 1990-03-13 | 출력버퍼회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1057834A JPH02238712A (ja) | 1989-03-13 | 1989-03-13 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02238712A true JPH02238712A (ja) | 1990-09-21 |
Family
ID=13066979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1057834A Pending JPH02238712A (ja) | 1989-03-13 | 1989-03-13 | 出力バッファ回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0387792A1 (ja) |
| JP (1) | JPH02238712A (ja) |
| KR (1) | KR900015466A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005064795A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd | 信号出力回路及びそれを有する電源電圧監視装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3433359B2 (ja) * | 1993-06-18 | 2003-08-04 | 日本テキサス・インスツルメンツ株式会社 | 低電圧出力駆動回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919435A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59117330A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPS619015A (ja) * | 1984-06-25 | 1986-01-16 | Fujitsu Ltd | 相補形ゲ−ト回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4065683A (en) * | 1974-06-12 | 1977-12-27 | Square D Company | Circuitry for industrial logic systems |
| JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
| KR900000830B1 (ko) * | 1984-06-25 | 1990-02-17 | 후지쑤 가부시끼가이샤 | 상보형(相補型) Bi-MIS 게이트 회로 |
-
1989
- 1989-03-13 JP JP1057834A patent/JPH02238712A/ja active Pending
-
1990
- 1990-03-13 EP EP90104728A patent/EP0387792A1/en not_active Withdrawn
- 1990-03-13 KR KR1019900003343A patent/KR900015466A/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919435A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59117330A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体集積回路装置 |
| JPS619015A (ja) * | 1984-06-25 | 1986-01-16 | Fujitsu Ltd | 相補形ゲ−ト回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005064795A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd | 信号出力回路及びそれを有する電源電圧監視装置 |
| JP2005197787A (ja) * | 2003-12-26 | 2005-07-21 | Rohm Co Ltd | 信号出力回路及びそれを有する電源電圧監視装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900015466A (ko) | 1990-10-27 |
| EP0387792A1 (en) | 1990-09-19 |
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