JPS619015A - 相補形ゲ−ト回路 - Google Patents
相補形ゲ−ト回路Info
- Publication number
- JPS619015A JPS619015A JP59130438A JP13043884A JPS619015A JP S619015 A JPS619015 A JP S619015A JP 59130438 A JP59130438 A JP 59130438A JP 13043884 A JP13043884 A JP 13043884A JP S619015 A JPS619015 A JP S619015A
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- pull
- nmos
- pmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はプルアップ用のＰＮＰ トランジスタとプルダ
ウン用のＮＰＮ ｌ−ランジスタとからなる出力回路に
おいて、両者が同時にオンすることにより流れるラッシ
ュ電流を抑えて無駄な消費電力及び有害なノイズを抑え
た論理ゲート回路に関する。
ウン用のＮＰＮ ｌ−ランジスタとからなる出力回路に
おいて、両者が同時にオンすることにより流れるラッシ
ュ電流を抑えて無駄な消費電力及び有害なノイズを抑え
た論理ゲート回路に関する。
（２）技術の背景と問題点
ＭＩＳトランジスタを相補形スイッチに組んだいわゆる
ＣＭＩＳ回路（以下代表的なものとして・０Ｍ０３回路
で説明する）においては定常的な消費電力がほぼゼロで
あることや、広い動作電源範囲を持つことや絶縁ゲート
による高い入力インピーダンス特性のためＤＣ的に大き
なファン・アウト数をドライブすることが可能であるこ
とから。
ＣＭＩＳ回路（以下代表的なものとして・０Ｍ０３回路
で説明する）においては定常的な消費電力がほぼゼロで
あることや、広い動作電源範囲を持つことや絶縁ゲート
による高い入力インピーダンス特性のためＤＣ的に大き
なファン・アウト数をドライブすることが可能であるこ
とから。
半導体集積回路としての用途が拡大している。しかし、
Ｍｉｓ （ＭＯＳ） トランジスタは表面伝導型の横
型構造のディバイスであるので、バイポーラトランジス
タのように面の深さ方向に電流を流す縦型構造のディバ
イスに比べると、本質的に大電流を扱うのがむずかしか
った。特にＣＭＯ３回路で出力バッファなどの大電流を
スイッチングする回路を構成する場合には、ＭＯＳトラ
ンジスタの寸法を、同程度の電流容量を持つバイポーラ
トランジスタに比してかなり大きく作ったり、スレッシ
ョルド電圧を低目に制御するなどして十分に低いオン抵
抗が得られる様にするなどの高度の工夫が必要であり、
バイポーラ回路による場合より不利であった。
Ｍｉｓ （ＭＯＳ） トランジスタは表面伝導型の横
型構造のディバイスであるので、バイポーラトランジス
タのように面の深さ方向に電流を流す縦型構造のディバ
イスに比べると、本質的に大電流を扱うのがむずかしか
った。特にＣＭＯ３回路で出力バッファなどの大電流を
スイッチングする回路を構成する場合には、ＭＯＳトラ
ンジスタの寸法を、同程度の電流容量を持つバイポーラ
トランジスタに比してかなり大きく作ったり、スレッシ
ョルド電圧を低目に制御するなどして十分に低いオン抵
抗が得られる様にするなどの高度の工夫が必要であり、
バイポーラ回路による場合より不利であった。
また大きな寸法のＭＯＳトランジスタや、バイポーラト
ランジスタなど大電流用の素子を使って相補形あるいは
トーテムポール型等のプッシュプル型の低出力インピー
ダンス型の回路を構成する場合には、トランジェントに
おいてプルアップ用トランジスタとプルダウン用のトラ
ンジスタの両方がスレッショルドやバイアスの関係から
同時にオン状態となって多大なラッシュ電流が電源の高
電位側から低電位側へと流れて、電源ラインへのノイズ
発生や高速動作時の消費電力／発熱の増大などの問題が
あった。
ランジスタなど大電流用の素子を使って相補形あるいは
トーテムポール型等のプッシュプル型の低出力インピー
ダンス型の回路を構成する場合には、トランジェントに
おいてプルアップ用トランジスタとプルダウン用のトラ
ンジスタの両方がスレッショルドやバイアスの関係から
同時にオン状態となって多大なラッシュ電流が電源の高
電位側から低電位側へと流れて、電源ラインへのノイズ
発生や高速動作時の消費電力／発熱の増大などの問題が
あった。
（３）発明の目的
本発明は、これら０Ｍ０３回路や、縦型構造ディバイス
の特長、すなわち、高入力インピーダンス特性、広範囲
な動作可能電源範囲、大電流への対応性のよさ等をうま
（活かす低出力インピーダンス型の回路を簡単な構成に
より実現し、しかも、これら低出力インピーダンス型の
回路にありがちなトランジェント時における無効かつ有
害なラフシュ・カレントを効果的に抑制する事の可能な
回路を提供することを目的とする。
の特長、すなわち、高入力インピーダンス特性、広範囲
な動作可能電源範囲、大電流への対応性のよさ等をうま
（活かす低出力インピーダンス型の回路を簡単な構成に
より実現し、しかも、これら低出力インピーダンス型の
回路にありがちなトランジェント時における無効かつ有
害なラフシュ・カレントを効果的に抑制する事の可能な
回路を提供することを目的とする。
（４）発明の構成
上記目的は本発明によれば、第１のＰ’ＭＩＳトランジ
スタと第１のＮＭＩＳトランジスタとの間に第１のイン
ピーダンス素子が挿入されてなる第１のＣＭＩＳ回路と
、第２のＰＭ［Ｓトランジスタと第２のＮＭＩＳトラン
ジスタとの間に第２のインピーダンス素子が挿入されて
なる第２のＣＭＩｓ回路と、前記第１のＰＭＩＳトラン
ジスタと前記第１のインピーダンス素子との接続点にベ
ース端子が接続されたプルアップ用縦型構造の接合
）ラトランジスタと、前記第２のＮＭ Ｉ
Ｓ トランジスタと前記第２のインピーダンス素子との
接続点にベース端子が接続されたプルダウン用縦型構造
の接合のトランジスタを具備し、該プルアップ用、プル
ダウン用縦型構造の接合トランジスタの接続点を出力端
とすることを特徴とする相補形ゲート回路を提供するこ
とによ゛って達成される。
スタと第１のＮＭＩＳトランジスタとの間に第１のイン
ピーダンス素子が挿入されてなる第１のＣＭＩＳ回路と
、第２のＰＭ［Ｓトランジスタと第２のＮＭＩＳトラン
ジスタとの間に第２のインピーダンス素子が挿入されて
なる第２のＣＭＩｓ回路と、前記第１のＰＭＩＳトラン
ジスタと前記第１のインピーダンス素子との接続点にベ
ース端子が接続されたプルアップ用縦型構造の接合
）ラトランジスタと、前記第２のＮＭ Ｉ
Ｓ トランジスタと前記第２のインピーダンス素子との
接続点にベース端子が接続されたプルダウン用縦型構造
の接合のトランジスタを具備し、該プルアップ用、プル
ダウン用縦型構造の接合トランジスタの接続点を出力端
とすることを特徴とする相補形ゲート回路を提供するこ
とによ゛って達成される。
（５）発明の実施例
次に本発明の一実施例を図面を参照して説明する。
第１図は本発明の相補形ゲート回路の一実施例であり、
ＰＭＯ３トランジスタＰ＋ＡＮＭＯ３トランジスタＮＩ
からなる第１のＣＭＯＳインバータと、ＰＭＯ３トラン
ジスタＰ＋とＮＭＯ３トランジスタＮ１からなる第２の
ＣＭＯＳインバータと、プルアップ用Ｐ型の縦型構造の
接合トランジスタＴ１とプルダウン用Ｎ型の縦型構造の
接合トランジスタＴ２からな゛る負荷駆動用インバータ
回路から構成される。この縦型構造の接合トランジスタ
としては代表的なものとしてＢｉｐｏｌａｒ トランジ
スタ（ＢＰＴ）やパンチングスルーディバイスとして知
られるＵｎｉｐｏｌａｒトランジスタのＳＩＴやＰＢＴ
等がある。ここではＢＰＴを使って説明する。そして第
１．第２のＣＭＯＳインバータのＰＭＯ３！−ランジス
タＰ１．Ｐ２とＮＭＯ３トランジスタＮｌ、Ｎ２とのそ
、れぞれのドレイン間に抵抗Ｒ１，Ｒ２が接続され、Ｐ
ｌのド゛レイン端子はＴ１のベースに接続されＮ２のル
イン端子はＴ２のベースに接続される。さらに、第１と
第２のＣＭＯＳインバータの入力は共通に接続され、縦
型トランジスタＴ＋とＴ２の共通コレクタ端子が出力と
なる。
ＰＭＯ３トランジスタＰ＋ＡＮＭＯ３トランジスタＮＩ
からなる第１のＣＭＯＳインバータと、ＰＭＯ３トラン
ジスタＰ＋とＮＭＯ３トランジスタＮ１からなる第２の
ＣＭＯＳインバータと、プルアップ用Ｐ型の縦型構造の
接合トランジスタＴ１とプルダウン用Ｎ型の縦型構造の
接合トランジスタＴ２からな゛る負荷駆動用インバータ
回路から構成される。この縦型構造の接合トランジスタ
としては代表的なものとしてＢｉｐｏｌａｒ トランジ
スタ（ＢＰＴ）やパンチングスルーディバイスとして知
られるＵｎｉｐｏｌａｒトランジスタのＳＩＴやＰＢＴ
等がある。ここではＢＰＴを使って説明する。そして第
１．第２のＣＭＯＳインバータのＰＭＯ３！−ランジス
タＰ１．Ｐ２とＮＭＯ３トランジスタＮｌ、Ｎ２とのそ
、れぞれのドレイン間に抵抗Ｒ１，Ｒ２が接続され、Ｐ
ｌのド゛レイン端子はＴ１のベースに接続されＮ２のル
イン端子はＴ２のベースに接続される。さらに、第１と
第２のＣＭＯＳインバータの入力は共通に接続され、縦
型トランジスタＴ＋とＴ２の共通コレクタ端子が出力と
なる。
かかる構成の相補形ゲート回路の動作を第２図、第３図
、第４図に示したＭＯＳトランジスタの特性図及び抵抗
Ｒ付き０Ｍ０３回路の電圧伝達特性図を用いて説明する
。
、第４図に示したＭＯＳトランジスタの特性図及び抵抗
Ｒ付き０Ｍ０３回路の電圧伝達特性図を用いて説明する
。
第２図（ａ）にＮＭＯ３とＰＭ＜）Ｓの一般的な■。ｓ
ｒ”ｏｉ特性の例を、それぞれ実線と破線で示した。■
〜■とあるのはそれぞれのゲートにかかる入力電圧ｖ、
Ｎによる特性の変化を表すものである。
ｒ”ｏｉ特性の例を、それぞれ実線と破線で示した。■
〜■とあるのはそれぞれのゲートにかかる入力電圧ｖ、
Ｎによる特性の変化を表すものである。
第２図（ｂｌには、一般的な０Ｍ０３回路の入出力電圧
伝達特性と、電源の高電位側から低電位側へと流れるラ
ッシュカレント■６の例を示した。
伝達特性と、電源の高電位側から低電位側へと流れるラ
ッシュカレント■６の例を示した。
第２図（０）は一般的な０Ｍ０３回路の例である。
第２図伽）の入出力電圧伝達特性及びラッシュカレント
特性は、第２図（ａ）のＮＭＯ３とＰＭＯ３のｖＤｓ−
ＩＤ、特性図から同一入力端子ｖ、Ｎにおける特性曲線
の交点を、ｖ、Ｎを軸としたグラフにプロットしなおし
たものである。
特性は、第２図（ａ）のＮＭＯ３とＰＭＯ３のｖＤｓ−
ＩＤ、特性図から同一入力端子ｖ、Ｎにおける特性曲線
の交点を、ｖ、Ｎを軸としたグラフにプロットしなおし
たものである。
Ｖユは、電源をＮＭＯ３とＰＭＯ３で分割した電位とし
て与えられるから、ｖＩＮの増加に伴って、ＮＭＯ３が
導通の度合・を強め、ＰＭＯ３が非導通状態へと遷移し
てゆくのに応じ電源の中点付近のＶ、ＮでＨレベルから
ＬレベルへとｖｃＫｆｆが遷移する特性となっている。
て与えられるから、ｖＩＮの増加に伴って、ＮＭＯ３が
導通の度合・を強め、ＰＭＯ３が非導通状態へと遷移し
てゆくのに応じ電源の中点付近のＶ、ＮでＨレベルから
ＬレベルへとｖｃＫｆｆが遷移する特性となっている。
本発明ではＣＭＯＳのドレイン同士の間に抵抗Ｒを挿入
しているが、この時の入出力電圧伝達特性及びラッシュ
カレント特性は第３図（ｂｌに示す通りである。
しているが、この時の入出力電圧伝達特性及びラッシュ
カレント特性は第３図（ｂｌに示す通りである。
第３図（ａ）はＰＭＯ３のＶ、、−１，、、特性と、抵
抗Ｒをドレインに直列接続したＮＭＯ３のｖｏ、 Ｉ。
抗Ｒをドレインに直列接続したＮＭＯ３のｖｏ、 Ｉ。
、特性を示した。
第３図（Ｃ）は、これらの回路図である。
第３図１ａ）に示すようにＮＭＯ３側の特性は抵抗Ｒに
よる電圧ドロップの分だけ、Ｌｏｇが増加するにつれて
Ｖｏｌのプラス方向にシフトしてゆく。
よる電圧ドロップの分だけ、Ｌｏｇが増加するにつれて
Ｖｏｌのプラス方向にシフトしてゆく。
従って出力■ッは第３図伽）に示したように、ｔｏｓす
なわち１．の流れる遷移領域において、抵抗Ｒの電圧ド
ロップによるＭＯ３特性のプラスシフト分だ番ｔ、通常
の０Ｍ０８回、路より高めのレベルを遷移する。
なわち１．の流れる遷移領域において、抵抗Ｒの電圧ド
ロップによるＭＯ３特性のプラスシフト分だ番ｔ、通常
の０Ｍ０８回、路より高めのレベルを遷移する。
第３図（ｂ）では、参考のため、Ｒ−０の場合、すなわ
ち通常の０Ｍ０３回路の電圧伝達特性を破線表示しであ
る。実線表示したＲ付ＣＭＯ３回路の電圧伝達特性曲線
はＲが大きくなる程、゛通常ＣＭＯ８の特性曲線よりも
高レベル側にふくらむ形となる。また、Ｒの下側からｖ
ａｆｆをとり出した場合には、シフトの方向が逆になる
ため、電圧伝達特性は遷移領域において低レベル側にシ
フトした出 電力を表すことになる。
ち通常の０Ｍ０３回路の電圧伝達特性を破線表示しであ
る。実線表示したＲ付ＣＭＯ３回路の電圧伝達特性曲線
はＲが大きくなる程、゛通常ＣＭＯ８の特性曲線よりも
高レベル側にふくらむ形となる。また、Ｒの下側からｖ
ａｆｆをとり出した場合には、シフトの方向が逆になる
ため、電圧伝達特性は遷移領域において低レベル側にシ
フトした出 電力を表すことになる。
第４図（ａｌはこれら第２図、第３図をもとに本発明回
路の電圧伝達特性を示したものである。第４図伽）は対
応する本発明回路図例である。
路の電圧伝達特性を示したものである。第４図伽）は対
応する本発明回路図例である。
抵抗Ｒ１の高レベルエンド則ちＰＭＯＳドレインとの接
続点Ｂの電位は第３図（ｂ）で示された特性曲線とバイ
ポーラ出力段のＰＮＰ ｌ−ランジスタＴ１の入力クラ
ンプ特性を合成したものとなり、第４図（ａｌの■９と
して示すように、ｖＩＮの増加とともに通常のＣＭＯＳ
の遷移特性より高めにシフトしたレベルをとりなからＶ
＋より降下遷移するが、ＰＮＰ トランジスタＴ１の■
。よりは降下できずにＶ”−ＶｓＥのレベルでクランプ
される特性となる。逆に抵抗Ｒ２の低レベルエンドすな
わちＮＭＯＳドレインとの接続点Ｃの電位はＮＰＮ ト
ランジスタＴ２の入力クランプ特性と、通常のＣＭＯＳ
の遷移特性より低めにシフトした遷移特性との合成とな
り、第４図Ｔ８）のｖｃとして示すように、ｖ −＋
Ｖ、εをクランプレベルとし、それ以下の出力は通常の
ＣＭＯＳより低レベルヘシフトした遷移特性に従ったも
のとなる。
続点Ｂの電位は第３図（ｂ）で示された特性曲線とバイ
ポーラ出力段のＰＮＰ ｌ−ランジスタＴ１の入力クラ
ンプ特性を合成したものとなり、第４図（ａｌの■９と
して示すように、ｖＩＮの増加とともに通常のＣＭＯＳ
の遷移特性より高めにシフトしたレベルをとりなからＶ
＋より降下遷移するが、ＰＮＰ トランジスタＴ１の■
。よりは降下できずにＶ”−ＶｓＥのレベルでクランプ
される特性となる。逆に抵抗Ｒ２の低レベルエンドすな
わちＮＭＯＳドレインとの接続点Ｃの電位はＮＰＮ ト
ランジスタＴ２の入力クランプ特性と、通常のＣＭＯＳ
の遷移特性より低めにシフトした遷移特性との合成とな
り、第４図Ｔ８）のｖｃとして示すように、ｖ −＋
Ｖ、εをクランプレベルとし、それ以下の出力は通常の
ＣＭＯＳより低レベルヘシフトした遷移特性に従ったも
のとなる。
ｖ、Ｊｖｃでそれぞれ電源の高電位側及び低電位側から
ｖ８εのレベルにクランプされている領域は、それぞれ
ＰＮＰ トランジスタＴ＋やＮＰＮ トランジスタＴ２
がＯＮ状態にある領域に相当する。
ｖ８εのレベルにクランプされている領域は、それぞれ
ＰＮＰ トランジスタＴ＋やＮＰＮ トランジスタＴ２
がＯＮ状態にある領域に相当する。
第４図（ａｌに示した様にＰＮＰトランジスタＴ１がＯ
ＦＦからＯＮ状態に切り換わるスレッショルド点はＲ１
が大きくなるほどｖｌＮの高いほうヘシフトする。また
ＮＰＮ トランジスタＴ２についてはスレッショルドは
Ｒ２が太きくるほど、ｖｌＮの低いほうヘシフトする。
ＦＦからＯＮ状態に切り換わるスレッショルド点はＲ１
が大きくなるほどｖｌＮの高いほうヘシフトする。また
ＮＰＮ トランジスタＴ２についてはスレッショルドは
Ｒ２が太きくるほど、ｖｌＮの低いほうヘシフトする。
そしてＲ１，Ｒ２を使わない通常のＣＭＯＳでＴ１．Ｔ
２を駆動した場合は、Ｒ＝Ｏとして破線で第４図（ａｌ
中に描かれた特性曲線上を■、■わが遷移するのでＴＩ
、Ｔ２のＯＮ状態となっている領域同士が途中で重なり
あい、トランジェントにおいてラッシュカレントが電源
の高電位側からＴＩ、Ｔｔを通り電源の低電位側へ流れ
てしまいノイズや発熱、無効な消費電力の増大となって
しまうことが明らかである。
２を駆動した場合は、Ｒ＝Ｏとして破線で第４図（ａｌ
中に描かれた特性曲線上を■、■わが遷移するのでＴＩ
、Ｔ２のＯＮ状態となっている領域同士が途中で重なり
あい、トランジェントにおいてラッシュカレントが電源
の高電位側からＴＩ、Ｔｔを通り電源の低電位側へ流れ
てしまいノイズや発熱、無効な消費電力の増大となって
しまうことが明らかである。
これに対し、本発明のようにＲ＋、Ｒ２を挿入した回路
においては、第４図（ａｌ中の実線で示した特性となる
ので、Ｒ１，Ｒ２によるシフト効果でＴ１．Ｔ２が同時
にＯＮ状態となる領域が存在しないようにでき、従って
トランジェントにおける前述のような有害なラッシュカ
レントを防止することが可能となって６）る。
においては、第４図（ａｌ中の実線で示した特性となる
ので、Ｒ１，Ｒ２によるシフト効果でＴ１．Ｔ２が同時
にＯＮ状態となる領域が存在しないようにでき、従って
トランジェントにおける前述のような有害なラッシュカ
レントを防止することが可能となって６）る。
なお、Ｒ１，Ｒ２の値についてはある程度以上の適当な
値にしておけば出力段の同時ＯＮ状態を防止することが
可能であるが、このほか出力段トランジスタの駆動電流
をＭＯＳトランジスタのＯＮ抵抗と直列に入ったこの抵
抗で制御することもできる。
値にしておけば出力段の同時ＯＮ状態を防止することが
可能であるが、このほか出力段トランジスタの駆動電流
をＭＯＳトランジスタのＯＮ抵抗と直列に入ったこの抵
抗で制御することもできる。
（６）発明の効果
本発明の相補形ゲート回路によれば、出力段の大電流用
縦形接合トランジスタのトランジェント時におけるラッ
シュカレントを抑制し、はぼ０にすることができるので
、無駄な消費電力や発熱及び電源ラインに発生するノイ
ズ等を低減すること、 ができ大規模
集積回路を実現する時有利である。
縦形接合トランジスタのトランジェント時におけるラッ
シュカレントを抑制し、はぼ０にすることができるので
、無駄な消費電力や発熱及び電源ラインに発生するノイ
ズ等を低減すること、 ができ大規模
集積回路を実現する時有利である。
また本発明のゲート回路を用いて外部とのインク−フェ
ース回路とすれば、縦形接合トランジス多の特徴である
高電流密度動作と低い出力インピーダンスによる高駆動
能力が発揮され、高速かつ定常的にも安定な出力信号が
得られ、ＣＭＯＳによって構成した場合よりも高集積で
電気的にも高性能なＩＣが実現できる。
ース回路とすれば、縦形接合トランジス多の特徴である
高電流密度動作と低い出力インピーダンスによる高駆動
能力が発揮され、高速かつ定常的にも安定な出力信号が
得られ、ＣＭＯＳによって構成した場合よりも高集積で
電気的にも高性能なＩＣが実現できる。
回路構成上、縦形接合トランジスタによる出力段とこの
入力電流経路インピーダンス素子を持つことから、゛出
力段の駆動能力の調整が可能であり、ＣＭＯＳだけの場
合よりもゲイン、も高いことから設計の自由度は太き（
、動作可能な電源電圧もＴＴＬ−？’ＣＭＯ３よりもか
なり低いものまで実現で曇る。
入力電流経路インピーダンス素子を持つことから、゛出
力段の駆動能力の調整が可能であり、ＣＭＯＳだけの場
合よりもゲイン、も高いことから設計の自由度は太き（
、動作可能な電源電圧もＴＴＬ−？’ＣＭＯ３よりもか
なり低いものまで実現で曇る。
第１図は本発明の相補形ゲート回路の一実施例の回路図
、第２図（ａｌ、 （ｂ）、 （ｃｌはそれぞれ通常の
０Ｍ０３回路のトランジスタ特性図と電圧伝達特性図及
び回路図、第３図（ａ）、 （ｂｌ、 （ｃｌはそれぞ
れ本発明の一部にあたるところの抵抗挿入型のＣＭＯＳ
回路のトランジスタ特性図と電圧伝達特性図及び
・ア回路図、第４図（ａｌ、 （ｂ）はそれ
ぞれ本発明の相補形ゲート回路６電圧伝達特性図とその
回路例である。 ＰＩ、Ｒ２・・・ＰＭＯ３トランジスタ。 Ｎｌ、Ｎ２・・・ＮＭＯ３Ｉ−ランジスタ。 Ｔ＋ ・・・ＰＮＰ トランジスタ Ｔ２・・・ＮＰＮ）ランジスク Ｒ１，Ｒ２・・・抵抗 第１図 第２図 一一一１♂ 第３図
、第２図（ａｌ、 （ｂ）、 （ｃｌはそれぞれ通常の
０Ｍ０３回路のトランジスタ特性図と電圧伝達特性図及
び回路図、第３図（ａ）、 （ｂｌ、 （ｃｌはそれぞ
れ本発明の一部にあたるところの抵抗挿入型のＣＭＯＳ
回路のトランジスタ特性図と電圧伝達特性図及び
・ア回路図、第４図（ａｌ、 （ｂ）はそれ
ぞれ本発明の相補形ゲート回路６電圧伝達特性図とその
回路例である。 ＰＩ、Ｒ２・・・ＰＭＯ３トランジスタ。 Ｎｌ、Ｎ２・・・ＮＭＯ３Ｉ−ランジスタ。 Ｔ＋ ・・・ＰＮＰ トランジスタ Ｔ２・・・ＮＰＮ）ランジスク Ｒ１，Ｒ２・・・抵抗 第１図 第２図 一一一１♂ 第３図
Claims (1)
- 第１のＰＭＩＳトランジスタと第１のＮＭＩＳトランジ
スタとの間に第１のインピーダンス素子が挿入されてな
る第１のＣＭＩＳ回路と、第２のＰＭＩＳトランジスタ
と第２のＮＭＩＳトランジスタとの間に第２のインピー
ダンス素子が挿入されてなる第２のＣＭＩＳ回路と、前
記第１のＰＭＩＳトランジスタと前記第１のインピーダ
ンス素子との接続点にベース端子が接続されたプルアッ
プ用縦型構造を持つ接合トランジスタと、前記第２のＮ
ＭＩＳトランジスタと前記第２のインピーダンス素子と
の接続点にベース端子が接続されたプルダウン用縦型構
造を持つ接合トランジスタを具備し、該プルアップ用、
プルダウン用縦型構造を持つ接合トランジスタの接続点
を出力端とすることを特徴とする相補形ゲート回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130438A JPS619015A (ja) | 1984-06-25 | 1984-06-25 | 相補形ゲ−ト回路 |
| KR1019850003729A KR900000830B1 (ko) | 1984-06-25 | 1985-05-29 | 상보형(相補型) Bi-MIS 게이트 회로 |
| EP85107427A EP0172350B1 (en) | 1984-06-25 | 1985-06-14 | Complementary bi-mis gate circuit |
| DE8585107427T DE3573970D1 (de) | 1984-06-25 | 1985-06-14 | Complementary bi-mis gate circuit |
| US06/746,625 US4751410A (en) | 1984-06-25 | 1985-06-19 | Complementary bi-mis gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130438A JPS619015A (ja) | 1984-06-25 | 1984-06-25 | 相補形ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS619015A true JPS619015A (ja) | 1986-01-16 |
Family
ID=15034242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130438A Pending JPS619015A (ja) | 1984-06-25 | 1984-06-25 | 相補形ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619015A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0292017A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 出力回路 |
| JPH02238712A (ja) * | 1989-03-13 | 1990-09-21 | Toshiba Corp | 出力バッファ回路 |
| JPH0332113A (ja) * | 1989-06-28 | 1991-02-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH03121618A (ja) * | 1989-10-04 | 1991-05-23 | Toshiba Corp | 出力回路 |
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| US5410532A (en) * | 1989-08-29 | 1995-04-25 | Asahi Kogaku Kogyo Kabushiki Kaisha | Method for a adjusting a beam splitter in an optical recording and reproducing apparatus |
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