JPH03142787A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03142787A JPH03142787A JP1281286A JP28128689A JPH03142787A JP H03142787 A JPH03142787 A JP H03142787A JP 1281286 A JP1281286 A JP 1281286A JP 28128689 A JP28128689 A JP 28128689A JP H03142787 A JPH03142787 A JP H03142787A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000005669 field effect Effects 0.000 claims description 62
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 238000007599 discharging Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は絶縁ゲート型電界効果型トランジスタを主な構
成要素とする半導体装置に関し、特に高速かつ安定な動
作が要求される半導体装置の読み出し回路に間する。
成要素とする半導体装置に関し、特に高速かつ安定な動
作が要求される半導体装置の読み出し回路に間する。
［従来の技術］
第５図に従来の半導体装置の出力バッフ７回路を示す。
以下に第５図を用いて読み出し時の出力バッファ回路の
動作について説明する。
動作について説明する。
読み出し時にはアウトプットイネーブル信号ＯＥは高レ
ベル（以下、“Ｈｊｌと記す）、“σＩ−は低レベル（
以下、 “Ｌ′”と記す）に設定する。
ベル（以下、“Ｈｊｌと記す）、“σＩ−は低レベル（
以下、 “Ｌ′”と記す）に設定する。
節点Ｓｌ、 Ｓ３２． Ｓ４． Ｓ３６の電圧を
それぞれ■Ｓｌ、 ＶＳ３２． ＶＳ４． ＶＳ
３６トｔルト、人力信ＩＴＦが“Ｌ”の時、ＶＳＩ、
ＶＳ４は”Ｈ” ＶＳ３２． Ｖ’３６は“Ｌ”
となり、Ｐチャンネルエンハンスメントタイプ電界効果
型トランジスタＱ７が導通し、１チヤンネルエンハンス
メントタイプ電界効果型トランジスタＱ８は非導通とな
るので出力Ｖ ＯＵＴは“Ｈ”となる。
それぞれ■Ｓｌ、 ＶＳ３２． ＶＳ４． ＶＳ
３６トｔルト、人力信ＩＴＦが“Ｌ”の時、ＶＳＩ、
ＶＳ４は”Ｈ” ＶＳ３２． Ｖ’３６は“Ｌ”
となり、Ｐチャンネルエンハンスメントタイプ電界効果
型トランジスタＱ７が導通し、１チヤンネルエンハンス
メントタイプ電界効果型トランジスタＱ８は非導通とな
るので出力Ｖ ＯＵＴは“Ｈ”となる。
一方、人カマ■がＩ（Ｈ”の時は、ＶＳＩ、 ＶＳ４
は“Ｌ″” ＶＳ３２． ＶＳ３６は“Ｈ′′とな
り、トランジスタＱ７が非導通となり、トランジスタＱ
８が導通するので、出力Ｖｏｕｔは“Ｌｌｌとなる。
は“Ｌ″” ＶＳ３２． ＶＳ３６は“Ｈ′′とな
り、トランジスタＱ７が非導通となり、トランジスタＱ
８が導通するので、出力Ｖｏｕｔは“Ｌｌｌとなる。
尚、トランジスタのゲート幅／ゲート長［μｍｌは、Ｐ
チャンネルエンハンスメント電界効果型トランジスタＱ
１は４０／１． ８、Ｎチャンネルエンハンスメント電
界効果型トランジスタＱ３は２０／１．５、Ｐチャンネ
ルエンハンスメント電界効果型トランジスタＱ４は４０
／１． ８、Ｎチャンネルエンハンスメント電界効果型
トランジスタＱ６は２０／１． ５、Ｐチャンネルエン
ハンスメント電界効果型トランジスタＱ７は７００／２
．５、Ｎチャンネルエンハンスメント電界効果型トラン
ジスタＱ８は３５０／２．５である。
チャンネルエンハンスメント電界効果型トランジスタＱ
１は４０／１． ８、Ｎチャンネルエンハンスメント電
界効果型トランジスタＱ３は２０／１．５、Ｐチャンネ
ルエンハンスメント電界効果型トランジスタＱ４は４０
／１． ８、Ｎチャンネルエンハンスメント電界効果型
トランジスタＱ６は２０／１． ５、Ｐチャンネルエン
ハンスメント電界効果型トランジスタＱ７は７００／２
．５、Ｎチャンネルエンハンスメント電界効果型トラン
ジスタＱ８は３５０／２．５である。
［発明が解決しようとする課題］
上述した従来の半導体装置では、人力″Ｔ■がＬ ＋１
から“Ｈｌ＋へ、あるいは“Ｈｒｔから′Ｌ”へ変化す
る過程において、トランジスタＱ？、Ｑ８は過渡的に同
時に導通状態となる。
から“Ｈｌ＋へ、あるいは“Ｈｒｔから′Ｌ”へ変化す
る過程において、トランジスタＱ？、Ｑ８は過渡的に同
時に導通状態となる。
ここで、第６図に従来例の電圧−時間特性図を示す。こ
こではトランジスタＱ７のしきい値電圧は−１，ＯＶ、
トランジスタＱ８のしきい値電圧は１゜ｏｖ、 ｖｃ
ｃ電源電圧を５■としている。
こではトランジスタＱ７のしきい値電圧は−１，ＯＶ、
トランジスタＱ８のしきい値電圧は１゜ｏｖ、 ｖｃ
ｃ電源電圧を５■としている。
さて、第６図（ａ）において人力”ＷＴＦ＜が“Ｌパか
ら’Ｈ” （ＯＶから５Ｖ）へ変化する場合、時間ｔ
３２の間、トランジスタＱ７．Ｑ８が同時に導通状態と
なる。
ら’Ｈ” （ＯＶから５Ｖ）へ変化する場合、時間ｔ
３２の間、トランジスタＱ７．Ｑ８が同時に導通状態と
なる。
一方、入力Ｔ■がＨ′″から“Ｌ Ｉ？へ変化する場合
も、時間ｔ３５の間トランジスタＱ７．Ｑ８が同時に導
通状態となる。第３の部分回路は１００ｐＦ以上もの容
量を充放電するために、トランジスタＱ７．Ｑ８のゲー
ト幅を数百μｍもの大きざに設計し、ｇｍをとりわけ良
くしている。
も、時間ｔ３５の間トランジスタＱ７．Ｑ８が同時に導
通状態となる。第３の部分回路は１００ｐＦ以上もの容
量を充放電するために、トランジスタＱ７．Ｑ８のゲー
ト幅を数百μｍもの大きざに設計し、ｇｍをとりわけ良
くしている。
このため、トランジスタＱ７．Ｑ８が同時に導通状態と
なると、第３の部分回路においてＶＣＣ電源から接地（
ＧＮＤ）に過剰な電流が流れ、第６図（ｂ）に示すよう
にＧＮＤ電位の変動、あるいは他の回路部においてもノ
イズ発生を引き起こし、読み出しスピードを著しく損な
うという欠点がある。従って、従来の半導体装置では、
高速かつ安定に動作することが要求される半導体装置に
は適さない。
なると、第３の部分回路においてＶＣＣ電源から接地（
ＧＮＤ）に過剰な電流が流れ、第６図（ｂ）に示すよう
にＧＮＤ電位の変動、あるいは他の回路部においてもノ
イズ発生を引き起こし、読み出しスピードを著しく損な
うという欠点がある。従って、従来の半導体装置では、
高速かつ安定に動作することが要求される半導体装置に
は適さない。
［発明の従来技術に対する相違点コ
上述した従来の半導体装置に対し、本発明は常時、導通
状態であるＮチャンネルディプレッショントランジスタ
を抵抗として用い、第１および第２の部分回路の出力の
スイッチング速度を所望の値（第１の部分回路において
“Ｈ”出力を速く、゛Ｌ″′出力を遅く、第２の部分回
路において′Ｈ”′出力を遅く、 ｌ（Ｌ Ｉ＋出力を
速く）に設定することにより、読み出し時に第３の部分
回路においてトランジスタＱ７．Ｑ８がそれぞれ急激に
導通状態となることなく、またＱ７．Ｑ８が同時に導通
している時間を従来例よりも短く設定できるという相遠
点を有する。
状態であるＮチャンネルディプレッショントランジスタ
を抵抗として用い、第１および第２の部分回路の出力の
スイッチング速度を所望の値（第１の部分回路において
“Ｈ”出力を速く、゛Ｌ″′出力を遅く、第２の部分回
路において′Ｈ”′出力を遅く、 ｌ（Ｌ Ｉ＋出力を
速く）に設定することにより、読み出し時に第３の部分
回路においてトランジスタＱ７．Ｑ８がそれぞれ急激に
導通状態となることなく、またＱ７．Ｑ８が同時に導通
している時間を従来例よりも短く設定できるという相遠
点を有する。
［課題を解決するための手段］
本発明の半導体装置は、第１の部分回路と第２の部分回
路と第３の部分回路とを備えた半導体装置であって、第
１の部分回路は、ソースを電源にゲートを第１のゲート
入力信号に接続したＰチャンネルエンハンスメント型の
第１の電界効果型トランジスタと、ソースとゲートを同
電位としドレインを第１の電界効果型トランジスタのド
レインに接続したＮチャンネルディプレッション型の第
２の電界効果型トランジスタと、ソースを接地にゲート
を第１のゲート入力信号にドレインを第２の電界効果型
トランジスタのソースに接続したＮチャンネルエンハン
スメント型の第３の電界効果型トランジスタとを備え、
前記第１の電界効果型トランジスタのドレインを出力と
し、第２の部分回路は、ソースを電源にゲートを前記第
１のゲート入力信号と同相の第２のゲート入力信号に接
続したＰチャンネルエンハンスメント型の第４０電界効
果型トランジスタと、ソースとゲートを同電位としドレ
インを第４の電界効果型トランジスタのドレインに接続
したＮチャンネルディプレッション型の第５の電界効果
型トランジスタと、ソースを接地にゲートを第２のゲー
ト入力信号にドレインを第５の電界効果型トランジスタ
のソースに接続したＮチャンネルエンハンスメント型の
第６の電界効果型トランジスタとを備え、前記第６の電
界効果型トランジスタのドレインを出力とし、第３の部
分回路はソースを電源にゲートを第１の部分回路の出力
に接続したＰチャンネルエンハンスメント型の第７の電
界効果型トランジスタと、ソースを接地にゲートを第２
の部分回路の出力に接続しドレインを第７の電界効果型
トランジスタのドレインに接続したＮチャンネルエンハ
ンスメント型の第８の電界効果型トランジスタとを備え
、前記第７の電界効果型トランジスタのドレインを出力
としたことを特徴とする。
路と第３の部分回路とを備えた半導体装置であって、第
１の部分回路は、ソースを電源にゲートを第１のゲート
入力信号に接続したＰチャンネルエンハンスメント型の
第１の電界効果型トランジスタと、ソースとゲートを同
電位としドレインを第１の電界効果型トランジスタのド
レインに接続したＮチャンネルディプレッション型の第
２の電界効果型トランジスタと、ソースを接地にゲート
を第１のゲート入力信号にドレインを第２の電界効果型
トランジスタのソースに接続したＮチャンネルエンハン
スメント型の第３の電界効果型トランジスタとを備え、
前記第１の電界効果型トランジスタのドレインを出力と
し、第２の部分回路は、ソースを電源にゲートを前記第
１のゲート入力信号と同相の第２のゲート入力信号に接
続したＰチャンネルエンハンスメント型の第４０電界効
果型トランジスタと、ソースとゲートを同電位としドレ
インを第４の電界効果型トランジスタのドレインに接続
したＮチャンネルディプレッション型の第５の電界効果
型トランジスタと、ソースを接地にゲートを第２のゲー
ト入力信号にドレインを第５の電界効果型トランジスタ
のソースに接続したＮチャンネルエンハンスメント型の
第６の電界効果型トランジスタとを備え、前記第６の電
界効果型トランジスタのドレインを出力とし、第３の部
分回路はソースを電源にゲートを第１の部分回路の出力
に接続したＰチャンネルエンハンスメント型の第７の電
界効果型トランジスタと、ソースを接地にゲートを第２
の部分回路の出力に接続しドレインを第７の電界効果型
トランジスタのドレインに接続したＮチャンネルエンハ
ンスメント型の第８の電界効果型トランジスタとを備え
、前記第７の電界効果型トランジスタのドレインを出力
としたことを特徴とする。
［実施例］
次に、本発明について図面を用いて説明する。
従来例と同一の箇所については、同一の名称。
符号を用いる。
第１図に本発明の一実施例に係る出力バッフ７回路を示
す。本実施例の半導体装置は、第１の部分回路１と第２
の部分回路２と第３の部分回路３とを備えている。
す。本実施例の半導体装置は、第１の部分回路１と第２
の部分回路２と第３の部分回路３とを備えている。
第１の部分回路１は、ソースを電源にゲートをＮＯＲ回
路４からの第１のゲート入力信号Ｓ１ζこ接続したＰチ
ャンネルエンハンスメント型の第１の電界効果型トラン
ジスタＱ１と、ソースとゲートを同電位としドレインを
第１の電界効果型トランジスタのドレインに接続したＮ
チャンネルディプレッション型の第２の電界効果型トラ
ンジスタＱ２と、ソースを接地にゲートを第１のゲート
入力信号Ｓｌにドレインを第２の電界効果型トランジス
タのソースに接続したＮチャンネルエンハンスメント型
の第３の電界効果型トランジスタＱ３とを備え、前記第
１の電界効果型トランジスタＱ１のドレインを出力とし
ている。
路４からの第１のゲート入力信号Ｓ１ζこ接続したＰチ
ャンネルエンハンスメント型の第１の電界効果型トラン
ジスタＱ１と、ソースとゲートを同電位としドレインを
第１の電界効果型トランジスタのドレインに接続したＮ
チャンネルディプレッション型の第２の電界効果型トラ
ンジスタＱ２と、ソースを接地にゲートを第１のゲート
入力信号Ｓｌにドレインを第２の電界効果型トランジス
タのソースに接続したＮチャンネルエンハンスメント型
の第３の電界効果型トランジスタＱ３とを備え、前記第
１の電界効果型トランジスタＱ１のドレインを出力とし
ている。
第２の部分回路２はソースを電源にゲートをＮＡＮＤ回
路５からの前記第１のゲート入力信号と同相の第２のゲ
ート入力信号Ｓ４に接続したＰチャンネルエンハンスメ
ント型の第４の電界効果型トランジスタＱ４と、ソース
とゲートを同電位としドレインを第４の電界効果型トラ
ンジスタのドレインに接続したＮチャンネルディプレッ
ション型の第５の電界効果型トランジスタＱ５と、ソー
スを接地にゲートを第２のゲート入力信号Ｓ４にドレイ
ンを第５の電界効果型トランジスタのソースに接続した
Ｎチャンネルエンハンスメント型の第６の電界効果型ト
ランジスタＱ６とを備え、前記第６の電界効果型トラン
ジスタＱ６のドレインを出力としている。
路５からの前記第１のゲート入力信号と同相の第２のゲ
ート入力信号Ｓ４に接続したＰチャンネルエンハンスメ
ント型の第４の電界効果型トランジスタＱ４と、ソース
とゲートを同電位としドレインを第４の電界効果型トラ
ンジスタのドレインに接続したＮチャンネルディプレッ
ション型の第５の電界効果型トランジスタＱ５と、ソー
スを接地にゲートを第２のゲート入力信号Ｓ４にドレイ
ンを第５の電界効果型トランジスタのソースに接続した
Ｎチャンネルエンハンスメント型の第６の電界効果型ト
ランジスタＱ６とを備え、前記第６の電界効果型トラン
ジスタＱ６のドレインを出力としている。
第３の部分回路３はソースを電源にゲートを第１の部分
回路１の出力に接続したＰチャンネルエンハンスメント
型の第７の電界効果型トランジスタＱ７と、ソースを接
地にゲートを第２の部分回路２の出力に接続しドレイン
を第７の電界効果型トランジスタのドレインに接続した
Ｎチャンネルエンハンスメント型の第８の電界効果型ト
ランジスタＱ８とを備え、前記第７の電界効果型トラン
シタＱ７のドレインを出力Ｖ ｏｕｔとしている。第１
Ｃ部分回路１における電界効果型トランジスタＱ２、お
よび第２の部分回路における電界効果型トランジスタＱ
５はともにＮチャネルデイプレッションイブであり、こ
こではＱ２．Ｑ５ともにしきい値電圧は−３，ＯＶであ
る。
回路１の出力に接続したＰチャンネルエンハンスメント
型の第７の電界効果型トランジスタＱ７と、ソースを接
地にゲートを第２の部分回路２の出力に接続しドレイン
を第７の電界効果型トランジスタのドレインに接続した
Ｎチャンネルエンハンスメント型の第８の電界効果型ト
ランジスタＱ８とを備え、前記第７の電界効果型トラン
シタＱ７のドレインを出力Ｖ ｏｕｔとしている。第１
Ｃ部分回路１における電界効果型トランジスタＱ２、お
よび第２の部分回路における電界効果型トランジスタＱ
５はともにＮチャネルデイプレッションイブであり、こ
こではＱ２．Ｑ５ともにしきい値電圧は−３，ＯＶであ
る。
また、トランジスタのゲート幅／ゲート長［μｍコは、
トランジスタＱｌ、 Ｑ３． Ｑ４． Ｑ６．
Ｑ７゜Ｑ８は従来例と同じであり、トランジスタＱ２
は６０／４、トランジスタＱ５は６０／４に設定して；
る。
トランジスタＱｌ、 Ｑ３． Ｑ４． Ｑ６．
Ｑ７゜Ｑ８は従来例と同じであり、トランジスタＱ２
は６０／４、トランジスタＱ５は６０／４に設定して；
る。
ここで、第２図にデイプレッショントランジスタの電流
−電圧特性図を示す。第２図（ａ）に示すゲートがソー
スと同電位である場合と、第２図（ｂ）に示すゲートが
ドレインと同電位である場合とては第２図（Ｃ）に示す
ように、後者（ｂ）の方が前者（ａ）よりも電流を多く
流す。
−電圧特性図を示す。第２図（ａ）に示すゲートがソー
スと同電位である場合と、第２図（ｂ）に示すゲートが
ドレインと同電位である場合とては第２図（Ｃ）に示す
ように、後者（ｂ）の方が前者（ａ）よりも電流を多く
流す。
さて、第１図においてトランジスタＱ２．Ｑ５ともにゲ
ートはソースと同電位であるが、第１の部分回路１ては
ＰチャンネルトランジスタＱｌのドレインと、トランジ
スタＱ２のトレインとの節点Ｓ２を出力とし、第２の部
分回路２においてはＮチャンネルトランジスタＱ６のド
レインとＱ５のソースとの節点Ｓ６を出力としている。
ートはソースと同電位であるが、第１の部分回路１ては
ＰチャンネルトランジスタＱｌのドレインと、トランジ
スタＱ２のトレインとの節点Ｓ２を出力とし、第２の部
分回路２においてはＮチャンネルトランジスタＱ６のド
レインとＱ５のソースとの節点Ｓ６を出力としている。
つまり、第１の部分回路１においては、出力Ｓ２のスイ
ッチングは“Ｈ”を出力する場合、速＜Ｌ ＋１を出力
する場合遅く設定できる。
ッチングは“Ｈ”を出力する場合、速＜Ｌ ＋１を出力
する場合遅く設定できる。
一方、第２の部分回路２においては出力Ｓ６のスイッチ
ングは“Ｈｌｔを出力する場合遅く、 “Ｌ ＩＩを出
力する場合速く設定できる。よって、第３の部分回路３
において、トランジスタＱ７．Ｑ８は導通状態から非導
通状態となる場合は速やかに動作し、非導通状態から導
通状態となる場合は、ゆるやかに動作する。
ングは“Ｈｌｔを出力する場合遅く、 “Ｌ ＩＩを出
力する場合速く設定できる。よって、第３の部分回路３
において、トランジスタＱ７．Ｑ８は導通状態から非導
通状態となる場合は速やかに動作し、非導通状態から導
通状態となる場合は、ゆるやかに動作する。
ここで第３図に本実施例における電圧−時間特性図を示
す。これは、トランジスタＱ７．Ｑ８が同時に導通状態
である時間ｔ２．ｔ５が従来例よりも短く設定できるこ
とを示したものである。
す。これは、トランジスタＱ７．Ｑ８が同時に導通状態
である時間ｔ２．ｔ５が従来例よりも短く設定できるこ
とを示したものである。
また、第３図（ａ）に示すように従来例に比べ出力ＶＳ
６の充電（“Ｌ”から“Ｈパ）とＶＳ２の放電（“′Ｈ
″から“Ｌ″）が、緩やかな速度で行われるので、トラ
ンジスタＱ７．Ｑ８が急激に導通状態となることがない
。従って第３図（ｂ）に示すように読み出し時に第３の
部分回路３において、ｖＣＣ電源からＧＮＤに過剰な電
流が流れるのを抑制でき、ＧＮＤ電位の変動が小さくな
る。
６の充電（“Ｌ”から“Ｈパ）とＶＳ２の放電（“′Ｈ
″から“Ｌ″）が、緩やかな速度で行われるので、トラ
ンジスタＱ７．Ｑ８が急激に導通状態となることがない
。従って第３図（ｂ）に示すように読み出し時に第３の
部分回路３において、ｖＣＣ電源からＧＮＤに過剰な電
流が流れるのを抑制でき、ＧＮＤ電位の変動が小さくな
る。
上記のようなＶＳ２． ＶＳ６の充放電の速度は、Ｎ
チャンネルディプレッショントランジスタＱ２． Ｑ
５のｇｍにより設定できる。つまり、ゲート幅／ゲート
長の設計により、容易に、ＶＳ２． ＶＳ６の充放電
の速度を設定できる。
チャンネルディプレッショントランジスタＱ２． Ｑ
５のｇｍにより設定できる。つまり、ゲート幅／ゲート
長の設計により、容易に、ＶＳ２． ＶＳ６の充放電
の速度を設定できる。
尚、本発明により出力バッフアマ■〜Ｖｏｕｔまての遅
延時間は、従来例が１５ｎｓ程度であったのが、１７ｎ
ｓとわずかに遅くなるが、ノイズ発生を低減し、安定に
回路を動作させることが重要である。
延時間は、従来例が１５ｎｓ程度であったのが、１７ｎ
ｓとわずかに遅くなるが、ノイズ発生を低減し、安定に
回路を動作させることが重要である。
第４図は本発明なＸ−デコーダ回路に適用した実施例を
示す。大容量ＭＡＳＫ ＲＯＭにおいては、Ｘ−デコ
ーダ回路は、２０ＯｐＦもの容量を充放電するために、
トランジスタＱ７．Ｑ８とのゲート幅はそれぞれ数百μ
ｍもの大きさに設定されている。従って、前記実施例と
同様にこの実施例（Ｘ−デコーダ回路）においても、本
発明はＧＮＤ電位の変動を小さくする効果がある。
示す。大容量ＭＡＳＫ ＲＯＭにおいては、Ｘ−デコ
ーダ回路は、２０ＯｐＦもの容量を充放電するために、
トランジスタＱ７．Ｑ８とのゲート幅はそれぞれ数百μ
ｍもの大きさに設定されている。従って、前記実施例と
同様にこの実施例（Ｘ−デコーダ回路）においても、本
発明はＧＮＤ電位の変動を小さくする効果がある。
［発明の効果コ
以上説明したように本発明は、常時導通状態であるＮチ
ャンネルディプレッショントランジスタを抵抗として用
い、第１および第２の部分回路の出力Ｓ２．ＳＳのスイ
ッチング速度を所望の値（Ｓ２は“Ｈ”出力を速く“Ｌ
”出力を遅く、Ｓ６は“′Ｈ１９出力を遅く“ｔ Ｌ
ｌ”出力を速く）に設定することにより、読み出し時に
第３の部分回路において、トランジスタＱ７．Ｑ８がそ
れぞれ急激に導通状態となることなく、またＱ７．Ｑ８
が同時に導通している時間を従来例よりも短く設定でき
る。
ャンネルディプレッショントランジスタを抵抗として用
い、第１および第２の部分回路の出力Ｓ２．ＳＳのスイ
ッチング速度を所望の値（Ｓ２は“Ｈ”出力を速く“Ｌ
”出力を遅く、Ｓ６は“′Ｈ１９出力を遅く“ｔ Ｌ
ｌ”出力を速く）に設定することにより、読み出し時に
第３の部分回路において、トランジスタＱ７．Ｑ８がそ
れぞれ急激に導通状態となることなく、またＱ７．Ｑ８
が同時に導通している時間を従来例よりも短く設定でき
る。
従って、第３の部分回路において、ＶＣＣ電源からＧＮ
Ｄに過剰な電流が流れるのを抑制することがてき、ＧＮ
Ｄ電位の変動あるいは他の回路部におけるノイズの発生
は起こりにくくなり、高速かつ安定な動作が要求される
半導体装置に適するという効果がある。
Ｄに過剰な電流が流れるのを抑制することがてき、ＧＮ
Ｄ電位の変動あるいは他の回路部におけるノイズの発生
は起こりにくくなり、高速かつ安定な動作が要求される
半導体装置に適するという効果がある。
第１図は本発明の一実施例に係る出力バッフ７回路を示
す回路図、第２図（ａ）〜（ｃ）はＮチャンネルディプ
レッショントランジスタの電流−電圧特性図、第３図は
本発明の一実施例の電圧−時間特性図、第４図は本発明
の他の一実施例に係るＸデコーダ回路の回路図、第５図
は従来例の出力バッフ７回路回路図、第６図は従来例の
電圧−時間特性図である。 １・・・・・・・第１の部分回路、 ２・・・・・・・第２の部分回路、 ３・・・・・・・第３の部分回路、 Ｑ１〜Ｑ８・・・・第１〜第８の絶縁ゲート型電界効果
型トランジスタ、 Ｓｌ〜Ｓ６・ ・第１〜第６の節点 （Ｓｌ： 第１のゲート入力信号） （Ｓ４： 第２のゲート入力信号）、 ■１１・ ・入力信号、 Ｖｏｕｔ・ ・出力信号、 ＯＥ。 σ−・ ・アウトプットイネーブル信号。
す回路図、第２図（ａ）〜（ｃ）はＮチャンネルディプ
レッショントランジスタの電流−電圧特性図、第３図は
本発明の一実施例の電圧−時間特性図、第４図は本発明
の他の一実施例に係るＸデコーダ回路の回路図、第５図
は従来例の出力バッフ７回路回路図、第６図は従来例の
電圧−時間特性図である。 １・・・・・・・第１の部分回路、 ２・・・・・・・第２の部分回路、 ３・・・・・・・第３の部分回路、 Ｑ１〜Ｑ８・・・・第１〜第８の絶縁ゲート型電界効果
型トランジスタ、 Ｓｌ〜Ｓ６・ ・第１〜第６の節点 （Ｓｌ： 第１のゲート入力信号） （Ｓ４： 第２のゲート入力信号）、 ■１１・ ・入力信号、 Ｖｏｕｔ・ ・出力信号、 ＯＥ。 σ−・ ・アウトプットイネーブル信号。
Claims (1)
- 第１の部分回路と第２の部分回路と第３の部分回路と
を備えた半導体装置であって、第１の部分回路は、ソー
スを電源にゲートを第１のゲート入力信号に接続したＰ
チャンネルエンハンスメント型の第１の電界効果型トラ
ンジスタと、ソースとゲートを同電位としドレインを第
１の電界効果型トランジスタのドレインに接続したＮチ
ャンネルディプレッシヨン型の第２の電界効果型トラン
ジスタと、ソースを接地にゲートを第１のゲート入力信
号にドレインを第２の電界効果型トランジスタのソース
に接続したＮチャンネルエンハンスメント型の第３の電
界効果型トランジスタとを備え、前記第１の電界効果型
トランジスタのドレインを出力とし、第２の部分回路は
、ソースを電源にゲートを前記第１のゲート入力信号と
同相の第２のゲート入力信号に接続したＰチャンネルエ
ンハンスメント型の第４の電界効果型トランジスタと、
ソースとゲートを同電位としドレインを第４の電界効果
型トランジスタのドレインに接続したＮチャンネルディ
プレッシヨン型の第５の電界効果型トランジスタと、ソ
ースを接地にゲートを第２のゲート入力信号にドレイン
を第５の電界効果型トランジスタのソースに接続したＮ
チャンネルエンハンスメント型の第６の電界効果型トラ
ンジスタとを備え、前記第６の電界効果型トランジスタ
のドレインを出力とし、第３の部分回路はソースを電源
にゲートを第１の部分回路の出力に接続したＰチャンネ
ルエンハンスメント型の第７の電界効果型トランジスタ
と、ソースを接地にゲートを第２の部分回路の出力に接
続しドレインを第７の電界効果型トランジスタのドレイ
ンに接続したＮチャンネルエンハンスメント型の第８の
電界効果型トランジスタとを備え、前記第７の電界効果
型トランジスタのドレインを出力としたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281286A JPH03142787A (ja) | 1989-10-27 | 1989-10-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281286A JPH03142787A (ja) | 1989-10-27 | 1989-10-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03142787A true JPH03142787A (ja) | 1991-06-18 |
Family
ID=17636955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281286A Pending JPH03142787A (ja) | 1989-10-27 | 1989-10-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03142787A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619015A (ja) * | 1984-06-25 | 1986-01-16 | Fujitsu Ltd | 相補形ゲ−ト回路 |
-
1989
- 1989-10-27 JP JP1281286A patent/JPH03142787A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619015A (ja) * | 1984-06-25 | 1986-01-16 | Fujitsu Ltd | 相補形ゲ−ト回路 |
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