JPS5919473Y2 - 論理回路 - Google Patents

Description

【考案の詳細な説明】 考案の技術分野 本考案は三値論理レベルを出力することができる出力ド
ライバ回路に係り、特に負荷用トランジスタとして相互
コンダクタンスが入力信号によって変化すデプレッショ
ン型の絶縁ゲート電界効果トランジスタ（Ｄｅｐｌｅｔ
ｉｏｎ ｔｙｐｅ Ｉｎ５ｕｌａｔｅｄ ＧａｔｅＦｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ略して［
）−ＩＧＦＥＴ、あるいはＤｅｐｌｅｔｉｏｎ ｔｙｐ
ｅ Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ ｃｏｎｄｕｃ
ｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏ
ｒ略してＤ−ＭＯＳＦＥＴと呼称されているが、以下単
にＤ−ＦＥＴという。

）を用い、一方駆動用トランジスタとしてエンハンスメ
ント型の絶縁ゲート電界効果トランジスタ（Ｅｎｈａｎ
ｃｅｍｅｎｔ ｔｙｐｅ ＩＧＦＥＴ、あるいはＥＭＯ
８ＦＥＴと呼称されているが、以下単にＥ−ＦＥＴとい
う。

）を用いた出力ドライバ回路に関するものである。

考案の技術的背景 一般に第１図に示されるごとき３値論レベルを出力する
ドライバ回路は公知である。

かかる出力ドライバ回路は、１本のデータバスに複数の
回路ユニットを接続するごときパスライン方式において
、回路ユニット間の相互干渉を防止するために構成され
たものである。

すなわち、１個のユニットがテ゛−夕を出力している時
、他の回路はその出力をすべてハイ・インピーダンス状
態とするようしたもので、論理回路１，２、Ｅ−ＦＥＴ
Ｑｌ、Ｑ２で構成されている。

ところで、第１図に示される論理回路１，２を設計する
にあっては、第２図のごとき構造とするのが一般的であ
る。

尚、以下の説明ではｐチャンネル形のＦＥＴにより構成
された例で行う。

すなわち、この回路では、高電位（以下Ｈレベルという
）を与えるバイアス源Ｖｓｓと出力端Ｏｕｔとの間に、
駆動用トランジスタからなる２人力型の論理部３が接続
されている。

この論理部３は入力信号Ａ及びＢをそれぞれゲート入力
とするＥＦＥＴＱ２□、Ｑ２２とをソース電極を上記バ
イアス源Ｖｓｓ側にして互に並列接続してなる。

一方低電位（以下Ｌレベルという）を与えるバイアス源
■Ｄ。

と上記出力端Ｏｕｔとの間に、負荷用Ｄ−ＦＥＴＱ２３
がドレイン電極を上記バイアス源ＶＤＤ側にして接続さ
れている。

このＤ−ＦＥＴＱ２３はゲート電極とソース電極とを互
に接続し両電極の電位を同電位にすることによって、流
し得る電流が極めて小さい高インピーダンス状態となっ
ている。

尚ＣＬはＦＥＴのゲート電極ソース、或はドレイン電極
間等の寄生の容量、或は外付けされる容量等の容量素子
である。

まだ図示を略すが、各ＦＥＴのサブストレート電極は所
定バイアス源に接続されている。

そしてこの論理回路は、論理部３の入力信号Ａ。

Ｂの少くとも一方がＬレベルのとき、Ｅ−ＦＥＴＱ２１
．Ｑ２□の少くとも一方がオンし、バイアス源Ｖｓｓと
出力端０１間の導電路を通して容量素子ＣＬにバイアス
源のＨレベルが充電され、出力端ＯｕｔにＨレベルが出
力される。

一方入力信号Ａ、ＢがいずれもＨレベルのとき、Ｅ−Ｆ
ＥＴＱ２０．Ｑ２２はいずれもオフとなり、上記バイア
ス源Ｖｓｓと出力端Ｏｕｔ間の導電路は開路し、上記容
量素子ＣＬにおけるＨレベルの充電電荷が出力端Ｏｕｔ
とバイアス源ＶＤＤ間の導電路を通して放電され、上記
出力端ＯｕｔにＬベレルが出力されるような論理動作が
行われる。

背景技術の問題点 ところでこのような従来の論理回路においては、容量素
子ＣＬへの充電は、Ｅ−ＦＥＴＱ２□、Ｑ２２の少くと
も一方のオンにより形成されるバイアス源Ｖｓｓと出力
端Ｏｕｔ間の低インピーダンス状態の導電路を通して行
われるので非常に速いが、しかし容量素子ＣＬからの放
電は、Ｄ−ＦＥＴＱ２３のゲート電極とソース電極とを
互に続接して両電極間を同電位にし、且つ流し得る電流
を極めて小さくした高インピーダンス状態の出力端Ｏｕ
ｔとバイアス源ＶＤＤ間の導電路を通して行われるので
非常に遅く、例えば充電時間の数倍も遅い。

しかって論理部に入力信号が入力されてから出力端Ｏｕ
ｔに出力信号が出力されるまでの信号伝達遅れ時間が非
常に大きいという欠点がある。

しかしてこのような信号伝達遅れ時間を小さくするため
に、Ｄ−ＦＥＴＱ２３のチャンネル幅を大きくシ、出力
端Ｏｕｔとバイアス源ＶＤＤ間の導電路を低インピーダ
ンス状態にすることが考えられるが、しかしこの場合に
は次のような欠点を招くこのになる。

まず、Ｅ−ＦＥＴＱ２０．Ｑ２２の少くとも一方がオン
するとき、Ｄ−ＦＥＴＱ２３のチャンネル幅に比例して
バイアス源ＶｓｓとＶＤＤ間に流れる直流電流が増加し
、消費電力が増大することになる。

次には、このような論理回路では出力端ＯｕｔにＨｌ或
はＬレベルを誤りなく出力させるためにＤ−ＦＥＴＱ２
３とＥ−ＦＥＴＱ２□、Ｑ２□との間に所定の抵抗比が
もたされている関係上、Ｄ−ＦＥＴＱ２３のチャンネル
幅に比例してＥ−ＦＥＴＱ２１．Ｑ２□のチャンネル幅
も大きくなり、集積回路化する場合、ＦＥＴの占有面積
の増大を招き、チップサイズを大きくしなければならな
いという欠点が招来される。

即ち、従来は、消費電力及び集積回路化する場合のチッ
プサイズを増大させることなく、信号伝達遅れ時間を非
常に小さくし得る論理回路を提供することが困難で゛あ
った。

考案の目的 本考案は上記欠点に鑑みてなされたもので、消費電力及
び集積回路化する場合のチップサイズを増大させること
なく、信号伝達遅れ時間を非常に小さくし得る出力ドラ
イバ回路を提供するものである。

考案の概要 本考案によれば、第１図に示した論理回路１，２をハイ
・スピード化された論理回路とするところにある。

すなわち、それら論理回路の構造を第１の論理回路１に
おいては第１の電源端子と出力端子との間に第１．第２
の１）−ＦＥＴを直列接続し、出力端子と第２の電源端
子との間に第３．第４のＥＦＥＴを並列接続し、第３
ＩＧＦＥＴのゲートには人力データＡを供給し、第１
ＩＧＦＥＴのゲートにはイネーブル信号Ｂを供給し、第
２ＩＧＦＥＴのゲートにはデータＡの反転信号Ａを供給
し、また第４ＩＧＦＥＴのゲートには上記イネーブル信
号Ｂを反転させた信号Ｂを供給するようにした。

また、第１図の論理回路２においては、第１の電源端子
と出力端子との間に第５・第６のＤ −ＦＥＴを直列接
続し、出力端子と第２の電源端子との間に第７・第８の
ＥＦＥＴを並列接続し、第５ＩＧＦＥＴのゲートにはイ
ネーブル信号Ｂを供給し、第６ＩＧＦＥＴのゲートには
入力データＡを供給し、第７ＩＧＦＥＴのゲートには、
第１論理回路の出力を接続し、第８ ＩＧＦＥＴのゲー
トにはイネーブル信号Ｂを反転させた信号Ｂを供給する
ようにした。

しかして、これら論理回路１，２を用いれば、第１、第
２．第５．第６のＩＧＦＥＴは入力信号Ａ−Ａ−Ｈによ
り、その相互コンダクタンスが制御され、特に論理出力
へのＨレベルを放電する期間にあってはそのオン抵抗は
極めて小となるように制御され、放電スピードが速くな
る。

したがって、これら論理回路を用いた出力ドライバー回
路は、バイスピード化されたものとなる。

考案の実施例 では、本発明の一実施例を第４図を用いて詳細に説明す
る。

尚、それら実施例を説明するにあたって、第３図を用い
て本考案に用いられる論理回路の詳細を説明する。

この実操例では、高電位（Ｈレベル）を与えるバイアス
源Ｖｓｓと出力端Ｏｕｔとの間に、駆動用トランジスタ
からなる２人力型の論理部４が接続されている。

この論理部４は入力信号Ａをゲート入力とするＥ−ＦＥ
ＴＱ３□と入力信号Ｂをゲート人力とするＥ−ＦＥＴＱ
３２とをソース電極を上記バイアス源Ｖ８５側にして並
列接続してなる。

一方低電位（Ｌレベル）を与えるバイアス源ＶＤＤと上
記出力端Ｏｕｔの間に、上記論理部４の入力信号Ａの反
転信号Ａをゲート入力とする負荷用トランジスタのＤＦ
ＥＴ Ｑ ａａと入力信号Ｂの反転信号Ｂをゲート入力
とする負荷用トランジスタのＤ−ＦＥＴＱａ４とがドレ
イン電極を上記バイアス源ＶＤＤ側にして直列接続され
ている。

尚ＣＬはＦＥＴのゲート電極とソース、或はドレイン電
極間等の寄生の容量、或は外付けされる容量等の容量素
子である。

また図示を略すが、各ＦＥＴのサブストレート電極は所
定バイアス源に接続されている。

この実施例の論理回路では、論理部４の入力信号Ａ、Ｂ
の少くとも一方がＬレベルのとき、Ｅ−ＦＥＴＱ３□、
Ｑ３２の少くとも一方がオンし、バイアス源Ｖｓｓと出
力端Ｏｕｔ間の導電路が低インピーダンス状態となる。

このときＤ−ＦＥＴＱａ：（、Ｑ３４の少くとも一方は
、上記論理部４の人力信号Ｌレベルの反転信号Ｈレベル
により、ゲート電極とソース電極とが同電位にされ、流
し得る電流が極めて小さい高インピーダンス状態となり
、出力端Ｏｕｔとバイアス源ＶＤＤ間の導電路は高イン
ピーダンス状態となっている。

そのためバイアス源Ｖｓｓと出力端Ｏｕｔ間の低インピ
ーダンス状態の導電路を通して容量素子ＣＬにバイアス
源ＶｓｓのＨレベルが充電され、出力端ＯｕｔにＨレベ
ルが出力される。

一方入力信号Ａ、ＢがいずれもＨレベルのとき、ＥＦＥ
ＴＱ３□、Ｑ３２はいずれもオフとなり、上記バイアス
源Ｖｓｓと出力端Ｏｕｔ間の導電路は開路となる。

このときＤ ＦＥＴＱａ３．Ｑｓ４は、いずれもその
ゲート電極に論理４における入力信号Ｈの反転信号Ｌレ
ベルが与えられ、ゲート電極の電位がソース電極の電位
より低くなり、ゲート電極とソース電極との電位が同じ
場合に比べて大きな電流を流し得るように低インピーダ
ンス状態に変化せしめられ、上記出力端Ｏｕｔとバイア
ス源ＶＤｏ間の導電路は低インピーダンス状態に変化せ
しめられる。

したがって上記容量素子ＣＬにおけるＨレベルの充電電
荷は上記出力端Ｏｕｔとバイアス源ＶＤＤ間の低インピ
ーダンス状態の導電路を通してＬレベルのバイアス源Ｖ
ＤＤに速やかに放電され、上記出力端ＯｕｔにＬレベル
が出力されるような論理動作が行われる。

ところで上記実施例の論理回路においては、従来の論理
回路と同様な論理動作を行い、しがも消費電力、及び集
積回路化する場合のチップサイズを増大させることなく
、信号伝達遅れ時間を非常に小さくできる。

即ち、Ｅ−ＦＥＴＱ３□、Ｑ３□の少くとも一方がオン
のとき、バイアス源ＶｓｓとＶＤＤ間に直流電流が流れ
るが、このとき少くとも一方のＤ −ＦＥＴＱ３３．Ｑ
３４のゲート電極に論理部における入力信号Ｌレベルの
反転信号Ｈレベルが与えられ、ゲート電極とソース電極
とが同電位にされ、流れる電流が極めて小さい高インピ
ーダンス状態となり、出力端Ｏｕｔとバイアス源■。

Ｄ間の導通路が高インピーダンス状態になるために上記
バイアス源ＶｓｓとＶＤＤ間を流れる電流は極めて小さ
く、消費電力は極めて小さい。

一方Ｅ−ＦＥＴＱ３０．Ｑ３゜がいずれもオフのとき、
容量素子ＣＬの充電電荷はバイアス源ＶＤＤに放電され
るが、このときＤ−ＦＥＴＱ３３＋Ｑ３４のゲート電極
にはいずれも論理部における入力信号Ｈレベルの反転信
号Ｌレベルが与えられてゲート電極の電位がソース電極
の電位より低く、Ｄ−ＦＥＴＱ３３．Ｑ３４はいずれも
従来の論理回路のようにゲート電極とソース電極とが同
電位になっている場合に比べて大きな電流を流し得るよ
うに低インピーダンス状態に変化せしめられ、出力端Ｏ
ｕｔとバイアス源ＶＤＤ間の導電路が低インピーダンス
状態にされるので、容量素子ＣＬにおけるＨレベルの充
電電荷は速やかに上記出力端Ｏｕｔとバイアス源ＶＤＤ
間のインピーダンスの導電路を通してＬレベルのバイア
ス源ＶＤＤに放電されることになり、放電時間は非常に
速く、信号伝達遅れ時間は非常に小さい。

また更に上記実施例の回路ではゲート入力によりＩ）−
ＦＥＴのインピーダンス状態を変化せしめるようにして
おり、Ｄ−ＦＥＴ及びＥ−ＦＥＴのチャンネル幅を大き
くする必要がないので、集積回路化する場合、ＦＥＴの
占有面積は最小限でよく、チップサイズの増大を招くこ
とがない等の種々の利点がある。

では、第４図を用いて本発明に対する実施例を説明する
。

この回路は第１の電源端子ＶＤＤと、第２の電源端子Ｖ
ｓｓを有する。

また、第１の信号Ａを入力する第１の入力端子５と、第
２の信号Ｂを入力する第２の入力端子６を有する。

また上記第１の信号Ａを反転させた信号Ａを入力する第
３の入力端子７と、第２の信号Ｂを反転させた信号Ｂを
入力する第４の入力端子８を有する。

またミ第１．第２．第３の出力端子９，１０．１１を有
する。

また、上記第１の電源端子ＶＤＤと第１の出力端子９と
の間にはデプレッションタイプの第１・第２のＩＧＦＥ
Ｔ Ｑ ４１． Ｑ ４２を直列接続する。

また、上記第１の出力端子９と第２の電源端子Ｖｓｓと
の間にはエンハンスメントタイプの第３・第４のＩＧＦ
ＥＴＱ４３．Ｑ４４を並列接続する。

尚、これら第１・第２のＦＥＴ Ｑ ４□、Ｑ４□、第
３・第４のＦＥＴＱ４３．Ｑ４４は第１の論理回路■を
構成する。

また、第１の電源端子ＶＤＤと第２の出力端子１０との
間にはデプレッションタイプの第５・第６のＩＧＦＥＴ
Ｑ４６・Ｑ４６が直列接続する。

また第２の出力端子１０と第２の電源端子Ｖｓｓとの間
にはエンハンスメントタイプでなる第７・第８のＩＧＦ
ＥＴＱ４□・Ｑ４８を並列接続する。

尚、これら第５・第６の■ＧＦＥＴＱ４．．Ｑ４６．第
７・第８のＩＧＦＥＴ Ｑ４□、Ｑ４８は第２の論理回
路ＩＩを構成する。

また第１の電源端子ＶＤＤと第３出力端子１１との間に
はエンハンスメントタイプでなる第９のＩＧＦＥＴＱ４
９を接続する。

また第３の出力端子１１と第２の電源端子Ｖｓｓとの間
にはエンハンスメントタイプで゛なる第１０のＩＧＦＥ
ＴＱｓｏを接続する。

しかして、第１の入力端子５と第３・第６ＩＧＦＥＴＱ
４３・Ｑ４６のゲートを接続し、第２の入力端子６と第
１・第５ ＩＧＦＥＴ Ｑ ４１ 。

Ｑ４５のゲートを接続する。

また、第３の入力端子７と第２のＩＧＦＥＴＱ４□のゲ
ートを接続し、第４の入力端子８と第４・第８ ＩＧＦ
ＥＴ Ｑ ４４． Ｑ ４８のゲートを接続する。

また第１の出力端子９と第７・第９ＩＧＦＥＴＱ４７．
Ｑ４９のゲートを接続し、第２出力端子１０と第１０Ｉ
ＧＦＥＴＱ５．のゲートを接続する。

以上、このような回路接続とすれば三値論理回路（出力
ドライバー回路）とすることかで゛きる。

では次に第４図に示す出力ドライバー回路の動作説明を
第５図〜第８図を用いて詳細に説明する。

尚、これら第５図〜第８図に示されるｔ１〜ｔ６は次の
ように定義される。

ｔｌ・ｔ２・・・・・・信号伝達時間・・・・・・（信
号遅延時間）ｔ３・ｔ５・・・・・・信号伝達許可時間
・・・・・・（信号通過許可時間） ｔ４・ｔ６・・・・・・信号伝達禁止時間・・・・・・
（信号通過禁止時間） ｉ）第５図に示されるタイミングチャートによれば第２
の信号Ｂ（イネーブル信号Ｅに相当。

）が、Ｂ＝Ｌレベルの場合について示される。

この場合、第２の信号Ｂにより、第１・第５のＩＧＦＥ
Ｔ Ｑ４□、Ｑ５、は常にオンである。

また、第４．第８ ＩＧＦＥＴ Ｑ ４４． Ｑ ４８
は常にオフである。

ここで、第１の入力信号Ａが、Ｈで入力されると、第３
．第６ＩＧＥＦＴＱ４３・Ｑ４６はオフとなり、第２の
ＩＧＦＥＴＱ４２はオンである。

したがって、この場合、第２ＩＧＦＥＴＱ４□がオンし
、Ｈレベル（Ｖ、、レベル）が第１・第２の■ＧＦＥＴ
Ｑ４□・Ｑ４□を通って第１の電源端子ＶＤＤに放電さ
れ、第１の出力端子９はＬレベル（ＶＤＤレベル）とな
り、第９■ＧＦＥＴＱ４９をオンさせる。

したがって、第３の出力端子１１にはＬレベルが出力さ
れる。

一方、第１の入力信号Ａが、Ｌレベルに変化すると、第
３・第６ＩＧＦＥＴＱ ４２・Ｑ４６がオンし、第２Ｉ
ＧＦＥＴ Ｑ４□がオフするので、第１の出力端子９に
はＨレベルが出力され、第２の出力端子１０にはＬレベ
ルが出力される。

したがって、この場合、第９ＩＧＦＥＴＱ４．はオフし
、第１０ ＩＧＦＥＴＱ ｓｏはオンし、出力１１には
Ｈレベルが出力される。

そして、再ひ゛、第１の入力信号ＡはＨに戻れば、出力
１１はＬレベルに戻る。

尚、この時のｔｌ、ｔ２は信号伝達時間である。

ｉｉ）第６図のタイミング・チャートによれば第２の信
号Ｂ（イネーブル信号Ｅに相当。

）がＢ＝Ｈレベルの場合について示される。

この場合、Ｂ信号が供給される第１・第５ＩＧＦＥＴＱ
４１・Ｑ４５は常にオフである。

また、Ｂ信号が供給される第４・第８ＩＧＦＥＴＱ４４
・Ｑ４８は常にオンである。

したがって、この場合、Ｂ信号により、第１・第２の出
力端子９，１０は常にＨレベルであり、第９・第１０■
ＧＦＥＴＱ４９．Ｑ５ｏはオフである。

したがって、第３出力端子１１のレベルはフローティン
グであり、ハイ・インピーダンス状態となる。

１ｉｉ）第７図のタイミングチャートによれば、第１の
人力信号Ａ（テ゛−夕に相当。

）がＡ＝Ｈの場合について示される。

この場合、第１の入力信号Ａが印加される第３・第６■
ＧＦＥＴＱ４３・Ｑ４６は常にオフである。

また、第３の入力信号Ａが印加される第２のＩＧＦＥＴ
Ｑ４２は常にオンである。

したがって、この場合、第２の入力信号ＢがＨレベルで
ある場合、第１．第５ ＩＧＦＥＴＱ４□・Ｑ４５はオ
フし、第４・第８ ＩＧＦＥＴ Ｑ ４４・Ｑ４８はオ
ンするので゛、第１・第２の出力９，１０はＨレベルと
なり、第９・第１０ ＩＧＦＥＴは共にオフとなる。

そして、これら、第９・第１０ ＩＧＦＥＴＱ４９”
Ｑｓｏが共にオフである状態をハイ・インピーダンス状
態とする。

次に、第２の入力信号ＢがＬレベルとなると、第１・第
５■ＧＦＥＴＱ４１・Ｑ４５がオンし、第４・第８ＩＧ
ＦＥＴＱ４４・Ｑ４８カオフする。

シタカッチ、ｖＤＤレベルは、第１・第２のＩＧＦＥＴ
Ｑ４□・Ｑ４２を通して、第１の出力端子９をＬレベル
に放電する。

したがって、第１の出力端子９に接続される第９ ＩＧ
ＦＥＴＱ４９はオンし、第３の出力端子１１にはＶＤＤ
レベル（Ｌレベル）が出力される。

そして、再び、第２の人力信号ＢがＨになると出力信号
Ｃはハイ・インピーダンス状態となる。

尚、ここでｔ３・ｔ４は信号伝達許可時間であり、信号
伝達が許される遅延時間である。

ｉｖ）第８図に示されるタイミング・チャートは、第１
の入力信号ＡがＡ＝Ｌとなった場合である。

この場合、第４図に示される第３・第５ ＩＧＦＥＴＱ
４３・Ｑ４６はオンであり、第２ ＩＧＦＥＴ Ｑ４□
はオフである。

一方、第２の入力信号Ｂは、Ｈであるので、第１・第５
ＩＧＦＥＴ Ｑ４□・Ｑ４５はオフ、第４・第８ Ｉ
ＧＦＥＴＱ４４・Ｑ４８はオンである。

したがって、この場合、第１・第２の出力端子９，１０
のレベルは、Ｈであり、第９・第１０ＩＧＦＥＴＱ４９
・Ｑ５ｏは共にオフである。

したがって、第３出力端子１１のレベルはフローティン
グとなり、ハイ・インピーダンス状態となる。

次に、第２の入力信号Ｂが、Ｌレベルとなると、第１・
第５ ＩＧＦＥＴ Ｑ４．・Ｑ４５がオンし、第４・第
８ＩＧＦＥＴＱ４４・Ｑ４８がオフするが、第１の出力
端子１０のレベルは、第５・第６ＩＧＦＥＴＱ４．・Ｑ
４６が共にオンであるので、Ｌレベルとなる。

したがって、第９ＩＧＦＥＴＱ４９はオフ、第１０ Ｉ
ＧＦＥＴ Ｑ ｓｏはオンし、第３出力端子１１にはＨ
レベルが出力される。

そして、更に第２の入力信号Ｂが再びＨレベルになれは
゛、第３の出力端子は第９・第１０ＩＧＦＥＴＱ４９・
Ｑ５゜が再びオフして、出力端子１１は再びフローティ
ング状態となり、ハイ・インピーダンス状態となる。

尚、ここで、ｔ５・ｔ６は信号伝達禁示時間である。

このように、第４図に示す回路によれは゛、第１・第２
・第３・第４の入力端子に入力される信号の状態により
、Ｌ、Ｈ、ハイ・インピーダンス状態を形成することが
できる。

〈発明の効果〉 以上のように本発明の論理回路では、一方のバイアス源
と出力端間に配置された論理部の入力信号をゲート入力
とするＥ−ＦＥＴと同数のＤＦＥＴを他方のバイアス源
と上記出力端間に配置する。

しかも上記論理部が複数個のＥ−ＦＥＴの並列接続から
なる場合には、［）−ＦＥＴの直列接続してなり、逆に
Ｅ−ＦＥＴが直列持続からなる場合には１．［） −Ｆ
ＥＴを並列接続してなり、且つ上記ＤＦＥＴのゲート電
極には上記論理部における入力信号の反転信号をそれぞ
れ印加するという簡単な構成によって、消費電力及び集
積回路化する場合のチップサイズを増大させることなく
、信号伝達遅れ時間を非常に小さくできる。

（尚、第７図、第８図において、ｔ３〜ｔ６は、従来例
論理回路による出力波形図で゛ある。

）したがって、これら論理回路を使用した出力ドライバ
ー回路にあっては高速化されたものとすることができる
。

【図面の簡単な説明】

第１図は公知の出力ドライバ回路図、第２図は第１図の
ロジックの詳細回路図、第３図は本考案に使用せられる
ロジック回路図、第４図は本発明の出力ドライバ回路図
、第５図、第６図、第７図、第８図は第４図の回路を説
明するに使用するタイミングチャート図で゛ある。 ＶＤＤ・・・・・・第１の電源端子、Ｖｓｓ・・・・・
・第２の電源端子、９・・・・・・第１の出力端子、１
０・・・・・・第２の出力端子、１１・・・・・・第３
の出力端子、Ｑ４１・・・・・・第１のＩＧＦＥＴ、
Ｑ４□・・・・・・第２のＩＧＦＥＴ、Ｑ４３・・・・
・・第３の■ＧＦＥＴ、Ｑ４４・・・・・・第４の■Ｇ
ＦＥＴ、Ｑ４５・・・・・・第５のＩＧＦＥＴ、Ｑ４６
・・・・・・第６のＩＧＦＥＴ、 Ｑ ４７・・・・・
・第７のＩＧＦＥＴ、Ｑ４．・・・・・・第８のＩＧＦ
ＥＴ、Ｑ４９・・・・・・第９の■ＧＦＥＴ、Ｑ５ｏ・
・・・・・第１０のＩＧＦＥＴ、５−・−第１の入力端
子、６・・・・・・第２の入力端子、７・・・・・・第
３の入力端子、８・・・・・・第４の入力端子。

Claims (3)

【実用新案登録請求の範囲】
1. （１）第１・第２の電源端子と、第１・第２の入力端子
   と、上記第１・第２の入力端子に入力される信号に対し
   反転した信号を人力する第３・第４の入力端子と、第１
   ・第２・第３の出力端子と、上記第１の電源端子と第１
   の出力端子との間に直列接続されるディプレッションタ
   イプの第１・第２のＩＧＦＥＴと、上記第１の出力端子
   と第２の電源端子との間において並列接続されるエンハ
   ンスメントタイプの第３・第４のＩＧＦＥＴと、上記第
   １の電源端子と第２の出力端子との間に直列接続される
   ディプレッションタイプの第５・第６のＩＧＦＥＴと、
   上記第２の出力端子と第２の電源端子との間において並
   列接続されるエンハンスメントタイプの第７・第８のＩ
   ＧＦＥＴと、上記第１の電源端子と第３の出力端子との
   間に接続される第９のＩＧＦＥＴと、上記第３出力端子
   と第２電源端子との間に接続されるエンハンスメントタ
   イプの第１０ＩＧＦＥＴとを用意し、第１の入力端子と
   第３・第６ ＩＧＦＥＴのゲートを接続し、第２の入力
   端子と第１・第５ ＩＧＦＥＴのゲートを接続し、第３
   の入力端子と第２ ＩＧＦＥＴのゲートを接続し、第４
   入力端子と第４・第８ ＩＧＦＥＴのゲートを接続し、
   第１の出力端子と第７・第９ＩＧＦＥＴのゲートを接続
   し、第２出力端子と第１０ＩＧＦＥＴのゲートを接続し
   、上記第３の出力端子より出力を得るようにしたことを
   特徴とする出力ドライバ回路。
2. （２） 第９ ＩＧＦＥＴをエンハンスメントタイプと
   したことを特徴とする実用新案登録請求の範囲第１項記
   載の出力ドライバ回路。
3. （３）第９のＩＧＦＥＴをテ゛プレッションタイプとし
   たことを特徴とする実用新案登録請求の範囲第１項記載
   の出力ドライバ回路。