JPH0563963B2 - - Google Patents
Info
- Publication number
- JPH0563963B2 JPH0563963B2 JP58106990A JP10699083A JPH0563963B2 JP H0563963 B2 JPH0563963 B2 JP H0563963B2 JP 58106990 A JP58106990 A JP 58106990A JP 10699083 A JP10699083 A JP 10699083A JP H0563963 B2 JPH0563963 B2 JP H0563963B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- potential
- source
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体回路に係り、特に大きな負荷容
量を低消費電力で高速に駆動する回路に関する。
量を低消費電力で高速に駆動する回路に関する。
近年、集積回路においては、低消費電力化の要
求が強く、CMOS技術の採用の傾向が著しいが、
高集積度、高速動作が要求される分野の集積回路
においては、未だＮチヤンネルMOSが主体とな
つている。しかし、ＮチヤンネルMOSが主体と
なつている分野においても、その特徴を維持しつ
つ低消費電力化を図らなければならないことは同
様である。ＮチヤンネルMOSを用いた集積回路
において、特に大きな電力を消費する部分は、ク
ロツク信号の駆動回路、メモリ−（ROM、RAM
等）のアドレス信号駆動回路、およびメモリ−の
アドレスデコーダー等の、大きな負荷容量を極め
て高速に充放電する必要がある回路部分である。
求が強く、CMOS技術の採用の傾向が著しいが、
高集積度、高速動作が要求される分野の集積回路
においては、未だＮチヤンネルMOSが主体とな
つている。しかし、ＮチヤンネルMOSが主体と
なつている分野においても、その特徴を維持しつ
つ低消費電力化を図らなければならないことは同
様である。ＮチヤンネルMOSを用いた集積回路
において、特に大きな電力を消費する部分は、ク
ロツク信号の駆動回路、メモリ−（ROM、RAM
等）のアドレス信号駆動回路、およびメモリ−の
アドレスデコーダー等の、大きな負荷容量を極め
て高速に充放電する必要がある回路部分である。
従来より、この種の目的の回路の高速化、低消
費電力化の試みは多数発表されており、それぞれ
に効果が半明しているが、現在この種の回路で高
速動作と低消費電力という点で卓越した効果があ
る回路は、特願昭54−64444号（特開昭55−
156427号）のブートストラツプバツフア回路であ
る。
費電力化の試みは多数発表されており、それぞれ
に効果が半明しているが、現在この種の回路で高
速動作と低消費電力という点で卓越した効果があ
る回路は、特願昭54−64444号（特開昭55−
156427号）のブートストラツプバツフア回路であ
る。
第１図に前記特願昭54−64444号の実施例の回
路を従来例として示す。
路を従来例として示す。
第１図において、エンハンスメント型MOSト
ランジスタT11のドレインおよびゲートは電源端
子VCCに接続され、ソースは結合容量C11の一端
と接続されると共に、デイプリーシヨン型MOS
トランジスタT12のドレインに接続されている。
T12のゲートとソースは互いに接続されると共
に、エンハンスメント型MOSトランジスタT14の
ゲート及びエンハンスメント型MOSトランジス
タT13のドレインに接続されている。T13のゲー
トは信号入力端子Ｉに接続され、ソースは接地さ
れている。T14のドレインはVCCに接続され、ソ
ースはC11の他端に接続されると共に、エンハン
スメント型MOSトランジスタT15のドレインにも
接続され、また出力端子Ｏに接続されている。
T15のゲートはＩに接続され、ソースは接地され
ている。C12はこの回路が駆動すべき負荷容量を
示すものである。
ランジスタT11のドレインおよびゲートは電源端
子VCCに接続され、ソースは結合容量C11の一端
と接続されると共に、デイプリーシヨン型MOS
トランジスタT12のドレインに接続されている。
T12のゲートとソースは互いに接続されると共
に、エンハンスメント型MOSトランジスタT14の
ゲート及びエンハンスメント型MOSトランジス
タT13のドレインに接続されている。T13のゲー
トは信号入力端子Ｉに接続され、ソースは接地さ
れている。T14のドレインはVCCに接続され、ソ
ースはC11の他端に接続されると共に、エンハン
スメント型MOSトランジスタT15のドレインにも
接続され、また出力端子Ｏに接続されている。
T15のゲートはＩに接続され、ソースは接地され
ている。C12はこの回路が駆動すべき負荷容量を
示すものである。
次に第１図の従来例の回路の動作を詳細に説明
する。説明の都合上、MOSトランジスタはＮチ
ヤンネルであるものとするので、VCCは正電源で
あるものとする。Ｉより入力される信号が、ハイ
レベルにある時は、T11およびT15は導通状態に
あり、T14のゲートにはローレベルが印加される
のでT14は非導通状態である。従つて出力端子Ｏ
の電位はローレベルとなる。この状態ではT11，
T12，T13を貫通して流れる電流が消費電流とな
る。ここでC11の両端の電位について考えると、
T11のソースに接続されている端は、T11は駆動
能力がT12の駆動能力に比較してずつと大きく設
計しておくので、電源電位からT11の閾値電圧分
低下した電位にあり、C11の他端、すなわち、出
力端子Ｏに接続されている端は接地電位にある。
ここで、Ｉより入力される信号がローレベルに変
化すると、T13は速やかに非導通となり、T14の
ゲートがハイレベルに充電される。一方、T15の
ゲートがローレベルになるため、T15も非導通と
なる。その結果Ｏの電位は、T14より流れ込む充
電電流により、上昇するが、Ｏの電位上昇はC11
を介して、T12のドレインに伝えられ、更にT12
を通してT14のゲートの電位を上昇させる。その
ために、T14は更に良好な導通状態となり、この
ループを繰り返すことにより、最終的には、C11
のT11のソースに接続されている端の電位、およ
びT14のゲートの電位は電源電圧の２倍からT11
の閾値電圧を引いた電位まで上昇し、またＯ点の
電位は電源電位となるに至る。即ち、Ｉから与え
られれ信号がハイレベルからローレベルに変化す
る時にはT14のソースとゲート間の電位差を（電
源電位−T11の閾値電圧）に保つたまま負荷容量
C12を充電することができるため、C12が大きくと
も高速で充電することが可能である。また、充電
が完了し、Ｏが電源電位となつた後では、T13お
よびT15が非導通であるため、貫通して流れる電
流がなく、消費電流はゼロである。
する。説明の都合上、MOSトランジスタはＮチ
ヤンネルであるものとするので、VCCは正電源で
あるものとする。Ｉより入力される信号が、ハイ
レベルにある時は、T11およびT15は導通状態に
あり、T14のゲートにはローレベルが印加される
のでT14は非導通状態である。従つて出力端子Ｏ
の電位はローレベルとなる。この状態ではT11，
T12，T13を貫通して流れる電流が消費電流とな
る。ここでC11の両端の電位について考えると、
T11のソースに接続されている端は、T11は駆動
能力がT12の駆動能力に比較してずつと大きく設
計しておくので、電源電位からT11の閾値電圧分
低下した電位にあり、C11の他端、すなわち、出
力端子Ｏに接続されている端は接地電位にある。
ここで、Ｉより入力される信号がローレベルに変
化すると、T13は速やかに非導通となり、T14の
ゲートがハイレベルに充電される。一方、T15の
ゲートがローレベルになるため、T15も非導通と
なる。その結果Ｏの電位は、T14より流れ込む充
電電流により、上昇するが、Ｏの電位上昇はC11
を介して、T12のドレインに伝えられ、更にT12
を通してT14のゲートの電位を上昇させる。その
ために、T14は更に良好な導通状態となり、この
ループを繰り返すことにより、最終的には、C11
のT11のソースに接続されている端の電位、およ
びT14のゲートの電位は電源電圧の２倍からT11
の閾値電圧を引いた電位まで上昇し、またＯ点の
電位は電源電位となるに至る。即ち、Ｉから与え
られれ信号がハイレベルからローレベルに変化す
る時にはT14のソースとゲート間の電位差を（電
源電位−T11の閾値電圧）に保つたまま負荷容量
C12を充電することができるため、C12が大きくと
も高速で充電することが可能である。また、充電
が完了し、Ｏが電源電位となつた後では、T13お
よびT15が非導通であるため、貫通して流れる電
流がなく、消費電流はゼロである。
次にＩに加えられる信号入力が再びローレベル
からハイレベルに変化する場合には、T13および
T15が導通状態となり、T14はゲートが接地電位
に低下するので非導通となり、Ｏの電位はその結
果接地電位まで低下する。この時C11のT11のソ
ースに接続されている端の電位もT12及びT13を
通して電源電位からT11の閾値電圧を引いた値ま
で低下することになる。
からハイレベルに変化する場合には、T13および
T15が導通状態となり、T14はゲートが接地電位
に低下するので非導通となり、Ｏの電位はその結
果接地電位まで低下する。この時C11のT11のソ
ースに接続されている端の電位もT12及びT13を
通して電源電位からT11の閾値電圧を引いた値ま
で低下することになる。
以上に述べた如く、第１図の従来例の回路は、
低消費電力で、かつ大容量を高速に充放電できる
回路であるが、負荷容量C12が例えば数＋pFと非
常に大きい場合には、それを高速に充電する必要
上、T14のチヤンネル幅を大きくとらなければな
らず、これは、T12およびT13で構成されるイン
バーター回路の負荷容量が増大することを意味
し、T14のゲートを充電する速度が回路全体のス
イツチング速度において大きな割合を占めると共
に、全体のスイツチング速度も遅くなつてしま
う。
低消費電力で、かつ大容量を高速に充放電できる
回路であるが、負荷容量C12が例えば数＋pFと非
常に大きい場合には、それを高速に充電する必要
上、T14のチヤンネル幅を大きくとらなければな
らず、これは、T12およびT13で構成されるイン
バーター回路の負荷容量が増大することを意味
し、T14のゲートを充電する速度が回路全体のス
イツチング速度において大きな割合を占めると共
に、全体のスイツチング速度も遅くなつてしま
う。
本発明の目的は、第１図の従来例の回路に改良
を加え、更に低消費電力で高速に大容量の負荷を
駆動しうる半導体回路を供することにある。
を加え、更に低消費電力で高速に大容量の負荷を
駆動しうる半導体回路を供することにある。
本発明の半導体回路は、ドレインが電源端子に
接続された第１の絶縁ゲート電界効果トランジス
タと、前記第１の絶縁ゲート電界効果トランジス
タのソースにドレインが接続され、ゲートとソー
スが互いに接続されたデイプリーシヨン型の第２
の絶縁ゲート電界効果トランジスタと、前記第２
の絶縁ゲート電界効果トランジスタのソースにド
レインが接続され、ゲートが入力端子に接続さ
れ、ソースが接地端子に接続されたエンハンスメ
ント型の第３の絶縁ゲート電界効果トランジスタ
と、ドレインが前記第１の絶縁ゲート電界効果ト
ランジスタのソースと接続され、ゲートが前記第
２の絶縁ゲート電界効果トランジスタのソースと
接続されたデイプリーシヨン型の第４の絶縁ゲー
ト電界効果トランジスタと、ドレインが前記第４
の絶縁ゲート電界効果トランジスタのソースに接
続され、ゲートが前記入力端子に接続され、ソー
スが接地端子に接続されたエンハンスメント型の
第５の絶縁ゲート電界効果トランジスタと、ドレ
インが電源端子に接続され、ゲートが前記第４の
絶縁ゲート電界効果トランジスタのソースに接続
された第６の絶縁ゲート電界効果トランジスタ
と、ドレインが前記第６の絶縁ゲート電界効果ト
ランジスタのソースに接続され、ゲートが前記入
力端子に接続され、ソースが接地端子に接続され
たエンハンスメント型の第７の絶縁ゲート型電界
効果トランジスタと、前記第１の絶縁ゲート電界
効果トランジスタのソースと前記第６の絶縁ゲー
ト電界効果トランジスタのソースとの間に挿入さ
れた容量素子により構成され、前記第６の絶縁ゲ
ート電界効果トランジスタのソースが出力端子に
接続されたことを特徴とする。
接続された第１の絶縁ゲート電界効果トランジス
タと、前記第１の絶縁ゲート電界効果トランジス
タのソースにドレインが接続され、ゲートとソー
スが互いに接続されたデイプリーシヨン型の第２
の絶縁ゲート電界効果トランジスタと、前記第２
の絶縁ゲート電界効果トランジスタのソースにド
レインが接続され、ゲートが入力端子に接続さ
れ、ソースが接地端子に接続されたエンハンスメ
ント型の第３の絶縁ゲート電界効果トランジスタ
と、ドレインが前記第１の絶縁ゲート電界効果ト
ランジスタのソースと接続され、ゲートが前記第
２の絶縁ゲート電界効果トランジスタのソースと
接続されたデイプリーシヨン型の第４の絶縁ゲー
ト電界効果トランジスタと、ドレインが前記第４
の絶縁ゲート電界効果トランジスタのソースに接
続され、ゲートが前記入力端子に接続され、ソー
スが接地端子に接続されたエンハンスメント型の
第５の絶縁ゲート電界効果トランジスタと、ドレ
インが電源端子に接続され、ゲートが前記第４の
絶縁ゲート電界効果トランジスタのソースに接続
された第６の絶縁ゲート電界効果トランジスタ
と、ドレインが前記第６の絶縁ゲート電界効果ト
ランジスタのソースに接続され、ゲートが前記入
力端子に接続され、ソースが接地端子に接続され
たエンハンスメント型の第７の絶縁ゲート型電界
効果トランジスタと、前記第１の絶縁ゲート電界
効果トランジスタのソースと前記第６の絶縁ゲー
ト電界効果トランジスタのソースとの間に挿入さ
れた容量素子により構成され、前記第６の絶縁ゲ
ート電界効果トランジスタのソースが出力端子に
接続されたことを特徴とする。
次に本発明の実施例の回路図である第２図によ
り本発明の構成及び動作をＮチヤンネルMOSト
ランジスタで構成されているものとして詳細に説
明する。
り本発明の構成及び動作をＮチヤンネルMOSト
ランジスタで構成されているものとして詳細に説
明する。
エンハンスメント型MOSトランジスタT21のド
レインおよびゲートは電源端子VCCに接続され、
ソースはデイプリーシヨン型MOSトランジスタ
T22のドレインおよびデイプリーシヨン型MOSト
ランジスタT24のドレインに接続されると共に、
容量素子C21の一端にも接続されている。T22の
ゲートとソースは互いに接続されると共に、T24
のゲートおよびエンハンスメント型MOSトラン
ジスタT23のドレインに接続されている。T23の
ゲートは信号入力端子Ｉに接続されソースは接地
されている。エンハンスメント型MOSトランジ
スタT25のドレインはT24のソースに接続される
と共に、エンハンスメント型MOSトランジスタ
T26のゲートに接続され、ゲートは入力端子Ｉに
接続され、ソースは接地されている。T26のドレ
インはVCCに接続され、ソースはエンハンスメン
ト型MOSトランジスタT27のドレインに接続され
ると共に、C21の他端とも接続され、また出力端
子Ｏとも接続されている。T27のゲートはＩと接
続され、ソースは接地されている。C22はこの回
路が駆動すべき負荷容量を示す。また、トランジ
スタT21の閾値電圧をVTとする。
レインおよびゲートは電源端子VCCに接続され、
ソースはデイプリーシヨン型MOSトランジスタ
T22のドレインおよびデイプリーシヨン型MOSト
ランジスタT24のドレインに接続されると共に、
容量素子C21の一端にも接続されている。T22の
ゲートとソースは互いに接続されると共に、T24
のゲートおよびエンハンスメント型MOSトラン
ジスタT23のドレインに接続されている。T23の
ゲートは信号入力端子Ｉに接続されソースは接地
されている。エンハンスメント型MOSトランジ
スタT25のドレインはT24のソースに接続される
と共に、エンハンスメント型MOSトランジスタ
T26のゲートに接続され、ゲートは入力端子Ｉに
接続され、ソースは接地されている。T26のドレ
インはVCCに接続され、ソースはエンハンスメン
ト型MOSトランジスタT27のドレインに接続され
ると共に、C21の他端とも接続され、また出力端
子Ｏとも接続されている。T27のゲートはＩと接
続され、ソースは接地されている。C22はこの回
路が駆動すべき負荷容量を示す。また、トランジ
スタT21の閾値電圧をVTとする。
本発明の回路の特徴は第１図の実施例の回路の
T12およびT13により構成されるＥ／Ｄ型インバ
ーター回路をT22とT23により構成されるＥ／Ｄ
型インバーター回路とT24とT25により構成され
るＥ／Ｄ型プツシユプルバツフア回路に置き換え
る得ることに着眼し、駆動能力を増大させたとこ
ろにある。
T12およびT13により構成されるＥ／Ｄ型インバ
ーター回路をT22とT23により構成されるＥ／Ｄ
型インバーター回路とT24とT25により構成され
るＥ／Ｄ型プツシユプルバツフア回路に置き換え
る得ることに着眼し、駆動能力を増大させたとこ
ろにある。
まず入力端子Ｉに入力される信号がハイレベル
の時には、T23，T25およびT27が導通状態にあ
り、T24のゲートおよびT26のゲートは接地電位
となつているのでT26は引導通となり出力端子Ｏ
の電位は接地電位となつている。この状態での
VCCから接地への電流経路は、T21からT22および
T23を貫通して流れる経路とT21からT24および
T25を貫通して流れる経路があり、その和が消費
電流である。また、C21のT21のソースに接続さ
れている端は、電源電位からT21の閾値電圧を引
いた電位となつているのは第１図の従来例の回路
の場合と同様である。
の時には、T23，T25およびT27が導通状態にあ
り、T24のゲートおよびT26のゲートは接地電位
となつているのでT26は引導通となり出力端子Ｏ
の電位は接地電位となつている。この状態での
VCCから接地への電流経路は、T21からT22および
T23を貫通して流れる経路とT21からT24および
T25を貫通して流れる経路があり、その和が消費
電流である。また、C21のT21のソースに接続さ
れている端は、電源電位からT21の閾値電圧を引
いた電位となつているのは第１図の従来例の回路
の場合と同様である。
ここで、入力信号がハイレベルからローレベル
に変化すると、T23，T25，T27は非導通となり、
T23，T25のドレインの電位は、それぞれT22，
T24を流れる電流のために上昇し始める。このと
き本実施例においては、T22，T24のゲートはT22
のソースによつて充電されることになるが、この
T22のソースは他の素子には接続されておらず、
特に従来の回路と異なり、出力用のトランジスタ
T26のゲートから分離されている。従つて、T22，
T24のゲート電位は極めて急速に上昇し、T22の
ドレインと同じVCC−VTに達する。この時点で
T24のドレインとゲートの電位は共にVCC−VTと
なり、T24のソースは大きな駆動能力で出力用ト
ランジスタT26のゲートを充填する。これにより
T26のゲート電位は速やかにその閾値電圧に達
し、T26はオン状態になつて、出力端子Ｏの電位
は上昇し始める。
に変化すると、T23，T25，T27は非導通となり、
T23，T25のドレインの電位は、それぞれT22，
T24を流れる電流のために上昇し始める。このと
き本実施例においては、T22，T24のゲートはT22
のソースによつて充電されることになるが、この
T22のソースは他の素子には接続されておらず、
特に従来の回路と異なり、出力用のトランジスタ
T26のゲートから分離されている。従つて、T22，
T24のゲート電位は極めて急速に上昇し、T22の
ドレインと同じVCC−VTに達する。この時点で
T24のドレインとゲートの電位は共にVCC−VTと
なり、T24のソースは大きな駆動能力で出力用ト
ランジスタT26のゲートを充填する。これにより
T26のゲート電位は速やかにその閾値電圧に達
し、T26はオン状態になつて、出力端子Ｏの電位
は上昇し始める。
そして出力端子Ｏの電位が上昇すると、容量素
子C21は電位差VCC−VTに充電されているので、
T21のソース電位はVCC−VTよりも大きくなり、
T21はオフ状態になる。従つて出力端子Ｏの電位
は、T24のドレインとソースを介してT26のゲー
トに印加されると共に、T22のドレインとソース
を介してT22，T24のゲートをさらに強く駆動す
る。このとき、前述のようにT22のソースは他の
素子に接続されていないので、T22，T24のゲー
ト電位は出力端子Ｏに追随するように速やかに上
昇し、ほぼ出力端子Ｏの電位にVCC−VTを加えた
電位となる。よつてT24の電流駆動能力は増大
し、T26のゲートを強く駆動する。尚この時、
T24のソース電位は、T26のゲートを充電するた
め、T24のゲートよりも少し遅れて上昇する。こ
れにより出力端子の電位は更に上昇すると共に、
以上の動作を再帰的に行うことにより自分自信の
更に急速な電位上昇を引き起こすように作用す
る。なお、この過程を通して、T26のゲートとソ
ースの電位差は、およそVCC−VTより少し小さい
過程に保たれているので、出力端子Ｏは強く駆動
される。従つて、出力端子Ｏの電位は速やかに電
源電位VCCに達して安定し、この時T22，T24のゲ
ート・ソース・ドレイン、及びT26のゲートの電
位は2VCC−VTとなる。この動作において、第２
図の回路が従来例の第１図の回路と異なる点は、
T26を駆動するT24のゲートの電位が、全動作を
通じて、常にT24のソースの電位より高い電位と
なつている点であり、このために、T26のゲート
を充電する速度を消費電力が同一からば1.5〜２
倍速くすることができることである。例えば、第
１図の従来例の回路で電源を5Vとし、負荷容量
C12を10pFとし、消費電流を100μAとし、ゲート
酸化膜厚500Åでチヤンネル長3μのＮチヤンネル
シリコンゲート電界効果トランジスタを用いて構
成した場合、入力信号がハイレベルからローレベ
ルに変化してからT14のゲート電位が4Vに上昇す
るまでに20ns、出力端子Ｏの電位が4.5Vに上昇
するまで更に15ns、合計35nsのスイツチング時間
が必要であつたが、第２図の本発明の実施例の回
路によれば、負荷容量C22を10pF、消費電流も
T22およびT23に流れる合計で100μAと同一とし、
他の条件も同一とした場合、入力信号がハイレベ
ルからローレベルに変化してからT26のゲート電
位が4.5Vに上昇するまでに10ns、出力端子Ｏの
電位が4.5Vに上昇するまでに更に12ns、合計
22nsのスイツチング速度となり、回路全体として
の比較では、同一の消費電力、同一の負荷容量で
約1.6倍のスイツチング速度の改善が得られた。
子C21は電位差VCC−VTに充電されているので、
T21のソース電位はVCC−VTよりも大きくなり、
T21はオフ状態になる。従つて出力端子Ｏの電位
は、T24のドレインとソースを介してT26のゲー
トに印加されると共に、T22のドレインとソース
を介してT22，T24のゲートをさらに強く駆動す
る。このとき、前述のようにT22のソースは他の
素子に接続されていないので、T22，T24のゲー
ト電位は出力端子Ｏに追随するように速やかに上
昇し、ほぼ出力端子Ｏの電位にVCC−VTを加えた
電位となる。よつてT24の電流駆動能力は増大
し、T26のゲートを強く駆動する。尚この時、
T24のソース電位は、T26のゲートを充電するた
め、T24のゲートよりも少し遅れて上昇する。こ
れにより出力端子の電位は更に上昇すると共に、
以上の動作を再帰的に行うことにより自分自信の
更に急速な電位上昇を引き起こすように作用す
る。なお、この過程を通して、T26のゲートとソ
ースの電位差は、およそVCC−VTより少し小さい
過程に保たれているので、出力端子Ｏは強く駆動
される。従つて、出力端子Ｏの電位は速やかに電
源電位VCCに達して安定し、この時T22，T24のゲ
ート・ソース・ドレイン、及びT26のゲートの電
位は2VCC−VTとなる。この動作において、第２
図の回路が従来例の第１図の回路と異なる点は、
T26を駆動するT24のゲートの電位が、全動作を
通じて、常にT24のソースの電位より高い電位と
なつている点であり、このために、T26のゲート
を充電する速度を消費電力が同一からば1.5〜２
倍速くすることができることである。例えば、第
１図の従来例の回路で電源を5Vとし、負荷容量
C12を10pFとし、消費電流を100μAとし、ゲート
酸化膜厚500Åでチヤンネル長3μのＮチヤンネル
シリコンゲート電界効果トランジスタを用いて構
成した場合、入力信号がハイレベルからローレベ
ルに変化してからT14のゲート電位が4Vに上昇す
るまでに20ns、出力端子Ｏの電位が4.5Vに上昇
するまで更に15ns、合計35nsのスイツチング時間
が必要であつたが、第２図の本発明の実施例の回
路によれば、負荷容量C22を10pF、消費電流も
T22およびT23に流れる合計で100μAと同一とし、
他の条件も同一とした場合、入力信号がハイレベ
ルからローレベルに変化してからT26のゲート電
位が4.5Vに上昇するまでに10ns、出力端子Ｏの
電位が4.5Vに上昇するまでに更に12ns、合計
22nsのスイツチング速度となり、回路全体として
の比較では、同一の消費電力、同一の負荷容量で
約1.6倍のスイツチング速度の改善が得られた。
Ｉからの入力がローベレルからハイレベルに変
化する時には、T23，T25，T27が導通し、T24の
ゲート電位およびT26のゲート電位が接地電位に
低下し、T26は非導通となるのでC22に蓄えられ
ていた電荷はT27を通して接地に流れ、Ｏは接地
電位となる。この場合のスイツチング速度は従来
例の第１図の回路とほぼ変化がない。
化する時には、T23，T25，T27が導通し、T24の
ゲート電位およびT26のゲート電位が接地電位に
低下し、T26は非導通となるのでC22に蓄えられ
ていた電荷はT27を通して接地に流れ、Ｏは接地
電位となる。この場合のスイツチング速度は従来
例の第１図の回路とほぼ変化がない。
以上に述べた如く、本発明の半導体回路は、大
容量の負荷を低消費電力で高速に駆動するに最適
の回路であり、その効果は第１図の従来例の回路
に勝るものであることは明らかである。
容量の負荷を低消費電力で高速に駆動するに最適
の回路であり、その効果は第１図の従来例の回路
に勝るものであることは明らかである。
尚、第２図の本発明の実施例の回路を用いた説
明においてT21およびT26はエンハンスメント型
MOSトランジスタとしたが、T21については、サ
ブストレート電位に対してゲート及びソースに電
源電圧を印加した時に、非導通となる特性の絶縁
ゲート電界効果トランジスタであれば良いため、
閾値電圧が0Vないしはわずかにデイプリーシヨ
ン側にある方がより効果がある。またT26にはデ
イプリーシヨンMOSトランジスタを用いても回
路動作に支障はないが、これも消費電力とスイツ
チング速度から閾値電圧が0Vないしはわずかに
デイプリーシヨン側である方がより効果が大き
い。
明においてT21およびT26はエンハンスメント型
MOSトランジスタとしたが、T21については、サ
ブストレート電位に対してゲート及びソースに電
源電圧を印加した時に、非導通となる特性の絶縁
ゲート電界効果トランジスタであれば良いため、
閾値電圧が0Vないしはわずかにデイプリーシヨ
ン側にある方がより効果がある。またT26にはデ
イプリーシヨンMOSトランジスタを用いても回
路動作に支障はないが、これも消費電力とスイツ
チング速度から閾値電圧が0Vないしはわずかに
デイプリーシヨン側である方がより効果が大き
い。
また、第２図において、T21のゲートはVCCに
接続してあるが、T21のゲートをＩとは別の信号
端子と接続し、この回路全体を動作させない時に
T21のゲートを接地電位にしてやることにより、
消費電力を更に小さくすることも可能である。
接続してあるが、T21のゲートをＩとは別の信号
端子と接続し、この回路全体を動作させない時に
T21のゲートを接地電位にしてやることにより、
消費電力を更に小さくすることも可能である。
第１図は従来例（特願昭54−64444）の回路を
示す図、第２図は本発明の実施例の回路を示す図
である。 T21，T23，T25，T26，T27……エンハンスメン
ト型MOSトランジスタ、T22，T24……デイプリ
ーシヨン型MOSトランジスタ、C21，C22……容
量。
示す図、第２図は本発明の実施例の回路を示す図
である。 T21，T23，T25，T26，T27……エンハンスメン
ト型MOSトランジスタ、T22，T24……デイプリ
ーシヨン型MOSトランジスタ、C21，C22……容
量。
Claims (1)
- １ 電源端子と第１の節点との間に接続され、該
電源端子から該第１の節点へ電源電荷を供給する
方向性素子と、該第１と第２の節点との間に接続
されゲートが該第２の節点に接続された第１のデ
イプリーシヨン型電界効果トランジスタと、該第
２の節点と基準電圧端子との間に接続されゲート
が入力端子に接続された第２の電界効果トランジ
スタと、該第１の接点と第３の接点との間に接続
されゲートが該第２の節点に接続された第３のデ
イプリーシヨン型電界効果トランジスタと、該第
３の接点と該基準電圧端子との間に接続されゲー
トが前記入力端子に接続された第４の電界効果ト
ランジスタと、該電源端子と出力端子との間に接
続されゲートが前記第３の節点に接続された第５
の電界効果トランジスタと、該出力端子と該基準
電圧端子との間に接続されゲートが前記入力端子
に接続された第６の電界効果トランジスタと、前
記出力端子と第１の節点との間に接続された容量
素子とを有する半導体回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106990A JPS59231916A (ja) | 1983-06-15 | 1983-06-15 | 半導体回路 |
| US06/621,313 US4680488A (en) | 1983-06-15 | 1984-06-15 | MOSFET-type driving circuit with capacitive bootstrapping for driving a large capacitive load at high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106990A JPS59231916A (ja) | 1983-06-15 | 1983-06-15 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59231916A JPS59231916A (ja) | 1984-12-26 |
| JPH0563963B2 true JPH0563963B2 (ja) | 1993-09-13 |
Family
ID=14447673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106990A Granted JPS59231916A (ja) | 1983-06-15 | 1983-06-15 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231916A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1185851B (it) * | 1985-08-02 | 1987-11-18 | Sgs Microelettronica Spa | Circuito di pilotaggio con boctstrap in tecnologia n-mos per carichi capacitivi |
| JP5106186B2 (ja) * | 2008-03-13 | 2012-12-26 | 三菱電機株式会社 | ドライバ回路 |
| JP5581263B2 (ja) * | 2010-05-13 | 2014-08-27 | 株式会社半導体エネルギー研究所 | バッファ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54156459A (en) * | 1978-05-30 | 1979-12-10 | Nec Corp | Semiconductor device |
| JPS55156427A (en) * | 1979-05-23 | 1980-12-05 | Sharp Corp | Bootstrap buffer circuit |
-
1983
- 1983-06-15 JP JP58106990A patent/JPS59231916A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54156459A (en) * | 1978-05-30 | 1979-12-10 | Nec Corp | Semiconductor device |
| JPS55156427A (en) * | 1979-05-23 | 1980-12-05 | Sharp Corp | Bootstrap buffer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59231916A (ja) | 1984-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6373321B1 (en) | CMOS semiconductor device | |
| US5073726A (en) | Input circuit of semiconductor integrated circuit and semiconductor integrated circuit having input circuit | |
| US4071783A (en) | Enhancement/depletion mode field effect transistor driver | |
| US4321661A (en) | Apparatus for charging a capacitor | |
| US4042839A (en) | Low power dissipation combined enhancement depletion switching driver circuit | |
| US4284905A (en) | IGFET Bootstrap circuit | |
| JPH02177716A (ja) | 昇圧回路 | |
| US4680488A (en) | MOSFET-type driving circuit with capacitive bootstrapping for driving a large capacitive load at high speed | |
| US4725746A (en) | MOSFET buffer circuit with an improved bootstrapping circuit | |
| JP2003273724A (ja) | 半導体集積回路装置 | |
| US4894559A (en) | Buffer circuit operable with reduced power consumption | |
| US4609836A (en) | CMOS transmission circuit | |
| JPS6137709B2 (ja) | ||
| JPH0562491B2 (ja) | ||
| US4352996A (en) | IGFET Clock generator circuit employing MOS boatstrap capacitive drive | |
| JPS6237472B2 (ja) | ||
| JPH05347550A (ja) | 半導体集積回路 | |
| JPS63268196A (ja) | 半導体集積回路 | |
| US4649300A (en) | Bootstrap buffer | |
| EP0068892A2 (en) | Inverter circuit | |
| JPH0563963B2 (ja) | ||
| JPH082016B2 (ja) | 昇圧回路 | |
| JPH08205526A (ja) | 半導体集積回路の内部電圧昇圧回路 | |
| JP2002118455A (ja) | 半導体集積回路 | |
| JPH0430207B2 (ja) |