JP2003273724A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Abstract

(57)【要約】 【課題】 電源投入時、レベル変換器の出力信号を提供
するノードを所望のレベルに初期化できる半導体集積回
路装置を提供する。 【解決手段】 半導体集積回路装置は、レベル変換器６
に加え２つの容量素子Ｎ１０、Ｃ０を備える。レベル変
換器６は、入力信号を受けてそれより電圧振幅の大きい
信号に変換してノードＤ３に与える。容量素子Ｎ１０が
ノードＤ３に接続され、容量素子Ｃ０は容量素子Ｎ１０
に直列に接続される。容量素子Ｎ１０は、ゲートがノー
ドＤ３に接続され、ソースおよびドレインが共通して容
量Ｃ０に接続されるＭＯＳトランジスタで構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入力する信号を
より大きい電圧振幅を有した信号に変換するレベル変換
器を有した半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体加工技術の微細化に伴い、半導体
集積回路装置においてワンチップに集積できるトランジ
スタの数は近年飛躍的に増加している。集積されるトラ
ンジスタの数が増加による消費電力を抑えるためにも、
電源電圧の縮小は不可避である。現在最も広く用いられ
ている電界効果トランジスタの一つであるＭＯＳ（meta
l oxide semiconductor）トランジスタの場合、最小加
工寸法が０．２５μｍ、０．１８μｍ、０．１５μｍ、
と縮小されるに従い、電源電圧も２．５Ｖ、１．８Ｖ、
１．５Ｖと低下している。これらの電源電圧は、集積回
路の中核部分に用いられていることからコア回路部の電
源電圧ＶＤＤと呼ぶ。
【０００３】その一方で、他のチップと信号を交換する
ために設けられたインターフェース部の電源電圧はプロ
セス技術の進展に拘わりなく、コア回路部の電源電圧Ｖ
ＤＤより高い一定値の電源電圧ＶＤＤＨが設定されてい
る。現在では３．３Ｖが一般的である。ボード上に搭載
されるチップすべてが最先端プロセス技術で製造されて
いるわけではないこと、インターフェース規格の変更に
は多くの混乱が生じることがその理由である。コア部で
使用される最先端プロセスによるトランジスタは、３．
３Ｖの電源電圧では用いることはできない。性能は劣化
するもののインターフェース部のトランジスタは、コア
部のものよりゲート酸化膜の膜厚を大きくしてゲート耐
圧を上げている。
【０００４】このように２種類以上の電源電圧を用いる
場合には、それぞれの電源電圧を用いる回路ブロック間
で信号の電位振幅を変換するためのレベル変換器（レベ
ルシフタ）が必要となる。図１１に従来から知られてい
るレベル変換器を含んだ半導体集積回路装置を示す。信
号Ｄｉｎはハイレベルが電源電圧ＶＤＤレベルであり、
ローレベルが接地電圧ＧＮＤレベルであるディジタル信
号であり、コア回路部２内で生成される。コア回路部２
は、論理ゲートＩＮ０、ＩＮ１、ＩＮ２、Ｇ０、Ｇ１を
介して信号Ｄｉｎに基づき互いに論理的に相補な２つの
信号を２組生成する。そのいずれの信号とも信号Ｄｉｎ
と同じ電圧振幅を有する。レベル変換器１６はＮＭＯＳ
トランジスタＮ０、Ｎ１のゲート電極で一方の組の相補
信号を受け、レベル変換器１８はＮＭＯＳトランジスタ
Ｎ２、Ｎ３のゲート電極で他方の組の相補信号を受け
る。
【０００５】ＮＭＯＳトランジスタＮ０、Ｎ２のゲート
に同一の論理が入力され、ＮＭＯＳトランジスタＮ１、
Ｎ３のゲートにその逆の論理が入力されるので、レベル
変換器１６、１８は、ノードＤ１、Ｄ２から同一の論理
レベルであって電源電圧ＶＤＤＨと接地電位ＧＮＤとの
間で振幅する信号を出力する。レベル変換器１６、１８
の出力する信号に従いドライバ部１０のＰＭＯＳトラン
ジスタＰＤとＮＭＯＳトランジスタＮＤが相補的にオン
する。
【０００６】イネーブル信号ＥＮがハイレベルを示すと
き、以上に説明した動作に従って信号Ｄｉｎと同じ論理
であるが信号Ｄｉｎより電位振幅の大きい信号Ｄｏｕｔ
がノード２３に現れる。イネーブル信号ＥＮがローレベ
ルを示すときはドライバ部１０のＰＭＯＳトランジスタ
ＰＤ、ＮＭＯＳトランジスタＮＤは同時にオフし、ノー
ド２３はハイインピーダンス状態となる。
【０００７】
【発明が解決しようとする課題】このように集積回路装
置の電源が２種類以上ある場合には、電源投入時に、特
に電源を入れる順番によってＰＭＯＳトランジスタＰＤ
とＮＭＯＳトランジスタＮＤとが同時にオンする可能性
がある。半導体集積回路装置の外部電源端子に電源電圧
が投入されることにより装置内部の電源ノードが接地電
圧のレベルから上昇し電源電圧のレベルに設定される。
【０００８】コア回路部２に電源電圧ＶＤＤが設定され
た後に、インターフェース部４に電源電圧ＶＤＤＨが設
定される場合には問題にはならない。コア回路部２から
インターフェース部４に与えられる２組の信号対の論理
レベルが先に設定されることになるのでＰＭＯＳトラン
ジスタＰＤとＮＭＯＳトランジスタＮＤが同時にオンす
ることはない。よってトランジスタＰＤ，ＮＤを貫通す
る電流も生じない。しかしその逆で、最初にコア回路部
２に電源電圧ＶＤＤが設定された後に、インターフェー
ス部４に電源電圧ＶＤＤＨが設定される場合に問題があ
る。
【０００９】電源電圧ＶＤＤＨが設定された時点では、
レベル変換器１６のＮＭＯＳトランジスタＮ０、Ｎ１の
ゲート電極はともにローレベル（ＧＮＤ）であるため、
出力ノードＤ１の電位は不定であり、例えばローレベル
（ＧＮＤ）に設定される可能性がある。同時にレベル変
換器１８のＮＭＯＳトランジスタＮ２、Ｎ３のゲート電
極もともにローレベル（ＧＮＤ）であるため、出力ノー
ドＤ２の電位は不定であり、例えばハイレベル（ＶＤＤ
Ｈ）に設定される可能性がある。このとき、レベル変換
器１６、１８のそれぞれ入力する信号のレベルが決定す
るまでＰＭＯＳトランジスタＰＤ及びＮＭＯＳトランジ
スタＮＤが同時にオンすることになる。出力ドライバと
してのトランジスタＰＤ、ＮＤの駆動力が他のトランジ
スタより大きく構成されるので、ＰＭＯＳトランジスタ
ＰＤ及びＮＭＯＳトランジスタＮＤが同時にオンするこ
とにより大量の電流が生じる。大電流が流れると配線の
断線等、半導体装置の破壊につながりかねない。
【００１０】従ってこの発明の目的は、電源投入時にレ
ベル変換器による変換後の信号の与えられるノードに所
望の値に設定することのできる半導体集積回路装置を提
供することにある。またこの発明の別の目的は、電源投
入後の通常動作において高速に動作できる半導体集積回
路装置を提供することにある。またこの発明のさらに別
の目的は、電源投入時にレベル変換器の出力に接続され
る回路を安定して動作させることのできる半導体集積回
路装置を提供することにある。
【００１１】
【課題を解決するための手段】この発明による第１の半
導体集積回路装置は、レベル変換器に加えてさらに少な
くとも２つの容量素子をさらに含む。その一方である第
１の容量素子はレベル変換器によりレベル変換された後
の信号が提供される第１のノードに電気的に接続する導
電部分と、この導電部分との間で絶縁膜を挟む第１の半
導体部分と、この第１の半導体部分と異なる導電型を有
して第１の半導体部分と接合する第２の半導体部分とを
含む。その他方である第２の容量素子は、電源電圧を受
ける電源ノードと接地電圧を受ける接地ノードとのいず
れからも分離している第２のノードで第１の容量素子の
第２の半導体部分に直列に接続される。
【００１２】電源投入時においては、第１の容量素子に
おける導電部分と第１の半導体部分との間の容量によっ
て第１のノードが第１の半導体部分の電位レベル程度に
設定される。また電源投入後においては、第１の容量素
子における導電部分と第２の半導体部分との容量が第１
のノードに付加される容量に寄与する場合、第２の半導
体部分と直列に接続される第２の容量素子によって第１
のノードに付加される容量が見かけ上低下する。これに
より電源投入後の通常動作においてこの第１のノードの
容量低下によってレベル変換器の動作が速くなる。従っ
て半導体集積回路装置の高速動作が実現される。好まし
くは、第１の半導体部分は接地ノードに電気的に接続さ
れ、第２の容量素子は第２のノードと接地ノードとの間
に電気的に接続される。
【００１３】この発明による第２の半導体集積回路装置
は、レベル変換器に加え、そのレベル変換器によりレベ
ル変換された後の信号が提供される所定のノードに接続
される容量素子を含む。この容量素子は所定のノードに
電気的に接続する導電部分と、導電部分と間で絶縁膜を
挟む第１の半導体部分と、第１の半導体部分と異なる導
電型を有して第１の半導体部分と接合する第２の半導体
部分とを含む。
【００１４】電源投入時においては、容量素子における
第１の半導体部分の導電部分と第１の半導体部分との間
の容量によって第１のノードは第１の半導体部分の電位
レベル程度に設定される。また第２の半導体部分は、コ
ア回路部の電源として供給される電源電圧を受ける電源
ノードに接続される。電源投入後に容量素子の第１の半
導体部分に対して第２の半導体部分に逆バイアスの電圧
を与えることが可能となる。これによって導電部分と第
１の半導体部分との間の容量が小さくなり、電源投入後
の通常動作においては、所定のノードに付加される容量
が低下することによりレベル変換器の動作が速くなる。
従って半導体集積回路装置の高速動作が実現される。第
１の半導体部分は例えば接地ノードに電気的に接続され
るのがよい。
【００１５】上記の第１および第２の半導体集積回路装
置においては、容量素子を構成する第２の半導体部分
は、第１の半導体部分を挟んで離間し、配線層で互いに
電気的に接続される２つの領域を有する形態として、レ
ベル変換器に接続される容量素子は、電界効果トランジ
スタで形成されてもよい。
【００１６】この発明による第３の導体集積回路装置
は、レベル変換器に加え、ある電圧が与えられる第１の
電極と、第１のノードに接続される第２の電極とを有す
る容量素子、および、第１のノードとレベル変換器でレ
ベル変換された後の信号が提供される第２のノードとの
間に接続され、その間の導通を制御するスイッチ素子を
備えている。
【００１７】このスイッチ素子を制御することにより第
２のノードから見た容量素子の容量を見かけ上可変とす
ることができる。電源投入時においてはスイッチ素子を
オンさせることにより第２のノードを容量素子の第１の
電極に与えられる電位のレベル程度に設定することがで
きる。
【００１８】電源投入後の通常動作においては、スイッ
チ素子をオフし又は電源投入時よりオン状態を弱めるこ
とにより、容量素子が第２のノードから切り離され又は
容量素子と第２のノードとの間に擬似的に抵抗が挿入さ
れる。これは通常動作時には第２のノードに付加される
容量が低減することになり、レベル変換器の動作を速め
る。従って半導体集積回路装置の高速動作が実現され
る。
【００１９】スイッチ素子は、例えば電界効果トランジ
スタを含む。レベル変換器に与える信号を生成するコア
回路部が半導体集積回路装置に含まれ、その電界効果ト
ランジスタのゲート電極にはそのコア回路部に与えられ
る電源電圧の電源ノードに電気的に接続される。一方、
容量素子の第２の電極にはレベル変換器に与えられる電
源電圧の電源ノードに電気的に接続されるとよい。
【００２０】この発明の第４の半導体集積回路装置は、
第１の電圧を受ける第１のノードと第２の電圧を受ける
第２のノードとに接続され、論理的に相補な２つの入力
信号を受け、その２つの信号より電圧振幅の大きい論理
的に相補な２つの信号に変換してそれぞれ第３および第
４のノードに提供するレベル変換器、および第１のノー
ドと前記第３のノードとの間に接続された容量素子を含
む。電源投入時、容量素子の容量がレベル変換器で変換
された後の信号の現れる第３のノードに第１のノードの
電位のレベル程度に設定する。
【００２１】半導体集積回路装置は、さらに、各々は第
１および第２のノードの間に電気的に接続されてそのゲ
ートに第３又は第４のノードが接続される１個又は複数
個の電界効果トランジスタを含む。この電界効果トラン
ジスタは、レベル変換器から出力される信号に従い論理
演算などの所定の動作をする回路を構成する。
【００２２】上記のような論理的に相補な２つの入力信
号を受けて論理的に相補な２つの信号に変換する形態の
レベル変換器に対しては、第２および第４のノードの間
に容量を形成する容量素子を設けなくても、電源投入時
に第４のノードを第３のノードとは逆の論理レベルに設
定することが可能である。よって電源投入後の通常動作
においては、第２のノードに初期値設定のための容量が
ない分レベル変換器は高速に動作し、半導体集積回路装
置の高速動作が実現する。
【００２３】この発明の第５の半導体集積回路装置は、
論理的に相補な２つの第１の信号を受け、その２つの第
１の信号より電圧振幅の大きい論理的に相補な２つの信
号に変換してそれぞれ第１および第２のノードに提供す
る第１のレベル変換器、論理的に相補な２つの第２の信
号を受け、その２つの第２の信号より電圧振幅の大きい
論理的に相補な２つの信号に変換してそれぞれ第３およ
び第４のノードに提供する第２のレベル変換器を含む。
半導体集積回路装置はさらに第１および第２の容量素子
を含み、第１の容量素子はある電圧を受ける第５のノー
ドと第１のノードとの間に接続され、第２の容量素子は
第５のノードと第３のノードとの間に接続される。第１
および第２の容量素子によって、電源投入時にレベル変
換器による変換後の信号を受ける第１および第３のノー
ドが共に第５のノードの電位レベル程度に設定される。
【００２４】さらに半導体集積回路装置は、第２のノー
ド上の信号に従ってその導通が制御される第１の電界効
果トランジスタ、および第１の電荷効果トランジスタに
接続され、第４のノード上の信号に従ってその導通が制
御される第１の電界効果トランジスタとは異なる導電型
を有する第２の電界効果トランジスタを含む。
【００２５】電源投入時、第１および第３のノードに初
期値が設定されることにより、第１および第２のレベル
変換器が第２および第４のノードを駆動して第１および
第３のノードに逆の論理レベルに設定する。第２および
第４のノードに設定される電位レベルは、容量素子によ
り設定される第１および第３のノードの電位レベルより
安定している。第１および第２の電界効果トランジスタ
を駆動する信号を第２および第４のノードから得ること
で、電源投入時に第１および第２の電界効果トランジス
タの各々を正しくオンまたはオフに設定することができ
る。この第１および第２の電界効果トランジスタにより
構成される回路の状態が安定する。
【００２６】
【発明の実施の形態】以下、この発明の実施の形態を、
図面を参照しながら説明する。なお、図において同一の
もの又は相当のものには同一の符号を付している。 実施の形態１．図１はこの実施の形態１による半導体集
積回路装置１００の回路構成図を示す。単一半導体チッ
プ上に集積回路が形成された半導体集積回路装置１００
は、該集積回路の主要な機能を実現するコア回路部２
と、コア回路部２で生成されるディジタル信号Ｄｉｎを
これより大きい電圧振幅を有したディジタル信号に変換
して信号Ｖｏｕｔとして他の半導体チップに供給するイ
ンターフェース部４とを備える。ノード２３には当該他
の半導体チップが接続される。
【００２７】コア回路部２は、電源電圧ＶＤＤが与えら
れる電源ノードと、接地電圧ＧＮＤ（０Ｖ）が与えられ
る接地ノードとに接続され、電源電圧ＶＤＤを動作電源
にして動作する。一方、インターフェース部４は電源電
圧ＶＤＤより大きい電源電圧ＶＤＤＨを動作電源にして
動作する。接地電圧ＧＮＤはコア回路部２、インターフ
ェース部４に共通に与えられる。従って、インターフェ
ース部４を構成するＭＯＳトランジスタは、ゲート酸化
膜の膜厚を大きくするなどしてコア回路部２を構成する
ものよりもゲート耐圧を高くしている。
【００２８】電源電圧ＶＤＤ，ＶＤＤＨは、ともに半導
体チップの外部で生成されてチップに受けるものでもよ
い。また電源電圧ＶＤＤ、ＶＤＤＨの一方だけが半導体
チップの外部で生成されてもよい。このときチップ内部
に電圧発生回路を設け、その外部から受ける一方の電源
電圧から他方の電源電圧を当該電圧発生回路で生成すれ
ばよい。
【００２９】この半導体集積回路装置１００では、イネ
ーブル信号ＥＮがハイレベル（ＶＤＤ）のときに信号Ｄ
ｉｎが電圧振幅を大きくしてノード２３から出力され
る。イネーブル信号ＥＮがローレベル（ＧＮＤ）のとき
ノード２３はハイインピーダンス状態となる。そのため
にコア回路部２は、インバータＩＮ０、ＩＮ１、ＩＮ２
と２入力論理回路Ｇ０、Ｇ１を備える。論理回路Ｇ０は
ノード２１上の信号Ｄｉｎとノード２２上のイネーブル
信号ＥＮとを入力し、そのＮＡＮＤ論理を出力する。イ
ンバータＩＮ１は論理回路Ｇ０の出力する論理を反転さ
せる。インバータＩＮ０はイネーブル信号ＥＮの論理を
反転させる。論理回路Ｇ１は信号ＤｉｎとインバータＩ
Ｎ０の出力とのＮＯＲ論理を出力する。インバータＩＮ
２は論理回路Ｇ１の出力する論理を反転させる。インバ
ータＩＮ０〜ＩＮ２、論理回路Ｇ０、Ｇ１の出力はいず
れも電源電圧ＶＤＤをハイレベル、接地電圧ＧＮＤをロ
ーレベルとしたディジタル信号である。
【００３０】イネーブル信号ＥＮがハイレベルのとき、
論理信号Ｇ０は信号Ｄｉｎの反転論理を出力しインバー
タＩＮ１は信号Ｄｉｎと同一論理を出力する。論理回路
Ｇ１は信号Ｄｉｎの反転論理を出力し、インバータＩＮ
２は信号Ｄｉｎと同一論理を出力する。イネーブル信号
ＥＮがローレベルのとき、信号Ｄｉｎに拘わらず論理信
号Ｇ０はハイレベル、インバータＩＮ１はローレベル、
論理回路Ｇ１はローレベル、インバータＩＮ２はハイレ
ベルをそれぞれ出力する。
【００３１】インターフェース部４は２つのレベル変換
器６、８とドライバ部１０とを備える。レベル変換部
６、８の各々は、電源電圧ＶＤＤＨを受ける電源ノード
Ｄ１０と接地電圧ＧＮＤを受ける接地ノードＤ１１に接
続され、入力する信号を該信号より大きな電圧振幅を有
した信号に変換する。この実施の形態ではレベル変換器
は、互いに論理的に相補な２つの信号を受け、これらよ
りも大きな電圧振幅を有する互いに論理的に相補な２つ
の信号を所定の２つのノードにそれぞれ提供する形態の
ものである。
【００３２】レベル変換器６は、ＰＭＯＳトランジスタ
Ｐ０、Ｐ１、ＮＭＯＳトランジスタＮ０、Ｎ１を備え
る。ＰＭＯＳトランジスタＰ０、Ｐ１のそれぞれソース
は電源ノードＤ１０に共通に接続され電源電圧ＶＤＤＨ
を受ける。ＰＭＯＳトランジスタＰ０のドレインとＰＭ
ＯＳトランジスタＰ１のゲートとはノードＤ３で接続さ
れる。ＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳ
トランジスタＰ０のゲートとはノードＤ１で接続され
る。ＮＭＯＳトランジスタＮ０、Ｎ１のそれぞれソース
は接地ノードＤ１１に共通に接続され接地電圧ＧＮＤを
受ける。ＮＭＯＳトランジスタＮ０、Ｎ１のドレインは
それぞれノードＤ３、Ｄ１で、ＰＭＯＳトランジスタＰ
０、Ｐ１のドレインとそれぞれ接続される。
【００３３】レベル変換器６は、各々電源電圧ＶＤＤと
接地電圧ＧＮＤとの間を振幅する互いに論理的に相補な
２つの信号を、ＮＭＯＳトランジスタＮ０、Ｎ１のゲー
トにそれぞれ受ける。トランジスタＮ０、Ｎ１のゲート
にハイレベル、ローレベルがそれぞれ与えられると、Ｎ
ＭＯＳトランジスタＮ０がオンしＮＭＯＳトランジスタ
Ｎ１がオフする。ノードＤ３の電位は低下してＰＭＯＳ
トランジスタＰ１をオンさせる。一方ノードＤ１の電位
は上昇してＰＭＯＳトランジスタＰ０をオフさせる。よ
ってノードＤ１、Ｄ３の電位はそれぞれ電源電圧ＶＤＤ
Ｈ、接地電圧ＧＮＤのレベルとなる。
【００３４】逆に、トランジスタＮ０、Ｎ１のゲートに
ローレベル、ハイレベルがそれぞれ与えられると、ＮＭ
ＯＳトランジスタＮ１がオンしＮＭＯＳトランジスタＮ
０がオフする。ノードＤ１の電位は低下してＰＭＯＳト
ランジスタＰ０をオンさせる。一方ノードＤ３の電位は
上昇してＰＭＯＳトランジスタＰ１をオフさせる。よっ
てノードＤ１、Ｄ３の電位はそれぞれ接地電圧ＧＮＤ、
電源電圧ＶＤＤＨのレベルとなる。
【００３５】レベル変換器８は、ＰＭＯＳトランジスタ
Ｐ２、Ｐ３、ＮＭＯＳトランジスタＮ２、Ｎ３を備え
る。ＰＭＯＳトランジスタＰ２、Ｐ３のそれぞれソース
は電源ノードＤ１０に共通に接続され電源電圧ＶＤＤＨ
を受ける。ＰＭＯＳトランジスタＰ２のドレインとＰＭ
ＯＳトランジスタＰ３のゲートとはノードＤ４で接続さ
れる。ＰＭＯＳトランジスタＰ３のドレインとＰＭＯＳ
トランジスタＰ２のゲートとはノードＤ２で接続され
る。ＮＭＯＳトランジスタＮ２、Ｎ３のそれぞれソース
は接地ノードＤ１１に共通に接続され接地電圧ＧＮＤを
受ける。ＮＭＯＳトランジスタＮ２、Ｎ３のドレインは
それぞれノードＤ４、Ｄ２で、ＰＭＯＳトランジスタＰ
２、Ｐ３のドレインとそれぞれ接続される。
【００３６】レベル変換器８は、各々電源電圧ＶＤＤと
接地電圧ＧＮＤとの間を振幅する互いに論理的に相補な
２つの信号を、ＮＭＯＳトランジスタＮ２、Ｎ３のゲー
トにそれぞれ受ける。レベル変換器６と同様の動作によ
り、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートにそれぞ
れハイレベル、ローレベルが与えられると、ノードＤ
４、Ｄ２の電位は、それぞれ接地電圧ＧＮＤ、電源電圧
ＶＤＤＨのレベルとなり、ＮＭＯＳトランジスタＮ２、
Ｎ３のゲートにそれぞれローレベル、ハイレベルが与え
られると、ノードＤ４、Ｄ２の電位は、それぞれ電源電
圧ＶＤＤＨ、接地電圧ＧＮＤのレベルとなる。
【００３７】各レベル変換器に与えられる相補な信号と
して、ＮＭＯＳトランジスタＮ０、Ｎ１のゲートには論
理回路Ｇ０、インバータＩＮ１の出力がそれぞれ与えら
れ、ＮＭＯＳトランジスタＮ２、Ｎ３のゲートには論理
回路Ｇ１、インバータＩＮ２の出力がそれぞれ与えられ
る。ＮＭＯＳトランジスタＮ０〜Ｎ３のゲートにハイレ
ベルとして提供される電圧ＶＤＤは、ＮＭＯＳトランジ
スタＮ０〜Ｎ３のしきい値電圧Ｖｔｈｎより高いため、
これらＮＭＯＳトランジスタをオンさせることは十分可
能である。よってＰＭＯＳトランジスタＰ０〜Ｐ３で、
オンしているＮＭＯＳトランジスタのドレインに接続さ
れているＰＭＯＳトランジスタのゲートは接地電圧ＧＮ
Ｄまで駆動できる。
【００３８】ドライバ部１０は、インバータＩＮ３〜Ｉ
Ｎ６、ＰＭＯＳトランジスタＰＤ、及びＮＭＯＳトラン
ジスタＮＤを備える。レベル変換器６はＰＭＯＳトラン
ジスタＰＤのオンオフを駆動するために設けられ、ノー
ドＤ１が直列に接続するインバータＩＮ３、ＩＮ４を介
してＰＭＯＳトランジスタＰＤのゲートに接続される。
レベル変換器８は、ＮＭＯＳトランジスタＮＤのオンオ
フを駆動するために設けられ、ノードＤ２が、直列に接
続するインバータＩＮ５、ＩＮ５を介してＮＭＯＳトラ
ンジスタＮＤのゲートに接続される。インバータＩＮ３
〜ＩＮ６はいずれも電源電圧ＶＤＤＨと接地電圧ＧＮＤ
を受けて動作するので、それらの出力のハイレベルは電
源電圧ＶＤＤＨを、ローレベルは接地電圧ＧＮＤを示
す。
【００３９】ＰＭＯＳトランジスタＰＤ、ＮＭＯＳトラ
ンジスタＮＤのソースは電源ノードＤ１０、接地ノード
Ｄ１１にそれぞれ接続され、電源電圧ＶＤＤＨ、接地電
圧ＧＮＤをそれぞれ受け、そのドレインはノード２３で
互いに接続される。ノード２３から信号Ｖｏｕｔが得ら
れる。ノードＤ１がハイレベルのときＰＭＯＳトランジ
スタＰＤはオフし、ローレベルのときはオンする。ノー
ドＤ２がローレベルのときＮＭＯＳトランジスタＮＤは
オフし、ハイレベルのときはオンする。ＭＯＳトランジ
スタＰＤ、ＮＤは、他の半導体チップに信号を伝達ため
の駆動トランジスタであり、インターフェース部４を構
成する他のトランジスタよりも電流駆動能力が大きい。
【００４０】以上の構成により、イネーブル信号ＥＮが
ハイレベルのとき、ノードＤ１は信号Ｄｉｎと逆の論理
を出力し、ノードＤ２は信号Ｄｉｎと同じ論理を出力す
る。従って信号Ｄｉｎがハイレベルのときは、ＰＭＯＳ
トランジスタＰＤがオンし、ＮＭＯＳトランジスタがオ
フするので、信号Ｖｏｕｔは電源電圧ＶＤＤＨのハイレ
ベルとなる。一方、信号Ｄｉｎがローレベルのとき、Ｐ
ＭＯＳトランジスタＰＤがオフし、ＮＭＯＳトランジス
タＮＤがオンするので、信号Ｖｏｕｔは接地電圧ＧＮＤ
のローレベルとなる。イネーブル信号ＥＮがローレベル
のときは、信号Ｄｉｎに拘わらずノードＤ１、Ｄ２はそ
れぞれハイレベル、ローレベルとなる。よってＰＭＯＳ
トランジスタＰＤ、ＮＭＯＳトランジスタＮＤともにオ
フする。
【００４１】半導体集積回路装置１００はさらに、ＰＭ
ＯＳトランジスタＰ１０、Ｐ１１、ＮＭＯＳトランジス
タＮ１０、Ｎ１１及びキャパシタＣ０、Ｃ１を備える。
ＰＭＯＳトランジスタＰ１０はインターフェース部４の
電源投入時にノードＤ１をハイレベルに設定するため
に、ノードＤ１、Ｄ１０間に接続された容量素子であ
る。ＰＭＯＳトランジスタＰ１０のゲートはノードＤ１
に接続され、ソース及びドレインは電源ノードＤ１０に
接続される。
【００４２】ＮＭＯＳトランジスタＮ１０は、インター
フェース部４の電源投入時にノードＤ１をローレベルに
設定するためにノードＤ３、Ｄ１１間に接続された容量
素子である。ＮＭＯＳトランジスタＮ１０のゲートはノ
ードＤ３に接続され、ソース及びドレインはノードＤ５
に共通に接続される。キャパシタＣ０はインターフェー
ス部４の電源投入後の通常動作においてノードＤ３と接
地ノードＤ１１との間の容量を減らすために設けられた
容量素子である。キャパシタＣ０の一方の電極はノード
Ｄ５でＮＭＯＳトランジスタＮ１０のソースおよびドレ
インに接続され、他方電極は接地ノードＤ１１に接続さ
れる。
【００４３】ＰＭＯＳトランジスタＰ１１はインターフ
ェース部４の電源投入時にノードＤ４をハイレベルに設
定するためにノードＤ４、Ｄ１０間に接続された容量素
子である。ＰＭＯＳトランジスタＰ１１のゲートはノー
ドＤ４に接続され、ソース及びドレインは電源ノードＤ
１０に共通に接続される。
【００４４】ＮＭＯＳトランジスタＮ１１は、インター
フェース部４の電源投入時にノードＤ２をローレベルに
設定するためにノードＤ２、Ｄ１１間に接続された容量
素子である。ＮＭＯＳトランジスタＮ１１のゲートはノ
ードＤ２に接続され、ソース及びドレインはノードＤ６
に共通に接続される。キャパシタＣ１はインターフェー
ス部４の電源投入後の通常動作においてノードＤ２と接
地ノードＤ１１との間の容量を減らすために設けられた
容量素子である。キャパシタＣ１の一方の電極はノード
Ｄ６でＮＭＯＳトランジスタＮ１１のソースおよびドレ
インに接続され、他方の電極は接地ノードＤ１１に接続
される。
【００４５】ノードＤ５、Ｄ６の各々は、電源ノードＤ
１０および接地ノードＤ１１のいずれからも分離され、
いわゆるフローティング状態にある。また、その一部だ
け図示しているが、ＮＭＯＳトランジスタＮ０〜Ｎ３、
Ｎ１０、Ｎ１１のバックゲート（基板）は共通に接地ノ
ードＤ１１に接続されて接地電圧ＧＮＤが与えられ、Ｐ
ＭＯＳトランジスタＰ０〜Ｐ３、Ｐ１０、Ｐ１１のバッ
クゲート（基板）は共通に電源ノードＤ１０に接続され
て電源電圧ＶＤＤＨが与えられる。
【００４６】図２は、ノードＤ３の電位に対する、ＮＭ
ＯＳトランジスタＮ１０及びキャパシタＣ０により得ら
れるノードＤ３、Ｄ１１間の容量Ｃｇの関係を示す。ノ
ードＤ３の電位がＮＭＯＳトランジスタＮ１０のしきい
値電圧Ｖｔｈｎ（およそ０．８Ｖ）を超えるまではノー
ドＤ３と接地ノードとの間の容量は、ＮＭＯＳトランジ
スタＮ１０におけるゲートと基板の間の容量Ｃｉにより
形成される。容量ＣｉはノードＤ３の電位が上昇するに
ついて減少する。これはＮＭＯＳトランジスタＮ１０の
ゲート下の基板に空乏層が広がるためである。
【００４７】ノードＤ３の電位がしきい値Ｖｔｈｎを超
えるとＮＭＯＳトランジスタＮ１０のゲート下にチャネ
ルが形成されるので、容量Ｃｇは、ＮＭＯＳトランジス
タＮ１０のゲートとソース／ドレイン容量との間の容量
ＣｄとキャパシタＣ０の容量Ｃ０との直列結合の容量
（＝Ｃｄ・Ｃ０／（Ｃｄ＋Ｃ０））で形成される。この
実施の形態ではＣｄ≫Ｃ０と設定しているので、容量Ｃ
ｇはほぼＣ０と見なせる。ノードＤ２に対するＮＭＯＳ
トランジスタＮ１１及びキャパシタＣ１により得られる
ノードＤ２と接地ノードＤ１１との間の容量Ｃｇの関係
も図２と同様であり、詳細な説明は省略する。
【００４８】次に電源投入時におけるＮＭＯＳトランジ
スタＮ１０、Ｎ１１、ＰＭＯＳトランジスタＰ１０、Ｐ
１１及びキャパシタＣ０、Ｃ１の動作を説明する。コア
回路部２及びインターフェース部４共に電源が投入され
る前にはＮＭＯＳトランジスタＮ０〜Ｎ３の全ゲートは
接地電圧ＧＮＤレベルであり、ＮＭＯＳトランジスタＮ
１０、Ｎ１１の各々のソース及びドレインも接地電圧Ｇ
ＮＤレベルである。
【００４９】コア回路部２よりインターフェース部４に
早く電源が投入される場合を考える。レベル変換器６で
電源ノードＤ１０が電源電圧ＶＤＤＨに立ち上がる過程
で、ノードＤ３に注入される電荷はノードＤ３と接地ノ
ードＤ１１間の容量Ｃｇを充電するために使われるの
で、ノードＤ３の電位上昇は抑えられる。一方ＰＭＯＳ
トランジスタＰ１０の容量によって、電源ノードＤ１０
の電位が０Ｖから上昇するに伴ってノードＤ１の電位も
上昇する。トランジスタＰ１０、Ｎ１０の容量により、
ノードＤ３の電位はノードＤ１より低くなる。この電位
差がＰＭＯＳトランジスタＰ０をオフし、ＰＭＯＳトラ
ンジスタＰ１をオンするように作用する。この作用がノ
ードＤ１、Ｄ３間の電位差を一層広げる。その結果ノー
ドＤ１、Ｄ３は電源電圧ＶＤＤＨ相当のハイレベル、接
地電圧ＧＮＤ相当のローレベルにそれぞれ達する。
【００５０】シミュレーション等を通じて電源投入時の
ノードＤ３の電位がＮＭＯＳトランジスタＮ１０のしき
い値電圧Ｖｔｈｎを超えない程度に容量Ｃｇが設定され
るため、電源投入時におけるＮＭＯＳトランジスタＮ１
０のゲートとソース及びドレインとの間の容量Ｃｄは小
さい。よってＮＭＯＳトランジスタＮ１０のゲート基板
間の容量Ｃｉが電源投入時の容量Ｃｇに寄与する。容量
Ｃｉの設定はＮＭＯＳトランジスタＮ１０のゲートの面
積を調整することにより可能である。
【００５１】レベル変換器８において電源ノードＤ１０
が電源電圧ＶＤＤＨに立ち上がる過程で、ノードＤ２に
注入される電荷はノードＤ２と接地ノードＤ１１間の容
量Ｃｇを充電するために使われるので、ノードＤ２の電
位上昇は抑えられる。一方ＰＭＯＳトランジスタＰ１１
の容量によって、電源ノードＤ１０の電位が０Ｖから上
昇するに伴ってノードＤ４の電位も上昇する。トランジ
スタＰ１１、Ｎ１１の容量により、ノードＤ２の電位は
ノードＤ４より低くなる。この電位差がＰＭＯＳトラン
ジスタＰ３をオフし、ＰＭＯＳトランジスタＰ２をオン
するように作用し、ノードＤ１、Ｄ３間の電位差を一層
広げる。その結果、ノードＤ２、Ｄ４は接地電圧ＧＮＤ
相当のローレベル、電源電圧ＶＤＤＨ相当のハイレベル
にそれぞれ達する。
【００５２】シミュレーション等を通じて電源投入時の
ノードＤ２の電位がＮＭＯＳトランジスタＮ１１のしき
い値電圧Ｖｔｈｎを超えない程度に容量Ｃｇが設定され
るため、電源投入時におけるＮＭＯＳトランジスタＮ１
１のゲートとソース及びドレインとの間の容量Ｃｄは小
さい。よってＮＭＯＳトランジスタＮ１１のゲート基板
間の容量Ｃｉが電源投入時の容量Ｃｇに主に寄与する。
Ｃｉの設定は、ＮＭＯＳトランジスタＮ１１のゲートの
面積を調整することにより可能である。
【００５３】ノードＤ１、Ｄ２には、それぞれハイレベ
ル、ローレベルが設定されるので、ＭＯＳトランジスタ
ＰＤ、ＮＤともオフ状態となり、ＭＯＳトランジスタＰ
Ｄ、ＮＤを貫通する大電流は生じない。
【００５４】インターフェース部４よりコア回路部２に
早く電源が投入される場合には、従来技術と同様、イン
ターフェース部４の電源投入前に、トランジスタＰＤ、
ＮＤを同時にオンさせない電位がＮＭＯＳトランジスタ
Ｎ０〜Ｎ３のゲートに確定するため、トランジスタＰ
Ｄ、ＮＤを同時にオンすることによる大電流の問題は生
じない。
【００５５】コア回路部２およびインターフェース部４
ともに電源が投入された後の通常動作時では、レベル変
換器６においてＮＭＯＳトランジスタＮ０、Ｎ１のゲー
トにそれぞれローレベル（ＧＮＤ）及びハイレベル（Ｖ
ＤＤ）が与えられると、付加された容量Ｃｇに拘わらず
ノードＤ３は強制的にハイレベル（ＶＤＤＨ）まで充電
され、付加されたＰＭＯＳトランジスタＰ１０の容量に
拘わらずノードＤ１は強制的にローレベル（ＧＮＤ）ま
で放電される。ＮＭＯＳトランジスタＮ０、Ｎ１のゲー
トにそれぞれハイレベル（ＶＤＤ）及びローレベル（Ｇ
ＮＤ）が与えられると、ノードＤ３、Ｄ１は逆のそれぞ
れローレベル（ＧＮＤ）、ハイレベル（ＶＤＤＨ）まで
充放電される。
【００５６】信号Ｖｉｎがローレベルからハイレベルに
変化するとノードＤ３は０ＶからＶＤＤＨに変化する
が、図２からわかるように、ノードＤ３がしきい値電圧
ＶｔｈｎからＶＤＤＨまでは、キャパシタＣ０の存在に
より容量Ｃｇは小さい。図２に示された点線は、キャパ
シタＣ０を削除してＮＭＯＳトランジスタＮ１０のソー
スおよびドレインを接地ノードＤ１１に接続したと仮定
した場合の容量Ｃｇを示す。ノードＤ３の電位が０Ｖか
らＶｔｈｎの間では、容量ＣｇはキャパシタＣ０が存在
する場合と同じであるが、Ｖｔｈｎを超えるとＮＭＯＳ
トランジスタＮ１０のゲートとソース及びドレインとの
間の容量Ｃｄとなる。容量Ｃｄの大きさはノードＤ３の
電位が０Ｖのときの容量Ｃｉと同程度である。図１のレ
ベル変換器６において、ＮＭＯＳトランジスタＮ１０の
ゲートにしきい値電圧Ｖｔｈｎ以上が与えられるときの
容量ＣｇはキャパシタＣ０の存在しない場合に比べて小
さい。ノードＤ３へ充電する電荷量が少なくなりノード
Ｄ３への充電時間が短い。よってレベル変換器６の動作
が高速化される。
【００５７】図３は、時間に対してノードＤ３がローレ
ベル（０Ｖ）からハイレベル（ＶＤＤＨ）に変化する様
子を示す。実線がキャパシタＣ０の存在する本実施の形
態の場合、破線はキャパシタＣ０を削除しＮＭＯＳトラ
ンジスタＮ１０のソースおよびドレインに接地ノードＤ
１１に接続する場合を示す。
【００５８】時間ｔ０で電位が変化し始め、しきい値電
圧Ｖｔｈｎに達する時刻ｔ１まではキャパシタＣ０が存
在する場合でも存在しない場合でも、ノードＤ３の電位
変化は同じである。しかし、キャパシタＣ０が存在する
場合、存在しない場合に比べて、しきい値電圧Ｖｔｈを
境に容量Ｃｇが急激に小さくなる。よってノードＤ３の
電位がしきい値電圧Ｖｔｈを超えると電位の変化は急激
に速くなる。ノードＤ３の電位が電圧ＶＤＤＨに達する
時間は、図示するように、キャパシタＣ０が存在する場
合は存在しない場合に比べて時間Δｔだけ短縮されるこ
とになり、立ち上がり特性がよくなる。
【００５９】また、信号Ｄｉｎがハイレベルからローレ
ベルに変化してノードＤ３の電位がＶＤＤＨから０Ｖに
変化する場合も、ノードＤ３の電位がＶＤＤＨからＶｔ
ｈｎまでの容量Ｃｇは小さい。ノードＤ３からの放電時
間が短くなる。キャパシタＣ０が存在することでノード
Ｄ３は速くローレベルに到達し、立下りの特性がよくな
る。またレベル変換器８におけるキャパシタＣ１もキャ
パシタＣ０と同様に作用するため詳細な動作説明は省略
する。キャパシタＣ１はノードＤ２への充放電時間を短
くするので、レベル変換器８を高速に動作させることが
できる。
【００６０】キャパシタＣ０、Ｃ１は、例えばＭＯＳト
ランジスタにより構成される。図４（ａ）はキャパシタ
Ｃ０の回路構成例を示す。キャパシタＣ０はＮＭＯＳト
ランジスタＮ２０で構成され、そのドレインがＮＭＯＳ
トランジスタＮ２０のソースおよびドレインに接続さ
れ、そのソース及びゲートが接地ノードＤ１１に接続さ
れ電圧ＧＮＤを受ける。
【００６１】その断面構造は図４（ｂ）に示される。Ｐ
型半導体の基板３０にｎ型半導体の不純物拡散層３１、
３２、３３が互いに離間して形成される。拡散層３１、
３２の間に挟まれて両者と接合するｐ型半導体部分上に
ゲート絶縁膜を挟んでポリシリコンの導電層３４が形成
され、拡散層３２、３３の間に挟まれて両者と接合する
ｐ型半導体部分上にゲート絶縁膜を挟んでポリシリコン
の導電層３５が形成される。導電層３４はノードＤ３と
電気的に接続する。金属の配線層３６、３７は、基板２
０上の層間絶縁層内に形成され、配線層３６は拡散層３
１、３２を電気的に接続する。金属の配線層３７は導電
層３５および拡散層３３を電気的に接続する。配線層３
７および基板３０には接地電圧ＧＮＤが与えられる。
【００６２】導電層３４及び拡散層３１がＮＭＯＳトラ
ンジスタＮ１０のそれぞれゲート及びドレインとなり、
導電層３５及び拡散層３３がＮＭＯＳトランジスタＮ２
０のそれぞれゲート及びソースとなる。拡散層３２がＮ
ＭＯＳトランジスタＮ１０のソース及びＮＭＯＳトラン
ジスタＮ２０のドレインを共通する。接地電圧ＧＮＤが
与えられる導電層３５下のｐ型半導体部分にはｎ型の反
転層が形成されず、トランジスタＮ２０は常にオフして
いる状態にある。
【００６３】ＮＭＯＳトランジスタＮ２０のゲートとド
レイン間の寄生容量をＣｇｄ、基板とドレイン間の寄生
容量をＣｂとすると、これらの和（Ｃｇｄ＋Ｃｂ）がキ
ャパシタＣ０の容量値となる。キャパシタＣ１も図４の
ＮＭＯＳトランジスタＮ２０によって構成され、ＮＭＯ
ＳトランジスタＮ１１もＮＭＯＳトランジスタＮ１０と
同様に構成される。
【００６４】また必要に応じて上記の拡散層３１及び配
線層３６の一方又は両方を削除してもよい。例えば図５
（ａ）に示すように、拡散層３２が素子分離酸化膜３
８、３９の間の半導体基板３０の表面上に形成し、導電
層３４が分離酸化膜３８と拡散層３２との間のｐ型半導
体部分及び分離酸化膜３８上に形成され、導電層３５が
分離酸化膜３９と拡散層３２との間のｐ型半導体部分及
び分離酸化膜３８上に形成される。導電層３４と基板３
０との間の容量、導電層３４と拡散層３２との容量、導
電層３４と拡散層３２との容量、及び拡散層３２と基板
３０との容量が、上記のそれぞれ容量Ｃｉ、Ｃｄ、Ｃｇ
ｄ、Ｃｂとなる。
【００６５】またキャパシタＣ０、Ｃ１は、図５（ｂ）
に示すように、拡散層３１、３２を接続する配線層３６
と、層間絶縁層内に形成され、その一部の絶縁部分を間
に挟んで配線層３６と対向して配置され、接地電圧ＧＮ
Ｄを受ける金属の別の配線層４０とにより構成されても
よい。キャパシタＣ０、Ｃ１の容量は、配線層３６と配
線層４０との間の容量となる。配線層３７は図示のよう
に配線層３６より上側の層で形成されてもよいし、図示
しないが配線層３６と同じ高さの層で隣接させたもので
あってもよい。
【００６６】またキャパシタＣ０、Ｃ１は、図５（ｃ）
に示すように、拡散層３１、３２を接続する配線層３６
と、この配線層３６と層間絶縁膜を間に挟んで対向して
配置され、接地電圧ＧＮＤを受けるポリシリコンの導電
層４１とにより構成されてもよい。キャパシタＣ０、Ｃ
１の容量は、配線層３６と導電層４１との間の容量とな
る。
【００６７】またキャパシタＣ０、Ｃ１は、図５（ｄ）
に示すように、配線層３６で拡散層３１、３２と電気的
に接続するポリシリコンの導電層４２と、基板３０とで
構成されてもよい。キャパシタＣ０、Ｃ１の容量は、導
電層４２と基板３０の間の容量となる。
【００６８】以上のように、この実施の形態１によれ
ば、レベル変換器において変換後の電位振幅の現れるノ
ードに容量素子を接続することにより、該ノードを電源
投入時に初期化したい論理レベルに設定することができ
る。容量素子を電源ノード及び接地ノードのいずれに接
続するかにより初期化したい論理レベルが決まる。この
例では、レベル変換器を、他の半導体デバイスに信号を
伝達するドライバを駆動するために用いる場合、その初
期化したい論理レベルを適切に決めることによって、電
源投入時にドライバを構成する駆動力の大きいトランジ
スタに不意に大電流が発生することを防ぐ。
【００６９】さらに、初期化したいノードに容量素子と
してのＭＯＳトランジスタのゲートを接続し、ソースド
レイン（拡散層）には別の容量素子を接続することで、
通常動作時において初期化ノードの容量を低減すること
ができる。よってレベル変換器の動作速度が向上し、さ
らには、ドライバ部１０の動作も速くなる。
【００７０】実施の形態２．図６は、この実施の形態２
による半導体集積回路装置２００の回路構成図を示す。
図１のものと相違する点は、キャパシタＣ０、Ｃ１が削
除されると共に、ＮＭＯＳトランジスタＮ１０のソース
およびドレインと、ＮＭＯＳトランジスタＮ１１のソー
スおよびドレインとが、コア回路部２の動作電源（電源
電圧ＶＤＤ）を受ける電源ノードＤ１２に共通に接続さ
れる点である。その他は図１と同様である。
【００７１】コア回路部２よりインターフェース部４に
早く電源が投入される場合を考える。レベル変換器６に
おいて、電源ノードＤ１０の電位が電圧ＶＤＤＨに立ち
上がった時点では電源ノードＤ１２の電位は０Ｖのまま
である。よって、ＮＭＯＳトランジスタＮ１０のゲート
と基板との間の容量が、接地ノードＤ１１とノードＤ３
との間の容量となりノードＤ３の電位上昇を抑える。ま
たＰＭＯＳトランジスタＰ１０は、ノードＤ１と電源ノ
ードＤ１０との間の容量となり、電源ノードＤ１０が電
源電圧ＶＤＤＨに立ち上がるに伴いノードＤ１の電位を
上昇させる。これにより、図１のものと同様にノードＤ
１、Ｄ３は、電源電圧ＶＤＤＨ相当のハイレベル、接地
電圧ＧＮＤ相当のローレベルにそれぞれ達する。
【００７２】レベル変換器８においても、レベル変換器
６と同様に動作するので説明を繰り返さない。ノードＤ
２の電位上昇は抑えられる一方、ノードＤ４の電位は上
昇するので、ノードＤ２、Ｄ４は、接地電圧ＧＮＤ相当
のローレベル、電源電圧ＶＤＤＨ相当のハイレベルにそ
れぞれ達する。従って、ノードＤ１、Ｄ２の電位レベル
に基づきノード２３はハイインピーダンス状態となる。
インターフェース部４よりコア回路部２に早く電源が投
入される場合には、実施の形態１と同様の理由により、
トランジスタＰＤ、ＮＤを貫通する大電流の問題は生じ
ない。
【００７３】コア回路部２及びインターフェース部４へ
の電源投入後の通常動作に関しては、図１と異なるＮＭ
ＯＳトランジスタＮ１０、Ｎ１１の動作についてのみ説
明する。その他の構成については図１と共通する部分で
あり、同一の動作を行うので説明を省略する。
【００７４】電源ノードＤ１２に電源電圧ＶＤＤが固定
的に与えられ、ＮＭＯＳトランジスタＮ１０、Ｎ１１の
各々のソース及びドレインは、そのバックゲート（基
板）に与えられる電圧ＧＮＤより高くなる。いわゆるバ
ックバイアス効果が生じ、ＮＭＯＳトランジスタＮ１
０、Ｎ１１のしきい値電圧Ｖｔｈｎｘは、ソースに接地
電圧ＧＮＤに与えられるときの通常のしきい値電圧Ｖｔ
ｈｎより高くなる。
【００７５】図７は、ノードＤ３の電位に対するＮＭＯ
ＳトランジスタＮ１０により得られるノードＤ３、Ｄ１
２間の容量Ｃｇの関係を示す。ＮＭＯＳトランジスタＮ
１０にチャネルが形成される条件は、そのソースに対す
るゲートの電位がしきい値電圧Ｖｔｈｎｘより高くなる
ことである。つまりノードＤ３の電位が（ＶＤＤ＋Ｖｔ
ｈｎｘ）以上のときにＮＭＯＳトランジスタＮ１０にチ
ャネルが形成され、容量Ｃｇはゲートとソース及びドレ
インとの容量Ｃｄにほぼ等しくなる。一方ノードＤ３の
電位が（ＶＤＤ＋Ｖｔｈｎｘ）より小さいときはチャネ
ルの形成はなく、容量Ｃｇはゲートと基板との容量Ｃｉ
にほぼ等しくなる。このとき基板とソース及びドレイン
との間には逆バイアスの電圧が印加され、空乏層の広が
りが、ソース及びドレインに接地電圧ＧＮＤが与えられ
る場合より顕著になる。よって容量Ｃｉは著しく小さ
い。
【００７６】図７の破線はＮＭＯＳトランジスタＮ１０
のソース及びドレインに接地電圧ＧＮＤが与えられると
仮定したときの容量Ｃｇを表す。ノードＤ３の電位が０
Ｖのとき波線の場合に比べ本実施の形態（実線）の方が
容量Ｃｇは小さい。しかしノードＤ３の電位が増加する
につれて、本実施の形態では容量Ｃｇの減少率は波線に
比べて著しく小さい。ノードＤ３の電位がＶｔｈｎを超
えても本実施の形態では容量Ｃｇはまだ減少し続ける
が、波線の場合容量Ｃｇが急激に上昇しＣｄまで達す
る。ノードＤ３の電位がＶＤＤ＋Ｖｔｈｎｘを超えて始
めて本実施の形態では容量Ｃｇが急激に上昇しＣｄに達
する。
【００７７】信号Ｄｉｎがローレベルからハイレベルへ
変化すると、ノードＤ３の電位が０ＶからＶＤＤＨに変
化するが、０Ｖから（ＶＤＤ＋Ｖｔｈｎｘ）まで上昇す
る間、ＮＭＯＳトランジスタＮ１０により容量Ｃｇは著
しく小さく、ノードＤ３への充電時間は短い。ノードＤ
３におけるローレベルからハイレベルへの変化は速くな
る。また信号Ｄｉｎがハイレベルからローレベルへ変化
すると、ノードＤ３の電位がＶＤＤＨから０Ｖに変化す
るが、（ＶＤＤ＋Ｖｔｈｎｘ）か０Ｖまで減少する間も
容量Ｃｇが著しく小さく、ノードＤ３からの放電時間は
短い。よってノードＤ３におけるハイレベルからローレ
ベルへの変化も速くなる。レベル変換器８のＮＭＯＳト
ランジスタＮ１１も、ＮＭＯＳトランジスタＮ１０と同
様に機能するため、その詳細な説明は省略する。
【００７８】このように、インターフェース部４の電源
投入がコア回路部２のそれより先行するときに、容量素
子によってレベル変換器のノードを初期化したい論理レ
ベルに設定することができることに加えて、ノードＤ３
及びノードＤ２の各々の立ち上がり特性および立下り特
性が向上し、電源が投入された後のレベル変換器６，８
の各々の通常動作が高速になる。さらにはドライバ部１
０の動作も速くなる。またこの実施の形態では、キャパ
シタＣ０、Ｃ１が削除されたことにより、実施の形態１
に比べて少ない素子で集積回路装置が構成される。
【００７９】実施の形態３．図８は、この実施の形態３
による半導体集積回路装置３００の回路構成図を示す。
実施の形態１、２では、電源投入時に初期値としてロー
レベルに設定すべきノードに付加する容量を通常動作時
に小さくすることでレベル変換器の動作を高速化した。
本実施の形態においては、逆にハイレベルに設定すべき
ノードに付加する容量を通常動作時に小さくしてレベル
変換器の動作を高速化する。
【００８０】そのために本実施の形態において図１のも
のと相違する点は、キャパシタＣ０、Ｃ１が削除された
点、ＮＭＯＳトランジスタＮ１０のソースおよびドレイ
ンとＮＭＯＳトランジスタＮ１１のソースおよびドレイ
ンが接地ノードＤ１１に共通に接続されて接地電位ＧＮ
Ｄを受ける点、ＰＭＯＳトランジスタＰ１０とノードＤ
１との間に接続され、その間の導通を制御するスイッチ
素子であるＰＭＯＳトランジスタＰ４を新たに設ける
点、ＰＭＯＳトランジスタＰ１１とノードＤ４との間に
接続されその間の導通を制御するスイッチ素子であるＰ
ＭＯＳトランジスタＰ５を新たに設ける点である。その
他は図１と同様である。
【００８１】ＰＭＯＳトランジスタＰ４のソース及びド
レインの一方がノードＤ１に、他方がＰＭＯＳトランジ
スＰ１０のゲートにそれぞれ接続され、ゲートが電源電
圧ＶＤＤの与えられる電源ノードＤ１２に接続され、図
示しないが基板が電源ノードＰ１０に接続される。また
ＰＭＯＳトランジスタＰ５のソース及びドレインの一方
がノードＤ４に、他方がＰＭＯＳトランジスＰ１１のゲ
ートにそれぞれ接続され、ゲートが電源ノードＤ１２に
接続され、図示しないが基板が電源ノードＰ１０に接続
される。
【００８２】コア回路部２よりインターフェース部４に
早く電源が投入される場合、インターフェース部４に電
源が投入された後コア回路部２に電源が投入される前ま
では電源ノードＤ１２は０Ｖとなっているので、インタ
ーフェース部４への電源投入時はＰＭＯＳトランジスタ
Ｐ４、Ｐ５は共にオンしている。よってＰＭＯＳトラン
ジスタＰ１０、Ｐ１１がそれぞれノードＤ１、Ｄ４に電
気的に接続する。ＰＭＯＳトランジスタＰ１０、Ｐ１１
はノードＤ１、Ｄ４と電源ノードＤ１０との間に接続さ
れる容量となり、図１及び図６のものと同様の動作によ
り、ノードＤ１、Ｄ４は電源電圧ＶＤＤＨ相当のハイレ
ベルに設定される。
【００８３】一方ＮＭＯＳトランジスタＮ１０、Ｎ１１
はノードＤ３、Ｄ２と接地ノードとの間の容量素子を構
成し、ノードＤ３、Ｄ２は接地電圧ＧＮＤ相当のローレ
ベルに設定される。インターフェース部４よりコア回路
部２に早く電源が投入される場合には、実施の形態１と
同様の理由により、トランジスタＰＤ、ＮＤを貫通する
大電流の問題は生じない。
【００８４】コア回路部２及びインターフェース部４へ
の電源投入後の通常動作に関しては、図１と異なるＭＯ
ＳトランジスタＮ１０、Ｎ１１、Ｐ４、Ｐ５、Ｐ１０、
Ｐ１１の動作についてのみ説明する。その他の構成につ
いては図１と共通する部分であり、同一の動作を行うの
で説明を省略する。
【００８５】ＰＭＯＳトランジスタＰ４、Ｐ５のゲート
には電源電圧ＶＤＤが印加されているので、ＰＭＯＳト
ランジスタＰ４、Ｐ５は、ゲートに０Ｖが印加されたと
きに比べて電流供給力が弱くなる。ＰＭＯＳトランジス
タＰ４、Ｐ５は、ノードＤ１とＰＭＯＳトランジスタＰ
１０との間、及びノードＤ４とＰＭＯＳトランジスタＰ
１１との間にそれぞれ接続された抵抗素子の機能を果た
す。この抵抗素子による抵抗が、ノードＤ１、Ｄ４に付
加されるＰＭＯＳトランジスタＰ１０、Ｐ１１の容量を
見かけ上低減させる。これによりノードＤ１、Ｄ４の電
荷充放電が迅速に行われ、レベル変換器６、８の動作速
度が速くなる。後段のドライバ部１０が接続されるノー
ドＤ１、Ｄ２の立上がり及び立下りの特性が良くなるの
で、ドライバ部１０の動作も速くなる。
【００８６】図８において、ＮＭＯＳトランジスタＮ１
０、Ｎ１１のソースおよびドレインが接地ノードＤ１１
に接続されるが、図１と同様に、ＮＭＯＳトランジスタ
Ｎ１０、Ｎ１１の各々のソース及びドレインを、キャパ
シタを介して接地ノードＤ１１に接続してもよい。実施
の形態１で説明したように、ノードＤ３、Ｄ２に付加さ
れた容量も低減でき、レベル変換器６、８のさらなる高
速動作を実現する。
【００８７】また図６と同様に、図８においても、ＮＭ
ＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びド
レインを接地ノードＤ１１ではなくコア回路部２の電源
ノードＤ１２に接続してもよい。ノードＤ３、Ｄ２に付
加された容量も低減でき、レベル変換器６、８のさらな
る高速動作を実現する。
【００８８】実施の形態４．図９は、この実施の形態４
による半導体集積回路装置４００の回路構成図を示す。
この実施の形態では、インターフェース部４への電源投
入時に、レベル変換器のノードＤ１〜Ｄ４に所望の論理
レベルを設定するための構成を少ない素子数で実現す
る。そのために本実施の形態において図１のものと相違
する点は、キャパシタＣ０、Ｃ１が削除された点、ＮＭ
ＯＳトランジスタＮ１０のソースおよびドレインとＮＭ
ＯＳトランジスタＮ１１のソースおよびドレインが接地
ノードＤ１１に共通に接続される点、ＰＭＯＳトランジ
スタＰ１０、Ｐ１１が削除された点である。その他の構
成は図１と同一である。
【００８９】ＮＭＯＳトランジスタＮ１０、Ｎ１１はそ
れぞれノードＤ３、Ｄ２と接地ノードＤ１１との間に接
続される容量素子を構成する。電源の投入前は、ノード
Ｄ１〜Ｄ４、Ｄ１０は０Ｖの電位である。コア回路部２
よりインターフェース部４に早く電源が投入される場
合、電源ノードＤ１０の電位が０Ｖから上昇するに伴っ
てノードＤ１〜Ｄ４の電位も０Ｖから上昇しようとす
る。しかし、容量素子として機能するＮＭＯＳトランジ
スタＮ１０、Ｎ１１がノードＤ３、Ｄ２の電位上昇を抑
える。
【００９０】レベル変換器６を例にとって説明する。ト
ランジスタＮ１０の容量へ電荷が充電されることによ
り、ノードＤ３の電位が接地電圧ＧＮＤに抑えられる。
ＰＭＯＳトランジスタＰ１は電源ノードＤ１０の電位が
上昇してもオンし続ける。オンするＰＭＯＳトランジス
タＰ１がノードＤ１を駆動してその電位を上昇させる。
これにより、ノードＤ１と電源ノードＤ１０との間に付
加される容量素子は要さない。またノードＤ１の電位上
昇によりＰＭＯＳトランジスタＰ０はオフし、ＰＭＯＳ
トランジスタＰ０を介してノードＤ３へはこれ以上電荷
が供給されない。
【００９１】以上の動作により、ノードＤ３に接地電圧
ＧＮＤ相当のローレベルが設定され、ノードＤ１には電
源電圧ＶＤＤＨ相当のハイレベルが設定される。またレ
ベル変換器８においても同様の動作により、ノードＤ２
に接地電圧ＧＮＤ相当のローレベルが設定され、ノード
Ｄ４には電源電圧ＶＤＤＨ相当のハイレベルが設定され
る。インターフェース部４よりコア回路部２に早く電源
が投入される場合には、実施の形態１と同様の理由によ
り、トランジスタＰＤ、ＮＤを貫通する大電流の問題は
生じない。
【００９２】ノードＤ１には、レベル変換器６の出力に
基づき所定の論理演算動作を行う論理回路が接続され、
具体的には、論理回路を構成する１個または複数個のＭ
ＯＳトランジスタのゲートがノードＤ１に共通に接続さ
れる。各ＭＯＳトランジスタが電源ノードＤ１０と接地
ノードＤ１１との間に直列的又は間接的に接続され、そ
のノード間の電流経路を形成する。例えば図９ではこの
回路はインバータＩＮ３に相当する。インバータＩＮ３
は電源ノードＤ１０と接地ノードＤ１１との間に直列に
接続されたＰＭＯＳトランジスタとＮＭＯＳトランジス
タを含み両ＭＯＳトランジスタのゲートにノードＤ１が
接続される。
【００９３】この実施の形態においてはノードＤ１に接
続される素子は、レベル変換器６に含まれるＭＯＳトラ
ンジスタ及び後段の論理回路中を構成する１個又は複数
個のＭＯＳトランジスタのみである。電源投入時にノー
ドＤ１を初期化することを目的として電源ノードＤ１０
とノードＤ１との間に接続する容量素子を設ける必要は
ない。実施の形態１ないし３とは異なりノードＤ１に付
加される容量は小さいので、電源投入後の通常動作で
は、ノードＤ１、Ｄ３の立上がり、立下り特性は向上
し、レベル変換器６の高速動作が達成される。
【００９４】また電源ノードＤ１０との間でノードＤ４
に接続される素子は、レベル変換器８に含まれるトラン
ジスタのみである。電源投入時にノードＤ４を初期化す
ることを目的として電源ノードＤ１０とノードＤ４との
間に接続する容量素子を設ける必要はない。ノードＤ４
に付加される容量は小さいので、電源投入後の通常動作
では、ノードＤ４、Ｄ２の立上がり、立下り特性は向上
し、レベル変換器８の高速動作が達成される。また電源
投入時にハイレベルに初期化すべきノードに付加される
容量素子が存在しないので、半導体集積回路装置４００
の素子数も減り、その面積が縮小できる。
【００９５】また図６と同様に、図９において、ＮＭＯ
ＳトランジスタＮ１０、Ｎ１１の各々のソース及びドレ
インを接地ノードＤ１１ではなく電源電圧ＶＤＤが与え
られるコア回路部２の電源ノードに接続して、さらにレ
ベル変換器６、８の高速動作を実現することは可能であ
る。
【００９６】また、図１に示したＮＭＯＳトランジスタ
Ｎ１０及びキャパシタＣ０の構成、並びにＮＭＯＳトラ
ンジスタＮ１１及びキャパシタＣ１の構成を、それぞれ
図９のノードＤ３、Ｄ２に適用することにより、さらに
レベル変換器６、８の高速動作を実現してもよい。
【００９７】実施の形態５．図１０は、この実施の形態
５による半導体集積回路装置５００の回路構成図を示
す。図９のものと相違する点は、ＮＭＯＳトランジスタ
Ｎ１１をノードＤに接続する点、ノードＤ２とインバー
タＩＮ５との間にさらにインバータＩＮ７を挿入した
点、論理回路Ｇ１の出力をＮＭＯＳトランジスタＮ３の
ゲートに与えインバータＩＮ２の出力をＮＭＯＳトラン
ジスタＮ２のゲートに与える点である。その他の構成は
図９と同一である。
【００９８】図９の実施の形態４において、コア回路部
２より先にインターフェース部４に電源が投入される
と、初期値としてローレベルが設定されるべきノードＤ
３、Ｄ２の各々の電位Ｖ（Ｄ）は、厳密には、 Ｖ（Ｄ）＝ＶＤＤＨ・Ｃｐ／（Ｃｐ＋Ｃｇ） と設定される。Ｃｇは、上述のとおりＮＭＯＳトランジ
スタＮ１０、Ｎ１１によるノードＤ３、Ｄ２と接地ノー
ドＤ１１との容量を示し、ＣｐはノードＤ３、Ｄ２と電
源ノードＤ１０との間の寄生容量を示す。この寄生容量
には、ＰＭＯＳトランジスタＰ０〜Ｐ３各々のゲートと
ソース及びドレインとの間の容量及び配線容量などが含
まれる。よってノードＤ３、Ｄ２の電位は完全に０Ｖに
設定できるわけでなく容量Ｃｐに依存して０Ｖより高く
なる。その電位が数百ｍＶとなると特にレベル変換器８
側に問題が生じる可能性がある。図８において、ノード
Ｄ２の数百ｍＶの電位により次段のインバータＩＮ５、
ＩＮ６のリーク電流が増加する。これは消費電力を増加
させるので好ましくない。その上ノードＤ２に何らかの
電圧ノイズが重畳されてさらに電位が数百ｍＶと上昇す
ると、ノードＤ２の電位が次段のインバータＩＮ５の論
理しきい値を超え、ＮＭＯＳトランジスタＮＤをオンさ
せることもある。一方、初期値としてハイレベルが設定
されるノードＤ１、Ｄ４では、ＰＭＯＳトランジスタＰ
１、Ｐ２がそれぞれノードを電圧ＶＤＤＨまで駆動する
ことができる。
【００９９】この実施の形態５では、容量素子（ＮＭＯ
ＳトランジスタＮ１１）の一方の電極をノードＤ２では
なくノードＮ４に接続する。コア回路部２より先にイン
ターフェース部４に電源が投入されると、ＮＭＯＳトラ
ンジスタＮ１１の容量によってノードＤ４にローレベル
が設定され、ノードＤ２にハイレベルが設定される。特
にＰＭＯＳトランジスタＰ３に駆動されてノードＤ２は
電源電圧ＶＤＤＨまで充電される。ノードＤ２、Ｄ４に
関し図９の場合と論理レベルの設定が逆となるので、イ
ンバータＩＮ７がノードＤ２の論理を反転してインバー
タＩＮ５に与える。これによって電源投入時にインバー
タＩＮ５に与えられる論理レベルは図９と同一となり、
ＮＭＯＳトランジスタＮＤはオフする。
【０１００】このように、接地ノードに接続する容量素
子（ＮＭＯＳトランジスタＮ１１）を使ってドライバ用
のＭＯＳトランジスタＰＤ、ＮＤを駆動する信号が現れ
るレベル変換器のノードをハイレベルに設定すること
で、ドライバ用トランジスタのオフをより安定して実現
する。またインターフェース部４よりコア回路部２に早
く電源が投入される場合には、実施の形態１と同様の理
由により、トランジスタＰＤ、ＮＤを貫通する大電流の
問題は生じない。
【０１０１】なおインバータＩＮ７が設けられたことに
より、コア回路部２、インターフェース部４の電源投入
後の通常動作で、装置５００が実施の形態１〜４のもの
と同じ論理動作をするために、ＮＭＯＳトランジスタＮ
２、Ｎ３のゲートへの入力を図９の場合と逆にする。
【０１０２】また図６と同様に、図１０において、ＮＭ
ＯＳトランジスタＮ１０、Ｎ１１の各々のソース及びド
レインを接地ノードＤ１１ではなく電源電圧ＶＤＤが与
えられるコア回路部２の電源ノードに接続して、さらに
レベル変換器６、８の高速動作を実現することは可能で
ある。
【０１０３】また、図１に示したＮＭＯＳトランジスタ
Ｎ１０及びキャパシタＣ０の構成、並びにＮＭＯＳトラ
ンジスタＮ１１及びキャパシタＣ１の構成を、それぞれ
図１０のノードＤ３、Ｄ４に適用することにより、さら
にレベル変換器６、８の高速動作を実現してもよい。さ
らには図１のＰＭＯＳトランジスタＰ１０、Ｐ１１のよ
うに、ノードＤ１、Ｄ２をハイレベルに初期化するため
の容量素子をノードＤ１、Ｄ２にそれぞれ付加してもよ
い。そのとき図８に示すように容量素子と初期化すべき
ノードＤ１、Ｄ２との間にスイッチ素子を設けてもよ
い。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回
路装置１００を示す回路構成図である。
【図２】 図１のレベル変換器において電源投入時に初
期値が設定されるノードに接続される容量素子における
容量の特性を示す説明図である。
【図３】 容量素子が付加されるノードの立ち上がり特
性を示す説明図である。
【図４】 キャパシタＣ０、Ｃ１の具体的構成を示す回
路図及び構造図である。
【図５】 キャパシタＣ０、Ｃ１の他の具体的構成を示
す構造図である。
【図６】 この発明の実施の形態２による半導体集積回
路装置２００を示す回路構成図である。
【図７】 図６のレベル変換器において電源投入時に初
期値が設定されるノードに接続される容量素子における
容量の特性を示す説明図である。
【図８】 この発明の実施の形態３による半導体集積回
路装置３００を示す回路構成図である。
【図９】 この発明の実施の形態４による半導体集積回
路装置４００を示す回路構成図である。
【図１０】 この発明の実施の形態５による半導体集積
回路装置５００を示す回路構成図である。
【図１１】 従来技術による半導体集積回路装置を示す
回路構成図である。
【符号の説明】
２…コア部、４…インターフェース部、６、８…レベ
ル変換器、１０…ドライバ部、Ｎ１０、Ｎ１１…ＮＭＯ
Ｓトランジスタによる容量素子、Ｐ１０、Ｐ１１…ＰＭ
ＯＳトランジスタによる容量素子、Ｃ０、Ｃ１…キャパ
シタ（容量素子）、ＰＤ、ＮＤ…ドライブ用のＭＯＳト
ランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC03 AC05 BB02 BB08 DF07 EZ20 5J055 AX00 AX57 BX41 CX27 DX22 DX56 DX72 DX83 EX07 EY10 EZ07 EZ20 EZ25 FX19 FX27 GX01 GX06 GX07 5J056 AA11 BB00 CC00 CC21 DD13 DD29 DD51 EE06 FF07 FF08 KK02 KK03

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 電源電圧を受ける電源ノードと接地電圧
    を受ける接地ノードとに接続され、ある信号を受け当該
    信号より大きい電圧振幅を有した信号に変換して第１の
    ノードに提供するレベル変換器、 前記第１のノードに電気的に接続する導電部分と、前記
    導電部分との間で絶縁膜を挟む第１の半導体部分と、前
    記第１の半導体部分と異なる導電型を有して前記第１の
    半導体部分と接合する第２の半導体部分とを含む第１の
    容量素子、および、 前記電源ノードと前記接地ノードとのいずれからも分離
    している第２のノードで前記第１の容量素子の第２の半
    導体部分に直列に接続される第２の容量素子を含む、半
    導体集積回路装置。
  2. 【請求項２】 前記第１の半導体部分は前記接地ノード
    に電気的に接続され、前記第２の容量素子は前記第２の
    ノードと前記接地ノードとの間に接続される、請求項１
    記載の半導体集積回路装置。
  3. 【請求項３】 前記第２の容量素子は、前記第２の半導
    体部分に電気的に接続される第３の半導体部分と、前記
    第３の半導体部分と異なる導電型を有して前記第３の半
    導体部分と接合する第４の半導体部分と、前記第４の半
    導体部分との間で絶縁膜を挟み、前記第４の半導体部分
    に反転層を形成しない電圧が与えられる導電部分とを含
    む、請求項１又は請求項２記載の半導体集積回路装置。
  4. 【請求項４】 前記第２の容量素子は、前記第１の容量
    素子の第２の半導体部分に電気的に接続する金属の第１
    の配線層と、絶縁物を間に挟んで前記第１の配線層と対
    向して配置される金属の第２の導電層とを含む、請求項
    １又は請求項２記載の半導体集積回路装置。
  5. 【請求項５】 前記第２の容量素子は、前記第１の容量
    素子の第２の半導体部分に電気的に接続する金属の配線
    層と、前記第１の容量素子の導電部分と同じ物質を有し
    て絶縁物を間に挟んで前記配線層と対向して配置される
    導電層とを含む、請求項１又は請求項２記載の半導体集
    積回路装置。
  6. 【請求項６】 前記第２の容量素子は、前記第１の容量
    素子の導電部分と同じ物質を含み前記第２の半導体部分
    に電気的に接続する導電層と、金属の配線層と、前記第
    １の容量素子の導電部分と同じ物質を有して絶縁物を間
    に挟んで前記第配線層と対向して配置される導電部分と
    を含む、請求項１又は請求項２記載の半導体集積回路装
    置。
  7. 【請求項７】 接地電圧を受ける接地ノードと電源電圧
    を受ける第１の電源ノードとに接続され、ある電圧振幅
    を有した第１の信号を生成するコア回路部、 前記接地ノードと別の電源電圧を受ける第２の電源ノー
    ドとに接続され、前記第１の信号を受け当該第１の信号
    より大きい電圧振幅を有した第２の信号に変換して所定
    のノードに提供するレベル変換器、および、 前記所定のノードに電気的に接続する導電部分と、前記
    導電部分と間で絶縁膜を挟む第１の半導体部分と、前記
    第１の半導体部分と異なる導電型を有して前記第１の半
    導体部分と接合するとともに、前記第１の電源ノードと
    電気的に接続される第２の半導体部分とを含む容量素子
    を含む、半導体集積回路装置。
  8. 【請求項８】 前記第１の半導体部分は前記接地ノード
    に電気的に接続される、請求項７記載の半導体集積回路
    装置。
  9. 【請求項９】 前記第２の半導体部分は、前記第１の半
    導体部分を挟んで離間し、配線層で互いに電気的に接続
    される２つの領域を有する、請求項１ないし請求項８の
    いずれか一項記載の半導体集積回路装置。
  10. 【請求項１０】 ある信号を受け、当該信号より大きい
    電圧振幅を有した信号に変換して第１のノードに提供す
    るレベル変換器、 ある電圧が与えられる第１の電極と、第２のノードに接
    続される第２の電極とを有する容量素子、および、 前記第１のノードと前記第２のノードとの間に接続さ
    れ、その間の導通を制御するスイッチ素子を含む、半導
    体集積回路装置。
  11. 【請求項１１】 接地電圧を受ける接地ノードと電源電
    圧を受ける電源ノードとに接続され、前記レベル変換器
    に与える信号を生成するコア回路部を含み、 前記スイッチ素子は、そのゲート端子に前記電源ノード
    が電気的に接続される電界効果トランジスタを含む、請
    求項１０記載の半導体集積回路装置。
  12. 【請求項１２】 前記レベル変換器は、前記接地ノード
    と別の電源電圧を受ける別の電源ノードとに接続され、
    前記容量素子の第１の電極は、前記別の電源ノードに電
    気的に接続される、請求項１０又は請求項１１記載の半
    導体集積回路装置。
  13. 【請求項１３】 第１の電圧を受ける第１のノードと第
    ２の電圧を受ける第２のノードとに接続され、論理的に
    相補な２つの入力信号を受け、その２つの信号より電圧
    振幅の大きい論理的に相補な２つの信号に変換してそれ
    ぞれ第３および第４のノードに提供するレベル変換器、 前記第１のノードと前記第３のノードとの間に接続され
    た容量素子、および、各々は前記第１および第２のノー
    ドの間に電気的に接続されてそのゲートに前記第３又は
    第４のノードが電気的に接続される１個又は複数個の電
    界効果トランジスタを含み、 前記第２のノードと前記第４のノードとの間に容量を形
    成する容量素子は設けられらない、半導体集積回路装
    置。
  14. 【請求項１４】 前記レベル変換器は、そのドレインが
    前記第３のノードに接続され、そのゲートが前記第４の
    ノードに接続され、そのソースが第１のノードに接続さ
    れる第１の導電型の第１の電界効果トランジスタと、 そのドレインが前記第４のノードに接続され、そのゲー
    トが前記第３のノードに接続され、そのソースが前記第
    １のノードに接続される前記第１の導電型の第２の電界
    効果トランジスタと、 そのドレインが前記第３のノードに接続され、そのソー
    スが前記第１のノードに接続され、そのゲートに前記２
    つの入力信号の一方を受ける第２の導電型の第３の電界
    効果トランジスタと、 そのドレインが前記第４のノードに接続され、そのソー
    スが前記第１のノードに接続され、そのゲートに前記２
    つの入力信号の他方を受ける前記第２の導電型の第４の
    電界効果トランジスタとを有する、請求項１３記載の半
    導体集積回路装置。
  15. 【請求項１５】 論理的に相補な２つの第１の信号を受
    け、その２つの第１の信号より電圧振幅の大きい論理的
    に相補な２つの信号に変換してそれぞれ第１および第２
    のノードに提供する第１のレベル変換器、 論理的に相補な２つの第２の信号を受け、その２つの第
    ２の信号より電圧振幅の大きい論理的に相補な２つの信
    号に変換してそれぞれ第３および第４のノードに提供す
    る第２のレベル変換器、 ある電圧を受ける第５のノードと前記第１のノードとの
    間に接続される第１の容量素子、 前記第５のノードと前記第３のノードとの間に接続され
    る第２の容量素子、 前記第２のノード上の信号に従ってその導通が制御され
    る第１の電界効果トランジスタ、および前記第１の電荷
    効果トランジスタに接続され、前記第４のノード上の信
    号に従ってその導通が制御される前記第１の電界効果ト
    ランジスタとは異なる導電型を有する第２の電界効果ト
    ランジスタを含む、半導体集積回路装置。
  16. 【請求項１６】 前記第１のレベル変換器は、 そのドレインが前記第１のノードに接続され、そのゲー
    トが前記第２のノードに接続される第１の導電型の第１
    の電界効果トランジスタと、 そのドレインが前記第２のノードに接続され、そのゲー
    トが前記第１のノードに接続され、そのソースが前記第
    １の電界効果トランジスタのソースに接続される前記第
    １の導電型の第２の電界効果トランジスタと、 そのドレインが前記第１のノードに接続され、そのゲー
    トに前記２つの第１の信号の一方を受け、そのソースが
    前記第５のノードに接続される第２の導電型の第３の電
    界効果トランジスタと、 そのドレインが前記第２のノードに接続され、そのゲー
    トに前記２つの第１の信号の他方を受け、そのソースが
    前記第５のノードに接続される前記第２の導電型の第４
    の電界効果トランジスタとを有し、 前記第２のレベル変換器は、 そのドレインが前記第３のノードに接続され、そのゲー
    トが前記第４のノードに接続される第１の導電型の第５
    の電界効果トランジスタと、 そのドレインが前記第４のノードに接続され、そのゲー
    トが前記第３のノードに接続され、そのソースが前記第
    ５の電界効果トランジスタのソースに接続される前記第
    １の導電型の第６の電界効果トランジスタと、 そのドレインが前記第３のノードに接続され、そのゲー
    トに前記２つの第２の信号の一方を受け、そのソースが
    前記第５のノードに接続される前記第２の導電型の第７
    の電界効果トランジスタと、 そのドレインが前記第４のノードに接続され、そのゲー
    トに前記２つの第２の信号の他方を受け、そのソースが
    前記第５のノードに接続される前記第２の導電型の第８
    の電界効果トランジスタとを有する、請求項１５記載の
    半導体集積回路装置。
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