JP2000339047A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2000339047A JP2000339047A JP11147665A JP14766599A JP2000339047A JP 2000339047 A JP2000339047 A JP 2000339047A JP 11147665 A JP11147665 A JP 11147665A JP 14766599 A JP14766599 A JP 14766599A JP 2000339047 A JP2000339047 A JP 2000339047A
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Abstract
(57)【要約】
【課題】 低しきい値電圧のMOSトランジスタを含むCMO
S回路の基板電位を制御してサブスレッショルド電流を
低減する回路において、CMOS回路の誤動作を防止し安定
動作を実現することにより、高速、低消費電力、信頼性
を満たすマイクロプロセッサ等の半導体集積回路装置を
提供する。 【解決手段】 半導体基板上に構成されたMOSトランジ
スタを含む主回路（LOG）と、基板に印加される電圧を
制御する基板電位制御回路（VBC）と、主回路（LOG）の
基板に印加される電圧を制御する基板電位変換回路（SW
CELL）とを有し、基板電位制御回路（VBC）から出力さ
れる制御信号（Φp及びΦn）は基板電位変換回路（SWCE
LL）のを構成するMOSトランジスタのゲートに入力さ
れ、また基板電位制御回路（VBC）から出力される基板
電位（Vbp及びVbn）は基板電位変換回路（SWCELL）を経
て主回路（LOG）を構成するMOSトランジスタの基板に入
力されるように構成されている。
S回路の基板電位を制御してサブスレッショルド電流を
低減する回路において、CMOS回路の誤動作を防止し安定
動作を実現することにより、高速、低消費電力、信頼性
を満たすマイクロプロセッサ等の半導体集積回路装置を
提供する。 【解決手段】 半導体基板上に構成されたMOSトランジ
スタを含む主回路（LOG）と、基板に印加される電圧を
制御する基板電位制御回路（VBC）と、主回路（LOG）の
基板に印加される電圧を制御する基板電位変換回路（SW
CELL）とを有し、基板電位制御回路（VBC）から出力さ
れる制御信号（Φp及びΦn）は基板電位変換回路（SWCE
LL）のを構成するMOSトランジスタのゲートに入力さ
れ、また基板電位制御回路（VBC）から出力される基板
電位（Vbp及びVbn）は基板電位変換回路（SWCELL）を経
て主回路（LOG）を構成するMOSトランジスタの基板に入
力されるように構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に係
わり、特に高速性と低消費電力性を同時に実現する半導
体集積回路装置に関する。
わり、特に高速性と低消費電力性を同時に実現する半導
体集積回路装置に関する。
【０００２】
【従来の技術】CMOS回路を用いた半導体集積回路装置が
消費する電力には、スイッチング時の充放電によるダイ
ナミックな消費電力と、サブスレッショルドリーク電流
によるスタティックな消費電力が存在する。ダイナミッ
クな消費電力は、電源電位Vddの二乗に比例するため、
電源電位Vddの値を下げると効果的に消費電力を低下で
きる。近年、マイクロプロセッサ等のCMOS半導体集積回
路装置では、電源電位Vddを下げてきている。また、近
年のマイクロプロセッサでは、電力管理機構を備え、プ
ロセッサに複数の動作モードを設け、それにしたがって
待機時に実行ユニットへのクロックの供給を停止してい
るものがある。このクロック供給の停止により、不要な
実行ユニットにおけるダイナミックな消費電力を可能な
限り削減することができる。しかしながら、サブスレッ
ショルドリーク電流によるスタティックな消費電力は削
減することができず、残存したままである。
消費する電力には、スイッチング時の充放電によるダイ
ナミックな消費電力と、サブスレッショルドリーク電流
によるスタティックな消費電力が存在する。ダイナミッ
クな消費電力は、電源電位Vddの二乗に比例するため、
電源電位Vddの値を下げると効果的に消費電力を低下で
きる。近年、マイクロプロセッサ等のCMOS半導体集積回
路装置では、電源電位Vddを下げてきている。また、近
年のマイクロプロセッサでは、電力管理機構を備え、プ
ロセッサに複数の動作モードを設け、それにしたがって
待機時に実行ユニットへのクロックの供給を停止してい
るものがある。このクロック供給の停止により、不要な
実行ユニットにおけるダイナミックな消費電力を可能な
限り削減することができる。しかしながら、サブスレッ
ショルドリーク電流によるスタティックな消費電力は削
減することができず、残存したままである。
【０００３】ところで、CMOS回路の動作速度は電源電位
Vddの低下にともない遅くなる。動作速度の劣化を防ぐ
ためには、電源電位Vddの低下にともないMOSトランジス
タのしきい値電圧を下げる必要がある。しかし、しきい
値電圧を下げると極端にサブスレッショルドリーク電流
が増加するため、電源電位Vddの低下が進むにつれて、
従来はそれほど大きくなかったサブスレッショルドリー
ク電流によるスタティックな消費電力の増加が顕著にな
ってきた。このため、高速性と低電力性の二点を両立し
たマイクロプロセッサ等の半導体集積回路装置を実現す
ることが問題となっている。
Vddの低下にともない遅くなる。動作速度の劣化を防ぐ
ためには、電源電位Vddの低下にともないMOSトランジス
タのしきい値電圧を下げる必要がある。しかし、しきい
値電圧を下げると極端にサブスレッショルドリーク電流
が増加するため、電源電位Vddの低下が進むにつれて、
従来はそれほど大きくなかったサブスレッショルドリー
ク電流によるスタティックな消費電力の増加が顕著にな
ってきた。このため、高速性と低電力性の二点を両立し
たマイクロプロセッサ等の半導体集積回路装置を実現す
ることが問題となっている。
【０００４】上記の問題を解決する方法として、例えば
特開平6-53496号公報に公開されているように、基板バ
イアスを可変設定することにより、MOSトランジスタの
しきい値電圧を制御する方法が挙げられる。CMOS回路の
高速動作が要求される通常動作を行うアクティブ状態で
は、基板バイアスをpMOS（pチャネル型MOSトランジス
タ）については電源電位に、nMOS（nチャネル型MOSトラ
ンジスタ）については接地電位に設定する。一方、CMOS
回路が高速に動作する必要のないスタンバイ状態では、
基板バイアスをpMOSについては電源電位Vddよりも高い
電位に、nMOSについては接地電位よりも低い電位に設定
する。（この動作を、以下「基板をひく」あるいは「基
板バイアスをひく」と表現する。）CMOS回路が動作を行
わずに待機をしているスタンバイ状態には、基板をひく
ことによって、CMOS回路を構成しているMOSトランジス
タのしきい値電圧を高くすることができ、サブスレッシ
ョルドリーク電流によるスタティックな消費電力を削減
することができる。
特開平6-53496号公報に公開されているように、基板バ
イアスを可変設定することにより、MOSトランジスタの
しきい値電圧を制御する方法が挙げられる。CMOS回路の
高速動作が要求される通常動作を行うアクティブ状態で
は、基板バイアスをpMOS（pチャネル型MOSトランジス
タ）については電源電位に、nMOS（nチャネル型MOSトラ
ンジスタ）については接地電位に設定する。一方、CMOS
回路が高速に動作する必要のないスタンバイ状態では、
基板バイアスをpMOSについては電源電位Vddよりも高い
電位に、nMOSについては接地電位よりも低い電位に設定
する。（この動作を、以下「基板をひく」あるいは「基
板バイアスをひく」と表現する。）CMOS回路が動作を行
わずに待機をしているスタンバイ状態には、基板をひく
ことによって、CMOS回路を構成しているMOSトランジス
タのしきい値電圧を高くすることができ、サブスレッシ
ョルドリーク電流によるスタティックな消費電力を削減
することができる。
【０００５】
【発明が解決しようとする課題】高速性と低電力性の二
点を両立した、マイクロプロセッサ等のCMOS回路で構成
される半導体集積回路装置を実現するためには、CMOS回
路について前述のような基板バイアス制御を行い、アク
ティブ時にはMOSトランジスタのしきい値電圧を低くし
て高速性を維持し、スタンバイ時にはMOSトランジスタ
のしきい値電圧を高くしてサブスレッショルドリーク電
流を低減する必要がある。
点を両立した、マイクロプロセッサ等のCMOS回路で構成
される半導体集積回路装置を実現するためには、CMOS回
路について前述のような基板バイアス制御を行い、アク
ティブ時にはMOSトランジスタのしきい値電圧を低くし
て高速性を維持し、スタンバイ時にはMOSトランジスタ
のしきい値電圧を高くしてサブスレッショルドリーク電
流を低減する必要がある。
【０００６】CMOS回路においてしきい値を制御するため
には、前述したように基板バイアスを制御する方法が有
効である。しかし、実際の回路装置において基板バイア
スを制御するためには、以下のような課題が存在する。
には、前述したように基板バイアスを制御する方法が有
効である。しかし、実際の回路装置において基板バイア
スを制御するためには、以下のような課題が存在する。
【０００７】（1）基板バイアス制御回路のテスト容易
性を確保する。
性を確保する。
【０００８】（2）基板バイアス制御をすることによるC
MOS回路の誤動作を防止する。
MOS回路の誤動作を防止する。
【０００９】（3）基板バイアス制御をすることによる
回路面積の増加を抑える。
回路面積の増加を抑える。
【００１０】（4）基板バイアスの切り替え時におけるC
MOS回路の誤動作を防止する。
MOS回路の誤動作を防止する。
【００１１】CMOS回路の消費電力を削減させるために、
今後も電源電位Vddは低下していくと考えられる。この
時には、以下のような課題が存在する。
今後も電源電位Vddは低下していくと考えられる。この
時には、以下のような課題が存在する。
【００１２】（5）電源電位が低下した場合でも基板バ
イアス制御により所望の基板バイアスを印加できる。
イアス制御により所望の基板バイアスを印加できる。
【００１３】（6）電源電位が低下したことにより、基
板バイアス制御でCMOS回路が誤動作を起こすことを防止
する。
板バイアス制御でCMOS回路が誤動作を起こすことを防止
する。
【００１４】本発明は、上記の問題を解決する、MOSト
ランジスタの基板バイアスを制御する半導体集積回路装
置に関する。
ランジスタの基板バイアスを制御する半導体集積回路装
置に関する。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に本発明で提示した手段の主なものは以下のようにな
る。
に本発明で提示した手段の主なものは以下のようにな
る。
【００１６】基板電位制御回路は、3種類の電源を用い
て2つの電位を生成し、制御信号を入力してpMOSトラン
ジスタ用Nウェル基板電位、nMOSトランジスタ用Pウェル
基板電位、pMOSトランジスタ用基板電位制御信号、 nMO
Sトランジスタ用基板電位制御信号を生成する。基板電
位制御回路は電圧変換回路とスイッチ制御回路で構成さ
れる。電圧変換回路は、電源を用いて2つの内部電位を
発生する。２つの内部電位は、同程度の電流を供給でき
る電源となる。スイッチ制御回路は、電圧変換回路から
供給される電位を利用して基板電位、及び基板電位制御
信号を出力する。基板電位変換回路はMOSトランジスタ
で構成され、MOSトランジスタのゲートに基板電位制御
回路からの基板電位制御信号を入力しする。また、基板
電位制御回路から基板電位が供給されない時には、基板
電位変換回路が基板電位を出力する。マイクロプロセッ
サ等を構成するCMOS回路は、pMOSトランジスタ及びnMOS
トランジスタから成り、CMOS回路を構成するMOSトラン
ジスタの基板へは、基板電位が基板電位制御回路または
基板電位変換回路から供給される。
て2つの電位を生成し、制御信号を入力してpMOSトラン
ジスタ用Nウェル基板電位、nMOSトランジスタ用Pウェル
基板電位、pMOSトランジスタ用基板電位制御信号、 nMO
Sトランジスタ用基板電位制御信号を生成する。基板電
位制御回路は電圧変換回路とスイッチ制御回路で構成さ
れる。電圧変換回路は、電源を用いて2つの内部電位を
発生する。２つの内部電位は、同程度の電流を供給でき
る電源となる。スイッチ制御回路は、電圧変換回路から
供給される電位を利用して基板電位、及び基板電位制御
信号を出力する。基板電位変換回路はMOSトランジスタ
で構成され、MOSトランジスタのゲートに基板電位制御
回路からの基板電位制御信号を入力しする。また、基板
電位制御回路から基板電位が供給されない時には、基板
電位変換回路が基板電位を出力する。マイクロプロセッ
サ等を構成するCMOS回路は、pMOSトランジスタ及びnMOS
トランジスタから成り、CMOS回路を構成するMOSトラン
ジスタの基板へは、基板電位が基板電位制御回路または
基板電位変換回路から供給される。
【００１７】本発明の手段を以下に詳細に説明する。
【００１８】電圧変換回路は、基板電位検出回路、負電
圧検出回路、リング発振回路、正電圧発生回路、負電圧
発生回路から構成される。基板電位検出回路はpMOSトラ
ンジスタの基板電位を入力し、制御信号入力によりCMOS
回路が動作を行うアクティブ状態から停止しているスタ
ンバイ状態に変わる時、出力を変化させる。すなわち、
CMOS回路がアクティブ状態からスタンバイ状態に変わる
際、制御信号入力はアサートされ、pMOSトランジスタ基
板電位の電位が上昇する。制御信号入力がアサートされ
てかつ、基板電位が所定の電位よりも低い間は基板電位
検出回路の出力はアサートされる。基板電位が所定の電
位より高くなると、出力はネゲートされる。負電圧検出
回路は、負電圧発生回路が生成する負の電位を入力し、
負の電位が所定の電位よりも高い間、出力をアサートす
る。負電位が所定の電位より低くなると、出力はネゲー
トされる。リング発信回路は、2つの制御信号を入力
し、少なくともどちらか一方の制御信号がアサートされ
ている間、発信信号を出力する。制御信号が両方ネゲー
トされている時は、リング発振回路の動作が停止する。
正電圧発生回路は制御信号アサートされている間に動作
し、内部の正電位を発生する。アクティブ状態からスタ
ンバイ状態に変わる時、制御信号がアサートされ、pMOS
トランジスタの基板電位が正電位と接続される。pMOSト
ランジスタの基板電位が所定の値になると、制御信号が
ネゲートされ、正電圧発生回路は動作を停止する。負電
圧発生回路は、制御信号がアサートされている間に動作
をし、内部の負電位を発生する。負電位が所定の値にな
ると、制御信号がネゲートされ、負電圧発生回路は停止
する。
圧検出回路、リング発振回路、正電圧発生回路、負電圧
発生回路から構成される。基板電位検出回路はpMOSトラ
ンジスタの基板電位を入力し、制御信号入力によりCMOS
回路が動作を行うアクティブ状態から停止しているスタ
ンバイ状態に変わる時、出力を変化させる。すなわち、
CMOS回路がアクティブ状態からスタンバイ状態に変わる
際、制御信号入力はアサートされ、pMOSトランジスタ基
板電位の電位が上昇する。制御信号入力がアサートされ
てかつ、基板電位が所定の電位よりも低い間は基板電位
検出回路の出力はアサートされる。基板電位が所定の電
位より高くなると、出力はネゲートされる。負電圧検出
回路は、負電圧発生回路が生成する負の電位を入力し、
負の電位が所定の電位よりも高い間、出力をアサートす
る。負電位が所定の電位より低くなると、出力はネゲー
トされる。リング発信回路は、2つの制御信号を入力
し、少なくともどちらか一方の制御信号がアサートされ
ている間、発信信号を出力する。制御信号が両方ネゲー
トされている時は、リング発振回路の動作が停止する。
正電圧発生回路は制御信号アサートされている間に動作
し、内部の正電位を発生する。アクティブ状態からスタ
ンバイ状態に変わる時、制御信号がアサートされ、pMOS
トランジスタの基板電位が正電位と接続される。pMOSト
ランジスタの基板電位が所定の値になると、制御信号が
ネゲートされ、正電圧発生回路は動作を停止する。負電
圧発生回路は、制御信号がアサートされている間に動作
をし、内部の負電位を発生する。負電位が所定の値にな
ると、制御信号がネゲートされ、負電圧発生回路は停止
する。
【００１９】スイッチ制御回路は、バッファ回路、パワ
ーオンリセット回路、基板制御信号検出回路、pMOS基板
用制御回路、nMOS基板用制御回路から構成される。バッ
ファ回路は、CMOS回路の動作状態についてアクティブ状
態かスタンバイ状態かを決める制御信号を入力し、入力
と同相の出力信号と、逆相の出力信号を出力する。パワ
ーオンリセット回路は、CMOS回路のリセットを行う信号
を入力し、電源の電位を判断して起動用の制御信号を出
力する。パワーオンリセット回路は、起動時に電源電位
が投入された後、数100μs以上の時間を経た後に、入力
信号がネゲートされると出力をアサートする。基板制御
信号検出回路は、CMOS回路の動作モードを決める制御信
号を入力し、基板電位制御信号の電位を検出し、これに
応じて検出信号を制御信号として出力する。pMOS基板用
スイッチ回路は、電圧変換回路が生成する内部電位を利
用して、制御信号の入力に応じてpMOS基板電位ならびに
基板電位制御信号を出力する。同様に、nMOS基板用スイ
ッチ回路は、電圧変換回路が生成する内部電位を利用し
て、制御信号入力に応じてnMOS基板電位ならびに基板電
位制御信号を出力する。
ーオンリセット回路、基板制御信号検出回路、pMOS基板
用制御回路、nMOS基板用制御回路から構成される。バッ
ファ回路は、CMOS回路の動作状態についてアクティブ状
態かスタンバイ状態かを決める制御信号を入力し、入力
と同相の出力信号と、逆相の出力信号を出力する。パワ
ーオンリセット回路は、CMOS回路のリセットを行う信号
を入力し、電源の電位を判断して起動用の制御信号を出
力する。パワーオンリセット回路は、起動時に電源電位
が投入された後、数100μs以上の時間を経た後に、入力
信号がネゲートされると出力をアサートする。基板制御
信号検出回路は、CMOS回路の動作モードを決める制御信
号を入力し、基板電位制御信号の電位を検出し、これに
応じて検出信号を制御信号として出力する。pMOS基板用
スイッチ回路は、電圧変換回路が生成する内部電位を利
用して、制御信号の入力に応じてpMOS基板電位ならびに
基板電位制御信号を出力する。同様に、nMOS基板用スイ
ッチ回路は、電圧変換回路が生成する内部電位を利用し
て、制御信号入力に応じてnMOS基板電位ならびに基板電
位制御信号を出力する。
【００２０】
【発明の実施の形態】以下、図を参照して本発明の実施
例を説明する。
例を説明する。
【００２１】図1は、本発明の実施例を示す図である。
【００２２】基板電位制御回路VBCは、制御信号enb33及
び/reset33を入力し、電源として3種類、Vdd（例えば1.
8V）、Vwell（例えば3.3V）、Vss（0V）を用いて、pMOS
トランジスタ用Nウェル基板電位Vbp、nMOSトランジスタ
用Pウェル基板電位Vbn、基板電位制御信号Φp、Φnを生
成する。これ以降の説明では、例として、特に説明の無
い限り、電源電位の値を、Vdd=1.8V、Vwell=3.3V、Vss=
0Vとする。同様に、特に断りが無い場合、VWELLI電位を
VWELLI=Vwell=3.3V、VSUBI電位をVSUBI=Vdd-Vwell=-1.5
Vとして例示する。基板電位制御回路VBCは電圧変換回路
VBBGENとスイッチ制御回路SWLOGで構成される。電圧変
換回路VBBGENは、電源VwellとVssを用いて内部電位VWEL
LI（=Vwell=3.3V）とVSUBI（=Vdd-Vwell=-1.5V）を発生
する。VWELLIはVSUBIと同程度の電流を供給できる電源
となる。スイッチ制御回路SWLOGは、電圧変換回路VBBGE
Nから供給される電位VWELLIとVSUBIを利用して基板電位
Vbp及びVbn、基板電位制御信号Φp及びΦnを出力する。
基板電位変換回路SWCELLはMOSトランジスタで構成さ
れ、pMOSトランジスタのゲートには基板電位制御回路VB
Cからの基板電位制御信号Φpを入力し、nMOSトランジス
タのゲートには基板電位制御回路VBCからの基板電位制
御信号Φnを入力する。また、基板電位制御回路VBCから
基板電位VbpやVbnが供給されない時に、基板電位変換回
路SWCELLから基板電位Vbp及びVbnを出力する。CMOS回路
LOGは、pMOSトランジスタ及びnMOSトランジスタで構成
され、マイクロプロセッサ等として働く。CMOS回路LOG
への電源電位はVddとVssであり、CMOS回路LOGを構成す
るMOSトランジスタの基板へは、基板電位Vbp及びVbnが
基板電位制御回路VBCまたは基板電位変換回路SWCELLか
ら供給される。
び/reset33を入力し、電源として3種類、Vdd（例えば1.
8V）、Vwell（例えば3.3V）、Vss（0V）を用いて、pMOS
トランジスタ用Nウェル基板電位Vbp、nMOSトランジスタ
用Pウェル基板電位Vbn、基板電位制御信号Φp、Φnを生
成する。これ以降の説明では、例として、特に説明の無
い限り、電源電位の値を、Vdd=1.8V、Vwell=3.3V、Vss=
0Vとする。同様に、特に断りが無い場合、VWELLI電位を
VWELLI=Vwell=3.3V、VSUBI電位をVSUBI=Vdd-Vwell=-1.5
Vとして例示する。基板電位制御回路VBCは電圧変換回路
VBBGENとスイッチ制御回路SWLOGで構成される。電圧変
換回路VBBGENは、電源VwellとVssを用いて内部電位VWEL
LI（=Vwell=3.3V）とVSUBI（=Vdd-Vwell=-1.5V）を発生
する。VWELLIはVSUBIと同程度の電流を供給できる電源
となる。スイッチ制御回路SWLOGは、電圧変換回路VBBGE
Nから供給される電位VWELLIとVSUBIを利用して基板電位
Vbp及びVbn、基板電位制御信号Φp及びΦnを出力する。
基板電位変換回路SWCELLはMOSトランジスタで構成さ
れ、pMOSトランジスタのゲートには基板電位制御回路VB
Cからの基板電位制御信号Φpを入力し、nMOSトランジス
タのゲートには基板電位制御回路VBCからの基板電位制
御信号Φnを入力する。また、基板電位制御回路VBCから
基板電位VbpやVbnが供給されない時に、基板電位変換回
路SWCELLから基板電位Vbp及びVbnを出力する。CMOS回路
LOGは、pMOSトランジスタ及びnMOSトランジスタで構成
され、マイクロプロセッサ等として働く。CMOS回路LOG
への電源電位はVddとVssであり、CMOS回路LOGを構成す
るMOSトランジスタの基板へは、基板電位Vbp及びVbnが
基板電位制御回路VBCまたは基板電位変換回路SWCELLか
ら供給される。
【００２３】基板電位制御回路VBCにおいて、制御信号
の振幅は、制御信号enb33、/reset33、enbi33がVwellま
たはVWELLIからVssまでの3.3V、基板電位VbpはVddからV
WELLIまでの1.5V、基板電位VbnはVssからVSUBIまでの1.
5V、基板電位制御信号Φp及びΦnはVWELLIからVSUBIま
での4.8Vとなっている。
の振幅は、制御信号enb33、/reset33、enbi33がVwellま
たはVWELLIからVssまでの3.3V、基板電位VbpはVddからV
WELLIまでの1.5V、基板電位VbnはVssからVSUBIまでの1.
5V、基板電位制御信号Φp及びΦnはVWELLIからVSUBIま
での4.8Vとなっている。
【００２４】CMOS回路LOGが通常動作を行う場合、CMOS
回路LOG内のpMOSトランジスタの基板にはVbp=Vddが印加
され、nMOSトランジスタの基板にはVbn=Vssが印加され
る。この状態をアクティブ状態と呼ぶ。CMOS回路LOGが
動作を停止している場合、CMOS回路LOG内のpMOSトラン
ジスタの基板にはVbp=VWELLIが印加され、nMOSトランジ
スタの基板にはVbn=VSUBIが印加される。この状態をス
タンバイ状態と呼ぶ。アクティブ状態の場合、基板電位
制御回路VBCは、基板電位制御信号としてΦp=VSUBI、Φ
n=VWELLIを出力する。すると、基板電位変換回路SWCELL
では、pMOSトランジスタpMOS1及びnMOSトランジスタnMO
S1のどちらもオン状態になり、pMOSトランジスタpMOS1
は基板電位としてVbp=Vddを供給し、nMOSトランジスタn
MOS1は基板電位としてVbn=Vssを供給する。スタンバイ
状態の場合、基板電位制御回路VBCは、基板電位制御信
号としてΦp=VWELLI、Φn=VSUBIを出力する。この場
合、基板電位変換回路SWCELLのトランジスタはオフ状態
となり、変わって基板電位制御回路VBCから基板電位と
してVbp=VWELLI、Vbn=VSUBIが供給される。基板電位制
御回路VBCの出力信号Φp、Φn、Vbp、Vbnは入力される
制御信号enb33及び/reset33により決定する。制御信号/
reset33がネゲートされている間は制御信号enb33に関わ
らず、基板電位制御回路VBCはアクティブ状態の出力を
行う。制御信号/reset33がアサートされても、制御信号
enb33がネゲートされていれば、基板電位制御回路VBCは
アクティブ状態の出力を行う。制御信号/reset33及び制
御信号enb33の両方がアサートされると基板電位制御回
路VBCはスタンバイ状態の出力を行う。
回路LOG内のpMOSトランジスタの基板にはVbp=Vddが印加
され、nMOSトランジスタの基板にはVbn=Vssが印加され
る。この状態をアクティブ状態と呼ぶ。CMOS回路LOGが
動作を停止している場合、CMOS回路LOG内のpMOSトラン
ジスタの基板にはVbp=VWELLIが印加され、nMOSトランジ
スタの基板にはVbn=VSUBIが印加される。この状態をス
タンバイ状態と呼ぶ。アクティブ状態の場合、基板電位
制御回路VBCは、基板電位制御信号としてΦp=VSUBI、Φ
n=VWELLIを出力する。すると、基板電位変換回路SWCELL
では、pMOSトランジスタpMOS1及びnMOSトランジスタnMO
S1のどちらもオン状態になり、pMOSトランジスタpMOS1
は基板電位としてVbp=Vddを供給し、nMOSトランジスタn
MOS1は基板電位としてVbn=Vssを供給する。スタンバイ
状態の場合、基板電位制御回路VBCは、基板電位制御信
号としてΦp=VWELLI、Φn=VSUBIを出力する。この場
合、基板電位変換回路SWCELLのトランジスタはオフ状態
となり、変わって基板電位制御回路VBCから基板電位と
してVbp=VWELLI、Vbn=VSUBIが供給される。基板電位制
御回路VBCの出力信号Φp、Φn、Vbp、Vbnは入力される
制御信号enb33及び/reset33により決定する。制御信号/
reset33がネゲートされている間は制御信号enb33に関わ
らず、基板電位制御回路VBCはアクティブ状態の出力を
行う。制御信号/reset33がアサートされても、制御信号
enb33がネゲートされていれば、基板電位制御回路VBCは
アクティブ状態の出力を行う。制御信号/reset33及び制
御信号enb33の両方がアサートされると基板電位制御回
路VBCはスタンバイ状態の出力を行う。
【００２５】基板電位制御回路VBCを構成する回路の1つ
である電圧変換回路VBBGENは、電源としてVwell、Vdd、
Vssの3種類の電位を用いて、電位VWELLI（=Vwell=3.3
V）及びVSUBI（=Vdd-Vwell=-1.5V）を生成する。また、
電圧変換回路VBBGENは、スイッチ制御回路SWLOGが出力
する制御信号enbi33と基板電位Vbpに応じて、内部の動
作を決定する。例えば、CMOS回路LOGがスタンバイ状態
に入る時、制御信号enbi33がアサートされると基板電位
Vbpの電位はVddからVWELLIへと変化するが、Vbpの電位
がVWELLIに等しくなるまで電圧変換回路VBBGENは動作を
開始し、Vbp電位がVWELLIに達すると電圧変換回路VBBGE
Nの動作が停止する。電圧変換回路VBBGENが停止してい
る間は、電源VWELLIには電源VwellがMOSトランジスタを
通して直接つながっている。また、電圧変換回路VBBGEN
は、VSUBIの電位値が所望の値（Vdd-Vwell=-1.5V）より
高いか低いかを判断し、高い場合に電圧変換回路VBBGEN
を動作させる。さらに、電圧変換回路VBBGENはスイッチ
制御回路SWLOGからの制御信号enbi33に応じて電位出力V
SUBIの供給電流を変える事ができる。基板電位制御回路
VBCを構成するもう1つの回路であるスイッチ制御回路SW
LOGは、電源としてVwell、Vdd、Vssを用い、制御信号en
b33及び/reset33に応じて、電圧変換回路VBBGENが供給
する電位VWELLIとVSUBIを出力信号Φp、Φn、Vbp、Vbn
として伝達する。
である電圧変換回路VBBGENは、電源としてVwell、Vdd、
Vssの3種類の電位を用いて、電位VWELLI（=Vwell=3.3
V）及びVSUBI（=Vdd-Vwell=-1.5V）を生成する。また、
電圧変換回路VBBGENは、スイッチ制御回路SWLOGが出力
する制御信号enbi33と基板電位Vbpに応じて、内部の動
作を決定する。例えば、CMOS回路LOGがスタンバイ状態
に入る時、制御信号enbi33がアサートされると基板電位
Vbpの電位はVddからVWELLIへと変化するが、Vbpの電位
がVWELLIに等しくなるまで電圧変換回路VBBGENは動作を
開始し、Vbp電位がVWELLIに達すると電圧変換回路VBBGE
Nの動作が停止する。電圧変換回路VBBGENが停止してい
る間は、電源VWELLIには電源VwellがMOSトランジスタを
通して直接つながっている。また、電圧変換回路VBBGEN
は、VSUBIの電位値が所望の値（Vdd-Vwell=-1.5V）より
高いか低いかを判断し、高い場合に電圧変換回路VBBGEN
を動作させる。さらに、電圧変換回路VBBGENはスイッチ
制御回路SWLOGからの制御信号enbi33に応じて電位出力V
SUBIの供給電流を変える事ができる。基板電位制御回路
VBCを構成するもう1つの回路であるスイッチ制御回路SW
LOGは、電源としてVwell、Vdd、Vssを用い、制御信号en
b33及び/reset33に応じて、電圧変換回路VBBGENが供給
する電位VWELLIとVSUBIを出力信号Φp、Φn、Vbp、Vbn
として伝達する。
【００２６】基板電位制御回路VBCのうち、電圧変換回
路VBBGENは動作時に最も消費電力が高い。そこで、電圧
変換回路VBBGENが制御信号enbi33や基板電位Vbpあるい
はVBBGEN自身が生成する電位VSUBIに応じて回路動作を
細かく制御することにより、消費電力を低下させてい
る。基板電位制御回路VBCが出力する基板電位Vbnは、電
圧変換回路VBBGENが生成する電位VSUBIをスイッチ制御
回路SWLOGを通してCMOS回路LOGへ供給している。CMOS回
路LOGがスタンバイ状態にある間、電圧変換回路VBBGEN
が供給する電位VSUBIの負荷はCMOS回路LOGの全nMOSトラ
ンジスタの基板となり、CMOS回路LOGの規模が大きい
と、負荷も大きくなる。この時は、電源VSUBIが供給で
きる電流量を多くすると、所望の電位値を基板電位とし
て供給できる。ところが、CMOS回路LOGがアクティブ状
態になると、電位VSUBIは基板電位Vbnへ供給されなくな
る。従って、出力の負荷はほとんどなくなる。この場
合、電源VSUBIが供給する電流量は少なくてよい。CMOS
回路LOGの動作状態に応じて、制御信号enbi33を変化さ
せ、電圧変換回路VBBGENが生成するVSUBIが供給できる
電流量を制御信号enbi33に応じて変化させることで、電
圧変換回路VBBGENの動作中の消費電力を低下できるとと
もに、電源VSUBIとして安定した電位を供給することが
できる。
路VBBGENは動作時に最も消費電力が高い。そこで、電圧
変換回路VBBGENが制御信号enbi33や基板電位Vbpあるい
はVBBGEN自身が生成する電位VSUBIに応じて回路動作を
細かく制御することにより、消費電力を低下させてい
る。基板電位制御回路VBCが出力する基板電位Vbnは、電
圧変換回路VBBGENが生成する電位VSUBIをスイッチ制御
回路SWLOGを通してCMOS回路LOGへ供給している。CMOS回
路LOGがスタンバイ状態にある間、電圧変換回路VBBGEN
が供給する電位VSUBIの負荷はCMOS回路LOGの全nMOSトラ
ンジスタの基板となり、CMOS回路LOGの規模が大きい
と、負荷も大きくなる。この時は、電源VSUBIが供給で
きる電流量を多くすると、所望の電位値を基板電位とし
て供給できる。ところが、CMOS回路LOGがアクティブ状
態になると、電位VSUBIは基板電位Vbnへ供給されなくな
る。従って、出力の負荷はほとんどなくなる。この場
合、電源VSUBIが供給する電流量は少なくてよい。CMOS
回路LOGの動作状態に応じて、制御信号enbi33を変化さ
せ、電圧変換回路VBBGENが生成するVSUBIが供給できる
電流量を制御信号enbi33に応じて変化させることで、電
圧変換回路VBBGENの動作中の消費電力を低下できるとと
もに、電源VSUBIとして安定した電位を供給することが
できる。
【００２７】CMOS回路LOGがアクティブ状態からスタン
バイ状態に切り替る時、基板電位制御信号ΦpはVWELLI
からVSUBIへ、ΦnはVSUBIからVWELLIへ変化すると共
に、基板電位Vbp、VbnへはそれぞれVWELLIとVSUBIが供
給されるようになる。このように電位が切り替る瞬間、
スイッチ制御回路SWLOG内ではVWELLIは電位を下げ、VSU
BIは電位を上げる。その後すぐに、スイッチ制御回路SW
LOG内の電源VWELLIとVSUBIは、それぞれ所定の電位VWEL
LI=Vwell、VSUBI=Vdd-Vwellに回復する。VWELLI、VSUBI
電源が電位を変化させる瞬間の電位変化量は、それぞれ
の電源の電流供給量が同じであれば等しい。例えばも
し、VWELLIに電流供給量の大きい外部の電源Vwellを直
接つないでいると、アクティブ状態からスタンバイ状態
に変化する場合に、VWELLI電位は変化せず、VSUBI電位
だけが大きく電位を上げてしまう。すると、基板電位Vb
nも同時に上がる。もし、VSUBI電位が上昇して正の電位
を示すと、CMOS回路LOGのnMOSトランジスタ基板に正電
位が印加されることになり、CMOS回路LOGでラッチアッ
プが起こる可能性がある。VWELLI電源とVSUBI電源が供
給できる電流量が同じであれば、このような問題が起こ
る可能性はなくなる。
バイ状態に切り替る時、基板電位制御信号ΦpはVWELLI
からVSUBIへ、ΦnはVSUBIからVWELLIへ変化すると共
に、基板電位Vbp、VbnへはそれぞれVWELLIとVSUBIが供
給されるようになる。このように電位が切り替る瞬間、
スイッチ制御回路SWLOG内ではVWELLIは電位を下げ、VSU
BIは電位を上げる。その後すぐに、スイッチ制御回路SW
LOG内の電源VWELLIとVSUBIは、それぞれ所定の電位VWEL
LI=Vwell、VSUBI=Vdd-Vwellに回復する。VWELLI、VSUBI
電源が電位を変化させる瞬間の電位変化量は、それぞれ
の電源の電流供給量が同じであれば等しい。例えばも
し、VWELLIに電流供給量の大きい外部の電源Vwellを直
接つないでいると、アクティブ状態からスタンバイ状態
に変化する場合に、VWELLI電位は変化せず、VSUBI電位
だけが大きく電位を上げてしまう。すると、基板電位Vb
nも同時に上がる。もし、VSUBI電位が上昇して正の電位
を示すと、CMOS回路LOGのnMOSトランジスタ基板に正電
位が印加されることになり、CMOS回路LOGでラッチアッ
プが起こる可能性がある。VWELLI電源とVSUBI電源が供
給できる電流量が同じであれば、このような問題が起こ
る可能性はなくなる。
【００２８】CMOS回路を設計する場合、要求される動作
速度に応じて、MOSトランジスタのデバイス特性が決定
される。例えば、CMOS回路LOGでは高速に動作できるよ
うに、しきい値電圧が低いMOSトランジスタが用いられ
る。また、高速動作を実現するためにMOSトランジスタ
のゲート部にあるゲート絶縁膜の膜厚を薄く作成する。
ゲート絶縁膜の膜圧は、MOSトランジスタのゲート・ソー
ス間、あるいはゲート・ドレイン間に印加できる電圧の
上限を決める。この電圧をMOSトランジスタの持つ耐圧
という。MOSトランジスタは、耐圧を越えた電圧をゲー
ト・ソース間やゲート・ドレイン間に印加すると、ゲート
絶縁膜が破壊され、トランジスタとして機能しなくな
る。前述したように、MOSトランジスタを高速動作させ
るためにはゲート絶縁膜を薄くするが、薄くなるとトラ
ンジスタの耐圧が低くなる。このため、MOSトランジス
タとしては、印加される電圧に絶えられる範囲でゲート
絶縁膜を薄くし、高速化を図ることになる。本発明の基
板バイアス制御回路VBC、基板電位変換回路SWCELL、CMO
S回路LOGを含む半導体集積回路装置では、3種類の電源V
well、Vdd、Vssが用いられており、MOSトランジスタに
は2種類の電位Vwell-Vss=3.3VとVdd-Vss=1.8Vが印加さ
れる。高速性が要求され、電源としてVddが用いられて
いるCMOS回路LOGを構成するMOSトランジスタは、低しき
い値であり、かつ耐圧がVdd（=1.8V）のデバイスを用い
ることができる。基板電位変換回路SWCELLは高速性が必
要ではないので、サブスレッショルドリーク電流の少な
い、高しきい値のデバイスを用いる。基板電位変換回路
SWCELLを構成するMOSトランジスタのうち、pMOSトラン
ジスタpMOS1の場合、アクティブ時にはゲート電位Φp=V
SUBI、基板電位Vbp=Vddなので、トランジスタのゲート
に印加される最大電圧は、Vdd-VSUBI=3.3Vとなる。また
スタンバイ時にはゲート電圧Φn=VWELLI、基板電位Vbp=
VWELLIとなり、トランジスタのゲートに印加される最大
電圧は、VWELLI-Vdd=1.5Vとなる。同様にして、基板電
位変換回路SWCELLを構成するMOSトランジスタのうちnMO
SトランジスタnMOS1のゲートに印加される最大電圧は、
アクティブ時には、Φn-Vbn=VWELLI-Vss=3.3V、スタン
バイ時には、 Φn- Vbn = VSUBI- Vss =-1.5Vとなる。
従って、基板電位変換回路SWCELLには、高しきい値で、
かつ耐圧がVwell（=3.3V）のデバイスを用いることがで
きる。基板電位制御回路VBCは、高速性が必要ではない
のでサブスレッショルドリーク電流の少ない、高しきい
値のデバイスを用いる。基板電位制御回路VBCには、電
源電位としてVwell=VWELLI、Vdd、Vss、VSUBIの4種類が
印加あるいは生成されており、最大電圧がVWELLI-VSUBI
=4.8Vとなる可能性がある。このため、基板電位制御回
路VBCには、高しきい値でかつ耐圧がVEWLLI-VSUBI=4.8V
のデバイスを用いることができる。
速度に応じて、MOSトランジスタのデバイス特性が決定
される。例えば、CMOS回路LOGでは高速に動作できるよ
うに、しきい値電圧が低いMOSトランジスタが用いられ
る。また、高速動作を実現するためにMOSトランジスタ
のゲート部にあるゲート絶縁膜の膜厚を薄く作成する。
ゲート絶縁膜の膜圧は、MOSトランジスタのゲート・ソー
ス間、あるいはゲート・ドレイン間に印加できる電圧の
上限を決める。この電圧をMOSトランジスタの持つ耐圧
という。MOSトランジスタは、耐圧を越えた電圧をゲー
ト・ソース間やゲート・ドレイン間に印加すると、ゲート
絶縁膜が破壊され、トランジスタとして機能しなくな
る。前述したように、MOSトランジスタを高速動作させ
るためにはゲート絶縁膜を薄くするが、薄くなるとトラ
ンジスタの耐圧が低くなる。このため、MOSトランジス
タとしては、印加される電圧に絶えられる範囲でゲート
絶縁膜を薄くし、高速化を図ることになる。本発明の基
板バイアス制御回路VBC、基板電位変換回路SWCELL、CMO
S回路LOGを含む半導体集積回路装置では、3種類の電源V
well、Vdd、Vssが用いられており、MOSトランジスタに
は2種類の電位Vwell-Vss=3.3VとVdd-Vss=1.8Vが印加さ
れる。高速性が要求され、電源としてVddが用いられて
いるCMOS回路LOGを構成するMOSトランジスタは、低しき
い値であり、かつ耐圧がVdd（=1.8V）のデバイスを用い
ることができる。基板電位変換回路SWCELLは高速性が必
要ではないので、サブスレッショルドリーク電流の少な
い、高しきい値のデバイスを用いる。基板電位変換回路
SWCELLを構成するMOSトランジスタのうち、pMOSトラン
ジスタpMOS1の場合、アクティブ時にはゲート電位Φp=V
SUBI、基板電位Vbp=Vddなので、トランジスタのゲート
に印加される最大電圧は、Vdd-VSUBI=3.3Vとなる。また
スタンバイ時にはゲート電圧Φn=VWELLI、基板電位Vbp=
VWELLIとなり、トランジスタのゲートに印加される最大
電圧は、VWELLI-Vdd=1.5Vとなる。同様にして、基板電
位変換回路SWCELLを構成するMOSトランジスタのうちnMO
SトランジスタnMOS1のゲートに印加される最大電圧は、
アクティブ時には、Φn-Vbn=VWELLI-Vss=3.3V、スタン
バイ時には、 Φn- Vbn = VSUBI- Vss =-1.5Vとなる。
従って、基板電位変換回路SWCELLには、高しきい値で、
かつ耐圧がVwell（=3.3V）のデバイスを用いることがで
きる。基板電位制御回路VBCは、高速性が必要ではない
のでサブスレッショルドリーク電流の少ない、高しきい
値のデバイスを用いる。基板電位制御回路VBCには、電
源電位としてVwell=VWELLI、Vdd、Vss、VSUBIの4種類が
印加あるいは生成されており、最大電圧がVWELLI-VSUBI
=4.8Vとなる可能性がある。このため、基板電位制御回
路VBCには、高しきい値でかつ耐圧がVEWLLI-VSUBI=4.8V
のデバイスを用いることができる。
【００２９】本発明の半導体集積回路装置は、上記のよ
うに（1）低しきい値で耐圧が1.8V（Vdd）のMOSトラン
ジスタ、（2）高しきい値で耐圧が3.3V（Vwell-Vss）の
MOSトランジスタ、（3）高しきい値で耐圧が4.8V（VWEL
LI-VSUBI）のMOSトランジスタ、の3種類のデバイスが必
要となる。普通、半導体集積回路装置の製造を考える
と、デバイスの種類は少ない方が、製造効率が良い。従
って、（2）の耐圧3.3VのMOSトランジスタと（3）の耐
圧4.8VのMOSトランジスタを、どちらか一方だけ用いて
構成することができれば、製造効率をあげることができ
る。まず、耐圧が4.8VのMOSトランジスタで基板電位変
換回路SWCELLを構成することを考える。アクティブ状態
にある時、例えばpMOSトランジスタpMOS1は基板電位Vbp
に電位Vddを供給するために、トランジスタにチャネル
を形成してソース・ドレイン間を導通させる状態、すな
わちon状態にトランジスタをしなければならない。この
時、ゲートにはΦp=VSUBI（=-1.5V）が印加されてい
る。従って、pMOS1のソース・ゲート間にはVSUBI-Vdd=-
3.3Vの電圧が印加されることになる。MOSトランジスタ
の耐圧が4.8Vで設計されている時、トランジスタはゲー
ト・ソース間に4.8V電圧が印加されると充分にトランジ
スタをonさせることができるが、3.3Vでは不充分であ
る。この時、電源Vddの電位を基板Vbpに供給する際にpM
OSトランジスタpMOS1が高インピーダンスを持つことに
なり、安定して基板電位VbpをVddと等しくすることがで
きなくなる。従って、CMOS回路LOGの動作に信頼性がな
くなる。nMOSトランジスタnMOS1に関しても同様で、ア
クティブ状態時にはトランジスタにチャネルを形成して
ソース・ドレイン間を導通させる状態、すなわちon状態
にトランジスタをすることで、電源電位Vssを基板電位V
bnに供給する。4.8Vデバイスは、ゲート・ソース間に4.8
Vの電圧を印加して、充分にトランジスタをonさせるこ
とができるが、アクティブ状態のnMOSトランジスタnMOS
1では、ゲート・ソース間にVWELLI-Vss=3.3Vの電圧しか
印加されない。従ってトランジスタのon状態は不充分に
なり、電源Vssの電位を基板Vbnに供給する際にnMOSトラ
ンジスタnMOS1が高インピーダンスを持つことになり、
安定した電位Vssを基板電位Vbnに供給することができな
くなり、CMOS回路LOGの動作の信頼性を落とす。CMOS回
路LOGの消費電力をさらに低減するために、電源電圧Vdd
が1.8Vから1.5V、1.2V、1.0Vなどと低下すると、この傾
向はさらに顕著になる。以上の理由から、基板電位変換
回路SWCELLを耐圧が4.8VのMOSトランジスタで構成する
ことは得策ではない。
うに（1）低しきい値で耐圧が1.8V（Vdd）のMOSトラン
ジスタ、（2）高しきい値で耐圧が3.3V（Vwell-Vss）の
MOSトランジスタ、（3）高しきい値で耐圧が4.8V（VWEL
LI-VSUBI）のMOSトランジスタ、の3種類のデバイスが必
要となる。普通、半導体集積回路装置の製造を考える
と、デバイスの種類は少ない方が、製造効率が良い。従
って、（2）の耐圧3.3VのMOSトランジスタと（3）の耐
圧4.8VのMOSトランジスタを、どちらか一方だけ用いて
構成することができれば、製造効率をあげることができ
る。まず、耐圧が4.8VのMOSトランジスタで基板電位変
換回路SWCELLを構成することを考える。アクティブ状態
にある時、例えばpMOSトランジスタpMOS1は基板電位Vbp
に電位Vddを供給するために、トランジスタにチャネル
を形成してソース・ドレイン間を導通させる状態、すな
わちon状態にトランジスタをしなければならない。この
時、ゲートにはΦp=VSUBI（=-1.5V）が印加されてい
る。従って、pMOS1のソース・ゲート間にはVSUBI-Vdd=-
3.3Vの電圧が印加されることになる。MOSトランジスタ
の耐圧が4.8Vで設計されている時、トランジスタはゲー
ト・ソース間に4.8V電圧が印加されると充分にトランジ
スタをonさせることができるが、3.3Vでは不充分であ
る。この時、電源Vddの電位を基板Vbpに供給する際にpM
OSトランジスタpMOS1が高インピーダンスを持つことに
なり、安定して基板電位VbpをVddと等しくすることがで
きなくなる。従って、CMOS回路LOGの動作に信頼性がな
くなる。nMOSトランジスタnMOS1に関しても同様で、ア
クティブ状態時にはトランジスタにチャネルを形成して
ソース・ドレイン間を導通させる状態、すなわちon状態
にトランジスタをすることで、電源電位Vssを基板電位V
bnに供給する。4.8Vデバイスは、ゲート・ソース間に4.8
Vの電圧を印加して、充分にトランジスタをonさせるこ
とができるが、アクティブ状態のnMOSトランジスタnMOS
1では、ゲート・ソース間にVWELLI-Vss=3.3Vの電圧しか
印加されない。従ってトランジスタのon状態は不充分に
なり、電源Vssの電位を基板Vbnに供給する際にnMOSトラ
ンジスタnMOS1が高インピーダンスを持つことになり、
安定した電位Vssを基板電位Vbnに供給することができな
くなり、CMOS回路LOGの動作の信頼性を落とす。CMOS回
路LOGの消費電力をさらに低減するために、電源電圧Vdd
が1.8Vから1.5V、1.2V、1.0Vなどと低下すると、この傾
向はさらに顕著になる。以上の理由から、基板電位変換
回路SWCELLを耐圧が4.8VのMOSトランジスタで構成する
ことは得策ではない。
【００３０】次に、耐圧が3.3VのMOSトランジスタで基
板電位制御回路VBCを構成することを考える。この時
は、基板電位制御回路VBCを構成するMOSトランジスタの
ゲート・ソース間、及びゲート・ドレイン間に3.3V以上の
電圧がかからないような構成が必要になる。詳細は後述
の基板電位制御回路VBCの詳細な説明で行うが、本発明
ではこれを実現し、基板電位制御回路VBCの出力である
基板制御信号Φp及びΦnが、電位をVWELLIからVSUBIま
で変化させるにもかかわらず、基板電位制御回路VBCを
構成する各MOSトランジスタのゲート・ソース間電圧やゲ
ート・ドレイン間電圧がVWELLI-VSUBI=4.8Vとはならず、
3.3Vを超えることのない構成になっている。従って、本
発明のCMOS回路で構成される半導体集積回路では、MOS
トランジスタとして、低しきい値、耐圧1.8Vのデバイス
と、高しきい値、耐圧3.3Vのデバイスの2種類を用意す
ればよく、製造効率をあげることができる。
板電位制御回路VBCを構成することを考える。この時
は、基板電位制御回路VBCを構成するMOSトランジスタの
ゲート・ソース間、及びゲート・ドレイン間に3.3V以上の
電圧がかからないような構成が必要になる。詳細は後述
の基板電位制御回路VBCの詳細な説明で行うが、本発明
ではこれを実現し、基板電位制御回路VBCの出力である
基板制御信号Φp及びΦnが、電位をVWELLIからVSUBIま
で変化させるにもかかわらず、基板電位制御回路VBCを
構成する各MOSトランジスタのゲート・ソース間電圧やゲ
ート・ドレイン間電圧がVWELLI-VSUBI=4.8Vとはならず、
3.3Vを超えることのない構成になっている。従って、本
発明のCMOS回路で構成される半導体集積回路では、MOS
トランジスタとして、低しきい値、耐圧1.8Vのデバイス
と、高しきい値、耐圧3.3Vのデバイスの2種類を用意す
ればよく、製造効率をあげることができる。
【００３１】前述したように、3.3V耐圧のMOSトランジ
スタを用いながらも、基板制御信号Φp、Φnの信号電位
をVWELLIからVSUBIまで変化させることができる。この
ため、同様に3.3V耐圧のMOSトランジスタで構成されて
いる基板電位変換回路SWCELLでは、例えばアクティブ状
態の時に、pMOSトランジスタpMOS1のゲートにΦp=VSUBI
が印加されトランジスタがon状態になる場合のゲート・
ドレイン間電圧がΦp-Vdd=-3.3Vとなり、電源Vddが基板
電位Vbpに電位を供給する際のインピーダンスが低くな
る。nMOSトランジスタnMOS1に関しても、アクティブ状
態の時にはゲート電位Φn=VWELLIであるため、ゲート・
ドレイン間電圧はΦn-Vss=3.3Vとなり、電源Vssが基板
電位Vbnに電位を供給する際のインピーダンスが低くな
る。この結果、CMOS回路LOGの基板にはアクティブ時に
基板電位としてVbp=Vdd、Vbn=Vssを安定して供給するこ
とができる。基板制御信号Φp及びΦnの出力電位がVWEL
LIからVSUBIまで変化することで、CMOS回路LOGの誤動作
を防ぎ、信頼性を向上させることになる。
スタを用いながらも、基板制御信号Φp、Φnの信号電位
をVWELLIからVSUBIまで変化させることができる。この
ため、同様に3.3V耐圧のMOSトランジスタで構成されて
いる基板電位変換回路SWCELLでは、例えばアクティブ状
態の時に、pMOSトランジスタpMOS1のゲートにΦp=VSUBI
が印加されトランジスタがon状態になる場合のゲート・
ドレイン間電圧がΦp-Vdd=-3.3Vとなり、電源Vddが基板
電位Vbpに電位を供給する際のインピーダンスが低くな
る。nMOSトランジスタnMOS1に関しても、アクティブ状
態の時にはゲート電位Φn=VWELLIであるため、ゲート・
ドレイン間電圧はΦn-Vss=3.3Vとなり、電源Vssが基板
電位Vbnに電位を供給する際のインピーダンスが低くな
る。この結果、CMOS回路LOGの基板にはアクティブ時に
基板電位としてVbp=Vdd、Vbn=Vssを安定して供給するこ
とができる。基板制御信号Φp及びΦnの出力電位がVWEL
LIからVSUBIまで変化することで、CMOS回路LOGの誤動作
を防ぎ、信頼性を向上させることになる。
【００３２】基板電位変換回路SWCELLを構成するMOSト
ランジスタpMOS1やnMOS1は、CMOS回路LOG中に分散させ
て配置するとよい。例えば、CMOS回路LOG内のゲート回
路100段につき、MOSトランジスタの幅10μmのpMOS1及び
nMOS1を配置する。このように多数の基板電位変換回路S
WCELLをCMOS回路LOG内に配置することで、アクティブ状
態のCMOS回路LOG内のMOSトランジスタの基板へ、電源電
位Vdd及びVssから基板電位Vbp及びVbnを供給する際にイ
ンピーダンスの低下や均一化を図ることができ、CMOS回
路LOGの安定動作を保証できる。
ランジスタpMOS1やnMOS1は、CMOS回路LOG中に分散させ
て配置するとよい。例えば、CMOS回路LOG内のゲート回
路100段につき、MOSトランジスタの幅10μmのpMOS1及び
nMOS1を配置する。このように多数の基板電位変換回路S
WCELLをCMOS回路LOG内に配置することで、アクティブ状
態のCMOS回路LOG内のMOSトランジスタの基板へ、電源電
位Vdd及びVssから基板電位Vbp及びVbnを供給する際にイ
ンピーダンスの低下や均一化を図ることができ、CMOS回
路LOGの安定動作を保証できる。
【００３３】CMOS回路LOGは、高速化のために低しきい
値MOSトランジスタを用いている。低しきい値MOSトラン
ジスタは、サブスレッショルドリーク電流が大きい。し
かし、回路が動作を停止するスタンバイ状態では、MOS
トランジスタの基板電位をVbpはVWELLIに、VbnはVSUBI
にひくことにより、しきい値をあげてサブスレッショル
ド電流を低減し、消費電力を削減できる。
値MOSトランジスタを用いている。低しきい値MOSトラン
ジスタは、サブスレッショルドリーク電流が大きい。し
かし、回路が動作を停止するスタンバイ状態では、MOS
トランジスタの基板電位をVbpはVWELLIに、VbnはVSUBI
にひくことにより、しきい値をあげてサブスレッショル
ド電流を低減し、消費電力を削減できる。
【００３４】図2は、本発明の電圧変換回路の実施例を
示す図である。
示す図である。
【００３５】電圧変換回路VBBGENにおける信号の振幅
は、基板電位VbpがVddからVWELLIまでの1.5V、制御信号
enbi33、oscenbwi33、oscenbsi33、osci33がVwellからV
ssまでの3.3Vとなっている。
は、基板電位VbpがVddからVWELLIまでの1.5V、制御信号
enbi33、oscenbwi33、oscenbsi33、osci33がVwellからV
ssまでの3.3Vとなっている。
【００３６】基板電位検出回路SENVBPは電源としてVwel
l、Vdd、Vssを用い、pMOSトランジスタの基板電位Vbpを
入力し、制御信号enbi33によりCMOS回路がアクティブ状
態からスタンバイ状態に変わる時、制御信号oscenbwi33
を変化させる。すなわち、CMOS回路がアクティブ状態か
らスタンバイ状態に変わる際、制御信号enbi33はアサー
トされ、pMOSトランジスタ基板電位VbpはVddからVWELLI
に変化する。制御信号enbi33がアサートされてかつ、基
板電位Vbpが電源Vddに近い間、例えば、1.8V<Vbp<2.5V
の間は基板電位検出回路SENVBPの出力oscenbwi33はアサ
ートされる。基板電位がVbp>2.5Vになると、出力oscenb
wi33はネゲートされる。負電圧検出回路SENSUBIは、電
源としてVwell、Vdd、Vssを用い、負電圧発生回路CHPが
生成する電位VSUBIを入力し、VSUBI>Vdd-Vwell（=-1.5
v）である間、制御信号oscenbsi33をアサートする。VSU
BI<Vdd-Vwellになると、制御信号oscenbsi33はネゲート
される。リング発信回路ROSCは、電源としてVwellとVss
を用い、制御信号oscenbwi33及びoscenbsi33を入力し、
どちらか一方の制御信号がアサートされている間、ある
いは両方の制御信号がアサートされている間、発信信号
を制御信号osci33として出力する。制御信号oscenbwi33
及びoscenbsi33の両方がネゲートされている時は、リン
グ発振回路ROSCは動作を停止する。正電圧発生回路SWC
は電源としてVwellとVssを用い、制御信号oscenbwi33及
びosci33がアサートされている間に動作し、内部電位VW
ELLIを発生する。アクティブ状態からスタンバイ状態に
変わる時制御信号enbi33がアサートされ、pMOSトランジ
スタの基板電位VbpがVWELLIと接続されて、電位がVddか
らVWELLIへ変化する。この時、前述のように例えばVbp<
2.5Vの間、正電圧発生回路SWCは動作を行う。基板電位V
bpがVbp>2.5Vとなると、制御信号oscenbwi33及びosci33
がネゲートされ、正電圧発生回路SWCは動作を停止す
る。制御信号がネゲートされて正電圧発生回路SWCが停
止している間は、VWELLIには電源電圧VwellがMOSトラン
ジスタを介して直接出力される。負電圧発生回路CHPは
電源としてVwellとVssを用い、制御信号oscenbsi33及び
osci33がアサートされている間に動作をし、内部電位VS
UBIを発生する。VSUBI<Vdd-Vwellとなると、制御信号os
cenbsi33及びosci33がネゲートされ、負電圧発生回路CH
Pは停止する。VSUBIはスタンバイ中にCMOS回路のnMOSト
ランジスタ基板に供給されるので、負電圧発生回路CHP
が停止していると時間とともに放電されてVSUBI>Vdd-Vw
ellになる。すると、制御信号oscenbsi33及びosci33が
再びアサートされ、負電圧発生回路CHPが動作を再開す
る。この繰り返しにより、VSUBIはVdd-Vwell（=-1.5V）
の一定値となる。容量CAPにより、電位VSUBI出力を平滑
化して、電位を一定に保つ。また、負電圧発生回路CHP
は、制御信号enbi33に応じて、出力電位VSUBIを生成す
る時の供給電流を変化させる。アクティブ状態の時は制
御信号enbi33はネゲートされている。この時、負電位VS
UBIは基板電位制御信号Φpとして、基板電位変換回路SW
CELLのpMOSトランジスタのゲートに印加されるだけなの
で、VSUBIの供給電流は少なくてよい。スタンバイ状態
の時は、制御信号enbi33はアサートされる。この時、負
電位VSUBIは基板電位制御信号Φnとして基板電位変換回
路SWCELLのnMOSトランジスタのゲートに印加されるだけ
でなく、CMOS回路LOGのnMOSトランジスタへ基板電位Vbn
を供給する。したがって、VSUBIの供給電流はアクティ
ブ状態時よりも大きい電流が必要とされる。アクティブ
時、スタンバイ時に、VSUBIを供給する負荷が変化する
ため、要求されるVSUBIの電流も変化する。負電圧発生
回路CHPは制御信号enbi33に応じて出力電位VSUBIが供給
できる電流を変化させることで、この要求に対応してい
る。
l、Vdd、Vssを用い、pMOSトランジスタの基板電位Vbpを
入力し、制御信号enbi33によりCMOS回路がアクティブ状
態からスタンバイ状態に変わる時、制御信号oscenbwi33
を変化させる。すなわち、CMOS回路がアクティブ状態か
らスタンバイ状態に変わる際、制御信号enbi33はアサー
トされ、pMOSトランジスタ基板電位VbpはVddからVWELLI
に変化する。制御信号enbi33がアサートされてかつ、基
板電位Vbpが電源Vddに近い間、例えば、1.8V<Vbp<2.5V
の間は基板電位検出回路SENVBPの出力oscenbwi33はアサ
ートされる。基板電位がVbp>2.5Vになると、出力oscenb
wi33はネゲートされる。負電圧検出回路SENSUBIは、電
源としてVwell、Vdd、Vssを用い、負電圧発生回路CHPが
生成する電位VSUBIを入力し、VSUBI>Vdd-Vwell（=-1.5
v）である間、制御信号oscenbsi33をアサートする。VSU
BI<Vdd-Vwellになると、制御信号oscenbsi33はネゲート
される。リング発信回路ROSCは、電源としてVwellとVss
を用い、制御信号oscenbwi33及びoscenbsi33を入力し、
どちらか一方の制御信号がアサートされている間、ある
いは両方の制御信号がアサートされている間、発信信号
を制御信号osci33として出力する。制御信号oscenbwi33
及びoscenbsi33の両方がネゲートされている時は、リン
グ発振回路ROSCは動作を停止する。正電圧発生回路SWC
は電源としてVwellとVssを用い、制御信号oscenbwi33及
びosci33がアサートされている間に動作し、内部電位VW
ELLIを発生する。アクティブ状態からスタンバイ状態に
変わる時制御信号enbi33がアサートされ、pMOSトランジ
スタの基板電位VbpがVWELLIと接続されて、電位がVddか
らVWELLIへ変化する。この時、前述のように例えばVbp<
2.5Vの間、正電圧発生回路SWCは動作を行う。基板電位V
bpがVbp>2.5Vとなると、制御信号oscenbwi33及びosci33
がネゲートされ、正電圧発生回路SWCは動作を停止す
る。制御信号がネゲートされて正電圧発生回路SWCが停
止している間は、VWELLIには電源電圧VwellがMOSトラン
ジスタを介して直接出力される。負電圧発生回路CHPは
電源としてVwellとVssを用い、制御信号oscenbsi33及び
osci33がアサートされている間に動作をし、内部電位VS
UBIを発生する。VSUBI<Vdd-Vwellとなると、制御信号os
cenbsi33及びosci33がネゲートされ、負電圧発生回路CH
Pは停止する。VSUBIはスタンバイ中にCMOS回路のnMOSト
ランジスタ基板に供給されるので、負電圧発生回路CHP
が停止していると時間とともに放電されてVSUBI>Vdd-Vw
ellになる。すると、制御信号oscenbsi33及びosci33が
再びアサートされ、負電圧発生回路CHPが動作を再開す
る。この繰り返しにより、VSUBIはVdd-Vwell（=-1.5V）
の一定値となる。容量CAPにより、電位VSUBI出力を平滑
化して、電位を一定に保つ。また、負電圧発生回路CHP
は、制御信号enbi33に応じて、出力電位VSUBIを生成す
る時の供給電流を変化させる。アクティブ状態の時は制
御信号enbi33はネゲートされている。この時、負電位VS
UBIは基板電位制御信号Φpとして、基板電位変換回路SW
CELLのpMOSトランジスタのゲートに印加されるだけなの
で、VSUBIの供給電流は少なくてよい。スタンバイ状態
の時は、制御信号enbi33はアサートされる。この時、負
電位VSUBIは基板電位制御信号Φnとして基板電位変換回
路SWCELLのnMOSトランジスタのゲートに印加されるだけ
でなく、CMOS回路LOGのnMOSトランジスタへ基板電位Vbn
を供給する。したがって、VSUBIの供給電流はアクティ
ブ状態時よりも大きい電流が必要とされる。アクティブ
時、スタンバイ時に、VSUBIを供給する負荷が変化する
ため、要求されるVSUBIの電流も変化する。負電圧発生
回路CHPは制御信号enbi33に応じて出力電位VSUBIが供給
できる電流を変化させることで、この要求に対応してい
る。
【００３７】以上説明したように、電圧変換回路VBBGEN
では、電源Vwell、Vdd、Vssを用いて正の電位VWELLIと
負の電位VSUBIを生成し、VWELLIの電位はVwellと等し
く、VSUBIの電位はVdd-Vwell（=-1.5V）となるように制
御されている。負電位VSUBIを生成することにより、ス
タンバイ時にCMOS回路のnMOSトランジスタ基板に負電位
を印加することができる。アクティブ状態からスタンバ
イ状態に変化する時、基板電位制御信号Φp及びΦnの電
位がVWELLIからVSUBIまで変化するため、瞬間的にVWELL
IとVSUBIの電位が不安定になる。VWELLI電位は瞬間的に
下がり、VSUBI電位は瞬間的に上がり、正電圧発生回路S
WCと負電圧発生回路CHPが動作して所定の電位、VWELLI=
Vwell、VSUBI=Vdd-Vwellに戻る。この間、それぞれの電
位VWELLI及びVSUBIを供給する電流量は等しくなるよう
に、SWCとCHPが設計されている。この事により、アクテ
ィブ状態からスタンバイ状態に変化する時のVWELLI電位
とVSUBI電位の変化を均一にし、例えばスタンバイ中のn
MOS基板電位Vbnを供給するVSUBI電位が正電位となって
ラッチアップなどの問題を起こしてしまうことを防止す
る。
では、電源Vwell、Vdd、Vssを用いて正の電位VWELLIと
負の電位VSUBIを生成し、VWELLIの電位はVwellと等し
く、VSUBIの電位はVdd-Vwell（=-1.5V）となるように制
御されている。負電位VSUBIを生成することにより、ス
タンバイ時にCMOS回路のnMOSトランジスタ基板に負電位
を印加することができる。アクティブ状態からスタンバ
イ状態に変化する時、基板電位制御信号Φp及びΦnの電
位がVWELLIからVSUBIまで変化するため、瞬間的にVWELL
IとVSUBIの電位が不安定になる。VWELLI電位は瞬間的に
下がり、VSUBI電位は瞬間的に上がり、正電圧発生回路S
WCと負電圧発生回路CHPが動作して所定の電位、VWELLI=
Vwell、VSUBI=Vdd-Vwellに戻る。この間、それぞれの電
位VWELLI及びVSUBIを供給する電流量は等しくなるよう
に、SWCとCHPが設計されている。この事により、アクテ
ィブ状態からスタンバイ状態に変化する時のVWELLI電位
とVSUBI電位の変化を均一にし、例えばスタンバイ中のn
MOS基板電位Vbnを供給するVSUBI電位が正電位となって
ラッチアップなどの問題を起こしてしまうことを防止す
る。
【００３８】図3は、本発明のスイッチ制御回路の実施
例を示す図である。
例を示す図である。
【００３９】スイッチ制御回路SWLOGにおける制御信号
の振幅は、制御信号enb33、/reset33、enbi33がVwellか
らVssまでの3.3V、制御信号enbi、enbb、resbi、sen1
i、sen2iがVddからVssまでの1.8V、基板電位VbpがVddか
らVWELLIまでの1.5V、基板電位VbnがVssからVSUBIまで
の1.5V、基板電位制御信号Φp及びΦnがVWELLIからVSUB
Iまでの4.8Vとなっている。
の振幅は、制御信号enb33、/reset33、enbi33がVwellか
らVssまでの3.3V、制御信号enbi、enbb、resbi、sen1
i、sen2iがVddからVssまでの1.8V、基板電位VbpがVddか
らVWELLIまでの1.5V、基板電位VbnがVssからVSUBIまで
の1.5V、基板電位制御信号Φp及びΦnがVWELLIからVSUB
Iまでの4.8Vとなっている。
【００４０】バッファ回路BUFはVwell、Vdd、Vssを電源
として用い、CMOS回路の動作状態を決める制御信号enb3
3を入力し、enb33と同相の出力信号enbi及びenbi33と、
逆相の出力信号enbbを出力する。パワーオンリセット回
路PONRSTはVddとVssを電源として、CMOS回路のリセット
を行う/reset33信号を入力し、制御信号resbiを出力す
る。パワーオンリセット回路PONRSTは、起動時に電源電
位Vddが投入された後、数100μs以上の時間を経た後
に、制御信号/reset33がネゲートされると制御信号resb
iをアサートする。電源起動後、Vddの電位は徐々に上昇
するが、このVdd電位が十分に上昇し、設計時の電位値
（例えば1.8V）の例えば90％以上の値（1.6V以上）を供
給できるような安定状態になってから回路を動作させな
いと誤動作する可能性がある。パワーオンリセット回路
で、出力の制御信号resbiがアサートされるのは電源Vdd
起動後100μs以上経過した後なので、電源Vddの電位は
安定状態になっている。制御信号resbiがネゲートされ
ている間、スイッチ制御回路SWLOGの出力信号はアクテ
ィブ状態の出力となる。制御信号resbiがアサートされ
ると、スイッチ制御回路SWLOGの出力信号は制御信号enb
33に応じてアクティブ状態あるいはスタンバイ状態の出
力となる。基板制御信号検出回路VBSENはVwell、Vdd、V
ssを電源とし、CMOS回路の動作モードを決める制御信号
enbbとenbiを入力し、基板電位制御信号Φp及びΦnの電
位を検出し、Φp、Φnの状態に応じて検出信号を制御信
号sen1i及びsen2iとして出力する。pMOS基板用スイッチ
回路SWPはVwell、Vdd、Vssを電源とし、電圧変換回路VB
BGENが生成する内部電位VWELLI及びVSUBIを利用して、
制御信号enbi、resbi、sen1i、sen2iに応じてpMOS基板
電位Vbpならびに基板電位制御信号Φpを出力する。同様
に、nMOS基板用スイッチ回路SWNはVwell、Vdd、Vssを電
源とし、電圧変換回路VBBGENが生成する内部電位ＶＷＥ
ＬＬＩ及びＶＳＵＢＩを利用して、制御信号enbi、resb
i、sen1i、sen2iに応じてnMOS基板電位Vbnならびに基板
電位制御信号Φnを出力する。基板電位制御信号Φp、Φ
nは、それぞれVWELLIからVSUBIまでの間の電圧振幅があ
る。従って、基板用スイッチ回路SWP及びSWNを構成する
MOSトランジスタのゲート・ソース間あるいはゲート・ド
レイン間にVWELLI-VSUBI=4.8Vの電圧が印加される可能
性がある。前述したように、スイッチ制御回路SWLOGを
構成するMOSトランジスタは、製造効率の点から、高し
きい値で耐圧が3.3Vのデバイスを用いるとよい。したが
って、基板スイッチ回路SWP及びSWNを構成するMOSトラ
ンジスタにも3.3V以上の電圧がかからないように構成し
なければならない。この構成に関しては、図14、図15の
説明で詳細に行う。
として用い、CMOS回路の動作状態を決める制御信号enb3
3を入力し、enb33と同相の出力信号enbi及びenbi33と、
逆相の出力信号enbbを出力する。パワーオンリセット回
路PONRSTはVddとVssを電源として、CMOS回路のリセット
を行う/reset33信号を入力し、制御信号resbiを出力す
る。パワーオンリセット回路PONRSTは、起動時に電源電
位Vddが投入された後、数100μs以上の時間を経た後
に、制御信号/reset33がネゲートされると制御信号resb
iをアサートする。電源起動後、Vddの電位は徐々に上昇
するが、このVdd電位が十分に上昇し、設計時の電位値
（例えば1.8V）の例えば90％以上の値（1.6V以上）を供
給できるような安定状態になってから回路を動作させな
いと誤動作する可能性がある。パワーオンリセット回路
で、出力の制御信号resbiがアサートされるのは電源Vdd
起動後100μs以上経過した後なので、電源Vddの電位は
安定状態になっている。制御信号resbiがネゲートされ
ている間、スイッチ制御回路SWLOGの出力信号はアクテ
ィブ状態の出力となる。制御信号resbiがアサートされ
ると、スイッチ制御回路SWLOGの出力信号は制御信号enb
33に応じてアクティブ状態あるいはスタンバイ状態の出
力となる。基板制御信号検出回路VBSENはVwell、Vdd、V
ssを電源とし、CMOS回路の動作モードを決める制御信号
enbbとenbiを入力し、基板電位制御信号Φp及びΦnの電
位を検出し、Φp、Φnの状態に応じて検出信号を制御信
号sen1i及びsen2iとして出力する。pMOS基板用スイッチ
回路SWPはVwell、Vdd、Vssを電源とし、電圧変換回路VB
BGENが生成する内部電位VWELLI及びVSUBIを利用して、
制御信号enbi、resbi、sen1i、sen2iに応じてpMOS基板
電位Vbpならびに基板電位制御信号Φpを出力する。同様
に、nMOS基板用スイッチ回路SWNはVwell、Vdd、Vssを電
源とし、電圧変換回路VBBGENが生成する内部電位ＶＷＥ
ＬＬＩ及びＶＳＵＢＩを利用して、制御信号enbi、resb
i、sen1i、sen2iに応じてnMOS基板電位Vbnならびに基板
電位制御信号Φnを出力する。基板電位制御信号Φp、Φ
nは、それぞれVWELLIからVSUBIまでの間の電圧振幅があ
る。従って、基板用スイッチ回路SWP及びSWNを構成する
MOSトランジスタのゲート・ソース間あるいはゲート・ド
レイン間にVWELLI-VSUBI=4.8Vの電圧が印加される可能
性がある。前述したように、スイッチ制御回路SWLOGを
構成するMOSトランジスタは、製造効率の点から、高し
きい値で耐圧が3.3Vのデバイスを用いるとよい。したが
って、基板スイッチ回路SWP及びSWNを構成するMOSトラ
ンジスタにも3.3V以上の電圧がかからないように構成し
なければならない。この構成に関しては、図14、図15の
説明で詳細に行う。
【００４１】以上のように、スイッチ制御回路SWLOG
は、制御信号/reset33がネゲートされ、かつ電源Vddの
電位が設定値の90％以上に充分あがった後に制御信号re
sbiをアサートし、動作を開始する。起動時、制御信号r
esbiがネゲートされている間は、スイッチ制御回路SWLO
Gの出力は強制的にアクティブ状態の出力となってい
る。起動時、電圧変換回路VBBGENが生成する電位VWELLI
及びVSUBIが所望の電位に達しないうちにスタンバイ状
態になると、例えばVSUBIが正電位を示し、CMOS回路LOG
のnMOSトランジスタ基板に正電位が印加され、ラッチア
ップを起こしてしまう可能性がある。これを防止するた
めに制御信号resbiがネゲートされている間はアクティ
ブ状態の信号出力を行い、半導体集積回路装置の信頼性
を高めている。CMOS回路がアクティブ状態にある時には
制御信号enb33がネゲートされるとともにVbp=Vdd、Vbn=
Vss、Φp=VSUBI、Φn=VWELLIが出力される。またCMOS回
路がスタンバイ状態にある時には、制御信号enb33がア
サートされ、Vbp=VWELLI、Vbn=VSUBI、Φp=VWELLI、Φn
=VSUBIが出力される。これらの出力信号を基板電位変換
回路SWCELLへ伝達することにより、CMOS回路の基板電位
を制御し、高速な動作を行うアクティブモードと消費電
力の少ないスタンバイモードを提供できる。
は、制御信号/reset33がネゲートされ、かつ電源Vddの
電位が設定値の90％以上に充分あがった後に制御信号re
sbiをアサートし、動作を開始する。起動時、制御信号r
esbiがネゲートされている間は、スイッチ制御回路SWLO
Gの出力は強制的にアクティブ状態の出力となってい
る。起動時、電圧変換回路VBBGENが生成する電位VWELLI
及びVSUBIが所望の電位に達しないうちにスタンバイ状
態になると、例えばVSUBIが正電位を示し、CMOS回路LOG
のnMOSトランジスタ基板に正電位が印加され、ラッチア
ップを起こしてしまう可能性がある。これを防止するた
めに制御信号resbiがネゲートされている間はアクティ
ブ状態の信号出力を行い、半導体集積回路装置の信頼性
を高めている。CMOS回路がアクティブ状態にある時には
制御信号enb33がネゲートされるとともにVbp=Vdd、Vbn=
Vss、Φp=VSUBI、Φn=VWELLIが出力される。またCMOS回
路がスタンバイ状態にある時には、制御信号enb33がア
サートされ、Vbp=VWELLI、Vbn=VSUBI、Φp=VWELLI、Φn
=VSUBIが出力される。これらの出力信号を基板電位変換
回路SWCELLへ伝達することにより、CMOS回路の基板電位
を制御し、高速な動作を行うアクティブモードと消費電
力の少ないスタンバイモードを提供できる。
【００４２】図4は、本発明のバッファ回路の実施例を
示す図である。
示す図である。
【００４３】CMOSの動作状態を決定する制御信号enb33
は、インバータ回路INV51に入力される。制御信号enb33
はVwellの電圧振幅を持つが、インバータ回路INV51によ
りVdd振幅に下げられる。インバータ回路INV51の出力信
号は同じくインバータ回路INV52、INV53、INV54を通し
てVdd振幅の制御信号enbi、enbbとして出力される。enb
iはenb33と同相の、enbbはenb33と逆相の信号を出力す
る。インバータ回路INV51とINV52の出力はアップコンバ
ータ回路UPCONV1を経てVwell振幅の信号に戻り、インバ
ータ回路INV55、INV56を経てenbi33を出力する。enbi33
はenb33と同相でかつ同振幅の制御信号を出力する。制
御信号enb33は、基板電位制御回路内で制御信号として
多数使われるため、バッファ回路を通して駆動力を高め
ておく必要がある。バッファ回路BUFにより、制御信号e
nb33の振幅がVddとなった場合にも、所望の制御信号を
出力することが可能となる。
は、インバータ回路INV51に入力される。制御信号enb33
はVwellの電圧振幅を持つが、インバータ回路INV51によ
りVdd振幅に下げられる。インバータ回路INV51の出力信
号は同じくインバータ回路INV52、INV53、INV54を通し
てVdd振幅の制御信号enbi、enbbとして出力される。enb
iはenb33と同相の、enbbはenb33と逆相の信号を出力す
る。インバータ回路INV51とINV52の出力はアップコンバ
ータ回路UPCONV1を経てVwell振幅の信号に戻り、インバ
ータ回路INV55、INV56を経てenbi33を出力する。enbi33
はenb33と同相でかつ同振幅の制御信号を出力する。制
御信号enb33は、基板電位制御回路内で制御信号として
多数使われるため、バッファ回路を通して駆動力を高め
ておく必要がある。バッファ回路BUFにより、制御信号e
nb33の振幅がVddとなった場合にも、所望の制御信号を
出力することが可能となる。
【００４４】図5は、本発明のパワーオンリセット回路
の実施例を示す図である。
の実施例を示す図である。
【００４５】パワーオンリセットPONRSTの制御信号が示
す信号振幅は、/reset33がVwellからVssまでの3.3V、re
sbiがVddからVssまでの1.8Vとなっている。
す信号振幅は、/reset33がVwellからVssまでの3.3V、re
sbiがVddからVssまでの1.8Vとなっている。
【００４６】pMOSトランジスタMOS61は、ゲートに制御
信号/reset33、ソースに電源Vdd、ドレインにnode61を
接続され、制御信号/reset33がネゲートされると電源Vd
dの電位をnode61に伝える。pMOSトランジスタMOS62はゲ
ートをVss（0V）、ソースとドレインをそれぞれnode6
1、node62に接続され、node61からnode62に電位を伝え
る抵抗となる。pMOSトランジスタMOS62は、ゲート長Lg
を大きく、ゲート幅Wを小さくして高抵抗の抵抗として
用いる。MOS61のゲート幅WをMOS62のゲート幅Wよりもさ
らに小さくすると、MOS61のリーク電流を抑えることが
できる。node62と接地電位Vssの間に容量CAP61が存在す
る。node62の電位は、制御信号/reset33がネゲートされ
ると、電源電位Vddに充電される。この充電にかかる時
間は、pMOSトランジスタMOS62が持つオン抵抗Rmosと容
量CAP61が持つ容量値Ccapで決定され、充電時間Tcharge
=Rmos×Ccapで与えられる。nMOSトランジスタMOS63はソ
ースを電源Vddに、ゲートとドレインをnode62に接続さ
れ、node62の電位が充電されてVddになった後に、電源V
ddが0Vに落ちた際、ダイオードとして働きnode62の電位
をすぐにVdd側に放電し0Vに戻す役目を果たす。MOSトラ
ンジスタMOS64とMOS65で構成されるインバータ回路と、
MOS66とMOS67で構成されるインバータ回路は、node62の
電位を電源VddまたはVssの2種類の信号としてデジタル
化して出力する。従って、パワーオンリセット回路PONR
STは、電源Vddを投入後、制御信号/reset33がネゲート
されてから後、Tchargeで規定される充電時間を経過し
てから出力信号resbiをアサートする。
信号/reset33、ソースに電源Vdd、ドレインにnode61を
接続され、制御信号/reset33がネゲートされると電源Vd
dの電位をnode61に伝える。pMOSトランジスタMOS62はゲ
ートをVss（0V）、ソースとドレインをそれぞれnode6
1、node62に接続され、node61からnode62に電位を伝え
る抵抗となる。pMOSトランジスタMOS62は、ゲート長Lg
を大きく、ゲート幅Wを小さくして高抵抗の抵抗として
用いる。MOS61のゲート幅WをMOS62のゲート幅Wよりもさ
らに小さくすると、MOS61のリーク電流を抑えることが
できる。node62と接地電位Vssの間に容量CAP61が存在す
る。node62の電位は、制御信号/reset33がネゲートされ
ると、電源電位Vddに充電される。この充電にかかる時
間は、pMOSトランジスタMOS62が持つオン抵抗Rmosと容
量CAP61が持つ容量値Ccapで決定され、充電時間Tcharge
=Rmos×Ccapで与えられる。nMOSトランジスタMOS63はソ
ースを電源Vddに、ゲートとドレインをnode62に接続さ
れ、node62の電位が充電されてVddになった後に、電源V
ddが0Vに落ちた際、ダイオードとして働きnode62の電位
をすぐにVdd側に放電し0Vに戻す役目を果たす。MOSトラ
ンジスタMOS64とMOS65で構成されるインバータ回路と、
MOS66とMOS67で構成されるインバータ回路は、node62の
電位を電源VddまたはVssの2種類の信号としてデジタル
化して出力する。従って、パワーオンリセット回路PONR
STは、電源Vddを投入後、制御信号/reset33がネゲート
されてから後、Tchargeで規定される充電時間を経過し
てから出力信号resbiをアサートする。
【００４７】電源を投入する際に、電源電位が所定の電
位値の例えば90%以上の電位に達しないうちに回路が動
作を始めると誤動作を起こすことがある。これを防ぐた
め、パワーオンリセット回路PONRSTは電源電位Vddが充
分上昇し、所定の電位値の90%以上に到達するまでにか
かる時間（約数100μs）以上の時間が電源投入後に経過
してから、電源電位Vddが安定したとして制御信号resbi
をアサートする。電源投入後、電源電位Vddが所定の値
になっても、しばらくは電位が変化し、安定しない。し
かし、数100μs以上時間が経過すれば、回路動作には影
響しない程度に安定するので、誤動作を防止する事がで
きる。図6にパワーオンリセット回路PONRSTの動作波形
を示す。但し、この図では制御信号/reset33は常にネゲ
ートされているものとする。電源電位Vddが図のように
0.0Vから起動して1.8Vに達した後、一定期間τを経てか
ら制御信号resbiがアサートされる。電源電位Vddが1.8V
から0.0Vに下がる時には、出力resbiはVddと同時に出力
を下げる。このことにより、電源電位Vddが瞬間的に、
例えば数μsで0Vに低下し、ただちに電源が投入されて
所定の電位に復帰するような、いわゆる瞬電の場合で
も、パワーオンリセット回路PONRSTはVddが1.8Vに達し
た後一定期間を経てresbiをアサートすることができ
る。
位値の例えば90%以上の電位に達しないうちに回路が動
作を始めると誤動作を起こすことがある。これを防ぐた
め、パワーオンリセット回路PONRSTは電源電位Vddが充
分上昇し、所定の電位値の90%以上に到達するまでにか
かる時間（約数100μs）以上の時間が電源投入後に経過
してから、電源電位Vddが安定したとして制御信号resbi
をアサートする。電源投入後、電源電位Vddが所定の値
になっても、しばらくは電位が変化し、安定しない。し
かし、数100μs以上時間が経過すれば、回路動作には影
響しない程度に安定するので、誤動作を防止する事がで
きる。図6にパワーオンリセット回路PONRSTの動作波形
を示す。但し、この図では制御信号/reset33は常にネゲ
ートされているものとする。電源電位Vddが図のように
0.0Vから起動して1.8Vに達した後、一定期間τを経てか
ら制御信号resbiがアサートされる。電源電位Vddが1.8V
から0.0Vに下がる時には、出力resbiはVddと同時に出力
を下げる。このことにより、電源電位Vddが瞬間的に、
例えば数μsで0Vに低下し、ただちに電源が投入されて
所定の電位に復帰するような、いわゆる瞬電の場合で
も、パワーオンリセット回路PONRSTはVddが1.8Vに達し
た後一定期間を経てresbiをアサートすることができ
る。
【００４８】パワーオンリセット回路PONRSTにおいて、
MOS63の基板電位は、図30のようにnode62に接続されて
いてもよい。
MOS63の基板電位は、図30のようにnode62に接続されて
いてもよい。
【００４９】図7は、本発明の基板制御信号検出回路の
実施例を示す図である。
実施例を示す図である。
【００５０】基板制御信号検出回路VBSENにおいて、制
御信号の振幅は、制御信号resbi、enbi、enbb、sen1i、
sen2iがVddからVssの1.8V、基板電位制御信号Φp及びΦ
nがVWELLIからVSUBIの4.8Vである。
御信号の振幅は、制御信号resbi、enbi、enbb、sen1i、
sen2iがVddからVssの1.8V、基板電位制御信号Φp及びΦ
nがVWELLIからVSUBIの4.8Vである。
【００５１】基板制御信号検出回路VBSENはVddとVssを
電源として用い、 Vdd検出回路1（VDDSEN1）、 Vdd検出
回路2（VDDSEN2）、 Vss検出回路1（VSSSEN1）、 Vss検
出回路2（VSSSEN2）とインバータ回路INV、AND回路、OR
回路から構成され、制御信号resbi、enbi、enbbを入力
し、基板電位制御信号Φp、Φnに応じて制御信号sen1
i、sen2iを出力する。 Vdd検出回路1 Vdd検出回路1（VD
DSEN1）の実施例を図8に、 Vdd検出回路2（VDDSEN2）の
実施例を図9に、 Vss検出回路1（VSSSEN1）の実施例を
図10に、 Vss検出回路2（VSSSEN2）の実施例を図11にそ
れぞれ示す。図8、図9、図10、図11の各検出回路内にあ
る信号生成回路SIGGENは、制御信号出力outにハザード
が生じることを防止する機能を持つ。図12に基板制御信
号検出回路VBSENの動作波形を示す。制御信号enbi及びe
nbbがアサートされてアクティブ状態からスタンバイ状
態に遷移すると、pMOS基板電位制御信号ΦpはVSUBIから
VWELLIへ、nMOS基板電位制御信号ΦnはVWELLIからVSUBI
へ変化する。基板制御信号検出回路VBSENはこの変化を
検出し、ΦpがVss以上になり、かつΦnがVdd以下になる
時に制御信号sen2iをアサートする。また、ΦpがVdd以
上になりかつΦnがVss以下になる時に制御信号sen1iを
アサートする。モードがスタンバイモードから通常動作
モードに遷移する時は、この逆の動作をする。すなわ
ち、pMOS基板電位制御信号ΦpはVWELLIからVSUBIへ、nM
OS基板電位制御信号ΦnはVSUBIからVWELLIへ変化する
が、ΦpがVdd以下になりかつΦnがVss以上になると、制
御信号sen1iをネゲートし、またΦpがVss以下になりか
つΦnがVdd以上になると、sen2iをネゲートする。以上
のように制御信号sen1iとsen2iを出力し、基板用スイッ
チ回路を制御する。
電源として用い、 Vdd検出回路1（VDDSEN1）、 Vdd検出
回路2（VDDSEN2）、 Vss検出回路1（VSSSEN1）、 Vss検
出回路2（VSSSEN2）とインバータ回路INV、AND回路、OR
回路から構成され、制御信号resbi、enbi、enbbを入力
し、基板電位制御信号Φp、Φnに応じて制御信号sen1
i、sen2iを出力する。 Vdd検出回路1 Vdd検出回路1（VD
DSEN1）の実施例を図8に、 Vdd検出回路2（VDDSEN2）の
実施例を図9に、 Vss検出回路1（VSSSEN1）の実施例を
図10に、 Vss検出回路2（VSSSEN2）の実施例を図11にそ
れぞれ示す。図8、図9、図10、図11の各検出回路内にあ
る信号生成回路SIGGENは、制御信号出力outにハザード
が生じることを防止する機能を持つ。図12に基板制御信
号検出回路VBSENの動作波形を示す。制御信号enbi及びe
nbbがアサートされてアクティブ状態からスタンバイ状
態に遷移すると、pMOS基板電位制御信号ΦpはVSUBIから
VWELLIへ、nMOS基板電位制御信号ΦnはVWELLIからVSUBI
へ変化する。基板制御信号検出回路VBSENはこの変化を
検出し、ΦpがVss以上になり、かつΦnがVdd以下になる
時に制御信号sen2iをアサートする。また、ΦpがVdd以
上になりかつΦnがVss以下になる時に制御信号sen1iを
アサートする。モードがスタンバイモードから通常動作
モードに遷移する時は、この逆の動作をする。すなわ
ち、pMOS基板電位制御信号ΦpはVWELLIからVSUBIへ、nM
OS基板電位制御信号ΦnはVSUBIからVWELLIへ変化する
が、ΦpがVdd以下になりかつΦnがVss以上になると、制
御信号sen1iをネゲートし、またΦpがVss以下になりか
つΦnがVdd以上になると、sen2iをネゲートする。以上
のように制御信号sen1iとsen2iを出力し、基板用スイッ
チ回路を制御する。
【００５２】前述したように、CMOS回路の動作状態がア
クティブ状態からスタンバイ状態に、あるいはスタンバ
イ状態からアクティブ状態に遷移する際、基板電位制御
信号Φp及びΦnはVWELLIからVSUBIまで、4.8Vの振幅で
電位を変化する。図3に示すように、基板制御信号検出
回路VBSENはスイッチ回路SWP及びSWNを制御する制御信
号sen1i及びsen2iを出力しているが、この制御信号が1
種類だと、スイッチ回路SWP、SWNの出力である基板電位
制御信号ΦpやΦnが一度に4.8V変化することになる。ス
イッチ回路を構成するMOSトランジスタは、耐圧3.3Vの
デバイスを用いるため、MOSトランジスタのゲート・ソー
ス間、あるいはゲート・ドレイン間に印加される電圧が
3.3Vを越えてはいけない。耐圧を越えた電圧がMOSトラ
ンジスタのゲートに印加されると、ゲート絶縁膜の破壊
がおこり、MOSトランジスタが機能しなくなる可能性が
あり、信頼性がなくなる。ΦpやΦnが4.8V変化するとこ
の耐圧を超えてしまう可能性がある。同様に、図1に示
すように基板電位変換回路SWCELLを構成するMOSトラン
ジスタにおいても、耐圧を超える可能性がある。そこ
で、この耐圧が超えてしまうことを防止するため、制御
信号sen1i及びsen2iという2種類の信号をΦp、Φnの電
位に応じて出力し、Φp、Φnの電位変化を2段階で行っ
ている。2段階の電位変化の方法に関する詳細は図14、
図15の説明で述べる。
クティブ状態からスタンバイ状態に、あるいはスタンバ
イ状態からアクティブ状態に遷移する際、基板電位制御
信号Φp及びΦnはVWELLIからVSUBIまで、4.8Vの振幅で
電位を変化する。図3に示すように、基板制御信号検出
回路VBSENはスイッチ回路SWP及びSWNを制御する制御信
号sen1i及びsen2iを出力しているが、この制御信号が1
種類だと、スイッチ回路SWP、SWNの出力である基板電位
制御信号ΦpやΦnが一度に4.8V変化することになる。ス
イッチ回路を構成するMOSトランジスタは、耐圧3.3Vの
デバイスを用いるため、MOSトランジスタのゲート・ソー
ス間、あるいはゲート・ドレイン間に印加される電圧が
3.3Vを越えてはいけない。耐圧を越えた電圧がMOSトラ
ンジスタのゲートに印加されると、ゲート絶縁膜の破壊
がおこり、MOSトランジスタが機能しなくなる可能性が
あり、信頼性がなくなる。ΦpやΦnが4.8V変化するとこ
の耐圧を超えてしまう可能性がある。同様に、図1に示
すように基板電位変換回路SWCELLを構成するMOSトラン
ジスタにおいても、耐圧を超える可能性がある。そこ
で、この耐圧が超えてしまうことを防止するため、制御
信号sen1i及びsen2iという2種類の信号をΦp、Φnの電
位に応じて出力し、Φp、Φnの電位変化を2段階で行っ
ている。2段階の電位変化の方法に関する詳細は図14、
図15の説明で述べる。
【００５３】Vdd検出回路1（VDDSEN1）の動作を図8で説
明する。入力信号in1とin2の電位関係をアンプ回路AMP1
とAMP2で比較し、その結果をレベル確定回路LEV1がアン
プ回路AMP1、AMP2の出力を確定し、制御信号resbiと論
理をとった後、遅延回路DEL1を経て出力信号outを出力
する。出力信号outは入力信号in3とともに排他的OR回路
XORに入力され、信号生成回路SIGGENに伝達し、信号生
成回路SIGGENはアンプ回路AMP1、AMP2、レベル確定回路
LEV1、遅延回路DEL1の動作停止を制御する。入力信号in
1の電位とin2の電位を比較し、Vin1<Vin2の時、AMP1、A
MP2、LEV1、DEL1を経て出力信号outはLow（ネゲート）
を出力する。Vin1>Vin2の時は、出力信号outはHigh（ア
サート）となる。in1に電源Vdd、in2に基板電位Φpをつ
なぐことにより、アクティブ状態でenbiがネゲート（Lo
w）されている時には、Φp<Vddであり、出力信号outも
ネゲート（Low）される。スタンバイ状態でenbiがアサ
ート（High）されている時は、Φp>Vddとなり、出力信
号outもアサート（High）される。従って、アクティブ
状態やスタンバイ状態が定常的に続いている間は、in3
入力である制御信号enbiと出力信号outのHigh、Lowが同
一であり、排他的OR回路XORの出力はネゲートされてい
る。この間、AMP1、AMP2、LEV1、DEL1回路は停止され、
出力信号outを保持するとともに、消費電力を削減す
る。制御信号enbiがスタンバイ状態からアクティブ状
態、あるいはアクティブ状態からスタンバイ状態に変化
し、入力信号in2に与えられる基板電位信号Φpの電位が
変化している間、 AMP1、AMP2、LEV1、DEL1回路は動作
してin1入力とin2入力の電位を比較する。信号生成回路
SIGGENは、インバータ回路INVの列による遅延を用い
て、排他的OR回路XORの出力信号がアサートされてHigh
となっている時間を変化させ、AND回路及びOR回路から
出力している。図13に、信号生成回路SIGGENの動作波形
を示す。排他的OR回路XORの出力に対し、インバータ回
路INVによる遅延回路列は出力を遅延させる。XOR出力と
遅延回路列出力の論理をとることで、AND回路の出力よ
りもOR回路の出力の方が早くアサート（High）され、遅
くにネゲート（Low）される。AND回路の出力を遅延回路
DEL1の動作・停止信号として用い、OR回路の出力をアン
プ回路AMP1、AMP2、レベル確定回路LEV1の動作・停止信
号として用いる。従って、DEL1回路が動作する期間は、
AMP1、AMP2、LEV1回路が動作する期間よりも短い。AMP
1、AMP2、LEV1回路が動作を始めた後にDEL1回路の動作
を開始して出力信号outを保持状態から動作状態にし、
出力信号outが確定した後は先にDEL1回路を停止して出
力信号outを保持状態とし、その後AMP1、AMP2、LEV1回
路を停止する。このことにより、Vdd検出回路VDDSEN1が
動作を開始、あるいは停止する瞬間に、出力信号outに
ハザード（いわゆる、ヒゲ信号）が生じることを防止す
る。制御信号resbiがネゲートされている間は、出力信
号は強制的にLowとなる。入力in2には基板電位制御信号
Φpが入力されるため、電位はVWELLIからVSUBIまで変化
するが、これをうけるMOSトランジスタのソースやドレ
インは、電源VddからVssまでの値しかとらない。従っ
て、MOSトランジスタのゲート・ドレイン間、ゲート・ソ
ース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧
までしかかからず、3.3Vの耐圧を越えない。
明する。入力信号in1とin2の電位関係をアンプ回路AMP1
とAMP2で比較し、その結果をレベル確定回路LEV1がアン
プ回路AMP1、AMP2の出力を確定し、制御信号resbiと論
理をとった後、遅延回路DEL1を経て出力信号outを出力
する。出力信号outは入力信号in3とともに排他的OR回路
XORに入力され、信号生成回路SIGGENに伝達し、信号生
成回路SIGGENはアンプ回路AMP1、AMP2、レベル確定回路
LEV1、遅延回路DEL1の動作停止を制御する。入力信号in
1の電位とin2の電位を比較し、Vin1<Vin2の時、AMP1、A
MP2、LEV1、DEL1を経て出力信号outはLow（ネゲート）
を出力する。Vin1>Vin2の時は、出力信号outはHigh（ア
サート）となる。in1に電源Vdd、in2に基板電位Φpをつ
なぐことにより、アクティブ状態でenbiがネゲート（Lo
w）されている時には、Φp<Vddであり、出力信号outも
ネゲート（Low）される。スタンバイ状態でenbiがアサ
ート（High）されている時は、Φp>Vddとなり、出力信
号outもアサート（High）される。従って、アクティブ
状態やスタンバイ状態が定常的に続いている間は、in3
入力である制御信号enbiと出力信号outのHigh、Lowが同
一であり、排他的OR回路XORの出力はネゲートされてい
る。この間、AMP1、AMP2、LEV1、DEL1回路は停止され、
出力信号outを保持するとともに、消費電力を削減す
る。制御信号enbiがスタンバイ状態からアクティブ状
態、あるいはアクティブ状態からスタンバイ状態に変化
し、入力信号in2に与えられる基板電位信号Φpの電位が
変化している間、 AMP1、AMP2、LEV1、DEL1回路は動作
してin1入力とin2入力の電位を比較する。信号生成回路
SIGGENは、インバータ回路INVの列による遅延を用い
て、排他的OR回路XORの出力信号がアサートされてHigh
となっている時間を変化させ、AND回路及びOR回路から
出力している。図13に、信号生成回路SIGGENの動作波形
を示す。排他的OR回路XORの出力に対し、インバータ回
路INVによる遅延回路列は出力を遅延させる。XOR出力と
遅延回路列出力の論理をとることで、AND回路の出力よ
りもOR回路の出力の方が早くアサート（High）され、遅
くにネゲート（Low）される。AND回路の出力を遅延回路
DEL1の動作・停止信号として用い、OR回路の出力をアン
プ回路AMP1、AMP2、レベル確定回路LEV1の動作・停止信
号として用いる。従って、DEL1回路が動作する期間は、
AMP1、AMP2、LEV1回路が動作する期間よりも短い。AMP
1、AMP2、LEV1回路が動作を始めた後にDEL1回路の動作
を開始して出力信号outを保持状態から動作状態にし、
出力信号outが確定した後は先にDEL1回路を停止して出
力信号outを保持状態とし、その後AMP1、AMP2、LEV1回
路を停止する。このことにより、Vdd検出回路VDDSEN1が
動作を開始、あるいは停止する瞬間に、出力信号outに
ハザード（いわゆる、ヒゲ信号）が生じることを防止す
る。制御信号resbiがネゲートされている間は、出力信
号は強制的にLowとなる。入力in2には基板電位制御信号
Φpが入力されるため、電位はVWELLIからVSUBIまで変化
するが、これをうけるMOSトランジスタのソースやドレ
インは、電源VddからVssまでの値しかとらない。従っ
て、MOSトランジスタのゲート・ドレイン間、ゲート・ソ
ース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧
までしかかからず、3.3Vの耐圧を越えない。
【００５４】Vdd検出回路2（VDDSEN1）の動作を図9で説
明する。入力信号in1とin2の電位関係をアンプ回路AMP1
とAMP2で比較し、その結果をレベル確定回路LEV1がアン
プ回路AMP1、AMP2の出力を確定し、制御信号resbiと論
理をとった後、遅延回路DEL1を経て出力信号outを出力
する。出力信号outは入力信号in3とともに排他的OR回路
XORに入力され、信号生成回路SIGGENに伝達し、信号生
成回路SIGGENはアンプ回路AMP1、AMP2、レベル確定回路
LEV1、遅延回路DEL1の動作停止を制御する。入力信号in
1の電位とin2の電位を比較し、Vin1<Vin2の時、AMP1、A
MP2、LEV1、DEL1を経て出力信号outはLow（ネゲート）
を出力する。Vin1>Vin2の時は、出力信号outはHigh（ア
サート）となる。in1に電源Vdd、in2に基板電位Φnをつ
なぐことにより、アクティブ状態でenbbがネゲート（Hi
gh）されている時には、Φn>Vddであり、出力信号outは
アサート（High）される。スタンバイ状態でenbbがアサ
ート（Low）されている時は、Φn<Vddとなり、出力信号
outはネゲート（Low）される。従って、アクティブ状態
やスタンバイ状態が定常的に続いている間は、in3入力
である制御信号enbbと出力信号outのHigh、Lowが同一で
あり、排他的OR回路XORの出力はネゲートされている。
この間、AMP1、AMP2、LEV1、DEL1回路は停止され、出力
信号outを保持するとともに、消費電力を削減する。制
御信号enbbがスタンバイ状態からアクティブ状態、ある
いはアクティブ状態からスタンバイ状態に変化し、入力
信号in2に与えられる基板電位信号Φnの電位が変化して
いる間、 AMP1、AMP2、LEV1、DEL1回路は動作してin1入
力とin2入力の電位を比較する。信号生成回路SIGGEN
は、インバータ回路INVの列による遅延を用いて、排他
的OR回路XORの出力信号がアサートされてHighとなって
いる時間を変化させ、AND回路及びOR回路から出力して
いる。図13に、信号生成回路SIGGENの動作波形を示す。
排他的OR回路XORの出力に対し、インバータ回路INVによ
る遅延回路列は出力を遅延させる。XOR出力と遅延回路
列出力の論理をとることで、AND回路の出力よりもOR回
路の出力の方が早くアサート（High）され、遅くにネゲ
ート（Low）される。AND回路の出力を遅延回路DEL1の動
作・停止信号として用い、OR回路の出力をアンプ回路AMP
1、AMP2、レベル確定回路LEV1の動作・停止信号として用
いる。従って、DEL1回路が動作する期間は、AMP1、AMP
2、LEV1回路が動作する期間よりも短い。AMP1、AMP2、L
EV1回路が動作を始めた後にDEL1回路の動作を開始して
出力信号outを保持状態から動作状態にし、出力信号out
が確定した後は先にDEL1回路を停止して出力信号outを
保持状態とし、その後AMP1、AMP2、LEV1回路を停止す
る。このことにより、Vdd検出回路VDDSEN2が動作を開
始、あるいは停止する瞬間に、出力信号outにハザード
（いわゆる、ヒゲ信号）が生じることを防止する。制御
信号resbiがネゲートされている間は、出力信号は強制
的にHighとなる。入力in2には基板電位制御信号Φnが入
力されるため、電位はVWELLIからVSUBIまで変化する
が、これをうけるMOSトランジスタのソースやドレイン
は、電源VddからVssまでの値しかとらない。従って、MO
Sトランジスタのゲート・ドレイン間、ゲート・ソース間
には最大でもVWELLI-VssまたはVdd-VSUBIの電圧までし
かかからず、3.3Vの耐圧を越えない。
明する。入力信号in1とin2の電位関係をアンプ回路AMP1
とAMP2で比較し、その結果をレベル確定回路LEV1がアン
プ回路AMP1、AMP2の出力を確定し、制御信号resbiと論
理をとった後、遅延回路DEL1を経て出力信号outを出力
する。出力信号outは入力信号in3とともに排他的OR回路
XORに入力され、信号生成回路SIGGENに伝達し、信号生
成回路SIGGENはアンプ回路AMP1、AMP2、レベル確定回路
LEV1、遅延回路DEL1の動作停止を制御する。入力信号in
1の電位とin2の電位を比較し、Vin1<Vin2の時、AMP1、A
MP2、LEV1、DEL1を経て出力信号outはLow（ネゲート）
を出力する。Vin1>Vin2の時は、出力信号outはHigh（ア
サート）となる。in1に電源Vdd、in2に基板電位Φnをつ
なぐことにより、アクティブ状態でenbbがネゲート（Hi
gh）されている時には、Φn>Vddであり、出力信号outは
アサート（High）される。スタンバイ状態でenbbがアサ
ート（Low）されている時は、Φn<Vddとなり、出力信号
outはネゲート（Low）される。従って、アクティブ状態
やスタンバイ状態が定常的に続いている間は、in3入力
である制御信号enbbと出力信号outのHigh、Lowが同一で
あり、排他的OR回路XORの出力はネゲートされている。
この間、AMP1、AMP2、LEV1、DEL1回路は停止され、出力
信号outを保持するとともに、消費電力を削減する。制
御信号enbbがスタンバイ状態からアクティブ状態、ある
いはアクティブ状態からスタンバイ状態に変化し、入力
信号in2に与えられる基板電位信号Φnの電位が変化して
いる間、 AMP1、AMP2、LEV1、DEL1回路は動作してin1入
力とin2入力の電位を比較する。信号生成回路SIGGEN
は、インバータ回路INVの列による遅延を用いて、排他
的OR回路XORの出力信号がアサートされてHighとなって
いる時間を変化させ、AND回路及びOR回路から出力して
いる。図13に、信号生成回路SIGGENの動作波形を示す。
排他的OR回路XORの出力に対し、インバータ回路INVによ
る遅延回路列は出力を遅延させる。XOR出力と遅延回路
列出力の論理をとることで、AND回路の出力よりもOR回
路の出力の方が早くアサート（High）され、遅くにネゲ
ート（Low）される。AND回路の出力を遅延回路DEL1の動
作・停止信号として用い、OR回路の出力をアンプ回路AMP
1、AMP2、レベル確定回路LEV1の動作・停止信号として用
いる。従って、DEL1回路が動作する期間は、AMP1、AMP
2、LEV1回路が動作する期間よりも短い。AMP1、AMP2、L
EV1回路が動作を始めた後にDEL1回路の動作を開始して
出力信号outを保持状態から動作状態にし、出力信号out
が確定した後は先にDEL1回路を停止して出力信号outを
保持状態とし、その後AMP1、AMP2、LEV1回路を停止す
る。このことにより、Vdd検出回路VDDSEN2が動作を開
始、あるいは停止する瞬間に、出力信号outにハザード
（いわゆる、ヒゲ信号）が生じることを防止する。制御
信号resbiがネゲートされている間は、出力信号は強制
的にHighとなる。入力in2には基板電位制御信号Φnが入
力されるため、電位はVWELLIからVSUBIまで変化する
が、これをうけるMOSトランジスタのソースやドレイン
は、電源VddからVssまでの値しかとらない。従って、MO
Sトランジスタのゲート・ドレイン間、ゲート・ソース間
には最大でもVWELLI-VssまたはVdd-VSUBIの電圧までし
かかからず、3.3Vの耐圧を越えない。
【００５５】Vss検出回路1（VSSSEN1）の動作を図10で
説明する。入力信号in1とin2の電位関係をアンプ回路AM
P3とAMP4で比較し、その結果をレベル確定回路LEV2がア
ンプ回路AMP3、AMP4の出力を確定し、制御信号resbiと
論理をとった後、遅延回路DEL2を経て出力信号outを出
力する。出力信号outは入力信号in3とともに排他的OR回
路XORに入力され、信号生成回路SIGGENに伝達し、信号
生成回路SIGGENはアンプ回路AMP3、AMP4、レベル確定回
路LEV2、遅延回路DEL2の動作停止を制御する。入力信号
in1の電位とin2の電位を比較し、Vin1>Vin2の時、AMP
3、AMP4、LEV12、DEL2を経て出力信号outはLow（ネゲー
ト）を出力する。Vin1<Vin2の時は、出力信号outはHigh
（アサート）となる。in1に電源Vss、in2に基板電位Φn
をつなぐことにより、アクティブ状態でenbbがネゲート
（High）されている時には、Φn>Vssであり、出力信号o
utはアサート（High）される。スタンバイ状態でenbbが
アサート（Low）されている時は、Φn<Vssとなり、出力
信号outはネゲート（Low）される。従って、アクティブ
状態やスタンバイ状態が定常的に続いている間は、in3
入力である制御信号enbbと出力信号outのHigh、Lowが同
一であり、排他的OR回路XORの出力はネゲートされてい
る。この間、AMP3、AMP4、LEV2、DEL2回路は停止され、
出力信号outを保持するとともに、消費電力を削減す
る。制御信号enbbがスタンバイ状態からアクティブ状
態、あるいはアクティブ状態からスタンバイ状態に変化
し、入力信号in2に与えられる基板電位信号Φnの電位が
変化している間、 AMP3、AMP4、LEV2、DEL2回路は動作
してin1入力とin2入力の電位を比較する。信号生成回路
SIGGENは、インバータ回路INVの列による遅延を用い
て、排他的OR回路XORの出力信号がアサートされてHigh
となっている時間を変化させ、AND回路及びOR回路から
出力している。図13に、信号生成回路SIGGENの動作波形
を示す。排他的OR回路XORの出力に対し、インバータ回
路INVによる遅延回路列は出力を遅延させる。XOR出力と
遅延回路列出力の論理をとることで、AND回路の出力よ
りもOR回路の出力の方が早くアサート（High）され、遅
くにネゲート（Low）される。AND回路の出力を遅延回路
DEL1の動作・停止信号として用い、OR回路の出力をアン
プ回路AMP3、AMP4、レベル確定回路LEV2の動作・停止信
号として用いる。従って、DEL2回路が動作する期間は、
AMP3、AMP4、LEV2回路が動作する期間よりも短い。AMP
3、AMP4、LEV2回路が動作を始めた後にDEL2回路の動作
を開始して出力信号outを保持状態から動作状態にし、
出力信号outが確定した後は先にDEL2回路を停止して出
力信号outを保持状態とし、その後AMP3、AMP4、LEV2回
路を停止する。このことにより、Vss検出回路VSSSEN1が
動作を開始、あるいは停止する瞬間に、出力信号outに
ハザード（いわゆる、ヒゲ信号）が生じることを防止す
る。制御信号resbiがネゲートされている間は、出力信
号は強制的にHighとなる。入力in2には基板電位制御信
号Φnが入力されるため、電位はVWELLIからVSUBIまで変
化するが、これをうけるMOSトランジスタのソースやド
レインは、電源VddからVssまでの値しかとらない。従っ
て、MOSトランジスタのゲート・ドレイン間、ゲート・ソ
ース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧
までしかかからず、3.3Vの耐圧を越えない。
説明する。入力信号in1とin2の電位関係をアンプ回路AM
P3とAMP4で比較し、その結果をレベル確定回路LEV2がア
ンプ回路AMP3、AMP4の出力を確定し、制御信号resbiと
論理をとった後、遅延回路DEL2を経て出力信号outを出
力する。出力信号outは入力信号in3とともに排他的OR回
路XORに入力され、信号生成回路SIGGENに伝達し、信号
生成回路SIGGENはアンプ回路AMP3、AMP4、レベル確定回
路LEV2、遅延回路DEL2の動作停止を制御する。入力信号
in1の電位とin2の電位を比較し、Vin1>Vin2の時、AMP
3、AMP4、LEV12、DEL2を経て出力信号outはLow（ネゲー
ト）を出力する。Vin1<Vin2の時は、出力信号outはHigh
（アサート）となる。in1に電源Vss、in2に基板電位Φn
をつなぐことにより、アクティブ状態でenbbがネゲート
（High）されている時には、Φn>Vssであり、出力信号o
utはアサート（High）される。スタンバイ状態でenbbが
アサート（Low）されている時は、Φn<Vssとなり、出力
信号outはネゲート（Low）される。従って、アクティブ
状態やスタンバイ状態が定常的に続いている間は、in3
入力である制御信号enbbと出力信号outのHigh、Lowが同
一であり、排他的OR回路XORの出力はネゲートされてい
る。この間、AMP3、AMP4、LEV2、DEL2回路は停止され、
出力信号outを保持するとともに、消費電力を削減す
る。制御信号enbbがスタンバイ状態からアクティブ状
態、あるいはアクティブ状態からスタンバイ状態に変化
し、入力信号in2に与えられる基板電位信号Φnの電位が
変化している間、 AMP3、AMP4、LEV2、DEL2回路は動作
してin1入力とin2入力の電位を比較する。信号生成回路
SIGGENは、インバータ回路INVの列による遅延を用い
て、排他的OR回路XORの出力信号がアサートされてHigh
となっている時間を変化させ、AND回路及びOR回路から
出力している。図13に、信号生成回路SIGGENの動作波形
を示す。排他的OR回路XORの出力に対し、インバータ回
路INVによる遅延回路列は出力を遅延させる。XOR出力と
遅延回路列出力の論理をとることで、AND回路の出力よ
りもOR回路の出力の方が早くアサート（High）され、遅
くにネゲート（Low）される。AND回路の出力を遅延回路
DEL1の動作・停止信号として用い、OR回路の出力をアン
プ回路AMP3、AMP4、レベル確定回路LEV2の動作・停止信
号として用いる。従って、DEL2回路が動作する期間は、
AMP3、AMP4、LEV2回路が動作する期間よりも短い。AMP
3、AMP4、LEV2回路が動作を始めた後にDEL2回路の動作
を開始して出力信号outを保持状態から動作状態にし、
出力信号outが確定した後は先にDEL2回路を停止して出
力信号outを保持状態とし、その後AMP3、AMP4、LEV2回
路を停止する。このことにより、Vss検出回路VSSSEN1が
動作を開始、あるいは停止する瞬間に、出力信号outに
ハザード（いわゆる、ヒゲ信号）が生じることを防止す
る。制御信号resbiがネゲートされている間は、出力信
号は強制的にHighとなる。入力in2には基板電位制御信
号Φnが入力されるため、電位はVWELLIからVSUBIまで変
化するが、これをうけるMOSトランジスタのソースやド
レインは、電源VddからVssまでの値しかとらない。従っ
て、MOSトランジスタのゲート・ドレイン間、ゲート・ソ
ース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧
までしかかからず、3.3Vの耐圧を越えない。
【００５６】Vss検出回路2（VSSSEN2）の動作を図11で
説明する。入力信号in1とin2の電位関係をアンプ回路AM
P3とAMP4で比較し、その結果をレベル確定回路LEV2がア
ンプ回路AMP3、AMP4の出力を確定し、制御信号resbiと
論理をとった後、遅延回路DEL2を経て出力信号outを出
力する。出力信号outは入力信号in3とともに排他的OR回
路XORに入力され、信号生成回路SIGGENに伝達し、信号
生成回路SIGGENはアンプ回路AMP3、AMP4、レベル確定回
路LEV2、遅延回路DEL2の動作停止を制御する。入力信号
in1の電位とin2の電位を比較し、Vin1>Vin2の時、AMP
3、AMP4、LEV12、DEL2を経て出力信号outはLow（ネゲー
ト）を出力する。Vin1<Vin2の時は、出力信号outはHigh
（アサート）となる。in1に電源Vss、in2に基板電位Φp
をつなぐことにより、アクティブ状態でenbiがネゲート
（Low）されている時には、Φp<Vssであり、出力信号ou
tはネゲート（Low）される。スタンバイ状態でenbiがア
サート（High）されている時は、Φp>Vssとなり、出力
信号outはアサート（High）される。従って、アクティ
ブ状態やスタンバイ状態が定常的に続いている間は、in
3入力である制御信号enbiと出力信号outのHigh、Lowが
同一であり、排他的OR回路XORの出力はネゲートされて
いる。この間、AMP3、AMP4、LEV2、DEL2回路は停止さ
れ、出力信号outを保持するとともに、消費電力を削減
する。制御信号enbiがスタンバイ状態からアクティブ状
態、あるいはアクティブ状態からスタンバイ状態に変化
し、入力信号in2に与えられる基板電位信号Φpの電位が
変化している間、 AMP3、AMP4、LEV2、DEL2回路は動作
してin1入力とin2入力の電位を比較する。信号生成回路
SIGGENは、インバータ回路INVの列による遅延を用い
て、排他的OR回路XORの出力信号がアサートされてHigh
となっている時間を変化させ、AND回路及びOR回路から
出力している。図13に、信号生成回路SIGGENの動作波形
を示す。排他的OR回路XORの出力に対し、インバータ回
路INVによる遅延回路列は出力を遅延させる。XOR出力と
遅延回路列出力の論理をとることで、AND回路の出力よ
りもOR回路の出力の方が早くアサート（High）され、遅
くにネゲート（Low）される。AND回路の出力を遅延回路
DEL1の動作・停止信号として用い、OR回路の出力をアン
プ回路AMP3、AMP4、レベル確定回路LEV2の動作・停止信
号として用いる。従って、DEL2回路が動作する期間は、
AMP3、AMP4、LEV2回路が動作する期間よりも短い。AMP
3、AMP4、LEV2回路が動作を始めた後にDEL2回路の動作
を開始して出力信号outを保持状態から動作状態にし、
出力信号outが確定した後は先にDEL2回路を停止して出
力信号outを保持状態とし、その後AMP3、AMP4、LEV2回
路を停止する。このことにより、Vss検出回路VSSSEN2が
動作を開始、あるいは停止する瞬間に、出力信号outに
ハザード（いわゆる、ヒゲ信号）が生じることを防止す
る。制御信号resbiがネゲートされている間は、出力信
号は強制的にLowとなる。入力in2には基板電位制御信号
Φpが入力されるため、電位はVWELLIからVSUBIまで変化
するが、これをうけるMOSトランジスタのソースやドレ
インは、電源VddからVssまでの値しかとらない。従っ
て、MOSトランジスタのゲート・ドレイン間、ゲート・ソ
ース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧
までしかかからず、3.3Vの耐圧を越えない。
説明する。入力信号in1とin2の電位関係をアンプ回路AM
P3とAMP4で比較し、その結果をレベル確定回路LEV2がア
ンプ回路AMP3、AMP4の出力を確定し、制御信号resbiと
論理をとった後、遅延回路DEL2を経て出力信号outを出
力する。出力信号outは入力信号in3とともに排他的OR回
路XORに入力され、信号生成回路SIGGENに伝達し、信号
生成回路SIGGENはアンプ回路AMP3、AMP4、レベル確定回
路LEV2、遅延回路DEL2の動作停止を制御する。入力信号
in1の電位とin2の電位を比較し、Vin1>Vin2の時、AMP
3、AMP4、LEV12、DEL2を経て出力信号outはLow（ネゲー
ト）を出力する。Vin1<Vin2の時は、出力信号outはHigh
（アサート）となる。in1に電源Vss、in2に基板電位Φp
をつなぐことにより、アクティブ状態でenbiがネゲート
（Low）されている時には、Φp<Vssであり、出力信号ou
tはネゲート（Low）される。スタンバイ状態でenbiがア
サート（High）されている時は、Φp>Vssとなり、出力
信号outはアサート（High）される。従って、アクティ
ブ状態やスタンバイ状態が定常的に続いている間は、in
3入力である制御信号enbiと出力信号outのHigh、Lowが
同一であり、排他的OR回路XORの出力はネゲートされて
いる。この間、AMP3、AMP4、LEV2、DEL2回路は停止さ
れ、出力信号outを保持するとともに、消費電力を削減
する。制御信号enbiがスタンバイ状態からアクティブ状
態、あるいはアクティブ状態からスタンバイ状態に変化
し、入力信号in2に与えられる基板電位信号Φpの電位が
変化している間、 AMP3、AMP4、LEV2、DEL2回路は動作
してin1入力とin2入力の電位を比較する。信号生成回路
SIGGENは、インバータ回路INVの列による遅延を用い
て、排他的OR回路XORの出力信号がアサートされてHigh
となっている時間を変化させ、AND回路及びOR回路から
出力している。図13に、信号生成回路SIGGENの動作波形
を示す。排他的OR回路XORの出力に対し、インバータ回
路INVによる遅延回路列は出力を遅延させる。XOR出力と
遅延回路列出力の論理をとることで、AND回路の出力よ
りもOR回路の出力の方が早くアサート（High）され、遅
くにネゲート（Low）される。AND回路の出力を遅延回路
DEL1の動作・停止信号として用い、OR回路の出力をアン
プ回路AMP3、AMP4、レベル確定回路LEV2の動作・停止信
号として用いる。従って、DEL2回路が動作する期間は、
AMP3、AMP4、LEV2回路が動作する期間よりも短い。AMP
3、AMP4、LEV2回路が動作を始めた後にDEL2回路の動作
を開始して出力信号outを保持状態から動作状態にし、
出力信号outが確定した後は先にDEL2回路を停止して出
力信号outを保持状態とし、その後AMP3、AMP4、LEV2回
路を停止する。このことにより、Vss検出回路VSSSEN2が
動作を開始、あるいは停止する瞬間に、出力信号outに
ハザード（いわゆる、ヒゲ信号）が生じることを防止す
る。制御信号resbiがネゲートされている間は、出力信
号は強制的にLowとなる。入力in2には基板電位制御信号
Φpが入力されるため、電位はVWELLIからVSUBIまで変化
するが、これをうけるMOSトランジスタのソースやドレ
インは、電源VddからVssまでの値しかとらない。従っ
て、MOSトランジスタのゲート・ドレイン間、ゲート・ソ
ース間には最大でもVWELLI-VssまたはVdd-VSUBIの電圧
までしかかからず、3.3Vの耐圧を越えない。
【００５７】図14は、本発明のpMOS基板用スイッチ回路
の実施例を示す図である。
の実施例を示す図である。
【００５８】pMOS基板用スイッチ回路SWPは、使用され
る電源によって、Vdd、Vssが用いられているインバー
タ、NAND、NOR回路からなる論理部分と、Vwell及びVss
を用いるアップコンバータ回路UPCONV1、Vdd及びVSUBI
を用いるアップコンバータ回路UPCONV2、そして、VWELL
I、Vdd、Vss、VSUBIを用いるスイッチ部分に分けられ
る。制御信号の信号振幅は、制御信号enbi、resbi、sen
1i、sen2iがVddからVssまでの1.8V、基板電位VbpがVdd
からVWELLIまでの1.5V、基板電位制御信号ΦpがVWELLI
からVSUBIまでの4.8Vとなっている。
る電源によって、Vdd、Vssが用いられているインバー
タ、NAND、NOR回路からなる論理部分と、Vwell及びVss
を用いるアップコンバータ回路UPCONV1、Vdd及びVSUBI
を用いるアップコンバータ回路UPCONV2、そして、VWELL
I、Vdd、Vss、VSUBIを用いるスイッチ部分に分けられ
る。制御信号の信号振幅は、制御信号enbi、resbi、sen
1i、sen2iがVddからVssまでの1.8V、基板電位VbpがVdd
からVWELLIまでの1.5V、基板電位制御信号ΦpがVWELLI
からVSUBIまでの4.8Vとなっている。
【００５９】論理部は、制御信号enbi、resbi、sen1i、
sen2iを入力し、制御信号をアップコンバータUPCONV1及
びUPCONV2へ伝える。アップコンバータUPCONV1は、論理
部から受取った制御信号の振幅をVdd/Vssによる1.8Vか
らVwell/Vssによる3.3Vに変換する。アップコンバータU
PCONV2は、論理部から受取った制御信号の振幅をVdd/Vs
sによる1.8VからVdd/VSUBIによる3.3Vに変換する。振幅
を変換された制御信号がスイッチ部に伝えられ、MOSト
ランジスタを駆動して基板電位Vbp及び基板電位制御信
号Φpを出力する。初期化回路INIT1は、制御信号resbi
とsen2iを受取り、基板電位制御信号を制御する。
sen2iを入力し、制御信号をアップコンバータUPCONV1及
びUPCONV2へ伝える。アップコンバータUPCONV1は、論理
部から受取った制御信号の振幅をVdd/Vssによる1.8Vか
らVwell/Vssによる3.3Vに変換する。アップコンバータU
PCONV2は、論理部から受取った制御信号の振幅をVdd/Vs
sによる1.8VからVdd/VSUBIによる3.3Vに変換する。振幅
を変換された制御信号がスイッチ部に伝えられ、MOSト
ランジスタを駆動して基板電位Vbp及び基板電位制御信
号Φpを出力する。初期化回路INIT1は、制御信号resbi
とsen2iを受取り、基板電位制御信号を制御する。
【００６０】初期化回路INIT1は制御信号resbiがネゲー
ト（Low）されている起動時にのみ動作し、resbiがネゲ
ートされている間、基板電位制御信号Φpは強制的にVss
電位になる。起動時は、アクティブ状態にあるので、基
板電位制御信号ΦpはVSUBI電位にあるべきであるが、起
動後しばらくはVSUBI電位が-1.5Vにならずに不安定であ
る。状態によっては正電位になることもありえるので、
VSUBI電位が-1.5Vを出力できるようになるまでの間、強
制的に基板電位制御信号ΦpをVssと接続しておくと、誤
動作あるいはラッチアップ等を起こすことを防止でき
る。
ト（Low）されている起動時にのみ動作し、resbiがネゲ
ートされている間、基板電位制御信号Φpは強制的にVss
電位になる。起動時は、アクティブ状態にあるので、基
板電位制御信号ΦpはVSUBI電位にあるべきであるが、起
動後しばらくはVSUBI電位が-1.5Vにならずに不安定であ
る。状態によっては正電位になることもありえるので、
VSUBI電位が-1.5Vを出力できるようになるまでの間、強
制的に基板電位制御信号ΦpをVssと接続しておくと、誤
動作あるいはラッチアップ等を起こすことを防止でき
る。
【００６１】MOSトランジスタはゲート・ドレイン間、あ
るいはゲート・ソース間に一定以上の電圧が印加される
と、ゲート部分の絶縁膜が破壊され、トランジスタとし
て動作しなくなる。この限界の電圧を耐圧という。 pMO
S基板用スイッチ回路SWPでは、製造効率の観点から耐圧
が3.3VのデバイスによるMOSトランジスタを用いる。従
って、pMOS基板用スイッチ回路SWPのスイッチ部を構成
する各MOSトランジスタのゲート・ドレイン間、及びゲー
ト・ソース間に印加される電圧が3.3Vを越えないように
する必要がある。スイッチ部のMOSトランジスタのう
ち、電圧が3.3V以上印加される可能性があるのは、基板
電位制御信号Φpと直接接続されているMOSトランジスタ
MOS141、MOS142、MOS143である。各MOSトランジスタの
ノードの電位変化を図15に示す。起動後の状態を考える
ので、制御信号resbiはアサート（High）されている。
図15に示すように、アクティブ状態にある場合、基板電
位Vbp=1.8V、基板電位制御信号Φp=-1.5V、MOS端子node
141の電位=0V、node142=node143=node144=-1.5Vとな
る。また、スタンバイ状態にある場合、基板電位Vbp=3.
3V、基板電位制御信号Φp=3.3V、MOS端子node141=3.3
V、node142=1.8V、node143=node144=0Vとなる。従っ
て、pMOS基板用スイッチ回路SWPの各MOSトランジスタに
は、3.3V以上のゲート・ソース間電圧及びゲート・ドレイ
ン間電圧が印加されることはなく、耐圧3.3Vのデバイス
を用いてSWPを構成することができる。図1の基板電位変
換回路SWCELLを構成するpMOSトランジスタpMOS1には、p
MOS基板用スイッチ回路SWPの出力である基板電位Vbpと
基板電位制御信号Φpが印加される。そのため、VbpとΦ
p間の電圧も考慮する必要がある。図16に、入力信号enb
i、sen1i、sen2iと基板電位Vbp、基板電位制御信号Φp
の電位変化を示す。アクティブ状態からスタンバイ状態
に変化する時、制御信号enbiはアサートされ、基板電位
制御信号Φpが-1.5Vから3.3Vへ変化し、基板電位Vbpは
1.8Vから3.3Vへ変化する。変化の始めでは、 MOSトラン
ジスタMOS144からVbpへ、MOS145からΦpへVWELLI電位が
充電される。MOS144とMOS145はゲート幅Wが小さいMOSで
構成され、充電に時間がかかる。MOSトランジスタMOS14
5がオンした時のオン抵抗は、出力Φpが接続されている
配線ネットワークの抵抗よりも充分高くなるように、ゲ
ート幅Wが小さくなっている。このことにより、MOS145
がΦpに充電を行っている間、Φpが接続されている配線
ネットワーク上には電位差が生じなくなり、基板電位変
換回路SWCELLを構成する複数のMOSトランジスタのゲー
ト電位が同時に変化できる。Φpが1.8Vを超えると、sen
1i信号がアサートされ、MOS146からVbpへ、MOS147から
ΦpへVWELLI電位が充電される。MOS146とMOS147はゲー
ト幅Wの大きいMOSで構成され、充電は速い。次にスタン
バイ状態からアクティブ状態に変化する時、制御信号en
biはネゲートされ、基板電位制御信号Φpは3.3Vから-1.
5Vへ変化し、基板電位Vbpは3.3Vから1.8Vへ変化する。
制御信号enbiがネゲートされると、MOS144、MOS145、MO
S146、MOS147はオフ状態となる。変化始めでは、MOS148
からΦpへVSUBI電位が充電される。MOS148はゲート幅W
が小さいMOSで構成されるので、充電に時間がかかる。
Φpが0Vより下がると、sen2i信号がネゲートされ、MOS1
49からΦpへVWELLI電位が充電される。MOS149はゲート
幅Wの大きいMOSで構成され、充電は速い。pMOSトランジ
スタの基板電位Vbpへは、基板電位制御信号Φpに応じ
て、基板電位変換回路SWCELLがVdd電位を供給する。以
上のように、基板電位制御信号Φp及び基板電位Vbpの電
位を2段階で遷移させることにより、Φp・Vbp間に3.3V以
上の電位差が生じることを防いでいる。従って、基板電
位変換回路SWCELLを構成するpMOSトランジスタpMOS1
に、3.3V耐圧のデバイスを用いることができる。
るいはゲート・ソース間に一定以上の電圧が印加される
と、ゲート部分の絶縁膜が破壊され、トランジスタとし
て動作しなくなる。この限界の電圧を耐圧という。 pMO
S基板用スイッチ回路SWPでは、製造効率の観点から耐圧
が3.3VのデバイスによるMOSトランジスタを用いる。従
って、pMOS基板用スイッチ回路SWPのスイッチ部を構成
する各MOSトランジスタのゲート・ドレイン間、及びゲー
ト・ソース間に印加される電圧が3.3Vを越えないように
する必要がある。スイッチ部のMOSトランジスタのう
ち、電圧が3.3V以上印加される可能性があるのは、基板
電位制御信号Φpと直接接続されているMOSトランジスタ
MOS141、MOS142、MOS143である。各MOSトランジスタの
ノードの電位変化を図15に示す。起動後の状態を考える
ので、制御信号resbiはアサート（High）されている。
図15に示すように、アクティブ状態にある場合、基板電
位Vbp=1.8V、基板電位制御信号Φp=-1.5V、MOS端子node
141の電位=0V、node142=node143=node144=-1.5Vとな
る。また、スタンバイ状態にある場合、基板電位Vbp=3.
3V、基板電位制御信号Φp=3.3V、MOS端子node141=3.3
V、node142=1.8V、node143=node144=0Vとなる。従っ
て、pMOS基板用スイッチ回路SWPの各MOSトランジスタに
は、3.3V以上のゲート・ソース間電圧及びゲート・ドレイ
ン間電圧が印加されることはなく、耐圧3.3Vのデバイス
を用いてSWPを構成することができる。図1の基板電位変
換回路SWCELLを構成するpMOSトランジスタpMOS1には、p
MOS基板用スイッチ回路SWPの出力である基板電位Vbpと
基板電位制御信号Φpが印加される。そのため、VbpとΦ
p間の電圧も考慮する必要がある。図16に、入力信号enb
i、sen1i、sen2iと基板電位Vbp、基板電位制御信号Φp
の電位変化を示す。アクティブ状態からスタンバイ状態
に変化する時、制御信号enbiはアサートされ、基板電位
制御信号Φpが-1.5Vから3.3Vへ変化し、基板電位Vbpは
1.8Vから3.3Vへ変化する。変化の始めでは、 MOSトラン
ジスタMOS144からVbpへ、MOS145からΦpへVWELLI電位が
充電される。MOS144とMOS145はゲート幅Wが小さいMOSで
構成され、充電に時間がかかる。MOSトランジスタMOS14
5がオンした時のオン抵抗は、出力Φpが接続されている
配線ネットワークの抵抗よりも充分高くなるように、ゲ
ート幅Wが小さくなっている。このことにより、MOS145
がΦpに充電を行っている間、Φpが接続されている配線
ネットワーク上には電位差が生じなくなり、基板電位変
換回路SWCELLを構成する複数のMOSトランジスタのゲー
ト電位が同時に変化できる。Φpが1.8Vを超えると、sen
1i信号がアサートされ、MOS146からVbpへ、MOS147から
ΦpへVWELLI電位が充電される。MOS146とMOS147はゲー
ト幅Wの大きいMOSで構成され、充電は速い。次にスタン
バイ状態からアクティブ状態に変化する時、制御信号en
biはネゲートされ、基板電位制御信号Φpは3.3Vから-1.
5Vへ変化し、基板電位Vbpは3.3Vから1.8Vへ変化する。
制御信号enbiがネゲートされると、MOS144、MOS145、MO
S146、MOS147はオフ状態となる。変化始めでは、MOS148
からΦpへVSUBI電位が充電される。MOS148はゲート幅W
が小さいMOSで構成されるので、充電に時間がかかる。
Φpが0Vより下がると、sen2i信号がネゲートされ、MOS1
49からΦpへVWELLI電位が充電される。MOS149はゲート
幅Wの大きいMOSで構成され、充電は速い。pMOSトランジ
スタの基板電位Vbpへは、基板電位制御信号Φpに応じ
て、基板電位変換回路SWCELLがVdd電位を供給する。以
上のように、基板電位制御信号Φp及び基板電位Vbpの電
位を2段階で遷移させることにより、Φp・Vbp間に3.3V以
上の電位差が生じることを防いでいる。従って、基板電
位変換回路SWCELLを構成するpMOSトランジスタpMOS1
に、3.3V耐圧のデバイスを用いることができる。
【００６２】図17は、本発明のnMOS基板用スイッチ回路
の実施例を示す図である。
の実施例を示す図である。
【００６３】nMOS基板用スイッチ回路SWNは、使用され
る電源によって、Vdd、Vssが用いられているインバー
タ、NAND、NOR回路からなる論理部分と、Vwell及びVss
を用いるアップコンバータ回路UPCONV1、Vdd及びVSUBI
を用いるアップコンバータ回路UPCONV2、そして、VWELL
I、Vdd、Vss、VSUBIを用いるスイッチ部分に分けられ
る。制御信号の信号振幅は、制御信号enbi、resbi、sen
1i、sen2iがVddからVssまでの1.8V、基板電位VbnがVss
からVSUBIまでの1.5V、基板電位制御信号ΦnがVWELLIか
らVSUBIまでの4.8Vとなっている。
る電源によって、Vdd、Vssが用いられているインバー
タ、NAND、NOR回路からなる論理部分と、Vwell及びVss
を用いるアップコンバータ回路UPCONV1、Vdd及びVSUBI
を用いるアップコンバータ回路UPCONV2、そして、VWELL
I、Vdd、Vss、VSUBIを用いるスイッチ部分に分けられ
る。制御信号の信号振幅は、制御信号enbi、resbi、sen
1i、sen2iがVddからVssまでの1.8V、基板電位VbnがVss
からVSUBIまでの1.5V、基板電位制御信号ΦnがVWELLIか
らVSUBIまでの4.8Vとなっている。
【００６４】論理部は、制御信号enbi、resbi、sen1i、
sen2iを入力し、制御信号をアップコンバータUPCONV1及
びUPCONV2へ伝える。アップコンバータUPCONV1は、論理
部から受取った制御信号の振幅をVdd/Vssによる1.8Vか
らVwell/Vssによる3.3Vに変換する。アップコンバータU
PCONV2は、論理部から受取った制御信号の振幅をVdd/Vs
sによる1.8VからVdd/VSUBIによる3.3Vに変換する。振幅
を変換された制御信号がスイッチ部に伝えられ、MOSト
ランジスタを駆動して基板電位Vbn及び基板電位制御信
号Φnを出力する。初期化回路INIT2は、制御信号resbi
とsen2iを受取り、基板電位制御信号を制御する。
sen2iを入力し、制御信号をアップコンバータUPCONV1及
びUPCONV2へ伝える。アップコンバータUPCONV1は、論理
部から受取った制御信号の振幅をVdd/Vssによる1.8Vか
らVwell/Vssによる3.3Vに変換する。アップコンバータU
PCONV2は、論理部から受取った制御信号の振幅をVdd/Vs
sによる1.8VからVdd/VSUBIによる3.3Vに変換する。振幅
を変換された制御信号がスイッチ部に伝えられ、MOSト
ランジスタを駆動して基板電位Vbn及び基板電位制御信
号Φnを出力する。初期化回路INIT2は、制御信号resbi
とsen2iを受取り、基板電位制御信号を制御する。
【００６５】初期化回路INIT2は制御信号resbiがネゲー
ト（Low）されている起動時にのみ動作し、resbiがネゲ
ートされている間、基板電位制御信号Φnは強制的にVdd
電位になる。起動時は、アクティブ状態にあるので、基
板電位制御信号ΦnはVWELLI電位にあるべきであるが、
起動後しばらくはVWELLI電位が3.3VVにならずに不安定
である。そこで、VWELLI電位が3.3VVを出力できるよう
になるまでの間、強制的に基板電位制御信号ΦnをVddと
接続しておくと、誤動作あるいはラッチアップ等を起こ
すことを防止できる。
ト（Low）されている起動時にのみ動作し、resbiがネゲ
ートされている間、基板電位制御信号Φnは強制的にVdd
電位になる。起動時は、アクティブ状態にあるので、基
板電位制御信号ΦnはVWELLI電位にあるべきであるが、
起動後しばらくはVWELLI電位が3.3VVにならずに不安定
である。そこで、VWELLI電位が3.3VVを出力できるよう
になるまでの間、強制的に基板電位制御信号ΦnをVddと
接続しておくと、誤動作あるいはラッチアップ等を起こ
すことを防止できる。
【００６６】MOSトランジスタはゲート・ドレイン間、あ
るいはゲート・ソース間に一定以上の電圧が印加される
と、ゲート部分の絶縁膜が破壊され、トランジスタとし
て動作しなくなる。この限界の電圧を耐圧という。n MO
S基板用スイッチ回路SWNでは、製造効率の観点から耐圧
が3.3VのデバイスによるMOSトランジスタを用いる。従
って、nMOS基板用スイッチ回路SWNのスイッチ部を構成
する各MOSトランジスタのゲート・ドレイン間、及びゲー
ト・ソース間に印加される電圧が3.3Vを越えないように
する必要がある。スイッチ部のMOSトランジスタのう
ち、電圧が3.3V以上印加される可能性があるのは、基板
電位制御信号Φnと直接接続されているMOSトランジスタ
MOS171、MOS172、MOS173である。各MOSトランジスタの
ノードの電位変化を図18に示す。起動後の状態を考える
ので、制御信号resbiはアサート（High）されている。
図18に示すように、アクティブ状態にある場合、基板電
位Vbn=0V、基板電位制御信号Φn=3.3V、MOS端子node171
の電位=1.8V、node172=node173=node174=3.3Vとなる。
また、スタンバイ状態にある場合、基板電位Vbn=-1.5
V、基板電位制御信号Φn=-1.5V、MOS端子node171=-1.5
V、node172=0V、node173=node174=1.8Vとなる。従っ
て、nMOS基板用スイッチ回路SWNの各MOSトランジスタに
は、3.3V以上のゲート・ソース間電圧及びゲート・ドレイ
ン間電圧が印加されることはなく、耐圧3.3Vのデバイス
を用いてSWNを構成することができる。図1の基板電位変
換回路SWCELLを構成するnMOSトランジスタnMOS1には、n
MOS基板用スイッチ回路SWNの出力である基板電位Vbnと
基板電位制御信号Φnが印加される。そのため、VbnとΦ
n間の電圧も考慮する必要がある。図19に、入力信号enb
i、sen1i、sen2iと基板電位Vbn、基板電位制御信号Φn
の電位変化を示す。アクティブ状態からスタンバイ状態
に変化する時、制御信号enbiはアサートされ、基板電位
制御信号Φnが3.3Vから-1.5Vへ変化し、基板電位Vbnは0
Vから-1.5Vへ変化する。変化の始めでは、 MOSトランジ
スタMOS174からVbnへ、MOS175からΦnへVSUBI電位が充
電される。MOS174とMOS175はゲート幅Wが小さいMOSで構
成され、充電に時間がかかる。MOSトランジスタMOS175
がオンした時のオン抵抗は、出力Φnが接続されている
配線ネットワークの抵抗よりも充分高くなるように、ゲ
ート幅Wが小さくなっている。このことにより、MOS175
がΦnに充電を行っている間、Φnが接続されている配線
ネットワーク上には電位差が生じなくなり、基板電位変
換回路SWCELLを構成する複数のMOSトランジスタのゲー
ト電位が同時に変化できる。Φnが0Vを以下になると、s
en1i信号がアサートされ、MOS176からVbnへ、MOS177か
らΦnへVSUBI電位が充電される。MOS176とMOS177はゲー
ト幅Wの大きいMOSで構成され、充電は速い。次にスタン
バイ状態からアクティブ状態に変化する時、制御信号en
biはネゲートされ、基板電位制御信号Φnは-1.5Vから3.
3Vへ変化し、基板電位Vbnは-1.5Vから0Vへ変化する。制
御信号enbiがネゲートされると、MOS174、MOS175、MOS1
76、MOS177はオフ状態となる。変化始めでは、MOS178か
らΦnへVWELLI電位が充電される。MOS178はゲート幅Wが
小さいMOSで構成されるので、充電に時間がかかる。Φn
が1.8Vを超えると、sen2i信号がネゲートされ、MOS179
からΦnへVSUBI電位が充電される。MOS179はゲート幅W
の大きいMOSで構成され、充電は速い。nMOSトランジス
タの基板電位Vbnへは、基板電位制御信号Φnに応じて、
基板電位変換回路SWCELLがVss電位を供給する。以上の
ように、基板電位制御信号Φn及び基板電位Vbnの電位を
2段階で遷移させることにより、Φn・Vbn間に3.3V以上の
電位差が生じることを防いでいる。従って、基板電位変
換回路SWCELLを構成するnMOSトランジスタnMOS1に、3.3
V耐圧のデバイスを用いることができる。
るいはゲート・ソース間に一定以上の電圧が印加される
と、ゲート部分の絶縁膜が破壊され、トランジスタとし
て動作しなくなる。この限界の電圧を耐圧という。n MO
S基板用スイッチ回路SWNでは、製造効率の観点から耐圧
が3.3VのデバイスによるMOSトランジスタを用いる。従
って、nMOS基板用スイッチ回路SWNのスイッチ部を構成
する各MOSトランジスタのゲート・ドレイン間、及びゲー
ト・ソース間に印加される電圧が3.3Vを越えないように
する必要がある。スイッチ部のMOSトランジスタのう
ち、電圧が3.3V以上印加される可能性があるのは、基板
電位制御信号Φnと直接接続されているMOSトランジスタ
MOS171、MOS172、MOS173である。各MOSトランジスタの
ノードの電位変化を図18に示す。起動後の状態を考える
ので、制御信号resbiはアサート（High）されている。
図18に示すように、アクティブ状態にある場合、基板電
位Vbn=0V、基板電位制御信号Φn=3.3V、MOS端子node171
の電位=1.8V、node172=node173=node174=3.3Vとなる。
また、スタンバイ状態にある場合、基板電位Vbn=-1.5
V、基板電位制御信号Φn=-1.5V、MOS端子node171=-1.5
V、node172=0V、node173=node174=1.8Vとなる。従っ
て、nMOS基板用スイッチ回路SWNの各MOSトランジスタに
は、3.3V以上のゲート・ソース間電圧及びゲート・ドレイ
ン間電圧が印加されることはなく、耐圧3.3Vのデバイス
を用いてSWNを構成することができる。図1の基板電位変
換回路SWCELLを構成するnMOSトランジスタnMOS1には、n
MOS基板用スイッチ回路SWNの出力である基板電位Vbnと
基板電位制御信号Φnが印加される。そのため、VbnとΦ
n間の電圧も考慮する必要がある。図19に、入力信号enb
i、sen1i、sen2iと基板電位Vbn、基板電位制御信号Φn
の電位変化を示す。アクティブ状態からスタンバイ状態
に変化する時、制御信号enbiはアサートされ、基板電位
制御信号Φnが3.3Vから-1.5Vへ変化し、基板電位Vbnは0
Vから-1.5Vへ変化する。変化の始めでは、 MOSトランジ
スタMOS174からVbnへ、MOS175からΦnへVSUBI電位が充
電される。MOS174とMOS175はゲート幅Wが小さいMOSで構
成され、充電に時間がかかる。MOSトランジスタMOS175
がオンした時のオン抵抗は、出力Φnが接続されている
配線ネットワークの抵抗よりも充分高くなるように、ゲ
ート幅Wが小さくなっている。このことにより、MOS175
がΦnに充電を行っている間、Φnが接続されている配線
ネットワーク上には電位差が生じなくなり、基板電位変
換回路SWCELLを構成する複数のMOSトランジスタのゲー
ト電位が同時に変化できる。Φnが0Vを以下になると、s
en1i信号がアサートされ、MOS176からVbnへ、MOS177か
らΦnへVSUBI電位が充電される。MOS176とMOS177はゲー
ト幅Wの大きいMOSで構成され、充電は速い。次にスタン
バイ状態からアクティブ状態に変化する時、制御信号en
biはネゲートされ、基板電位制御信号Φnは-1.5Vから3.
3Vへ変化し、基板電位Vbnは-1.5Vから0Vへ変化する。制
御信号enbiがネゲートされると、MOS174、MOS175、MOS1
76、MOS177はオフ状態となる。変化始めでは、MOS178か
らΦnへVWELLI電位が充電される。MOS178はゲート幅Wが
小さいMOSで構成されるので、充電に時間がかかる。Φn
が1.8Vを超えると、sen2i信号がネゲートされ、MOS179
からΦnへVSUBI電位が充電される。MOS179はゲート幅W
の大きいMOSで構成され、充電は速い。nMOSトランジス
タの基板電位Vbnへは、基板電位制御信号Φnに応じて、
基板電位変換回路SWCELLがVss電位を供給する。以上の
ように、基板電位制御信号Φn及び基板電位Vbnの電位を
2段階で遷移させることにより、Φn・Vbn間に3.3V以上の
電位差が生じることを防いでいる。従って、基板電位変
換回路SWCELLを構成するnMOSトランジスタnMOS1に、3.3
V耐圧のデバイスを用いることができる。
【００６７】以上説明したpMOS基板用スイッチ回路SWP
及びnMOS基板用スイッチ回路SWNの入出力信号の動作波
形を、図20に詳細に示す。電位VWELLIやVSUBIは、アク
ティブ、スタンバイの状態が変化する時に出力信号Vb
p、Vbn、Φp、Φnの影響をうけ、電位が不安定になる。
及びnMOS基板用スイッチ回路SWNの入出力信号の動作波
形を、図20に詳細に示す。電位VWELLIやVSUBIは、アク
ティブ、スタンバイの状態が変化する時に出力信号Vb
p、Vbn、Φp、Φnの影響をうけ、電位が不安定になる。
【００６８】図21は、本発明の基板電位検出回路の実施
例を示す図である。
例を示す図である。
【００６９】基板電位検出回路SENVBPは、電源としてVw
ell、Vdd、Vssを用いる。また、信号の振幅は制御信号e
nbi33、及びoscenbwi33がVwellからVssまでの3.3V、基
板電位VbpがVddからVWELLIまでの1.5Vである。
ell、Vdd、Vssを用いる。また、信号の振幅は制御信号e
nbi33、及びoscenbwi33がVwellからVssまでの3.3V、基
板電位VbpがVddからVWELLIまでの1.5Vである。
【００７０】基板電位検出回路SENVBPは、制御信号enbi
33とpMOS基板電位Vbpに応じて、リング発振回路や正電
圧発生回路を動作させるための制御信号oscenbwi33を出
力する。基板電位Vbpはインバータ回路INVに入力され、
Vdd検出回路1（VDDSEN1）（図8で詳細動作を説明）で基
板電位Vbpの電位を判定する。Vdd検出回路1（VDDSEN1）
の出力と制御信号enbi33の論理をとって、制御信号osce
nbwi33を出力する。基板電位VbpはVddからVWELLI（=Vwe
ll）の間の電位を変化するので、Vbp信号をうけるイン
バータ回路INVの電源は、VwellとVddが用いられてい
る。アクティブ状態で、制御信号enbi33がネゲートされ
ている間は、基板電位Vbpに関わらず、出力oscenbwi33
はネゲートされる。図22には、スタンバイ状態で制御信
号enbi33がアサートされている時の、基板電位検出回路
SENVBPの動作波形を示す。基板電位Vbpが3.3Vの間、出
力oscenbwi33はネゲートされており、リング発振回路や
正電圧発生回路を停止させる。基板電位Vbpが所定の電
位、例えば2.5V以下に下がると、出力oscenbwi33はアサ
ートされ、リング発振回路や正電圧発生回路を動作させ
る。スタンバイ状態に入る時、CMOS回路LOGを構成するp
MOSトランジスタの基板Vbpへは、VWELLIが供給される。
図20に示されているように、VWELLI電位はアクティブか
らスタンバイ状態に変化する時、電位が不安定になる。
そこで、この時に基板電位Vbp=VWELLIが所定の電圧以下
（例えば、2.5V）である間、正電圧発生回路を用いてVW
ELLI電位を3.3Vに回復させる。それ以外の時には、VWEL
LI電位は正電圧発生回路内のMOSトランジスタを介してV
well電源と接続されている。図20に示されているよう
に、アクティブ状態からスタンバイ状態に移る時、VWEL
LIとVSUBIは瞬間的に電位が不安定になり、VWELLIは電
位を下げ、VSUBIは電位をあげる。もし、VWELLIが電源V
wellと直接つながっていると、VWELLI電位からの供給電
流がVSUBIに比べて十分に大きいため、VWELLI電位はほ
とんど変化せず、VSUBI電位だけが大きく上昇する。す
ると、VSUBI電位が正電位にまで上昇してしまう可能性
が高くなり、VSUBIから電位を供給している基板電位Vbn
が正電位となり、CMOS回路がラッチアップを起こす危険
性が高くなる。そこで、アクティブ状態からスタンバイ
状態に変化する時には、VWELLI出力とVSUBI出力の供給
電流を同じにし、各々の電位変化量を少なく抑える。os
cenbwi33がアサートされている間は、正電圧発生回路が
動作し、VWELLI電位に供給する電流量がVSUBIと等しく
なる。従って、アクティブ状態からスタンバイ状態に変
化する時のラッチアップの危険を防止する。スタンバイ
状態からアクティブ状態に変化する時は、基板電位Vbp
及びVbnには電源電位Vdd及びVssが直接与えられるの
で、VWELLI電位やVSUBI電位が不安定になっても、ラッ
チアップの危険は無い。
33とpMOS基板電位Vbpに応じて、リング発振回路や正電
圧発生回路を動作させるための制御信号oscenbwi33を出
力する。基板電位Vbpはインバータ回路INVに入力され、
Vdd検出回路1（VDDSEN1）（図8で詳細動作を説明）で基
板電位Vbpの電位を判定する。Vdd検出回路1（VDDSEN1）
の出力と制御信号enbi33の論理をとって、制御信号osce
nbwi33を出力する。基板電位VbpはVddからVWELLI（=Vwe
ll）の間の電位を変化するので、Vbp信号をうけるイン
バータ回路INVの電源は、VwellとVddが用いられてい
る。アクティブ状態で、制御信号enbi33がネゲートされ
ている間は、基板電位Vbpに関わらず、出力oscenbwi33
はネゲートされる。図22には、スタンバイ状態で制御信
号enbi33がアサートされている時の、基板電位検出回路
SENVBPの動作波形を示す。基板電位Vbpが3.3Vの間、出
力oscenbwi33はネゲートされており、リング発振回路や
正電圧発生回路を停止させる。基板電位Vbpが所定の電
位、例えば2.5V以下に下がると、出力oscenbwi33はアサ
ートされ、リング発振回路や正電圧発生回路を動作させ
る。スタンバイ状態に入る時、CMOS回路LOGを構成するp
MOSトランジスタの基板Vbpへは、VWELLIが供給される。
図20に示されているように、VWELLI電位はアクティブか
らスタンバイ状態に変化する時、電位が不安定になる。
そこで、この時に基板電位Vbp=VWELLIが所定の電圧以下
（例えば、2.5V）である間、正電圧発生回路を用いてVW
ELLI電位を3.3Vに回復させる。それ以外の時には、VWEL
LI電位は正電圧発生回路内のMOSトランジスタを介してV
well電源と接続されている。図20に示されているよう
に、アクティブ状態からスタンバイ状態に移る時、VWEL
LIとVSUBIは瞬間的に電位が不安定になり、VWELLIは電
位を下げ、VSUBIは電位をあげる。もし、VWELLIが電源V
wellと直接つながっていると、VWELLI電位からの供給電
流がVSUBIに比べて十分に大きいため、VWELLI電位はほ
とんど変化せず、VSUBI電位だけが大きく上昇する。す
ると、VSUBI電位が正電位にまで上昇してしまう可能性
が高くなり、VSUBIから電位を供給している基板電位Vbn
が正電位となり、CMOS回路がラッチアップを起こす危険
性が高くなる。そこで、アクティブ状態からスタンバイ
状態に変化する時には、VWELLI出力とVSUBI出力の供給
電流を同じにし、各々の電位変化量を少なく抑える。os
cenbwi33がアサートされている間は、正電圧発生回路が
動作し、VWELLI電位に供給する電流量がVSUBIと等しく
なる。従って、アクティブ状態からスタンバイ状態に変
化する時のラッチアップの危険を防止する。スタンバイ
状態からアクティブ状態に変化する時は、基板電位Vbp
及びVbnには電源電位Vdd及びVssが直接与えられるの
で、VWELLI電位やVSUBI電位が不安定になっても、ラッ
チアップの危険は無い。
【００７１】図23は、本発明の負電圧検出回路の実施例
を示す図である。
を示す図である。
【００７２】負電圧検出回路SENSUBIが用いる電源は、V
well、Vdd、Vss、VSUBIであり、また出力信号oscenbsi3
3の信号振幅はVwellからVssまでの3.3Vである。
well、Vdd、Vss、VSUBIであり、また出力信号oscenbsi3
3の信号振幅はVwellからVssまでの3.3Vである。
【００７３】負電圧検出回路SENSUBIは、電位VSUBIを生
成する時の基準を設定する。node231の電位は、V231=
（Vdd+Vss）/2で与えられている。node232の電位は、V2
32=（Vwell+VSUBI）/2で与えられる。V231<V232の時、
出力oscenbsi33はアサートされ、V231>V232の時、出力o
scenbsi33はネゲートされる。起動時等、VSUBIが-1.5V
より高い電圧にある間は、V231<V232であるので、出力
信号oscenbsi33がアサートされ、負電圧発生回路が動作
し、VSUBIを下げていく。VSUBIが-1.5Vより低い電位に
なると、V231>V232となり、出力oscenbsi33がネゲート
されて負電圧発生回路を停止する。VSUBI電位は、電荷
が放電されうる位置に接続されていると、-1.5Vから徐
々に上昇する。VSUBI電位が-1.5Vよりも上がると、再び
oscenbsi33出力がアサートされ、負電圧発生回路を動作
させてVUSBI電位を-1.5Vまで下げる。従って、負電圧検
出回路SENSUBIは、電位VSUBIを監視し、VSUBIが-1.5Vに
保たれるように、負電圧発生回路の動作を制御するため
の信号oscenbsi33を出力する。制御信号oscenbsi33で負
電圧発生回路の動作を細かく停止させることにより、負
電圧発生回路の消費電力を削減している。図24に負電圧
検出回路SENSUBIの動作波形を示す。VSUBI>-1.5Vの間、
制御信号oscenbsi33がアサートされている。VSUBIが-1.
5Vに到達すると、制御信号oscenbsi33はネゲートされ
る。
成する時の基準を設定する。node231の電位は、V231=
（Vdd+Vss）/2で与えられている。node232の電位は、V2
32=（Vwell+VSUBI）/2で与えられる。V231<V232の時、
出力oscenbsi33はアサートされ、V231>V232の時、出力o
scenbsi33はネゲートされる。起動時等、VSUBIが-1.5V
より高い電圧にある間は、V231<V232であるので、出力
信号oscenbsi33がアサートされ、負電圧発生回路が動作
し、VSUBIを下げていく。VSUBIが-1.5Vより低い電位に
なると、V231>V232となり、出力oscenbsi33がネゲート
されて負電圧発生回路を停止する。VSUBI電位は、電荷
が放電されうる位置に接続されていると、-1.5Vから徐
々に上昇する。VSUBI電位が-1.5Vよりも上がると、再び
oscenbsi33出力がアサートされ、負電圧発生回路を動作
させてVUSBI電位を-1.5Vまで下げる。従って、負電圧検
出回路SENSUBIは、電位VSUBIを監視し、VSUBIが-1.5Vに
保たれるように、負電圧発生回路の動作を制御するため
の信号oscenbsi33を出力する。制御信号oscenbsi33で負
電圧発生回路の動作を細かく停止させることにより、負
電圧発生回路の消費電力を削減している。図24に負電圧
検出回路SENSUBIの動作波形を示す。VSUBI>-1.5Vの間、
制御信号oscenbsi33がアサートされている。VSUBIが-1.
5Vに到達すると、制御信号oscenbsi33はネゲートされ
る。
【００７４】図25は、本発明のリング発振回路の実施例
を示す図である。
を示す図である。
【００７５】リング発振回路ROSCの出力信号osci33は、
正電圧発生回路SWCや負電圧発生回路CHPを動作させ、所
望の電位を生じるための制御信号となる。VWELLI、VSUB
Iともに所望の3.3V、-1.5V電位が得られている時は、制
御信号oscenbwi33及びoscenbsi33がネゲートされ、リン
グ発振回路は停止する。制御信号oscenbwi33及びoscenb
si33を入力したOR回路の出力は、リング発振回路ROSCを
構成する7段のインバータ遅延列の動作、停止を制御す
る。OR回路出力がアサートされている間はpMOS251、pMO
S252、pMOS253がoff状態になり、nMOS251、nMOS252、nM
OS253がon状態となり、出力osci33に発振信号が出力さ
れる。OR回路出力がネゲートされると、pMOS251、pMOS2
52、pMOS253がon状態になり、nMOS251、nMOS252、nMOS2
53がoff状態となって、発振回路ROSCは停止する。この
ように動作、停止用のMOSトランジスタを多数用意する
ことで、リング発振回路ROSCの動作、停止きりかえを高
速に行うことができる。
正電圧発生回路SWCや負電圧発生回路CHPを動作させ、所
望の電位を生じるための制御信号となる。VWELLI、VSUB
Iともに所望の3.3V、-1.5V電位が得られている時は、制
御信号oscenbwi33及びoscenbsi33がネゲートされ、リン
グ発振回路は停止する。制御信号oscenbwi33及びoscenb
si33を入力したOR回路の出力は、リング発振回路ROSCを
構成する7段のインバータ遅延列の動作、停止を制御す
る。OR回路出力がアサートされている間はpMOS251、pMO
S252、pMOS253がoff状態になり、nMOS251、nMOS252、nM
OS253がon状態となり、出力osci33に発振信号が出力さ
れる。OR回路出力がネゲートされると、pMOS251、pMOS2
52、pMOS253がon状態になり、nMOS251、nMOS252、nMOS2
53がoff状態となって、発振回路ROSCは停止する。この
ように動作、停止用のMOSトランジスタを多数用意する
ことで、リング発振回路ROSCの動作、停止きりかえを高
速に行うことができる。
【００７６】図26は、本発明の正電圧発生回路の実施例
を示す図である。
を示す図である。
【００７７】正電圧発生回路SWCは、電源としてVwell及
びVssを用いる。また制御信号osci33及びoscenbwi33の
信号振幅は、VwellからVssまでの3.3Vである。
びVssを用いる。また制御信号osci33及びoscenbwi33の
信号振幅は、VwellからVssまでの3.3Vである。
【００７８】正電圧発生回路SWCは、インバータ回路INV
とAND回路からなる論理部で制御信号oscenbwi33を入力
し、発振信号osci33を伝達する。正電圧発生回路SWCの
論理部以外の回路は、いわゆるスイッチドキャパシタ回
路を構成している。スイッチドキャパシタ回路は、所定
の電流を供給しながら、電源Vwellを用いて出力VWELLI
電位を生成する。oscenbwi33がネゲートされている時
は、発振信号osci33は伝達されず、スイッチドキャパシ
タ回路は停止する。スイッチドキャパシタ回路は、停止
中にはpMOSトランジスタをon状態にし、pMOSトランジス
タを介してVwell電位をVWELLIに伝達する。oscenbwi33
がアサートされている時は、発振信号osci33がスイッチ
ドキャパシタ回路に伝えられ、スイッチドキャパシタ回
路が動作する。この時、スイッチドキャパシタ回路が電
位VWELLIに供給できる電流は、発振信号osci33の信号周
波数と容量CAP261で決定される。
とAND回路からなる論理部で制御信号oscenbwi33を入力
し、発振信号osci33を伝達する。正電圧発生回路SWCの
論理部以外の回路は、いわゆるスイッチドキャパシタ回
路を構成している。スイッチドキャパシタ回路は、所定
の電流を供給しながら、電源Vwellを用いて出力VWELLI
電位を生成する。oscenbwi33がネゲートされている時
は、発振信号osci33は伝達されず、スイッチドキャパシ
タ回路は停止する。スイッチドキャパシタ回路は、停止
中にはpMOSトランジスタをon状態にし、pMOSトランジス
タを介してVwell電位をVWELLIに伝達する。oscenbwi33
がアサートされている時は、発振信号osci33がスイッチ
ドキャパシタ回路に伝えられ、スイッチドキャパシタ回
路が動作する。この時、スイッチドキャパシタ回路が電
位VWELLIに供給できる電流は、発振信号osci33の信号周
波数と容量CAP261で決定される。
【００７９】図26のスイッチドキャパシタ回路では、位
相が180°異なる2種類のクロック信号をインバータ回路
INVやAND回路から供給し、2組のスイッチ用MOSトランジ
スタを交互にオン・オフしている。このことにより、出
力信号の生成効率を高めている。
相が180°異なる2種類のクロック信号をインバータ回路
INVやAND回路から供給し、2組のスイッチ用MOSトランジ
スタを交互にオン・オフしている。このことにより、出
力信号の生成効率を高めている。
【００８０】図27は、本発明の負電圧発生回路の実施例
を示す図である。
を示す図である。
【００８１】負電圧発生回路CHPは、電源としてVwell及
びVssを用いる。また制御信号osci33、oscenbsi33、enb
i33の信号振幅は、VwellからVssまでの3.3Vである。
びVssを用いる。また制御信号osci33、oscenbsi33、enb
i33の信号振幅は、VwellからVssまでの3.3Vである。
【００８２】負電圧発生回路CHPは、インバータ回路INV
とNAND回路からなる論理部で制御信号oscenbsi33を入力
し、発振信号osci33を伝達する。負電圧発生回路CHPの
論理部以外の回路は、いわゆるチャージポンプ回路を構
成している。チャージポンプ回路はCHP1とCHP2の2個が
並列に設置されている。スタンバイ状態、あるいはアク
ティブ状態を決定する制御信号enbi33によって、発振信
号osci33がCHP1へ伝達するかCHP2へ伝達するかが選択さ
れる。アクティブ状態にある時は、制御信号enbi33はネ
ゲートされ、チャージポンプ回路CHP2が動作し、VSUBI
電位を生成する。スタンバイ状態にある時は、制御信号
enbi33がアサートされてチャージポンプ回路CHP1が動作
し、VSUBI電位を生成する。チャージポンプ回路CHP1とC
HP2の回路は同じ回路で構成され、容量CAP271、CAP272
の容量値が異なる。例えば、CHP1の持つ容量値はCHP2の
容量値の7倍程度ある。チャージポンプ回路は、所定の
電流を供給しながら、電源Vwellを用いて-Vwell電位を
生成することができる。oscenbsi33がネゲートされてい
る時は、発振信号osci33は伝達されず、チャージポンプ
回路は停止する。チャージポンプ回路は、停止中には出
力が浮遊状態になる。従って、チャージポンプ回路が停
止中に出力VSUBIがリークパスに接続されていれば、VSU
BIの電荷は放電され、VSUBI電位は上昇する。 oscenbsi
33がアサートされている時は、発振信号osci33がチャー
ジポンプ回路に伝えられ、チャージポンプ回路が動作す
る。VSUBI電位は、負電圧検出回路で観測されており、V
SUBIが-1.5V（=Vdd-Vwell）以下になると制御信号oscen
bsi33をネゲートし、回路を停止する。VSUBI電位がリー
ク等により電荷を放電し、VSUBI電位が-1.5Vよりも上が
ると、再び制御信号oscenbsi33がアサートされ、チャー
ジポンプ回路が動作を開始してVSUBI電位を下げてい
く。このようにして、VSUBIは-1.5Vの電位を保持する。
チャージポンプ回路が電位VSUBIに供給できる電流は、
発振信号osci33の信号周波数と容量CAP271あるいはCAP2
72で決定される。
とNAND回路からなる論理部で制御信号oscenbsi33を入力
し、発振信号osci33を伝達する。負電圧発生回路CHPの
論理部以外の回路は、いわゆるチャージポンプ回路を構
成している。チャージポンプ回路はCHP1とCHP2の2個が
並列に設置されている。スタンバイ状態、あるいはアク
ティブ状態を決定する制御信号enbi33によって、発振信
号osci33がCHP1へ伝達するかCHP2へ伝達するかが選択さ
れる。アクティブ状態にある時は、制御信号enbi33はネ
ゲートされ、チャージポンプ回路CHP2が動作し、VSUBI
電位を生成する。スタンバイ状態にある時は、制御信号
enbi33がアサートされてチャージポンプ回路CHP1が動作
し、VSUBI電位を生成する。チャージポンプ回路CHP1とC
HP2の回路は同じ回路で構成され、容量CAP271、CAP272
の容量値が異なる。例えば、CHP1の持つ容量値はCHP2の
容量値の7倍程度ある。チャージポンプ回路は、所定の
電流を供給しながら、電源Vwellを用いて-Vwell電位を
生成することができる。oscenbsi33がネゲートされてい
る時は、発振信号osci33は伝達されず、チャージポンプ
回路は停止する。チャージポンプ回路は、停止中には出
力が浮遊状態になる。従って、チャージポンプ回路が停
止中に出力VSUBIがリークパスに接続されていれば、VSU
BIの電荷は放電され、VSUBI電位は上昇する。 oscenbsi
33がアサートされている時は、発振信号osci33がチャー
ジポンプ回路に伝えられ、チャージポンプ回路が動作す
る。VSUBI電位は、負電圧検出回路で観測されており、V
SUBIが-1.5V（=Vdd-Vwell）以下になると制御信号oscen
bsi33をネゲートし、回路を停止する。VSUBI電位がリー
ク等により電荷を放電し、VSUBI電位が-1.5Vよりも上が
ると、再び制御信号oscenbsi33がアサートされ、チャー
ジポンプ回路が動作を開始してVSUBI電位を下げてい
く。このようにして、VSUBIは-1.5Vの電位を保持する。
チャージポンプ回路が電位VSUBIに供給できる電流は、
発振信号osci33の信号周波数と容量CAP271あるいはCAP2
72で決定される。
【００８３】負電圧発生回路CHPの出力である電位VSUBI
は、アクティブ状態では基板電位変換回路SWCELLのpMOS
トランジスタのゲートに基板電位制御信号Φpとして供
給される。ところがスタンバイ状態では、基板電位変換
回路SWCELLのnMOSトランジスタのゲートに基板電位制御
信号Φnとして供給されるとともに、CMOS回路LOGのnMOS
トランジスタへ、基板電位Vbnとして供給される。従っ
て、アクティブ時とスタンバイ時で、VSUBIが電位を供
給する負荷の容量が異なる。そのため、チャージポンプ
回路の電流供給能力を効率よく用いて、負電圧発生回路
CHPが消費する電力を抑えるためには、アクティブ、ス
タンバイの状態に応じてチャージポンプ回路を切り替え
るとよい。このような理由により、アクティブ時にはチ
ャージポンプ内の容量CAP272が小さなチャージポンプ回
路CHP2を用いることで、供給電流を減らし、スタンバイ
時にはチャージポンプ内の容量CAP271が大きなチャージ
ポンプCHP1を用いることで、供給電流を増やして、大き
な負荷容量に対応している。
は、アクティブ状態では基板電位変換回路SWCELLのpMOS
トランジスタのゲートに基板電位制御信号Φpとして供
給される。ところがスタンバイ状態では、基板電位変換
回路SWCELLのnMOSトランジスタのゲートに基板電位制御
信号Φnとして供給されるとともに、CMOS回路LOGのnMOS
トランジスタへ、基板電位Vbnとして供給される。従っ
て、アクティブ時とスタンバイ時で、VSUBIが電位を供
給する負荷の容量が異なる。そのため、チャージポンプ
回路の電流供給能力を効率よく用いて、負電圧発生回路
CHPが消費する電力を抑えるためには、アクティブ、ス
タンバイの状態に応じてチャージポンプ回路を切り替え
るとよい。このような理由により、アクティブ時にはチ
ャージポンプ内の容量CAP272が小さなチャージポンプ回
路CHP2を用いることで、供給電流を減らし、スタンバイ
時にはチャージポンプ内の容量CAP271が大きなチャージ
ポンプCHP1を用いることで、供給電流を増やして、大き
な負荷容量に対応している。
【００８４】アクティブ状態からスタンバイ状態に切り
替る時、図20に示したように、VWELLI電位とVSUBI電位
が容量結合等により不安定になり、VWELLI電位は低下し
VSUBI電位は上昇する。この時、正電圧発生回路SWCはス
イッチドキャパシタ回路を動作させてVWELLI電位を3.3V
に戻す。また負電圧発生回路CHPはチャージポンプ回路C
HP1を動作させてVSUBIを-1.5Vに戻す。この時、VWELLI
を供給するスイッチドキャパシタ回路が供給する電流と
VSUBIを供給するチャージポンプが供給する電流は同程
度なので、VWELLIの電位低下量とVSUBIの電位上昇量が
均一になる。スイッチドキャパシタ回路の供給電流と、
チャージポンプ回路の供給電流は、回路内部の容量の大
きさで調整できる。もし、スイッチドキャパシタを用い
ずに電源Vwellを直接VWELLIとして用いた場合、Vwellの
供給電流は大きいので、アクティブ状態からスタンバイ
状態に切り替る時、VWELLI電位はほとんど低下せず、VS
UBI電位だけが大きく上昇し、正電位になってしまう可
能性がある。スタンバイ状態では、VSUBI電位は基板電
位VbnとしてCMOS回路LOGのnMOSトランジスタの基板に供
給されているため、VSUBI電位が正電位になると、CMOS
回路がラッチアップを起こしてしまう危険性がある。そ
こで、VWELLIとVSUBIの供給電流をそろえることで、上
記のようなラッチアップを防ぎ、信頼性を高めることが
できる。
替る時、図20に示したように、VWELLI電位とVSUBI電位
が容量結合等により不安定になり、VWELLI電位は低下し
VSUBI電位は上昇する。この時、正電圧発生回路SWCはス
イッチドキャパシタ回路を動作させてVWELLI電位を3.3V
に戻す。また負電圧発生回路CHPはチャージポンプ回路C
HP1を動作させてVSUBIを-1.5Vに戻す。この時、VWELLI
を供給するスイッチドキャパシタ回路が供給する電流と
VSUBIを供給するチャージポンプが供給する電流は同程
度なので、VWELLIの電位低下量とVSUBIの電位上昇量が
均一になる。スイッチドキャパシタ回路の供給電流と、
チャージポンプ回路の供給電流は、回路内部の容量の大
きさで調整できる。もし、スイッチドキャパシタを用い
ずに電源Vwellを直接VWELLIとして用いた場合、Vwellの
供給電流は大きいので、アクティブ状態からスタンバイ
状態に切り替る時、VWELLI電位はほとんど低下せず、VS
UBI電位だけが大きく上昇し、正電位になってしまう可
能性がある。スタンバイ状態では、VSUBI電位は基板電
位VbnとしてCMOS回路LOGのnMOSトランジスタの基板に供
給されているため、VSUBI電位が正電位になると、CMOS
回路がラッチアップを起こしてしまう危険性がある。そ
こで、VWELLIとVSUBIの供給電流をそろえることで、上
記のようなラッチアップを防ぎ、信頼性を高めることが
できる。
【００８５】図28、29は、本発明のアップコンバータ回
路の実施例を示す図である。
路の実施例を示す図である。
【００８６】アップコンバータ回路1（UPCONV1）は、Vd
d/Vss振幅1.8Vの入力信号をVwell/Vss振幅3.3Vの信号と
して出力し、アップコンバータ回路2（UPCONV2）は、Vd
d/Vss振幅1.8Vの入力信号をVdd/ VSUBI振幅3.3Vの信号
として出力する。
d/Vss振幅1.8Vの入力信号をVwell/Vss振幅3.3Vの信号と
して出力し、アップコンバータ回路2（UPCONV2）は、Vd
d/Vss振幅1.8Vの入力信号をVdd/ VSUBI振幅3.3Vの信号
として出力する。
【００８７】
【発明の効果】以上説明したように、本発明によると次
の効果がある。すなわち、高速かつ低消費電力で動作が
可能な半導体集積回路において、以下に示す課題を同時
に満たすCMOS回路、及びそれで構成されたCMOS LSIチッ
プならびに半導体集積回路装置を提供できる。
の効果がある。すなわち、高速かつ低消費電力で動作が
可能な半導体集積回路において、以下に示す課題を同時
に満たすCMOS回路、及びそれで構成されたCMOS LSIチッ
プならびに半導体集積回路装置を提供できる。
【００８８】（1）基板バイアス制御回路のテスト容易
性を確保する。
性を確保する。
【００８９】（2）基板バイアス制御をすることによるC
MOS回路の誤動作を防止する。
MOS回路の誤動作を防止する。
【００９０】（3）基板バイアス制御をすることによる
回路面積の増加を抑える。
回路面積の増加を抑える。
【００９１】（4）基板バイアスの切り替え時におけるC
MOS回路の誤動作を防止する。
MOS回路の誤動作を防止する。
【００９２】（5）電源電圧が低下した場合でも基板バ
イアス制御により所望の基板バイアスを印加できる。
イアス制御により所望の基板バイアスを印加できる。
【００９３】（6）電源電圧が低下したことにより、基
板バイアス制御でCMOS回路が誤動作を起こすことを防止
する。
板バイアス制御でCMOS回路が誤動作を起こすことを防止
する。
【図１】本発明の実施例の構成図である。
【図２】電圧変換回路の構成図である。
【図３】スイッチ制御回路の構成図である。
【図４】バッファ回路図である。
【図５】パワーオンリセット回路図である。
【図６】パワーオンリセット回路の動作波形である。
【図７】基板制御信号検出回路の構成図である。
【図８】Vdd検出回路1の回路図である。
【図９】Vdd検出回路2の回路図である。
【図１０】Vss検出回路1の回路図である。
【図１１】Vss検出回路2の回路図である。
【図１２】基板制御信号検出回路の動作波形である。
【図１３】信号生成回路の動作波形である。
【図１４】pMOS基板用スイッチ回路である。
【図１５】pMOS基板用スイッチ回路の動作波形である。
【図１６】pMOS基板用スイッチ回路の動作波形である。
【図１７】nMOS基板用スイッチ回路である。
【図１８】nMOS基板用スイッチ回路の動作波形である。
【図１９】nMOS基板用スイッチ回路の動作波形である。
【図２０】pMOS及びnMOS基板用スイッチ回路の動作波形
である。
である。
【図２１】基板電位検出回路図である。
【図２２】基板電位検出回路の動作波形である。
【図２３】負電圧検出回路図である。
【図２４】負電圧検出回路の動作波形である。
【図２５】リング発振回路図である。
【図２６】正電圧発生回路図である。
【図２７】負電圧発生回路図である。
【図２８】アップコンバータ回路1の回路図である。
【図２９】アップコンバータ回路2の回路図である。
【図３０】パワーオンリセット回路の別の実施例の図で
ある。
ある。
AMP1、AMP2、AMP3、AMP4：アンプ回路 AND：AND回路 BUF：バッファ回路 CAP、CAP61、CAP221、CAP231、CAP261、CAP271、CAP27
2：容量 CHP：負電圧発生回路 DEL1、DEL2：遅延回路 INIT1、INIT2：初期化回路 INV、INV51、INV52、INV53、INV54、INV55、INV56：イ
ンバータ回路 LEV1、LEV2：レベル確定回路 LOG：CMOS回路 MOS1、MOS141、MOS142、MOS143、MOS144、MOS151、MOS1
52、MOS153、MOS154、MOS61、MOS62、MOS63、MOS64、MO
S65、MOS66、MOS67、MOS141、MOS142、MOS143、MOS14
4、MOS145、MOS146、MOS147、MOS148、MOS149、MOS17
1、MOS172、MOS173、MOS174、MOS175、MOS176、MOS17
7、MOS178、MOS179：MOSトランジスタ NAND：NAND回路 nMOS1、nMOS251、nMOS252、nMOS253：nチャネル型MOSト
ランジスタ NOR：NOR回路 OR：OR回路 pMOS1、pMOS251、pMOS252、pMOS253：pチャネル型MOSト
ランジスタ PONRST：パワーオンリセット回路 ROSC：リング発振回路 SENSUBI：負電圧検出回路 SENVBP：基板電位検出回路 SIGGEN：信号生成回路 SWC：正電圧発生回路 SWCELL：基板電位変換回路 SWLOG：スイッチ制御回路 SWN：nMOS基板用スイッチ回路 SWP：pMOS基板用スイッチ回路 UPCONV1、UPCONV2：アップコンバータ回路 VB：基板電圧発生・制御回路 VBC：基板電位制御回路 VBBGEN：電圧変換回路 VBSEN：基板制御信号検出回路 VDDSEN1：Vdd検出回路1 VDDSEN2：Vdd検出回路2 VSSSEN1：Vss検出回路1 VSSSEN2：Vss検出回路2 XOR：排他的OR回路 Vt：しきい値電圧 VWELLI：電圧変換回路が生成する正の電位 VSUBI：電圧変換回路が生成する負の電位 Vddq：基板電圧発生・制御回路が生成する負の電位 Vwell、Vdd、Vdd1、Vdd2、Vss：電源電位 Vbp：pMOSトランジスタの基板電位 Vbn：nMOSトランジスタの基板電位 Φp、Φn：基板電位制御信号 enb33、enbi33、/reset33 、enbi、enbb、resbi、sen1
i、sen2i、osci33、oscenbwi33、oscenbsi33：制御信号 node61、node62、node63、node141、node142、node14
3、node144、node171、node172、node173、node174、no
de231、node232：端子。
2：容量 CHP：負電圧発生回路 DEL1、DEL2：遅延回路 INIT1、INIT2：初期化回路 INV、INV51、INV52、INV53、INV54、INV55、INV56：イ
ンバータ回路 LEV1、LEV2：レベル確定回路 LOG：CMOS回路 MOS1、MOS141、MOS142、MOS143、MOS144、MOS151、MOS1
52、MOS153、MOS154、MOS61、MOS62、MOS63、MOS64、MO
S65、MOS66、MOS67、MOS141、MOS142、MOS143、MOS14
4、MOS145、MOS146、MOS147、MOS148、MOS149、MOS17
1、MOS172、MOS173、MOS174、MOS175、MOS176、MOS17
7、MOS178、MOS179：MOSトランジスタ NAND：NAND回路 nMOS1、nMOS251、nMOS252、nMOS253：nチャネル型MOSト
ランジスタ NOR：NOR回路 OR：OR回路 pMOS1、pMOS251、pMOS252、pMOS253：pチャネル型MOSト
ランジスタ PONRST：パワーオンリセット回路 ROSC：リング発振回路 SENSUBI：負電圧検出回路 SENVBP：基板電位検出回路 SIGGEN：信号生成回路 SWC：正電圧発生回路 SWCELL：基板電位変換回路 SWLOG：スイッチ制御回路 SWN：nMOS基板用スイッチ回路 SWP：pMOS基板用スイッチ回路 UPCONV1、UPCONV2：アップコンバータ回路 VB：基板電圧発生・制御回路 VBC：基板電位制御回路 VBBGEN：電圧変換回路 VBSEN：基板制御信号検出回路 VDDSEN1：Vdd検出回路1 VDDSEN2：Vdd検出回路2 VSSSEN1：Vss検出回路1 VSSSEN2：Vss検出回路2 XOR：排他的OR回路 Vt：しきい値電圧 VWELLI：電圧変換回路が生成する正の電位 VSUBI：電圧変換回路が生成する負の電位 Vddq：基板電圧発生・制御回路が生成する負の電位 Vwell、Vdd、Vdd1、Vdd2、Vss：電源電位 Vbp：pMOSトランジスタの基板電位 Vbn：nMOSトランジスタの基板電位 Φp、Φn：基板電位制御信号 enb33、enbi33、/reset33 、enbi、enbb、resbi、sen1
i、sen2i、osci33、oscenbwi33、oscenbsi33：制御信号 node61、node62、node63、node141、node142、node14
3、node144、node171、node172、node173、node174、no
de231、node232：端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 豪一 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F038 BB02 BG02 BG03 BG05 BG09 CD15 DF01 DF04 DF08 DF14 DF16 EZ20 5H420 BB12 CC02 DD02 EA14 EA24 EA39 EA42 EA47 EB01 EB15 EB37 NB02 NB12 NB18 NC16 NC33 NE27 NE28 5J056 AA00 BB02 BB17 BB40 BB57 CC00 CC05 DD13 DD29 EE04 FF07 KK01
Claims (14)
- 【請求項１】少なくとも1つのCMOS回路と、基板電位変
換回路と制御回路と電圧変換回路を含み、上記電圧変換
回路が発生した電圧を上記制御回路に供給し、上記制御
回路は上記電圧を用いて上記CMOS回路の基板電位を変化
させることのできる半導体集積回路装置において、上記
電圧変換回路が少なくとも2種類の第1と第2の電圧を発
生することを特徴とする半導体集積回路装置。 - 【請求項２】上記制御回路は、上記CMOS回路の動作状態
を伝える第1と第2の制御信号と、上記電圧変換回路が発
生する上記第1と第2の電圧を受け、上記基板電位変換回
路へ2種類の第3と第4の制御信号を供給し、上記CMOS回
路へ第1と第2の基板電位を供給し、上記電圧変換回路
は、上記制御回路が生成する基板電位のうち上記第1の
基板電位を検出して上記第1と第2の電圧を発生する事を
特徴とする請求項1に記載の半導体集積回路装置。 - 【請求項３】上記制御回路は上記電圧変換回路から供給
される上記第1と第2の電圧が印加され、上記制御回路を
構成するMOSトランジスタのソース、ドレイン、ゲート
端子のうちの2つの端子の間には上記第1と第2の電圧の
うち上記第1の電圧あるいは上記第2の電圧のうち1つの
電圧のみ印加されることを特徴とする請求項1及び2に記
載の半導体集積回路装置。 - 【請求項４】請求項1乃至3に記載の半導体集積回路装置
において、上記電圧変換回路が基板電位検出回路と負電
圧検出回路とリング発振回路と正電圧発生回路と負電圧
発生回路から構成され、上記基板電位検出回路は上記第
1の基板電位に応じて第5の制御信号を出力し、上記負電
圧検出回路は上記第2の電圧に応じて第6の制御信号を出
力し、上記リング発振回路は上記第5と第6の制御信号に
対応した第7の制御信号を出力し、上記正電圧発生回路
は上記第5と第7の制御信号を受取り上記第1の電圧を発
生し、上記負電圧発生回路は上記第6と第7の制御信号を
受取り上記第2の電圧を発生することを特徴とする半導
体集積回路装置。 - 【請求項５】請求項１乃至3に記載の半導体集積回路装
置において、上記制御回路がバッファ回路とパワーオン
リセット回路と基板制御信号検出回路と第１のスイッチ
回路と第２のスイッチ回路から構成され、上記バッファ
回路は上記第１の制御信号を電位や極性の異なる信号に
変換して変換信号を出力し、上記パワーオンリセット回
路は上記第２の制御信号を受取り回路の起動時に電源電
位が安定した事を検出して第8の制御信号を出力し、上
記基板制御信号検出回路は上記変換信号と第8の制御信
号と上記第3及び第4の制御信号を入力して第9及び第10
の制御信号を出力し、上記第1のスイッチ回路は上記8、
9、10の制御信号と上記第1の電圧及び第2の電圧を用い
て上記第3の制御信号と第1の基板電位を生成し、上記第
2のスイッチ回路は上記8、9、10の制御信号と上記第1及
び第2の電圧を用いて上記第4の制御信号と第2の基板電
位を生成することを特徴とする半導体集積回路装置。 - 【請求項６】上記第1及び第2のスイッチ回路にそれぞれ
第1及び第2の電圧が印加され、上記第1及び第2のスイッ
チ回路を構成する各MOSトランジスタのソース・ゲート
間あるいはソース・ドレイン間、あるいはゲート・ドレ
イン間には第1の電圧と第2の電圧の電位差よりも小さな
電圧が印加されることを特徴とする請求項1乃至5に記載
の半導体集積回路装置。 - 【請求項７】請求項1乃至6に記載の半導体集積回路装置
において、上記パワーオンリセット回路が、電源電圧の
起動より遅れて第8の制御信号を出力し、電源電圧が低
下する際には電源電圧と同時に第8の制御信号が低下す
ることを特徴とする半導体集積回路装置。 - 【請求項８】請求項1乃至6に記載の半導体集積回路装置
において、上記基板制御信号検出回路が、上記第3及び
第4の制御信号と電源電圧あるいはグランド電位との電
圧値を比較して上記第9及び第10の制御信号を出力でき
ることを特徴とする半導体集積回路装置。 - 【請求項９】請求項第1乃至6に記載の半導体集積回路装
置において、上記基板電位検出回路が、上記第1の基板
電位と電源電圧あるいは上記第1の電圧との電圧値を比
較して上記第5の制御信号を出力する事を特徴とする半
導体集積回路装置。 - 【請求項１０】請求項1乃至6に記載の半導体集積回路装
置において、上記負電圧検出回路は、上記負電圧発生回
路の生成する第2の電圧が好適な値であることを検出し
て上記第6の制御信号出力することを特徴とする半導体
集積回路装置。 - 【請求項１１】請求項1乃至6に記載の半導体集積回路装
置において、上記正電圧発生回路が、上記第7の制御信
号の信号周期と上記正電圧発生回路内にある容量に応じ
た時間で電源電圧を出力に伝達し、第1の電位として出
力することを特徴とする半導体集積回路装置。 - 【請求項１２】請求項1乃至6に記載の半導体集積回路装
置において、上記負電圧発生回路が、上記第7の制御信
号を用いて電源電圧と同じ大きさで負の電圧を発生し、
第2の電位として出力することを特徴とする半導体集積
回路装置。 - 【請求項１３】請求項1乃至12に記載の半導体集積回路
装置において、正電圧発生回路が、4種類のスイッチ素
子と2種類のキャパシタンスで構成され、上記第1のスイ
ッチ素子は第1のクロック信号を制御信号として電源電
圧を第1のノードに伝え、上記第2のスイッチ素子は第2
のクロック信号を制御信号として電源電圧を第2のノー
ドに伝え、上記第3のスイッチ素子は上記第2のクロック
信号を制御信号として上記第1のノードの電位を出力に
伝え、上記第4のスイッチ素子は上記第1のクロック信号
を制御信号として上記第2のノードの電位を出力に伝
え、上記第1のキャパシタンスは上記第1のノードとグラ
ンドの間に接続されて上記第1のノードの電荷を蓄積
し、上記第2のキャパシタンスは上記第2のノードとグラ
ンドの間に接続されて上記第2のノードの電荷を蓄積す
ることを特徴とする半導体集積回路装置。 - 【請求項１４】請求項14に記載の半導体集積回路装置に
おいて、上記第1乃至第4のスイッチ素子がMOSトランジ
スタで構成されることを特徴とする半導体集積回路装
置。
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