CN112002357A - 用于操作半导体器件的方法及半导体器件 - Google Patents

用于操作半导体器件的方法及半导体器件 Download PDF

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Abstract

本发明公开了一种用于操作半导体器件的方法及半导体器件。所述半导体器件包括外围器件，与所述外围器件对应连接的局部字线，以及与所述局部字线对应连接的至少一个存储单元，所述外围器件包括公共电极以及与所述局部字线连接的输出电极，所述方法包括：在所述半导体器件处于待机状态时，向所述外围器件的公共电极施加第一电压信号，使所述局部字线的电压稳定在预设电压范围内。本发明能够减少第一次读取的错误位数，避免读取错误。

Description

用于操作半导体器件的方法及半导体器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种用于操作半导体器件的方法及半导体器件。
背景技术
在半导体器件长期处于待机状态时，局部字线(local word line，LWL)上的电压被缓慢放电，导致存储单元的有效电压产生变化，进而导致存储单元中的沟道电荷重新平衡后的密度发生变化，即重新平衡后的状态与重新平衡前的状态不一样。在第一次读取(first read)时，由于存储单元中沟道电荷的状态发生变化，因此感应电流(sensingcurrent)受到电荷的补充或捕获，导致读出来的数据错误。
发明内容
本发明提供一种用于操作半导体器件的方法及半导体器件，能够减少第一次读取的错误位数，避免读取错误。
本发明提供了一种用于操作半导体器件的方法，所述半导体器件包括外围器件，与所述外围器件对应连接的局部字线，以及与所述局部字线对应连接的至少一个存储单元，所述外围器件包括公共电极以及与所述局部字线连接的输出电极，所述方法包括：
在所述半导体器件处于待机状态时，向所述外围器件的公共电极施加第一电压信号，使所述局部字线的电压稳定在预设电压范围内。
进一步优选地，所述外围器件在施加所述第一电压信号后所述局部字线不漏电。
进一步优选地，所述外围器件为驱动晶体管，所述驱动晶体管的源极为所述公共电极，所述驱动晶体管的漏极为所述输出电极；所述向所述外围器件的公共电极施加第一电压信号，包括：
向所述驱动晶体管的源极施加第一电压信号，使施加所述第一电压信号后的源极电压等于所述驱动晶体管的漏极电压。
进一步优选地，所述方法还包括：
向所述驱动晶体管的漏极施加第二电压信号，使施加所述第一电压信号后的源极电压等于施加所述第二电压信号后的漏极电压。
进一步优选地，所述预设电压范围为1V至目标电压，所述目标电压为所述半导体器件处于工作状态时所述外围器件的输出电极的电压。
进一步优选地，所述方法还包括：
在所述半导体器件处于工作状态时，停止向所述外围器件的公共电极施加所述第一电压信号。
相应地，本发明还提供了一种半导体器件，包括：
外围器件，所述外围器件包括公共电极和输出电极；
与所述外围器件的输出电极对应连接的局部字线；
与所述局部字线对应连接的至少一个存储单元；以及，
与所述外围器件的公共电极连接的电压模块；
其中，所述电压模块用于在所述半导体器件处于待机状态时，向所述外围器件的公共电极施加第一电压信号，使所述局部字线的电压稳定在预设电压范围内。
进一步优选地，所述外围器件在施加所述第一电压信号后所述局部字线不漏电。
进一步优选地，所述外围器件为驱动晶体管，所述驱动晶体管的源极为所述公共电极，所述驱动晶体管的漏极为所述输出电极；
所述电压模块具体用于向所述驱动晶体管的源极施加第一电压信号，使施加所述第一电压信号后的源极电压等于所述驱动晶体管的漏极电压。
进一步优选地，所述电压模块还用于向所述驱动晶体管的漏极施加第二电压信号，使施加所述第一电压信号后的源极电压等于施加所述第二电压信号后的漏极电压。
进一步优选地，所述预设电压范围为1V至目标电压，所述目标电压为所述半导体器件处于工作状态时所述外围器件的输出电极的电压。
进一步优选地，所述电压模块还用于在所述半导体器件处于工作状态时，停止向所述外围器件的公共电极施加所述第一电压信号。
本发明的有益效果为：在半导体器件处于待机状态时，向外围器件的公共电极施加第一电压信号，使局部字线的电压稳定在预设电压范围内，存储单元的栅极保持被偏置状态，进而使存储单元中的沟道电荷的状态保持不变，有效减少第一次读取的错误位数，避免读取错误。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的半导体器件的结构示意图。
图2为本发明实施例提供的半导体器件中外围器件的结构示意图。
图3为本发明实施例提供的半导体器件中所有存储单元的阈值电压的统计分布图。
图4a至4d为现有技术中半导体器件在不同温度下两次读取的FBC概率分布图。
图5a至5k为现有技术中不同存储页在不同数据状态下两次读取的FBC统计图。
图6为本发明实施例提供的半导体器件两次读取时的局部字线电压的示意图。
图7a至7e为本发明实施例与现有技术第一次读取的FBC对比图。
图8为本发明实施例提供的用于操作半导体器件的方法的流程示意图。
具体实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
本发明实施例提供一种用于操作半导体器件的方法及半导体器件。
参见图1，图1是本发明实施例提供的半导体器件的结构示意图。所述半导体器件包括存储器阵列1和耦合至该存储器阵列1的外围电路2。存储器阵列1可以为非易失性存储器阵列，在断电时保持其状态，例如存储器阵列1可以为NAND闪存。存储器阵列1包括多个纵向延伸的存储器串11，每个存储器串11包括串联耦合且纵向堆叠的多个存储单元12。每个存储单元12可以是包括浮栅晶体管的“浮栅”类型的存储单元，也可以是包括电荷捕获晶体管的“电荷捕获”类型的存储单元。
每个存储器串11可以在其源极端部耦合至源极选择晶体管13，并且在其漏极端部耦合至漏极选择晶体管14。源极选择晶体管13和漏极选择晶体管14可以被配置为在读取操作期间激活选择存储器串11。在一些实施例中，例如，同一存储器块中的存储器串11的源极选择晶体管13通过同一条源极线15(例如，公共源极线)耦合至地。每个存储器串11的漏极选择晶体管14耦合至相应的位线BL，经由输出总线(图中未示出)从位线BL读取数据。通过局部字线LWL耦合相邻存储器串11的存储单元12，局部字线LWL选择哪一行存储单元12受到读取操作的影响。在一些实施例中，每条局部字线LWL耦合至存储单元12的存储页(page)18，即一条局部字线LWL对应连接一个存储页18。
外围电路2可以包括外围器件21，外围器件21的个数与局部字线LWL的条数相同，多个外围器件21与多条局部字线LWL一一对应设置，即每个外围器件21与一条局部字线LWL对应连接，进而与相应的存储页18中的存储单元12连接。每个外围器件21包括一个公共电极S和一个输出电极D，每个外围器件21通过其输出电极D与一条局部字线LWL对应连接，即局部字线LWL的电压为对应的外围器件21的输出电极D的电压，同时局部字线LWL的电压为对应的存储页18中的存储单元12的控制栅极电压，因此通过控制外围器件21的输出电极D的电压，可以控制对应的存储页18中的存储单元12的控制栅极电压。
如图2所示，外围器件21可以为驱动晶体管，驱动晶体管的源极可以作为外围器件21的公共电极S，驱动晶体管的漏极可以作为外围器件21的输出电极D。每个驱动晶体管的漏极可以与其对应的局部字线LWL连接，即驱动晶体管的漏极电压为对应的局部字线LWL的电压。
如图1所示，外围电路2还可以包括电压模块22，电压模块22分别与每个外围器件21的公共电极S连接，用于向外围器件21的公共电极S提供电压信号。
另外，外围电路2还可以包括用于促进半导体器件的操作的任何适当数字、模拟和/或混合信号电路。例如，外围电路2还可以包括以下一种或多种：数据缓冲器(如位线页缓冲器)、解码器(如行解码器或列解码器)、感测放大器、电荷泵、电流或电压基准、或者电路的任何有源或无源部件(如晶体管、二极管、电阻器或电容器)。在一些实施例中，外围电路2使用互补金属氧化物半导体(CMOS)技术形成。
需要说明的是，半导体器件存储信息的原理是通过改变存储在存储介质的电荷数量改变其阈值电压从而达到存储信息的目的。例如，处于擦除(erase)数据状态的存储单元，可以认为其存储介质中没有电子，故其阈值电压小于读取电压，认为其存储信息为1，而对于存储数据状态的存储单元，存储介质中有电子，其阈值电压通常大于读取电压，认为其存储信息为0。
一个存储单元中可以存储多位信息，即多阶存储单元，其实现方法为设计多组阈值电压，进而将存储单元分为多个数据状态。图3为所有存储单元的阈值电压的统计分布图，图3中的横坐标为阈值电压，纵坐标为处于该阈值电压下的存储单元个数。当存储单元写入数据后，阈值电压统计分布近似于正态分布。如图3所示，半导体器件包括七个数据状态L1～L7，每个数据状态的阈值电压均不相同。在对半导体器件进行读取操作时，需要向相应的存储单元施加读取电压，以从该存储单元中读取数据，进而确定存储单元的数据状态。
在半导体器件处于待机状态时，为了降低消耗功率，除了保持存储单元中的数据所必须的电压供给外，停止其他电压供给。例如，外围电路2中的外围器件21为驱动晶体管时，驱动晶体管的栅极电压Vg为0V，驱动晶体管的漏极电压Vdd为2.2V，驱动晶体管的源极在未被电压模块22施加电压信号时，源极电压为Vss＝Vdd-Vt1，Vt1为驱动晶体管的阈值电压，导致驱动晶体管的漏极电压Vdd掉电至Vss，即外围器件21漏电，使其输出电极D的电压为低电压，与该外围器件21的输出电极D连接的局部字线LWL的电压为低电压，与该局部字线LWL连接的存储单元12的控制栅极的电压为低电压。而存储单元12的有效电压为Vgate-Vt2，Vgate为控制栅极的电压，Vt2为存储单元12的阈值电压。在Vgate为低电压时，存储单元12的有效电压变为负势能，而势能变化，导致存储单元12的沟道电荷重新平衡时的密度发生变化。
存储单元12的沟道电荷的密度变化等效于存储单元12的阈值电压发生移动，通常数据状态L1～L4的阈值电压在图3中向左移，而数据状态L5～L7的阈值电压在图3中向右移。第一次读取时，局部字线LWL的电压从低电压开始增加，存储单元12的阈值电压偏移，会产生大量的错误位数(fail bit count，FBC)，可能导致第一次读取错误。
通过比较两次读取的错误位数可进一步确定第一次读取是否错误。具体地，对于同一存储页18，在数据写入或者读取之后进行几小时的烘焙(air bake)，并连续进行两次读取，连续两次读取中的第一次读取的错误位数为FBC1，第二次读取的错误位数为FBC2。
需要说明的是，不同温度下，连续两次读取中的第一次读取发生的时间不同，且在不同时间下，连续两次读取中的第一次读取和第二次读取的错误位数不同。如图4a至4d所示，横坐标为错误位数FBC，纵坐标为分布概率。在115℃下，第一次读取发生时间为13.4min～16.7min之间；在85℃下，第一次读取发生时间为45min～1h之间；在55℃下，第一次读取发生时间为7.25h～10h之间；在25℃下，第一次读取发生时间为24小时之内。由此可见，在不同温度下，连续两次读取中的第一次读取相对于第二次读取都具有更高概率产生更多的错误位数。
如图5a至5k所示，不同存储页18在不同数据状态下的FBC1和FBC2不同。若两次读取的错误位数相差较大，例如(FBC1-FBC2)/FBC2＞20％，则确定出现第一次读取错误。如图5a至5c所示，由三个不同的下位存储页(lower page，LP)在数据状态L1、L4、L5下两次读取的FBC可以看出，第一次读取错误主要出现在数据状态L1处。如图5d至5g所示，由四个中位存储页(middle page，MP)在数据状态L2、L4、L5下两次读取的FBC可以看出，第一次读取错误主要出现在数据状态L2、L4/L5处；如图5h至5k所示，由四个上位存储页(upper page，UP)在数据状态L2、L3、L6下两次读取的FBC可以看出，第一次读取错误主要出现在数据状态L3、L6处。
为了减少第一次读取的错误位数，避免读取错误，本实施例在半导体处于待机状态时，通过电压模块22向外围器件21的公共电极S施加第一电压信号，即抬高公共电极S的电压，防止外围器件21的输出电极D的电压掉电至低电压，从而使局部字线LWL的电压稳定在预设电压范围内。其中，预设电压范围优选为1V至目标电压，该目标电压为半导体器件处于工作状态时外围器件21的输出电极D的电压Vdd，Vdd可以为2.2V，则预设电压范围可以为1V至2.2V。
局部字线LWL的电压稳定在预设电压范围内，存储单元12的控制栅极的电压稳定在预设电压范围，避免存储单元12的有效电压变为负势能，保证存储单元12的沟道电荷保持在稳定状态，从而减少第一次读取的错误位数，避免读取错误。
进一步地，电压模块22可以通过向外围器件21的公共电极S施加第一电压信号，使施加第一电压信号后的公共源极S的电压等于输出电极D的电压，以保证外围器件21不漏电，即外围器件21的输出电极D不掉电，局部字线LWL不掉电，例如外围器件21的输出电极D的电压保持在2.2V，局部字线LWL的电压保持在2.2V，从而使存储单元12的沟道电荷保持在稳定状态。
在外围器件21为驱动晶体管时，电压模块22向作为公共电极S的驱动晶体管的源极施加第一电压信号，使施加第一电压信号后的源极电压等于作为输出电极D的驱动晶体管的漏极电压。驱动晶体管的源极通过施加第一电压信号将电压抬高至与漏极相等的电压，即Vss＝Vdd，如图2所示，可以有效防止驱动晶体管漏电，即外围器件21不漏电。如图6所示，第一次读取时，局部字线LWL的电压稳定在Vdd，而无需从低电压(如0V)开始增长，从而保证存储单元12的沟道电荷保持在稳定状态，减少第一次读取的错误位数。
在一些实施例中，电压模块22还可以与外围器件21的输出电极D连接，电压模块22还可以向外围器件21的输出电极D施加第二电压信号，即电压模块22可以向外围器件21的公共电极S施加第一电压信号的同时，向输出电极D施加第二电压信号。第一电压信号与第二电压信号不同，但施加第一电压信号后的公共电极S的电压与施加第二电压信号后的输出电极D的电压相同，且该相同电压可以为1V至目标电压中的任意一个电压。
在外围器件21为驱动晶体管时，电压模块22向作为公共电极S的驱动晶体管的源极施加第一电压信号，同时向作为输出电极D的驱动晶体管的漏极施加第二电压信号，以保证施加第一电压信号后的源极电压等于施加第二电压信号后的漏极电压，且该相同电压可以为1V至目标电压中的任意一个电压。
如图7a至7e所示，横坐标为延迟时间，纵坐标为FBC1-Base FBC，FBC1为第一次读取的错误位数，Base FBC为第二次读取的错误位数的平均值。可以看出，在不同温度下，本发明实施例相对于现有技术中的方案，都能够有效减少第一次读取的错误位数。
进一步地，半导体器件处于工作状态时，例如半导体器件进行读取、写入等操作时，电压模块11还用于停止向外围器件21的公共电极S施加所述第一电压信号，以保证半导体器件在工作状态时能够正常工作。
由上述可知，本发明实施例在半导体器件处于待机状态时，向外围器件的公共电极施加第一电压信号，使局部字线的电压稳定在预设电压范围内，存储单元的栅极保持被偏置状态，进而使存储单元中的沟道电荷的状态保持不变，有效减少第一次读取的错误位数，避免读取错误。
如图8所示，本发明实施例还提供一种用于操作半导体器件的方法，所述半导体器件包括外围器件，与所述外围器件对应连接的局部字线，以及与所述局部字线对应连接的至少一个存储单元，所述外围器件包括公共电极以及与所述局部字线连接的输出电极。所述用于操作半导体器件的方法可以包括步骤801，具体如下：
步骤801、在所述半导体器件处于待机状态时，向所述外围器件的公共电极施加第一电压信号，使所述局部字线的电压稳定在预设电压范围内。
可选地，所述外围器件在施加所述第一电压信号后不漏电。
可选地，所述外围器件为驱动晶体管，所述驱动晶体管的源极为所述公共电极，所述驱动晶体管的漏极为所述输出电极；所述向所述外围器件的公共电极施加第一电压信号，包括：
向所述驱动晶体管的源极施加第一电压信号，使施加所述第一电压信号后的源极电压等于所述驱动晶体管的漏极电压。
可选地，所述方法还包括：
向所述驱动晶体管的漏极施加第二电压信号，使施加所述第一电压信号后的源极电压等于施加所述第二电压信号后的漏极电压。
可选地，所述预设电压范围为1V至目标电压，所述目标电压为所述半导体器件处于工作状态时所述外围器件的输出电极的电压。
可选地，所述方法还包括：
在所述半导体器件处于工作状态时，停止向所述外围器件的公共电极施加所述第一电压信号。
由上述可知，本发明实施例在半导体器件处于待机状态时，向外围器件的公共电极施加第一电压信号，使局部字线的电压稳定在预设电压范围内，存储单元的栅极保持被偏置状态，进而使存储单元中的沟道电荷的状态保持不变，有效减少第一次读取的错误位数，避免读取错误。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (12)

1.一种用于操作半导体器件的方法，其特征在于，所述半导体器件包括外围器件，与所述外围器件对应连接的局部字线，以及与所述局部字线对应连接的至少一个存储单元，所述外围器件包括公共电极以及与所述局部字线连接的输出电极，所述方法包括：
在所述半导体器件处于待机状态时，向所述外围器件的公共电极施加第一电压信号，使所述局部字线的电压稳定在预设电压范围内。
2.根据权利要求1所述的用于操作半导体器件的方法，其特征在于，所述外围器件在施加所述第一电压信号后所述局部字线不漏电。
3.根据权利要求1所述的用于操作半导体器件的方法，其特征在于，所述外围器件为驱动晶体管，所述驱动晶体管的源极为所述公共电极，所述驱动晶体管的漏极为所述输出电极；
所述向所述外围器件的公共电极施加第一电压信号，包括：
向所述驱动晶体管的源极施加第一电压信号，使施加所述第一电压信号后的源极电压等于所述驱动晶体管的漏极电压。
4.根据权利要求3所述的用于操作半导体器件的方法，其特征在于，所述方法还包括：
向所述驱动晶体管的漏极施加第二电压信号，使施加所述第一电压信号后的源极电压等于施加所述第二电压信号后的漏极电压。
5.根据权利要求1所述的用于操作半导体器件的方法，其特征在于，所述预设电压范围为1V至目标电压，所述目标电压为所述半导体器件处于工作状态时所述外围器件的输出电极的电压。
6.根据权利要求1所述的用于操作半导体器件的方法，其特征在于，所述方法还包括：
在所述半导体器件处于工作状态时，停止向所述外围器件的公共电极施加所述第一电压信号。
7.一种半导体器件，其特征在于，包括：
外围器件，所述外围器件包括公共电极和输出电极；
与所述外围器件的输出电极对应连接的局部字线；
与所述局部字线对应连接的至少一个存储单元；以及，
与所述外围器件的公共电极连接的电压模块；
其中，所述电压模块用于在所述半导体器件处于待机状态时，向所述外围器件的公共电极施加第一电压信号，使所述局部字线的电压稳定在预设电压范围内。
8.根据权利要求7所述的半导体器件，其特征在于，所述外围器件在施加所述第一电压信号后所述局部字线不漏电。
9.根据权利要求7所述的半导体器件，其特征在于，所述外围器件为驱动晶体管，所述驱动晶体管的源极为所述公共电极，所述驱动晶体管的漏极为所述输出电极；
所述电压模块具体用于向所述驱动晶体管的源极施加第一电压信号，使施加所述第一电压信号后的源极电压等于所述驱动晶体管的漏极电压。
10.根据权利要求9所述的半导体器件，其特征在于，所述电压模块还用于向所述驱动晶体管的漏极施加第二电压信号，使施加所述第一电压信号后的源极电压等于施加所述第二电压信号后的漏极电压。
11.根据权利要求7所述的半导体器件，其特征在于，所述预设电压范围为1V至目标电压，所述目标电压为所述半导体器件处于工作状态时所述外围器件的输出电极的电压。
12.根据权利要求7所述的半导体器件，其特征在于，所述电压模块还用于在所述半导体器件处于工作状态时，停止向所述外围器件的公共电极施加所述第一电压信号。
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