JPH0653496A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0653496A JPH0653496A JP5131634A JP13163493A JPH0653496A JP H0653496 A JPH0653496 A JP H0653496A JP 5131634 A JP5131634 A JP 5131634A JP 13163493 A JP13163493 A JP 13163493A JP H0653496 A JPH0653496 A JP H0653496A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 132
- 238000001514 detection method Methods 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
Landscapes
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高速性を重視する時にはＭＯＳＦＥＴのしき
い値を低く設定でき、スタンドバイ時などの低消費電力
を重視する時にはＭＯＳＦＥＴのしきい値を高く設定で
き、高速性と低消費電力の両立を達成する半導体装置を
提供すること。 【構成】 ｎ型Ｓｉ基板（チップ）１上にｐウェル領域
が選択的に形成され、基板１の表面に形成されたｐチャ
ネルのＭＯＳＦＥＴとｐウェル領域に形成されたｎチャ
ネルＭＯＳＦＥＴとを基本セルとする主回路４と、基板
１上に形成された入出力回路２と、基板１上に形成され
た基板バイアス発生回路３とを備えた半導体装置であ
り、入出力回路２を介して基板バイアス発生回路３を制
御し、基板１及びｐウェル領域にかかるバイアス７、８
をＭＯＳＦＥＴの動作モード及び動作電圧のいずれかに
応じて可変設定する。
い値を低く設定でき、スタンドバイ時などの低消費電力
を重視する時にはＭＯＳＦＥＴのしきい値を高く設定で
き、高速性と低消費電力の両立を達成する半導体装置を
提供すること。 【構成】 ｎ型Ｓｉ基板（チップ）１上にｐウェル領域
が選択的に形成され、基板１の表面に形成されたｐチャ
ネルのＭＯＳＦＥＴとｐウェル領域に形成されたｎチャ
ネルＭＯＳＦＥＴとを基本セルとする主回路４と、基板
１上に形成された入出力回路２と、基板１上に形成され
た基板バイアス発生回路３とを備えた半導体装置であ
り、入出力回路２を介して基板バイアス発生回路３を制
御し、基板１及びｐウェル領域にかかるバイアス７、８
をＭＯＳＦＥＴの動作モード及び動作電圧のいずれかに
応じて可変設定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係わり、
特にＭＯＳＦＥＴを含んだ集積回路においてそのデバイ
スを含む基板の電位を変化させるようにした半導体装置
に関する。
特にＭＯＳＦＥＴを含んだ集積回路においてそのデバイ
スを含む基板の電位を変化させるようにした半導体装置
に関する。
【０００２】
【従来の技術】集積回路の中にはＭＯＳＦＥＴが多数含
まれるが、ＭＯＳＦＥＴにはしきい値が存在し、このし
きい値によりトランジスタのＯＮ−ＯＦＦ特性が決ま
る。このしきい値は、集積回路のスピード、スタンドバ
イ電流などの制限、つまりＭＯＳＦＥＴのドライブ能力
やゲート電圧が０Ｖのときのリーク電流によって決ま
る。
まれるが、ＭＯＳＦＥＴにはしきい値が存在し、このし
きい値によりトランジスタのＯＮ−ＯＦＦ特性が決ま
る。このしきい値は、集積回路のスピード、スタンドバ
イ電流などの制限、つまりＭＯＳＦＥＴのドライブ能力
やゲート電圧が０Ｖのときのリーク電流によって決ま
る。
【０００３】ＭＯＳＦＥＴのしきい値は通常、ゲート酸
化膜厚やゲート酸化膜下のＳｉ基板における不純物濃度
によって制限される。一般にしきい値を高くするために
は、ゲート酸化膜厚を増加したり、ゲート酸化膜下のＳ
ｉ基板の不純物濃度を高くすればよい。逆に、しきい値
を低くするためには、ゲート酸化膜厚を薄くし、ゲート
酸化膜下のＳｉ基板の不純物濃度を低くすればよい。し
かし、しきい値が高ければ、リーク電流が抑えられる代
わりにＭＯＳＦＥＴのドライブ能力は落ちる。逆に、し
きい値が低いと、ＭＯＳＦＥＴのドライブ能力が増加す
る代わりにリーク電流は増大する。
化膜厚やゲート酸化膜下のＳｉ基板における不純物濃度
によって制限される。一般にしきい値を高くするために
は、ゲート酸化膜厚を増加したり、ゲート酸化膜下のＳ
ｉ基板の不純物濃度を高くすればよい。逆に、しきい値
を低くするためには、ゲート酸化膜厚を薄くし、ゲート
酸化膜下のＳｉ基板の不純物濃度を低くすればよい。し
かし、しきい値が高ければ、リーク電流が抑えられる代
わりにＭＯＳＦＥＴのドライブ能力は落ちる。逆に、し
きい値が低いと、ＭＯＳＦＥＴのドライブ能力が増加す
る代わりにリーク電流は増大する。
【０００４】このように、ＭＯＳＦＥＴのしきい値が決
まってしまうと、リーク電流とドライブ能力は自ずから
決まってしまう。また、ＭＯＳＦＥＴを微細化すると、
パンチスルーやショートチャネル効果を防ぐためにゲー
ト酸化膜厚を薄くする必要があるが、この場合には過度
に不純物濃度を高くしないと所望のしきい値が得られな
い。
まってしまうと、リーク電流とドライブ能力は自ずから
決まってしまう。また、ＭＯＳＦＥＴを微細化すると、
パンチスルーやショートチャネル効果を防ぐためにゲー
ト酸化膜厚を薄くする必要があるが、この場合には過度
に不純物濃度を高くしないと所望のしきい値が得られな
い。
【０００５】上記の問題点を解決するために集積回路の
一部、又は全てに基板バイアスをかける方法などが提案
されており、これらの方法はＤＲＡＭを中心に実施され
ている。基板バイアスを印加するとＭＯＳＦＥＴのしき
い値は高くなるので、不純物濃度が多少低くともリーク
電流を下げられる。また、集積回路中のＭＯＳＦＥＴの
ゲート酸化膜下のＳｉ基板の不純物濃度を場所によって
変化させることにより、ドライブ能力を重視するＭＯＳ
ＦＥＴのしきい値は低く設定し、リーク電流を重視する
ＭＯＳＦＥＴのしきい値を高くすることが提案され、実
施されてきた。
一部、又は全てに基板バイアスをかける方法などが提案
されており、これらの方法はＤＲＡＭを中心に実施され
ている。基板バイアスを印加するとＭＯＳＦＥＴのしき
い値は高くなるので、不純物濃度が多少低くともリーク
電流を下げられる。また、集積回路中のＭＯＳＦＥＴの
ゲート酸化膜下のＳｉ基板の不純物濃度を場所によって
変化させることにより、ドライブ能力を重視するＭＯＳ
ＦＥＴのしきい値は低く設定し、リーク電流を重視する
ＭＯＳＦＥＴのしきい値を高くすることが提案され、実
施されてきた。
【０００６】これらの改善方法は集積度が低いときや動
作電圧が５Ｖまでは有効であった。しかし、集積度が増
すと、高速化と低スタンドバイのためのＭＯＳＦＥＴの
作成方法が非常に違ってきて、プロセス上の困難度が増
してきた。また、動作電圧が下がってくると、しきい値
が動作電圧に占める割合が増加して、更にこの困難度が
増してきた。
作電圧が５Ｖまでは有効であった。しかし、集積度が増
すと、高速化と低スタンドバイのためのＭＯＳＦＥＴの
作成方法が非常に違ってきて、プロセス上の困難度が増
してきた。また、動作電圧が下がってくると、しきい値
が動作電圧に占める割合が増加して、更にこの困難度が
増してきた。
【０００７】例えば、動作電圧が１．５Ｖでは高速性を
維持するためにはしきい値が０．３Ｖ以下であること、
つまり動作電圧の約２割以下であることが必要であるこ
とが解析的に判っている。一方、３００ｋ以上のゲート
を持つロジック集積回路のスタンドバイを約１０μＡ以
下にしようとすると、しきい値は０．６Ｖ以上にしなけ
ればならない。また、動作電圧が異なる場合には、高速
性を維持するためのしきい値が異なり、例えば、動作電
圧が３Ｖでは０．６Ｖ以下、１．５Ｖでは０．３Ｖ以下
となってしまう。このため、従来方法ではこれらの両立
は非常に困難であった。
維持するためにはしきい値が０．３Ｖ以下であること、
つまり動作電圧の約２割以下であることが必要であるこ
とが解析的に判っている。一方、３００ｋ以上のゲート
を持つロジック集積回路のスタンドバイを約１０μＡ以
下にしようとすると、しきい値は０．６Ｖ以上にしなけ
ればならない。また、動作電圧が異なる場合には、高速
性を維持するためのしきい値が異なり、例えば、動作電
圧が３Ｖでは０．６Ｖ以下、１．５Ｖでは０．３Ｖ以下
となってしまう。このため、従来方法ではこれらの両立
は非常に困難であった。
【０００８】
【発明が解決しようとする課題】このように従来、ＭＯ
ＳＦＥＴを有する半導体装置においては、集積回路中の
１つのＭＯＳＦＥＴが実現できるしきい値が一つのみで
あることから、集積回路の高速化と低スタンドバイの両
立、又は、動作電圧が異なる場合における最適しきい値
の設定は困難であった。
ＳＦＥＴを有する半導体装置においては、集積回路中の
１つのＭＯＳＦＥＴが実現できるしきい値が一つのみで
あることから、集積回路の高速化と低スタンドバイの両
立、又は、動作電圧が異なる場合における最適しきい値
の設定は困難であった。
【０００９】本発明は、このような事情を考慮してなさ
れたものであり、本発明の目的は、高速性を重視する時
と低消費電力を重視する時のような動作モード、又は、
動作電圧によってＭＯＳＦＥＴのしきい値をそれぞれ最
適に設定することができる半導体装置を提供することに
ある。
れたものであり、本発明の目的は、高速性を重視する時
と低消費電力を重視する時のような動作モード、又は、
動作電圧によってＭＯＳＦＥＴのしきい値をそれぞれ最
適に設定することができる半導体装置を提供することに
ある。
【００１０】
【課題を解決するための手段】本発明の第１の骨子は、
主回路の動作モードによってＭＯＳＦＥＴの形成された
基板バイアスを変化させることにある。つまり、もとも
とのＭＯＳＦＥＴのしきい値を低く設定しておき、例え
ば回路性能を重視する動作時にはそのまま動作させ、ス
タンドバイ時には基板バイアスを働かせ、ＭＯＳＦＥＴ
のしきい値を高く変化させ、ＭＯＳＦＥＴのリーク電流
を抑え、スタンドバイ電流を低くすることを特徴とす
る。
主回路の動作モードによってＭＯＳＦＥＴの形成された
基板バイアスを変化させることにある。つまり、もとも
とのＭＯＳＦＥＴのしきい値を低く設定しておき、例え
ば回路性能を重視する動作時にはそのまま動作させ、ス
タンドバイ時には基板バイアスを働かせ、ＭＯＳＦＥＴ
のしきい値を高く変化させ、ＭＯＳＦＥＴのリーク電流
を抑え、スタンドバイ電流を低くすることを特徴とす
る。
【００１１】本発明の第２の骨子は、主回路の動作電圧
の値によって、ＭＯＳＦＥＴの形成された基板バイアス
を変化させることにある。本発明の第１の半導体装置
は、第１導電型の半導体基板と、この基板上に形成され
たｐチャネル又はｎチャネルのＭＯＳＦＥＴを含む主回
路と、前記基板に印加されるバイアスを前記主回路の動
作モードに応じて可変設定する手段とを具備することを
特徴とする。
の値によって、ＭＯＳＦＥＴの形成された基板バイアス
を変化させることにある。本発明の第１の半導体装置
は、第１導電型の半導体基板と、この基板上に形成され
たｐチャネル又はｎチャネルのＭＯＳＦＥＴを含む主回
路と、前記基板に印加されるバイアスを前記主回路の動
作モードに応じて可変設定する手段とを具備することを
特徴とする。
【００１２】本発明の第２の半導体装置は、第１導電型
の半導体基板と、この基板上に形成されたｐチャネル又
はｎチャネルのＭＯＳＦＥＴを含む主回路と、前記基板
に印加されるバイアスを前記主回路の動作電圧に応じて
可変設定する手段とを具備することを特徴とする。
の半導体基板と、この基板上に形成されたｐチャネル又
はｎチャネルのＭＯＳＦＥＴを含む主回路と、前記基板
に印加されるバイアスを前記主回路の動作電圧に応じて
可変設定する手段とを具備することを特徴とする。
【００１３】
【作用】本発明によれば、主回路の動作モード又は動作
電圧に応じて基板バイアスを可変設定することにより、
高速性と低消費電力の両立、又は、動作電圧が異なる場
合における最適しきい値設定を達成することが可能とな
る。
電圧に応じて基板バイアスを可変設定することにより、
高速性と低消費電力の両立、又は、動作電圧が異なる場
合における最適しきい値設定を達成することが可能とな
る。
【００１４】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。図１は、本発明の第１の実施例に係わる半導
体装置の回路構成を示すブロック図である。図中１はｎ
型基板にｐウェルを持つＣＭＯＳ構造のＬＳＩチップ、
２は外部とのデータの授受を行う入出力回路、３は入出
力回路２を介して供給される信号６に基づいて例えば−
０．５Ｖと０．５Ｖの電位を発生させる基板バイアス発
生回路、４はｐチャネル及びｎチャネルのＭＯＳＦＥＴ
を含む主回路である。ＬＳＩチップ１内に、上記入出力
回路２、基板バイアス発生回路３及び主回路４が内蔵さ
れている。
説明する。図１は、本発明の第１の実施例に係わる半導
体装置の回路構成を示すブロック図である。図中１はｎ
型基板にｐウェルを持つＣＭＯＳ構造のＬＳＩチップ、
２は外部とのデータの授受を行う入出力回路、３は入出
力回路２を介して供給される信号６に基づいて例えば−
０．５Ｖと０．５Ｖの電位を発生させる基板バイアス発
生回路、４はｐチャネル及びｎチャネルのＭＯＳＦＥＴ
を含む主回路である。ＬＳＩチップ１内に、上記入出力
回路２、基板バイアス発生回路３及び主回路４が内蔵さ
れている。
【００１５】図２は、ＬＳＩチップ１の素子構造、特に
主回路４における基本素子構造を示す断面図である。ｎ
型Ｓｉ基板（第１導電型半導体基板）２１の表面層の一
部に、ｐウェル（第２導電型ウェル）３１が形成されて
いる。基板２１の表面にはｐ+ 型のソース・ドレイン領
域２２とゲート酸化膜２３及びゲート電極２４からなる
ｐチャネルＭＯＳＦＥＴ（第１のＭＯＳＦＥＴ）が形成
され、ｐウェル３１の表面にはｎ+ 型のソース・ドレイ
ン領域３２とゲート酸化膜３３及びゲート電極３４から
なるｎチャネルＭＯＳＦＥＴ（第２のＭＯＳＦＥＴ）が
形成されている。そして、ｐチャネルＭＯＳＦＥＴとｎ
チャネルＭＯＳＦＥＴとの間には素子分離用絶縁膜４１
が形成されている。
主回路４における基本素子構造を示す断面図である。ｎ
型Ｓｉ基板（第１導電型半導体基板）２１の表面層の一
部に、ｐウェル（第２導電型ウェル）３１が形成されて
いる。基板２１の表面にはｐ+ 型のソース・ドレイン領
域２２とゲート酸化膜２３及びゲート電極２４からなる
ｐチャネルＭＯＳＦＥＴ（第１のＭＯＳＦＥＴ）が形成
され、ｐウェル３１の表面にはｎ+ 型のソース・ドレイ
ン領域３２とゲート酸化膜３３及びゲート電極３４から
なるｎチャネルＭＯＳＦＥＴ（第２のＭＯＳＦＥＴ）が
形成されている。そして、ｐチャネルＭＯＳＦＥＴとｎ
チャネルＭＯＳＦＥＴとの間には素子分離用絶縁膜４１
が形成されている。
【００１６】次に、本実施例装置の回路動作について説
明する。ＬＳＩチップ１には最小寸法が０．５μｍのｎ
チャネルＭＯＳＦＥＴ（以下、ｎＭＯＳと略記する）と
ｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳと略記する）
が含まれている。また、ゲート酸化膜厚は１１ｎｍで、
不純物濃度のピーク値は約１．５×１０17ｃｍ-3であ
る。基板バイアスが０ＶのときのｎＭＯＳのしきい値が
０．３Ｖで、ｐＭＯＳのしきい値が−０．３Ｖである。
明する。ＬＳＩチップ１には最小寸法が０．５μｍのｎ
チャネルＭＯＳＦＥＴ（以下、ｎＭＯＳと略記する）と
ｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳと略記する）
が含まれている。また、ゲート酸化膜厚は１１ｎｍで、
不純物濃度のピーク値は約１．５×１０17ｃｍ-3であ
る。基板バイアスが０ＶのときのｎＭＯＳのしきい値が
０．３Ｖで、ｐＭＯＳのしきい値が−０．３Ｖである。
【００１７】このＬＳＩチップ１がスタンドバイモード
になると、信号７と８の経路を通ってｎＭＯＳのあるｐ
ウェル３１に−０．５Ｖの電位を、ｐＭＯＳのあるｎ型
基板２１に０．５Ｖの電位を発生させる。すると、ｎＭ
ＯＳのしきい値は約０．６Ｖとなり、ｐＭＯＳのしきい
値は約−０．６Ｖとなる。これにより、ＭＯＳＦＥＴの
サブスレッショルドリーク電流は約１ｐＡ／μｍとな
り、ＬＳＩチップ１に含まれるトランジスタの幅の長さ
の合計を約１０ｍとすると、ＬＳＩ全体で１０μＡの非
常に低いスタンドバイ電流を実現できる。一方、動作時
は基板バイアスを発生させずに０Ｖになり、ｎＭＯＳの
しきい値は０．３Ｖで、ｐＭＯＳのしきい値は−０．３
Ｖなので、ＬＳＩチップとしての性能を全く損なわな
い。
になると、信号７と８の経路を通ってｎＭＯＳのあるｐ
ウェル３１に−０．５Ｖの電位を、ｐＭＯＳのあるｎ型
基板２１に０．５Ｖの電位を発生させる。すると、ｎＭ
ＯＳのしきい値は約０．６Ｖとなり、ｐＭＯＳのしきい
値は約−０．６Ｖとなる。これにより、ＭＯＳＦＥＴの
サブスレッショルドリーク電流は約１ｐＡ／μｍとな
り、ＬＳＩチップ１に含まれるトランジスタの幅の長さ
の合計を約１０ｍとすると、ＬＳＩ全体で１０μＡの非
常に低いスタンドバイ電流を実現できる。一方、動作時
は基板バイアスを発生させずに０Ｖになり、ｎＭＯＳの
しきい値は０．３Ｖで、ｐＭＯＳのしきい値は−０．３
Ｖなので、ＬＳＩチップとしての性能を全く損なわな
い。
【００１８】本実施例装置の回路動作のもう一つの例を
説明する。同様の集積回路において基板バイアスが０Ｖ
のときのｎＭＯＳのしきい値を０．６Ｖに、ｐＭＯＳの
しきい値を−０．６Ｖにしておく。このときのＭＯＳＦ
ＥＴのサブスレッショルドリーク電流は約１ｐＡ／μｍ
となり、ＬＳＩチップ１に含まれるトランジスタの幅の
長さの合計を約１０ｍとすると、ＬＳＩチップ全体で１
０μＡの非常に低いスタンドバイ電流を実現できる。
説明する。同様の集積回路において基板バイアスが０Ｖ
のときのｎＭＯＳのしきい値を０．６Ｖに、ｐＭＯＳの
しきい値を−０．６Ｖにしておく。このときのＭＯＳＦ
ＥＴのサブスレッショルドリーク電流は約１ｐＡ／μｍ
となり、ＬＳＩチップ１に含まれるトランジスタの幅の
長さの合計を約１０ｍとすると、ＬＳＩチップ全体で１
０μＡの非常に低いスタンドバイ電流を実現できる。
【００１９】一方、動作時は信号７と８の経路を通って
ｎＭＯＳのあるｐウェル３１に０．３Ｖの電位を、ｐＭ
ＯＳのあるｎ型基板２１に−０．３Ｖの電位を発生させ
る。すると、ｎＭＯＳのしきい値は約０．３Ｖ、ｐＭＯ
Ｓのしきい値は約−０．３Ｖとなり、やはりＬＳＩチッ
プとしての性能を全く損なわない。
ｎＭＯＳのあるｐウェル３１に０．３Ｖの電位を、ｐＭ
ＯＳのあるｎ型基板２１に−０．３Ｖの電位を発生させ
る。すると、ｎＭＯＳのしきい値は約０．３Ｖ、ｐＭＯ
Ｓのしきい値は約−０．３Ｖとなり、やはりＬＳＩチッ
プとしての性能を全く損なわない。
【００２０】このように本実施例によれば、ＬＳＩチッ
プ１内に主回路４と共に基板バイアス発生回路３を設
け、ＭＯＳＦＥＴの動作モードに応じて基板バイアスを
可変設定している。このため、高速性を重視するときに
はＭＯＳＦＥＴのしきい値を低く設定でき、スタンドバ
イ時などの低消費電力が重視されるときにはＭＯＳＦＥ
Ｔのしきい値を高く設定することができる。従って、動
作時におけるドライブ能力を向上させると共に、スタン
ドバイ時におけるリーク電流を低減させることができ、
プロセスの複雑化を招くことなく、高速性と低消費電力
の両立を達成できる。そしてこの効果は、特に電源電圧
が下がり、集積度が高くなった場合に有効である。
プ１内に主回路４と共に基板バイアス発生回路３を設
け、ＭＯＳＦＥＴの動作モードに応じて基板バイアスを
可変設定している。このため、高速性を重視するときに
はＭＯＳＦＥＴのしきい値を低く設定でき、スタンドバ
イ時などの低消費電力が重視されるときにはＭＯＳＦＥ
Ｔのしきい値を高く設定することができる。従って、動
作時におけるドライブ能力を向上させると共に、スタン
ドバイ時におけるリーク電流を低減させることができ、
プロセスの複雑化を招くことなく、高速性と低消費電力
の両立を達成できる。そしてこの効果は、特に電源電圧
が下がり、集積度が高くなった場合に有効である。
【００２１】また、上記第１の実施例では、動作モード
として、動作時とスタンドバイ時とを例にとって基板バ
イアスの値を変化させたが、これに限らず、例えば動作
時の高速モードと低速モードとで基板バイアスの値を変
化させても良い。
として、動作時とスタンドバイ時とを例にとって基板バ
イアスの値を変化させたが、これに限らず、例えば動作
時の高速モードと低速モードとで基板バイアスの値を変
化させても良い。
【００２２】次に、本発明の第２〜第５の実施例を、図
３〜図６を参照して説明する。なお、図３〜図６におい
て図１と同一部分には同一符号を付して、その詳しい説
明は省略する。
３〜図６を参照して説明する。なお、図３〜図６におい
て図１と同一部分には同一符号を付して、その詳しい説
明は省略する。
【００２３】図３は本発明の第２の実施例であり、この
第２の実施例では、基板バイアス発生回路３のＯＮ−Ｏ
ＦＦを入出力信号ではなく、外部からのコントロール信
号９で行っている。
第２の実施例では、基板バイアス発生回路３のＯＮ−Ｏ
ＦＦを入出力信号ではなく、外部からのコントロール信
号９で行っている。
【００２４】図４は本発明の第３の実施例であり、この
第３の実施例では、ｎＭＯＳのあるｐウェルとｐＭＯＳ
のあるｎ型基板に同時に基板バイアスをかけるのではな
く、信号１０の経路を介してｐウェル又は基板の一方に
バイアス電圧を印加するようにしている。この場合にお
いて、例えば、ｐウェル部だけに−０．５Ｖの電位をか
けるようにしてもよく、逆にｎ型基板だけに０．５Ｖの
電位をかけるようにしてもよい。
第３の実施例では、ｎＭＯＳのあるｐウェルとｐＭＯＳ
のあるｎ型基板に同時に基板バイアスをかけるのではな
く、信号１０の経路を介してｐウェル又は基板の一方に
バイアス電圧を印加するようにしている。この場合にお
いて、例えば、ｐウェル部だけに−０．５Ｖの電位をか
けるようにしてもよく、逆にｎ型基板だけに０．５Ｖの
電位をかけるようにしてもよい。
【００２５】図５は本発明の第４の実施例であり、この
第４の実施例では、ｎ型基板又はｐウェル部に同時に、
または一部に直接外部からのバイアス電圧をかけて、シ
ステム内でこのバイアスを制御するようにしている。
第４の実施例では、ｎ型基板又はｐウェル部に同時に、
または一部に直接外部からのバイアス電圧をかけて、シ
ステム内でこのバイアスを制御するようにしている。
【００２６】図６は、本発明の第５の実施例であり、こ
の第５の実施例では、入出力回路２に基板バイアス発生
回路３の出力７、８が入力されていない。すなわち、入
出力回路２については、基板バイアスを制御せずに主回
路４だけ制御するようにしている。
の第５の実施例では、入出力回路２に基板バイアス発生
回路３の出力７、８が入力されていない。すなわち、入
出力回路２については、基板バイアスを制御せずに主回
路４だけ制御するようにしている。
【００２７】上記のような第２〜第５の実施例において
も、第１の実施例と同様の効果が得られる。次に、本発
明の第６の実施例について図７を参照して説明する。図
７は、本発明の第６実施例に係る半導体装置の回路構成
を示すブロック図である。図中１３はｎ型基板にｐウェ
ルを持つＣＭＯＳ構造のＬＳＩチップ、１４は外部との
データの授受を行う入出力回路、１５はＬＳＩチップ１
３に入力される電圧の値を検知する検知回路、１６は検
知回路１５を介して供給される信号１７に基づいて、例
えば、１．５Ｖと−１．５Ｖの電位を発生させる基板バ
イアス発生回路、１８はｐチャネル及びｎチャネルのＭ
ＯＳＦＥＴを含む主回路である。ＬＳＩチップ１３内
に、上記入出力回路１４、検知回路１５、基板バイアス
回路１６及び主回路１８が内蔵されている。
も、第１の実施例と同様の効果が得られる。次に、本発
明の第６の実施例について図７を参照して説明する。図
７は、本発明の第６実施例に係る半導体装置の回路構成
を示すブロック図である。図中１３はｎ型基板にｐウェ
ルを持つＣＭＯＳ構造のＬＳＩチップ、１４は外部との
データの授受を行う入出力回路、１５はＬＳＩチップ１
３に入力される電圧の値を検知する検知回路、１６は検
知回路１５を介して供給される信号１７に基づいて、例
えば、１．５Ｖと−１．５Ｖの電位を発生させる基板バ
イアス発生回路、１８はｐチャネル及びｎチャネルのＭ
ＯＳＦＥＴを含む主回路である。ＬＳＩチップ１３内
に、上記入出力回路１４、検知回路１５、基板バイアス
回路１６及び主回路１８が内蔵されている。
【００２８】ＬＳＩチップ１３の基本素子構造を示す断
面図については、第１の実施例と同様に図２を参照し、
その詳しい説明は省略する。このＬＳＩチップに例えば
３Ｖが入力されると、検知回路１５はＨレベルの値を出
力する。このＨレベルの値は信号１７の経路を通って基
板バイアス発生回路１６に入力される。基板バイアス発
生回路１６はこの信号１７を受けて、信号１９と２０の
経路を通ってｎＭＯＳのあるｐウェル３１に−１．５Ｖ
の電位を、ｐＭＯＳのあるｎ型基板２１に１．５Ｖの電
位を発生させる。すると、ｎＭＯＳのしきい値は約０．
６Ｖとなり、ｐＭＯＳのしきい値は約−０．６Ｖとな
る。上記の動作により、３Ｖ動作での高速性と低消費電
力を実現することができる。
面図については、第１の実施例と同様に図２を参照し、
その詳しい説明は省略する。このＬＳＩチップに例えば
３Ｖが入力されると、検知回路１５はＨレベルの値を出
力する。このＨレベルの値は信号１７の経路を通って基
板バイアス発生回路１６に入力される。基板バイアス発
生回路１６はこの信号１７を受けて、信号１９と２０の
経路を通ってｎＭＯＳのあるｐウェル３１に−１．５Ｖ
の電位を、ｐＭＯＳのあるｎ型基板２１に１．５Ｖの電
位を発生させる。すると、ｎＭＯＳのしきい値は約０．
６Ｖとなり、ｐＭＯＳのしきい値は約−０．６Ｖとな
る。上記の動作により、３Ｖ動作での高速性と低消費電
力を実現することができる。
【００２９】一方、ＬＳＩチップ１３に例えば１．５Ｖ
が入力されると、検知回路１５はＬレベルの値を出力す
る。このＬレベルの値は信号１７の経路を通って基板バ
イアス発生回路１６に入力される。基板バイアス発生回
路１６はこの信号１７を受けて、信号１９と２０の経路
を通ってｎＭＯＳのあるｐウェル３１に−０．７Ｖの電
位を、ｐＭＯＳのあるｎ型基板２１に０．７Ｖの電位を
発生させる。すると、ｎＭＯＳのしきい値は約０．３Ｖ
となり、ｐＭＯＳのしきい値は約−０．３Ｖとなる。上
記の動作により、１．５Ｖ動作での高速性と低消費電力
を実現することができる。
が入力されると、検知回路１５はＬレベルの値を出力す
る。このＬレベルの値は信号１７の経路を通って基板バ
イアス発生回路１６に入力される。基板バイアス発生回
路１６はこの信号１７を受けて、信号１９と２０の経路
を通ってｎＭＯＳのあるｐウェル３１に−０．７Ｖの電
位を、ｐＭＯＳのあるｎ型基板２１に０．７Ｖの電位を
発生させる。すると、ｎＭＯＳのしきい値は約０．３Ｖ
となり、ｐＭＯＳのしきい値は約−０．３Ｖとなる。上
記の動作により、１．５Ｖ動作での高速性と低消費電力
を実現することができる。
【００３０】すなわち、本実施例のように検知回路を設
けることにより、動作電圧の１５〜２０％以下の適正な
しきい値電圧を実現でき、高速動作を広い電圧範囲で保
証することができる。
けることにより、動作電圧の１５〜２０％以下の適正な
しきい値電圧を実現でき、高速動作を広い電圧範囲で保
証することができる。
【００３１】第６の実施例の回路動作の他の例を説明す
る。基板バイアスが０Ｖの時のｎＭＯＳのしきい値を
０．５Ｖに、ｐＭＯＳのしきい値を−０．５Ｖにしてお
く。このＬＳＩチップに例えば５Ｖが入力されると、検
知回路１５はＨレベルの値を出力する。このＨレベルの
値は信号１７の経路を通って基板バイアス発生回路１６
に入力される。基板バイアス発生回路１６はこの信号１
７を受けて、信号１９と２０の経路を通ってｎＭＯＳの
あるｐウェル３１に−０．８Ｖの電位を、ｐＭＯＳのあ
るｎ型基板２１に０．８Ｖの電位を発生させる。する
と、ｎＭＯＳのしきい値は約１Ｖとなり、ｐＭＯＳのし
きい値は約−１Ｖとなる。上記の動作により、５Ｖ動作
での高速性と低消費電力を実現することができる。
る。基板バイアスが０Ｖの時のｎＭＯＳのしきい値を
０．５Ｖに、ｐＭＯＳのしきい値を−０．５Ｖにしてお
く。このＬＳＩチップに例えば５Ｖが入力されると、検
知回路１５はＨレベルの値を出力する。このＨレベルの
値は信号１７の経路を通って基板バイアス発生回路１６
に入力される。基板バイアス発生回路１６はこの信号１
７を受けて、信号１９と２０の経路を通ってｎＭＯＳの
あるｐウェル３１に−０．８Ｖの電位を、ｐＭＯＳのあ
るｎ型基板２１に０．８Ｖの電位を発生させる。する
と、ｎＭＯＳのしきい値は約１Ｖとなり、ｐＭＯＳのし
きい値は約−１Ｖとなる。上記の動作により、５Ｖ動作
での高速性と低消費電力を実現することができる。
【００３２】一方、ＬＳＩチップ１３に例えば３Ｖが入
力されると、検知回路１５はＬレベルの値を出力する。
このＬレベルの値は信号１７の経路を通って基板バイア
ス発生回路１６に入力される。基板バイアス発生回路１
６はこの信号１７を受けて、基板バイアスを発生させず
に０Ｖになり、ｎＭＯＳのしきい値は０．５Ｖで、ｐＭ
ＯＳのしきい値は−０．５Ｖなので、３Ｖ動作での高速
性と低消費電力を実現することができる。
力されると、検知回路１５はＬレベルの値を出力する。
このＬレベルの値は信号１７の経路を通って基板バイア
ス発生回路１６に入力される。基板バイアス発生回路１
６はこの信号１７を受けて、基板バイアスを発生させず
に０Ｖになり、ｎＭＯＳのしきい値は０．５Ｖで、ｐＭ
ＯＳのしきい値は−０．５Ｖなので、３Ｖ動作での高速
性と低消費電力を実現することができる。
【００３３】すなわち、電圧が高くなってパンチスルー
等のリーク電流を抑制する必要があるとき、又は、動作
消費電力を小さくしたい時などは、基板バイアスを発生
させてしきい値を高くすることにより実現できる。
等のリーク電流を抑制する必要があるとき、又は、動作
消費電力を小さくしたい時などは、基板バイアスを発生
させてしきい値を高くすることにより実現できる。
【００３４】上記のように、第６の実施例によれば、Ｌ
ＳＩチップ１３内に主回路１８と共に基板バイアス発生
回路１６及び検知回路１５を設け、主回路１８の動作電
圧の値に応じて基板バイアスを可変設定している。この
ため、異なる動作電圧での高速性又は低消費電力を重視
したしきい値設定を、同じプロセス条件で作ったチップ
で自動的に実現することができる。
ＳＩチップ１３内に主回路１８と共に基板バイアス発生
回路１６及び検知回路１５を設け、主回路１８の動作電
圧の値に応じて基板バイアスを可変設定している。この
ため、異なる動作電圧での高速性又は低消費電力を重視
したしきい値設定を、同じプロセス条件で作ったチップ
で自動的に実現することができる。
【００３５】本発明の第７の実施例について図８を参照
して説明する。図８は、本発明の第７の実施例に係る半
導体装置の回路構成を示すブロック図である。図中５０
はｎ型基板にｐウェルを持つＣＭＯＳ構造のＬＳＩチッ
プ、５１は外部とのデータの授受を行う入出力回路、５
２はＬＳＩチップ５０に入力される電圧の値を降圧する
降圧回路、５３は降圧回路５２から出力される電圧の値
を検知する検知回路、５４は検知回路５３を介して供給
される信号５５に基づいて、例えば、１．５Ｖと−１．
５Ｖの電位を発生させる基板バイアス発生回路、５６は
ｐチャネル及びｎチャネルのＭＯＳＦＥＴを含み、高電
圧動作部と低電圧動作部とを有する主回路である。ＬＳ
Ｉチップ５０内に、上記入出力回路５１、降圧回路５
２、検知回路５３、基板バイアス回路５４及び主回路５
６が内蔵されている。
して説明する。図８は、本発明の第７の実施例に係る半
導体装置の回路構成を示すブロック図である。図中５０
はｎ型基板にｐウェルを持つＣＭＯＳ構造のＬＳＩチッ
プ、５１は外部とのデータの授受を行う入出力回路、５
２はＬＳＩチップ５０に入力される電圧の値を降圧する
降圧回路、５３は降圧回路５２から出力される電圧の値
を検知する検知回路、５４は検知回路５３を介して供給
される信号５５に基づいて、例えば、１．５Ｖと−１．
５Ｖの電位を発生させる基板バイアス発生回路、５６は
ｐチャネル及びｎチャネルのＭＯＳＦＥＴを含み、高電
圧動作部と低電圧動作部とを有する主回路である。ＬＳ
Ｉチップ５０内に、上記入出力回路５１、降圧回路５
２、検知回路５３、基板バイアス回路５４及び主回路５
６が内蔵されている。
【００３６】この第７の実施例では、主回路５６を高電
圧動作部と低電圧動作部とに分けて、動作電圧が低く、
かつ、しきい値が動作電圧に占める割合の高い低電圧動
作部だけについて、基板バイアスを制御している。例え
ば、低電圧動作部を動作させる電圧値を検知回路５３で
検知し、検知した電圧値に応じてＨレベルかＬレベルの
いずれかの信号５５を発生させる。基板バイアス発生回
路５４は、Ｈレベルの信号５５を受けたときに、信号５
７、５８の経路を通って基板バイアスを発生させる。一
方、Ｌレベルの信号を受けたときには、基板バイアス発
生回路５４は基板バイアスを発生させない。このよう
に、低電圧動作部の動作電圧によって基板バイアスを制
御することにより、第６の実施例と同様な効果を得るこ
とができる。
圧動作部と低電圧動作部とに分けて、動作電圧が低く、
かつ、しきい値が動作電圧に占める割合の高い低電圧動
作部だけについて、基板バイアスを制御している。例え
ば、低電圧動作部を動作させる電圧値を検知回路５３で
検知し、検知した電圧値に応じてＨレベルかＬレベルの
いずれかの信号５５を発生させる。基板バイアス発生回
路５４は、Ｈレベルの信号５５を受けたときに、信号５
７、５８の経路を通って基板バイアスを発生させる。一
方、Ｌレベルの信号を受けたときには、基板バイアス発
生回路５４は基板バイアスを発生させない。このよう
に、低電圧動作部の動作電圧によって基板バイアスを制
御することにより、第６の実施例と同様な効果を得るこ
とができる。
【００３７】また、例えば、入出力回路５１からの信号
により、低電圧動作部の動作モードによって基板バイア
スを制御することもできる。この場合は、第１の実施例
と同様な効果を得ることができる。特に、動作電圧が低
くなると、高速性と低消費電力とを両立させることが困
難になるので、低電圧動作部の基板バイアスを制御する
ことは非常に効果が大きい。また、動作モードによって
基板バイアスを制御するときには、検知回路５３は必ず
しも必要ではない。
により、低電圧動作部の動作モードによって基板バイア
スを制御することもできる。この場合は、第１の実施例
と同様な効果を得ることができる。特に、動作電圧が低
くなると、高速性と低消費電力とを両立させることが困
難になるので、低電圧動作部の基板バイアスを制御する
ことは非常に効果が大きい。また、動作モードによって
基板バイアスを制御するときには、検知回路５３は必ず
しも必要ではない。
【００３８】上記のように、第７の実施例によれば、Ｌ
ＳＩチップ５０内に主回路５６と共に基板バイアス発生
回路５４、降圧回路５２及び検知回路５３を設け、低電
圧動作部のついてのみ基板バイアスを可変設定してい
る。このため、しきい値が動作電圧に占める割合の高い
低電圧動作部において、最適しきい値を得ることができ
る。
ＳＩチップ５０内に主回路５６と共に基板バイアス発生
回路５４、降圧回路５２及び検知回路５３を設け、低電
圧動作部のついてのみ基板バイアスを可変設定してい
る。このため、しきい値が動作電圧に占める割合の高い
低電圧動作部において、最適しきい値を得ることができ
る。
【００３９】上記の第７、第８の実施例については、第
１の実施例と同様に、第２乃至第６の実施例が適用でき
ることはいうまでもない。なお、本発明は上述した各実
施例に限定されるものではない。
１の実施例と同様に、第２乃至第６の実施例が適用でき
ることはいうまでもない。なお、本発明は上述した各実
施例に限定されるものではない。
【００４０】上記の実施例では基板としてｎ型Ｓｉを用
いたが、ｐ型Ｓｉを用いてもよい。更に、Ｓｉに限らず
他の半導体を用いることも可能である。実施例では、ウ
ェル構造がｎ型基板にｐウェルを持つＣＭＯＳ型であっ
たが、ウェル構造がｐ型基板にｎウェルを持つＣＭＯＳ
型にも勿論適用でき、基板のタイプにはよらない。ま
た、ＣＭＯＳＬＳＩチップだけでなく、ｎＭＯＳ型又は
ｐＭＯＳ型の単独でも、更にはＭＯＳとバイポーラを組
み合わせたＢｉＣＭＯＳタイプの集積回路にも適用可能
である。
いたが、ｐ型Ｓｉを用いてもよい。更に、Ｓｉに限らず
他の半導体を用いることも可能である。実施例では、ウ
ェル構造がｎ型基板にｐウェルを持つＣＭＯＳ型であっ
たが、ウェル構造がｐ型基板にｎウェルを持つＣＭＯＳ
型にも勿論適用でき、基板のタイプにはよらない。ま
た、ＣＭＯＳＬＳＩチップだけでなく、ｎＭＯＳ型又は
ｐＭＯＳ型の単独でも、更にはＭＯＳとバイポーラを組
み合わせたＢｉＣＭＯＳタイプの集積回路にも適用可能
である。
【００４１】また、動作時においても消費電力が重視さ
れ、性能が重視されないときには基板バイアス回路を働
かせＭＯＳＦＥＴのしきい値を高くし、性能が重視され
る時には基板バイアス発生回路を動作させずに、ＭＯＳ
ＦＥＴのしきい値を低くすることもできる。その他、本
発明は、その要旨を逸脱しない範囲で、種々変形して実
施することができる。
れ、性能が重視されないときには基板バイアス回路を働
かせＭＯＳＦＥＴのしきい値を高くし、性能が重視され
る時には基板バイアス発生回路を動作させずに、ＭＯＳ
ＦＥＴのしきい値を低くすることもできる。その他、本
発明は、その要旨を逸脱しない範囲で、種々変形して実
施することができる。
【００４２】
【発明の効果】以上詳述したように本発明によれば、主
回路の動作モード又は動作電圧に応じて基板バイアスを
可変設定することにより、ＭＯＳＦＥＴのしきい値をそ
れぞれ最適に設定することができる半導体装置を実現す
ることが可能となる。
回路の動作モード又は動作電圧に応じて基板バイアスを
可変設定することにより、ＭＯＳＦＥＴのしきい値をそ
れぞれ最適に設定することができる半導体装置を実現す
ることが可能となる。
【図１】本発明の第１の実施例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図２】本発明の第１の実施例における基本素子構造を
示す断面図。
示す断面図。
【図３】本発明の第２の実施例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図４】本発明の第３の実施例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図５】本発明の第４の実施例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図６】本発明の第５の実施例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図７】本発明の第６の実施例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
【図８】本発明の第７の実施例に係わる半導体装置の回
路構成を示すブロック図。
路構成を示すブロック図。
１、１３、５０…ＬＳＩチップ、 ２、１４、５１…入出力回路、 ３、１６、５４…基板バイアス発生回路、 ４、１８、５６…主回路 ５…入出力信号、 ６…入出力信号に基づいて発生された基板バイアス制御
信号、 ７、１９、５７…チップ内部で発生されたｎ型基板にか
ける基板バイアス、 ８、２０、５８…チップ内部で発生されたｐ型基板にか
ける基板バイアス、 ９…外部基板バイアス制御信号、 １０…ｎ型基板又はｐウェルにかける基板バイアス、 １１…外部からｎ型基板にかける基板バイアス、 １２…外部からｐ型基板にかける基板バイアス １５、５３…検知回路 １７、５５…検知回路からの出力信号 ２１…ｎ型Ｓｉ基板（第１導電型半導体基板）、 ２２…ｐ+ 型ソース・ドレイン領域、 ２３、３３…ゲート酸化膜、 ２４、３４…ゲート電極、 ３１…ｐウェル（第２導電型ウェル）、 ３２…ｎ+ 型ソース・ドレイン領域、 ４１…素子分離絶縁膜、 ５２…降圧回路。
信号、 ７、１９、５７…チップ内部で発生されたｎ型基板にか
ける基板バイアス、 ８、２０、５８…チップ内部で発生されたｐ型基板にか
ける基板バイアス、 ９…外部基板バイアス制御信号、 １０…ｎ型基板又はｐウェルにかける基板バイアス、 １１…外部からｎ型基板にかける基板バイアス、 １２…外部からｐ型基板にかける基板バイアス １５、５３…検知回路 １７、５５…検知回路からの出力信号 ２１…ｎ型Ｓｉ基板（第１導電型半導体基板）、 ２２…ｐ+ 型ソース・ドレイン領域、 ２３、３３…ゲート酸化膜、 ２４、３４…ゲート電極、 ３１…ｐウェル（第２導電型ウェル）、 ３２…ｎ+ 型ソース・ドレイン領域、 ４１…素子分離絶縁膜、 ５２…降圧回路。
Claims (15)
- 【請求項１】第１導電型の半導体基板と、この基板上に
形成されたｐチャネル又はｎチャネルのＭＯＳＦＥＴを
含む主回路と、前記基板に印加されるバイアスを前記主
回路の動作モードに応じて可変設定する手段とを具備す
ることを特徴とする半導体装置。 - 【請求項２】第１導電型の半導体基板と、この基板の表
面部に選択的に形成された第２導電型のウェル領域と、
前記基板上に形成されたｐチャネル又はｎチャネルのＭ
ＯＳＦＥＴと前記ウェル領域上に形成されたｎチャネル
又はｐチャネルのＭＯＳＦＥＴとを含む主回路と、前記
基板に印加されるバイアス及びウェル領域にかかるバイ
アスの少なくとも一方を前記主回路の動作モードに応じ
て可変設定する手段とを具備することを特徴とする半導
体装置。 - 【請求項３】前記バイアスを可変設定する手段として、
前記基板上に基板バイアス発生回路が設けられているこ
とを特徴とする請求項１又は請求項２記載の半導体装
置。 - 【請求項４】前記基板バイアス発生回路は、前記基板上
に設けられた入出力回路によって制御されることを特徴
とする請求項３記載の半導体装置。 - 【請求項５】前記基板バイアス発生回路は、外部信号に
よって制御されることを特徴とする請求項３記載の半導
体装置。 - 【請求項６】前記バイアスを可変設定する手段として、
前記主回路の動作モードに応じて外部から所定の電圧を
印加することを特徴とする請求項１又は請求項２記載の
半導体装置。 - 【請求項７】第１導電型の半導体基板と、この基板上に
形成されたｐチャネル又はｎチャネルのＭＯＳＦＥＴを
含む主回路と、前記基板に印加されるバイアスを前記主
回路の動作電圧に応じて可変設定する手段とを具備する
ことを特徴とする半導体装置。 - 【請求項８】第１導電型の半導体基板と、この基板の表
面部に選択的に形成された第２導電型のウェル領域と、
前記基板上に形成されたｐチャネル又はｎチャネルのＭ
ＯＳＦＥＴと前記ウェル領域上に形成されたｎチャネル
又はｐチャネルのＭＯＳＦＥＴとを含む主回路と、前記
基板に印加されるバイアス及びウェル領域にかかるバイ
アスの少なくとも一方を前記主回路の動作電圧に応じて
可変設定する手段とを具備することを特徴とする半導体
装置。 - 【請求項９】前記バイアスを可変設定する手段として、
前記基板上に基板バイアス発生回路が設けられているこ
とを特徴とする請求項７又は請求項８記載の半導体装
置。 - 【請求項１０】前記基板バイアス発生回路は、前記基板
上に設けられた前記主回路の動作電圧を検知する検知回
路によって制御されることを特徴とする請求項９記載の
半導体装置。 - 【請求項１１】前記バイアスを可変設定する手段とし
て、前記主回路の動作モードに応じて外部から所定の電
圧を印加することを特徴とする請求項７又は請求項８記
載の半導体装置。 - 【請求項１２】第１導電型の半導体基板と、この基板上
に形成されたｐチャネル又はｎチャネルのＭＯＳＦＥＴ
を含み、第１の電圧値で動作する第１の回路部と、前記
第１の電圧値より低い第２の電圧値で動作する第２の回
路部とを有する主回路と、前記基板に印加されるバイア
スを前記第２の回路部の動作モードに応じて可変設定す
る手段とを具備することを特徴とする半導体装置。 - 【請求項１３】前記バイアスを可変設定する手段とし
て、前記基板上に基板バイアス発生回路が設けられてい
ることを特徴とする請求項１２記載の半導体装置。 - 【請求項１４】第１導電型の半導体基板と、この基板上
に形成されたｐチャネル又はｎチャネルのＭＯＳＦＥＴ
を含み、第１の電圧値で動作する第１の回路部と、前記
第１の電圧値より低い第２の電圧値で動作する第２の回
路部とを有する主回路と、前記基板に印加されるバイア
スを前記第２の回路部の動作電圧に応じて可変設定する
手段とを具備することを特徴とする半導体装置。 - 【請求項１５】前記バイアスを可変設定する手段とし
て、前記基板上に基板バイアス発生回路が設けられてい
ることを特徴とする請求項１４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13163493A JP3503961B2 (ja) | 1992-06-02 | 1993-06-02 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14150592 | 1992-06-02 | ||
| JP4-141505 | 1992-06-02 | ||
| JP13163493A JP3503961B2 (ja) | 1992-06-02 | 1993-06-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653496A true JPH0653496A (ja) | 1994-02-25 |
| JP3503961B2 JP3503961B2 (ja) | 2004-03-08 |
Family
ID=26466412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13163493A Expired - Fee Related JP3503961B2 (ja) | 1992-06-02 | 1993-06-02 | 半導体装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3503961B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999010796A1 (fr) * | 1997-08-27 | 1999-03-04 | Hitachi, Ltd. | Circuit integre a semi-conducteurs et systeme de traitement de donnees |
| WO1999034445A1 (en) * | 1997-12-26 | 1999-07-08 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP2000339047A (ja) * | 1999-05-27 | 2000-12-08 | Hitachi Ltd | 半導体集積回路装置 |
| JP2001339045A (ja) * | 2000-05-25 | 2001-12-07 | Hitachi Ltd | 半導体集積回路装置 |
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|---|---|
| JP3503961B2 (ja) | 2004-03-08 |
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