JP4231003B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4231003B2 JP4231003B2 JP2004569092A JP2004569092A JP4231003B2 JP 4231003 B2 JP4231003 B2 JP 4231003B2 JP 2004569092 A JP2004569092 A JP 2004569092A JP 2004569092 A JP2004569092 A JP 2004569092A JP 4231003 B2 JP4231003 B2 JP 4231003B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- transistor
- voltage
- circuit block
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 70
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 230000004913 activation Effects 0.000 claims description 5
- 230000009849 deactivation Effects 0.000 claims description 3
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 27
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 27
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 26
- 102100031699 Choline transporter-like protein 1 Human genes 0.000 description 11
- 101000940912 Homo sapiens Choline transporter-like protein 1 Proteins 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 101000891367 Homo sapiens Transcobalamin-1 Proteins 0.000 description 7
- 102100040396 Transcobalamin-1 Human genes 0.000 description 7
- 101000666730 Homo sapiens T-complex protein 1 subunit alpha Proteins 0.000 description 6
- 102100038410 T-complex protein 1 subunit alpha Human genes 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 101150070189 CIN3 gene Proteins 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 101100481704 Arabidopsis thaliana TMK3 gene Proteins 0.000 description 2
- 102100035954 Choline transporter-like protein 2 Human genes 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 101000948115 Homo sapiens Choline transporter-like protein 2 Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000002779 inactivation Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 108010089894 bradykinin potentiating factors Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
さらに、トランジスタの微細化に伴い、トランジスタの非動作時のリーク電流(サブスレッショルド電流)は、大きくなる傾向にある。サブスレッショルド電流の増加は、半導体集積回路のスタンバイ期間における消費電力を増加させる。従って、バッテリーを使用する携帯機器では、消費電力の増加は深刻な問題である。
近時、サブスレッショルド電流を削減するため、MTCMOS(マルチ閾値電圧CMOS:Multi−Threshold voltage CMOS)と称する技術が開発されている。この種の技術は、例えば、特開平5−210976号公報、特開平7−212217号公報などに開示されている。MTCMOS技術では、高速動作が必要な回路ブロック内のトランジスタの閾値電圧を低く設定するとともに、回路ブロックの電源端子を閾値電圧の高いスイッチトランジスタを介して電源線に接続する。そして、スイッチトランジスタを、回路ブロックの動作中にオンし、回路ブロックの非動作中にオフすることで、スタンバイ期間の消費電力が削減される。
しかしながら、半導体の素子構造の微細化に伴い、半導体集積回路の集積度が高くなると、スイッチトランジスタのサブスレッショルド電流により、MTCMOS技術を採用した場合でも、消費電力が十分に削減されなくなってしまう。従って、スイッチトランジスタのサブスレッショルド電流をさらに抑制する必要がある。
以下に、本発明に関連する先行技術文献を列記する。
本発明の半導体集積回路の一形態では、半導体集積回路は、低閾値を有するトランジスタで構成される回路ブロックを有している。高閾値を有する第1導電型トランジスタおよび低閾値を有する第2導電型トランジスタは、電源電圧が供給される第1実電源線と回路ブロックの電源端子に接続される仮想電源線との間に直列に接続されている。第1および第2導電型トランジスタは、互いに逆の極性を有している。電源制御回路は、第1および第2導電型トランジスタを、回路ブロックの動作中にオンさせるとともに、回路ブロックの非動作中にオフさせる。
第1および第2導電型トランジスタは、回路ブロックの非動作中にオフするため、回路ブロックへの電源電圧の供給が遮断される。このため、半導体集積回路のスタンバイ期間の消費電力が削減できる。また、高閾値を有する第1導電型トランジスタに低閾値を有する第2導電型トランジスタを直列に接続することで、第1および第2導電型トランジスタのオン抵抗の増加を最小限にするとともに、オフ抵抗を増加させることができる。このため、第1および第2導電型トランジスタのサブスレッショルド電流をさらに抑制できる。この結果、半導体集積回路のスタンバイ期間の消費電力をさらに削減できる。
本発明の半導体集積回路の別の一形態では、第1および第2導電型トランジスタは、それぞれnMOSおよびpMOSトランジスタ(MOS:Metal−Oxide−Semiconductor)である。電源制御回路は、第1および第2トランジスタ制御信号を、nMOSおよびpMOSトランジスタのゲートにそれぞれ印加する。第1トランジスタ制御信号は、回路ブロックの動作中に高電源電圧に固定されるとともに、回路ブロックの非動作中に接地電圧に固定される。高電源電圧は、電源電圧より高く、第2実電源線に供給されている。第2トランジスタ制御信号は、回路ブロックの動作中に接地電圧に固定されるとともに、回路ブロックの非動作中に電源電圧に固定される。
回路ブロックの非動作中に、nMOSおよびpMOSトランジスタはオフするが、nMOSおよびpMOSトランジスタの接続ノードの電圧(ソース電圧)は、微少なリーク電流により、徐々に電源電圧と接地電圧との中間電圧となる。一方、このときのnMOSおよびpMOSトランジスタのゲート電圧は、それぞれ接地電圧および電源電圧である。このため、このときのnMOSおよびpMOSトランジスタのゲート・ソース間電圧は、それぞれ負電圧および正電圧にできる。この結果、特別な負電圧の供給源を用意することなく、nMOSおよびpMOSトランジスタを確実にオフでき、サブスレッショルド電流を抑制できる。従って、製品コストを増大させることなく、半導体集積回路のスタンバイ期間の消費電力を削減できる。
また、回路ブロックの動作中に、高電源電圧に固定された第1トランジスタ制御信号がnMOSトランジスタのゲートに印加されるため、第1実電源線と仮想電源線との間に配置して構成されるスイッチ回路にnMOSトランジスタを付加しても、電源抵抗の上昇を最小限にできる。
本発明の半導体集積回路の別の一形態では、電源制御回路は、回路ブロックを動作させるために活性化される回路ブロック制御信号の活性化に応答して、第1トランジスタ制御信号を接地電圧から高電源電圧に変化させるとともに、第2トランジスタ制御信号を電源電圧から接地電圧に変化させる。電源制御回路は、回路ブロック制御信号の非活性化に応答して、第1トランジスタ制御信号を高電源電圧から接地電圧に変化させるとともに、第2トランジスタ制御信号を接地電圧から電源電圧に変化させる。
回路ブロック制御信号を利用することで、回路ブロックの動作に連動して、nMOSおよびpMOSトランジスタの導通を制御できる。すなわち、回路ブロックの動作に応じて、回路ブロックへの電源電圧の供給を制御できる。
本発明の半導体集積回路の別の一形態では、電源制御回路のレベル変換回路は、高論理レベルに対応する出力電圧を電源電圧から高電源電圧に変換する。
レベル変換回路を設けることで、第1トランジスタ制御信号の高レベル電圧を容易に高電源電圧に変換できる。
本発明の半導体集積回路の別の一形態では、降圧回路は、外部電源端子を介して第2実電源線に供給される高電源電圧を降圧し、電源電圧として第1実電源線に供給する。
降圧回路を設けることで、二種類の電圧供給源を用意する必要がない。このため、電源電圧を供給する外部電源端子の形成などによる製品コストの増大を抑制できる。
本発明の半導体集積回路の別の一形態では、nおよびpMOSトランジスタのバックゲートは、それぞれ接地線および第1実電源線に接続されている。
回路ブロックの非動作中に、nMOSおよびpMOSトランジスタのソース電圧は、徐々に電源電圧と接地電圧の中間電圧となる。このため、nMOSトランジスタのバックゲート電圧(基板電圧)を接地電圧にするだけで、nMOSトランジスタのバックゲート電圧をソース電圧より低くできる。また、pMOSトランジスタのバックゲート電圧を電源電圧にするだけで、pMOSトランジスタのバックゲート電圧をソース電圧より高くできる。この結果、特別な負電圧の供給源を用意することなく、nMOSおよびpMOSトランジスタのサブスレッショルド電流をさらに抑制できる。従って、製品コストを増大させることなく、半導体集積回路のスタンバイ期間の消費電力をさらに削減できる。
前述のように、第1実電源線と仮想電源線との間に配置されるnMOSトランジスタのバックゲートは、その他のnMOSトランジスタと同様に、接地線に接続できる。このため、半導体集積回路に構成されるすべてのnMOSトランジスタのバックゲートを共通に接地することが可能になる。従って、第1実電源線と仮想電源線との間に配置されるnMOSトランジスタのバックゲートとその他のnMOSトランジスタのバックゲートとを電気的に遮断する必要がなくなる。この結果、デバイス構造(ウェル構造)を複雑にすることなく、半導体集積回路のスタンバイ期間の消費電力を削減できる。
図2は、図1の電源制御回路の詳細を示す説明図である。
図3は、図1の断面構造の一部を示す説明図である。
図4は、第1の比較例を示す説明図である。
図5は、図4の断面構造の一部を示す説明図である。
図6は、第2の比較例を示す説明図である。
図7は、図6の断面構造の一部を示す説明図である。
図8は、第3の比較例を示す説明図である。
図9は、図8の断面構造の一部を示す説明図である。
図10は、本発明の半導体集積回路および比較例の半導体集積回路の主要な性能を示す説明図である。
図1は、本発明の半導体集積回路の一実施形態を示している。以下の説明では、電源線に供給される電圧には、電源線と同一の符号を使用する。
半導体集積回路10は、降圧回路VSDC、回路ブロック制御回路CPU、電源制御回路CTL(CTL1〜CTLm)、回路ブロックBLK(BLK1〜BLKm)、nMOSトランジスタ(第1導電型トランジスタ)N(N1〜Nm)、pMOSトランジスタ(第2導電型トランジスタ)P(P1〜Pm)、第1実電源線VDDI、第2実電源線VDDE、仮想電源線VDDV(VDDV1〜VDDVm)および接地線VSSを有している。なお、電源制御回路CTL2〜CTLm、回路ブロックBLK2〜BLKm、nMOSトランジスタN2〜Nm、pMOSトランジスタP2〜Pmおよび仮想電源線VDDV2〜VDDVmは、それぞれ電源制御回路CTL1、回路ブロックBLK1、nMOSトランジスタN1、pMOSトランジスタP1および仮想電源線VDDV1と同様に構成されており、基本動作も同一である。このため、電源制御回路CTL1、回路ブロックBLK1、nMOSトランジスタN1、pMOSトランジスタP1および仮想電源線VDDV1についてのみ詳細を説明する。
降圧回路VSDCは、外部電源端子EPPを介して第2実電源線VDDEに供給される高電源電圧VDDE(3V)を降圧し、電源電圧VDDI(1.5V)として第1実電源線VDDIに供給する。
回路ブロック制御回路CPUは、回路ブロックBLK1を動作させるために活性化される回路ブロック制御信号BC1を、電源制御回路CTL1および回路ブロックBLK1に出力する。回路ブロック制御信号BC1は、活性化により、接地電圧VSS(0V)から電源電圧VDDIに変化する。回路ブロック制御信号BC1は、非活性化により、電源電圧VDDIから接地電圧VSSに変化する。
回路ブロックBLK1は、低閾値(|0.3V|)を有するMOSトランジスタで構成されたCMOS回路である。回路ブロックBLK1は、回路ブロック制御信号BC1の活性化(立ち上がりエッジ)に同期して、動作を開始するとともに、回路ブロック制御信号の非活性化(立ち下がりエッジ)に同期して、動作を停止する。
nMOSトランジスタN1およびpMOSトランジスタP1は、第1実電源線VDDIと、回路ブロックBLK1の電源端子BPP1に接続される仮想電源線VDDV1との間に直列に接続されている。nMOSトランジスタN1は、高閾値(0.6V)を有している。nMOSトランジスタN1のドレインおよびバックゲートは、それぞれ第1実電源線VDDIおよび接地線VSSに接続されている。pMOSトランジスタP1は、低閾値(−0.3V)を有している。pMOSトランジスタP1のドレインおよびバックゲートは、それぞれ仮想電源線VDDV1および第1実電源線VDDIに接続されている。また、nMOSトランジスタN1およびpMOSトランジスタP1のソースは、相互に接続されている。本発明の半導体集積回路10では、従来のように高閾値を有するpMOSトランジスタを配置するのではなく、高閾値を有するnMOSトランジスタN1に低閾値を有するpMOSトランジスタP1を直列に接続することで、nMOSトランジスタN1およびpMOSトランジスタP1のオン抵抗の増加が抑制されるとともに、オフ抵抗が増加する。
電源制御回路CTL1は、第1トランジスタ制御信号TCN1および第2トランジスタ制御信号TCP1を、それぞれnMOSトランジスタN1およびpMOSトランジスタP1のゲートに出力する。電源制御回路CTL1は、回路ブロック制御信号BC1の活性化(立ち上がりエッジ)に同期して、第1トランジスタ制御信号TCN1を接地電圧VSSから高電源電圧VDDEに変化させるとともに、第2トランジスタ制御信号TCP1を電源電圧VDDIから接地電圧VSSに変化させる。電源制御回路CTL1は、回路ブロック制御信号BC1の非活性化(立ち下がりエッジ)に同期して、第1トランジスタ制御信号TCN1を高電源電圧VDDEから接地電圧VSSに変化させるとともに、第2トランジスタ制御信号TCP1を接地電圧VSSから電源電圧VDDIに変化させる。すなわち、電源制御回路CTL1は、nMOSトランジスタN1およびpMOSトランジスタP1を、回路ブロックBLK1の動作中(アクティブ期間)にオンさせるとともに、回路ブロックBLK1の非動作中(スタンバイ期間)にオフさせる。このため、回路ブロックBLK1の動作に連動して、回路ブロックBLK1への電源電圧の供給が制御される。また、回路ブロックBLK1の動作中に、高電源電圧VDDEに固定された第1トランジスタ制御信号TCN1がnMOSトランジスタN1のゲートに印加されるため、nMOSトランジスタN1のオン抵抗が下がり、電源抵抗の上昇が抑制される。
図2は、図1の電源制御回路CTL1の詳細を示している。
電源制御回路CTL1は、インバータ回路INV1〜INV4およびレベル変換回路LCから構成されている。
インバータ回路INV1は、pMOSトランジスタCP1およびnMOSトランジスタCN1から構成されている。インバータ回路INV1は、回路ブロック制御回路CPU(図1)から出力される回路ブロック制御信号BC1を反転し、内部信号/BC1として出力する。
インバータ回路INV2は、pMOSトランジスタCP2およびnMOSトランジスタCN2から構成されている。インバータ回路INV2は、内部信号/BC1を反転し、内部信号/TCP1として出力する。
インバータ回路INV3は、pMOSトランジスタCP3およびnMOSトランジスタCN3から構成されている。インバータ回路INV3は、内部信号/TCP1を反転し、第2トランジスタ制御信号TCP1としてpMOSトランジスタP1(図1)のゲートに出力する。これにより、pMOSトランジスタP1は、回路ブロックBLK1の動作中にオンするとともに、回路ブロックBLK1の非動作中にオフする。
レベル変換回路LCは、内部信号/BC1の高レベル電圧を電源電圧VDDIから高電源電圧VDDEに変換し、内部信号/TCN1として出力する。
インバータ回路INV4は、pMOSトランジスタCP3およびnMOSトランジスタCN4から構成されている。インバータ回路INV4は、内部信号/TCN1を反転し、第1トランジスタ制御信号TCN1としてnMOSトランジスタN1(図1)のゲートに出力する。これにより、nMOSトランジスタN1は、回路ブロックBLK1の動作中にオンするとともに、回路ブロックBLK1の非動作中にオフする。
回路ブロックBLK1の非動作中に、nMOSトランジスタN1およびpMOSトランジスタP1はオフするが、nMOSトランジスタN1およびpMOSトランジスタP1の接続ノードの電圧(ソース電圧)は、微少なリーク電流により、徐々に電源電圧VDDIと接地電圧VSSとの中間電圧となる。一方、このときのnMOSトランジスタN1およびpMOSトランジスタP1のゲート電圧は、それぞれ接地電圧VSSおよび電源電圧VDDIである。このため、このときのnMOSトランジスタN1のゲート・ソース間電圧は、負電圧となる。また、このときのpMOSトランジスタP1のゲート・ソース間電圧は、正電圧となる。この結果、特別な負電圧の供給源を設けることなく、nMOSトランジスタN1およびpMOSトランジスタP1は確実にオフし、サブスレッショルド電流が抑制される。
また、回路ブロックBLK1の非動作中に、nMOSトランジスタN1およびpMOSトランジスタP1の接続ノードの電圧(ソース電圧)は、徐々に電源電圧と接地電圧との中間電圧となるため、nMOSトランジスタN1のバックゲートを接地するだけで、nMOSトランジスタN1のバックゲート電圧はソース電圧より低くなる。また、pMOSトランジスタP1のバックゲートを第1実電源線VDDIに接続するだけで、pMOSトランジスタP1のバックゲート電圧はソース電圧より高くなる。このため、特別な負電圧の供給源を設けることなく、nMOSトランジスタN1およびpMOSトランジスタP1の閾値電圧が高くなる。この結果、nMOSトランジスタN1およびpMOSトランジスタP1のサブスレッショルド電流がさらに抑制される。
前述したように、電源制御回路CTL2〜CTLm、回路ブロックBLK2〜BLKm、nMOSトランジスタN2〜Nm、pMOSトランジスタP2〜Pmおよび仮想電源線VDDV2〜VDDVmは、それぞれ電源制御回路CTL1、回路ブロックBLK1、nMOSトランジスタN1、pMOSトランジスタP1および仮想電源線VDDV1と同様に構成されており、基本動作も同一である。このため、半導体集積回路10では、活性化された回路ブロック制御信号BCに対応する回路ブロックBLKにのみ電源電圧VDDIが供給される。動作しない回路ブロックBLKへの電源電圧VDDIの供給は遮断されるため、半導体集積回路10の消費電力が削減される。前述したようにnMOSトランジスタN1およびpMOSトランジスタP1のサブスレッショルド電流が抑制されるため、特に、半導体集積回路10のスタンバイ期間(すべての回路ブロックBLKが動作しない期間)の消費電力が大幅に削減される。
図3は、図1の断面構造の一部を示している。
p形の基板PSUBには、n形不純物の導入によりnウェルNWが形成され、p形不純物の導入によりpウェルPWが形成されている。nMOSトランジスタのソースおよびドレイン(共にN+層)は、pウェルPWにn形不純物を導入して形成されている。nMOSトランジスタのバックゲート(P+層)は、pウェルPWにp形不純物を導入して形成されている。pMOSトランジスタのソースおよびドレイン(共にP+層)は、nウェルNWにp形不純物を導入して形成されている。pMOSトランジスタのバックゲート(N+層)は、nウェルPWにn形不純物を導入して形成されている。nMOSおよびpMOSトランジスタのゲート(図中の黒四角)は、ソースとドレインとの間のチャネル領域上に、酸化膜(図示せず)を介して形成されている。
nMOSトランジスタN1のバックゲートは、nMOSトランジスタCN3、CN4、BN1と同様に、共通の接地線VSSに接続されている。このため、nMOSトランジスタN1のバックゲートとnMOSトランジスタCN3、CN4、BN1のバックゲートとを電気的に遮断する必要がなくなる。このため、半導体集積回路10は、簡易なツインウェル構造で実現されている。
次に、本発明者が本発明をする前に検討した回路について説明する。
図4は、第1実電源線VDDIと仮想電源線VDDV(VDDV1〜VDDVm)との間にnMOSトランジスタN(N1〜Nm)のみをそれぞれ配置した例(第1の比較例)を示している。図5は、図4の断面構造の一部を示している。図6は、第1実電源線VDDIと仮想電源線VDDV(VDDV1〜VDDVm)との間に高閾値(−0.5V)を有するpMOSトランジスタPb(P1b〜Pmb)のみをそれぞれ配置した例(第2の比較例)を示している。図7は、図6の断面構造の一部を示している。図8は、図4のnMOSトランジスタN(N1〜Nm)のバックゲートに負電圧を印加した例(第3の比較例)を示している。図9は、図8の断面構造の一部を示している。図1〜3で説明した要素と同一の要素については、同一の符号を付し、詳細な説明は省略する。図4、5、8、9に示した回路は、未だ公知ではない。
図4では、nMOSトランジスタN1がオフすると、nMOSトランジスタN1のソース電圧は、回路ブロックBLK1の微少なリーク電流により、徐々に接地電圧VSSと等しくなる。このため、回路ブロックBLK1のスタンバイ期間中に、nMOSトランジスタN1のゲート・ソース電圧を、負電圧にできない。同様に、nMOSトランジスタN1のバックゲートを、ソース電圧より低くできない。この結果、nMOSトランジスタN1のサブスレッショルド電流の抑制効果は低くなる。
図6では、pMOSトランジスタP1のソース電圧は、常に電源電圧VDDIであるため、回路ブロックBLK1のスタンバイ期間中に、pMOSトランジスタP1のゲート・ソース電圧を、正電圧にできない。同様に、pMOSトランジスタP1のバックゲートを、ソース電圧より高くできない。この結果、pMOSトランジスタP1のサブスレッショルド電流の抑制効果は低くなる。
図8では、nMOSトランジスタN1がオフすると、nMOSトランジスタN1のソース電圧は、回路ブロックBLK1の微少なリーク電流により、徐々に接地電圧VSSと等しくなる。このため、回路ブロックBLK1のスタンバイ期間中に、nMOSトランジスタN1のゲート・ソース電圧を、負電圧にできない。この結果、nMOSトランジスタN1のサブスレッショルド電流の抑制効果は低くなる。
また、nMOSトランジスタN1のバックゲートは、負電圧生成回路から供給される負電圧の供給線VSSAに接続されている。このため、nMOSトランジスタN1のバックゲート電圧は、nMOSトランジスタN1がオフしたときにソース電圧より低くなる。しかしながら、特別な負電圧の供給源が必要であるため、製品コストが増大してしまう。
図9では、nMOSトランジスタN1のバックゲートは、負電圧の供給線VSSAに接続されている。接地線VSSから負電圧の供給線VSSAへの電流リークを防止するために、nMOSトランジスタN1のバックゲートとnMOSトランジスタCN4、BN1のバックゲートとを電気的に遮断しなければならない。このため、半導体集積回路10cは、nMOSトランジスタN1のpウェルPWと基板PSUBとを分離するトリプルウェル構造を必要とする。この結果、製品コストが増大してしまう。
図10は、本発明の半導体集積回路10および図4、図6、図8に示した半導体集積回路10a、10b、10cの主要な性能を示している。オン電流(またはオフ電流)は、第1実電源線VDDIと仮想電源線VDDVとの間に配置されたMOSトランジスタがオン(またはオフ)したときの電流値(シミュレーション)である。図中では、オン電流およびオフ電流は、第1の比較例のワースト値を1とするときの相対値を示している。第1実電源線VDDIと仮想電源線VDDVとの間に配置されたMOSトランジスタのトランジスタサイズ(チャネル長およびチャネル幅)は、すべて同一である。
図10に示すように、第1実電源線VDDIと仮想電源線VDDVとの間に配置されるスイッチング素子にpMOSトランジスタを使用する本発明の半導体集積回路10と、第2の比較例の半導体集積回路10bとを比較すると、本発明の半導体集積回路10は、第2の比較例の半導体集積回路10bに比べて、オン電流を倍増させることができる。すなわち、第1実電源線VDDIと仮想電源線VDDVとの間に配置されるMOSトランジスタのオン抵抗の増加を最小限にできる。また、本発明の半導体集積回路10は、第1〜3の比較例の半導体集積回路10a、10b、10cに比べて、オフ電流(サブスレッショルド電流)を大幅に削減できる。すなわち、半導体集積回路10のスタンバイ期間の消費電力を大幅に削減できる。さらに、本発明の半導体集積回路10は、簡易なツインウェル構想で実現でき、かつ負電圧の供給源を必要としないため、製品コストの増加を最小限にできる。
以上、本実施形態では、次の効果が得られる。
nMOSトランジスタNおよびpMOSトランジスタPは、回路ブロックBLKの非動作中にオフするため、回路ブロックBLKへの電源電圧の供給が遮断される。このため、半導体集積回路10のスタンバイ期間の消費電力が削減できる。また、高閾値を有するnMOSトランジスタNに低閾値を有するpMOSトランジスタPを直列に接続することで、nMOSトランジスタNおよびpMOSトランジスタPのオン抵抗の増加を最小限にするとともに、オフ抵抗を増加させることができる。このため、nMOSトランジスタNおよびpMOSトランジスタPのサブスレッショルド電流をさらに抑制できる。この結果、半導体集積回路10のスタンバイ期間の消費電力をさらに削減できる。
回路ブロックBLKの非動作中に、nMOSトランジスタNおよびpMOSトランジスタPのソース電圧は、徐々に電源電圧と接地電圧の中間電圧となるため、nMOSトランジスタNおよびpMOSトランジスタPのゲート・ソース間電圧は、それぞれ負電圧および正電圧にできる。このため、特別な負電圧の供給源を用意することなく、nMOSトランジスタNおよびpMOSトランジスタPを確実にオフでき、サブスレッショルド電流を抑制できる。この結果、製品コストを増大させることなく、半導体集積回路10のスタンバイ期間の消費電力を削減できる。
回路ブロックBLKの動作中に、高電源電圧VDDEに固定された第1トランジスタ制御信号TCNがnMOSトランジスタNのゲートに印加されるため、第1実電源線VDDIと仮想電源線VDDVとの間に配置して構成されるスイッチ回路にnMOSトランジスタNを付加しても、電源抵抗の上昇を最小限にできる。
回路ブロック制御信号BCを利用することで、回路ブロックBLKの動作に連動して、nMOSトランジスタNおよびpMOSトランジスタPの導通を制御できる。すなわち、回路ブロックBLKの動作に応じて、回路ブロックBLKへの電源電圧VDDIの供給を制御できる。
レベル変換回路LCを設けることで、第1トランジスタ制御信号TCNの高レベル電圧を、容易に高電源電圧VDDEに変換できる。
降圧回路VSDCを設けることで、二種類の電圧供給源を用意する必要がない。このため、電源電圧VDDIを供給する外部電源端子の形成などによる製品コストの増大を抑制できる。
回路ブロックBLKの非動作中に、nMOSトランジスタNおよびpMOSトランジスタPのソース電圧は、徐々に電源電圧と接地電圧の中間電圧となるため、nMOSトランジスタNのバックゲート電圧を接地電圧VSSにするだけで、nMOSトランジスタNのバックゲート電圧をソース電圧より低くできる。また、pMOSトランジスタPのバックゲート電圧を電源電圧VDDIにするだけで、pMOSトランジスタPのバックゲート電圧をソース電圧より高くできる。この結果、特別な負電圧の供給源を用意することなく、nMOSトランジスタNおよびpMOSトランジスタPのサブスレッショルド電流をさらに抑制できる。従って、製品コストを増大させることなく、半導体集積回路10のスタンバイ期間の消費電力をさらに削減できる。
nMOSトランジスタNのバックゲートは、その他のnMOSトランジスタと同様に、接地線に接続できる。このため、半導体集積回路10に構成されるすべてのnMOSトランジスタのバックゲートを共通に接地できる。従って、nMOSトランジスタNのバックゲートとその他のnMOSトランジスタのバックゲートとを電気的に遮断する必要がなくなる。この結果、デバイス構造(ウェル構造)を複雑にすることなく、半導体集積回路10のスタンバイ期間の消費電力を削減できる。
なお、前述の実施形態では、回路ブロック制御信号BC(BC1〜BCm)は、回路ブロック制御回路CPUから供給される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、回路ブロックBLK(BLK1〜BLKm)の動作を外部から制御するために外部信号端子を介して供給される信号を、回路ブロック制御信号BC(BC1〜BCm)として利用してもよい。
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明の半導体集積回路では、nMOSトランジスタのゲート・ソース間電圧を負電圧にできるため、特別な負電圧の供給源を用意することなく、nMOSトランジスタを確実にオフでき、サブスレッショルド電流を抑制できる。従って、製品コストを増大させることなく、半導体集積回路のスタンバイ期間の消費電力を削減できる。
また、高電源電圧がnMOSトランジスタのゲートに印加されるため、第1実電源線と仮想電源線との間に配置して構成されるスイッチ回路にnMOSトランジスタを付加しても、電源抵抗の上昇を最小限にできる。
本発明の半導体集積回路では、回路ブロックの動作に応じて、回路ブロックへの電源電圧の供給を制御できる。
本発明の半導体集積回路では、レベル変換回路により、第1トランジスタ制御信号の高レベル電圧を容易に高電源電圧に変換できる。
本発明の半導体集積回路では、降圧回路を設けることで、二種類の電圧供給源を用意する必要がない。このため、電源電圧を供給する外部電源端子の形成などによる製品コストの増大を抑制できる。
本発明の半導体集積回路では、回路ブロックの非動作中に、nMOSトランジスタのバックゲート電圧をソース電圧より低くでき、pMOSトランジスタのバックゲート電圧をソース電圧より高くできる。この結果、特別な負電圧の供給源を用意することなく、nおよびpMOSトランジスタのサブスレッショルド電流をさらに抑制できる。従って、製品コストを増大させることなく、半導体集積回路のスタンバイ期間の消費電力をさらに削減できる。
また、第1実電源線と仮想電源線との間に配置されるnMOSトランジスタのバックゲートは、その他のnMOSトランジスタと同様に、共通の接地線に接続できる。このため、第1実電源線と仮想電源線との間に配置されるnMOSトランジスタのバックゲートとその他のnMOSトランジスタのバックゲートとを電気的に遮断する必要がなくなる。この結果、デバイス構造(ウェル構造)を複雑にすることなく、半導体集積回路のスタンバイ期間の消費電力を削減できる。
Claims (6)
- 低閾値を有するトランジスタで構成される回路ブロックと、
電源電圧が供給される第1実電源線と、
前記回路ブロックの電源端子に接続される仮想電源線と、
前記第1実電源線と前記仮想電源線との間に直列接続され、高閾値を有する第1導電型トランジスタおよび前記第1導電型トランジスタとは逆極性の低閾値を有する第2導電型トランジスタと、
前記第1および第2導電型トランジスタを、前記回路ブロックの動作中にオンさせるとともに、前記回路ブロックの非動作中にオフさせる電源制御回路とを備えていることを特徴とする半導体集積回路。 - 請求の範囲1記載の半導体集積回路において、
前記電源電圧より高い高電源電圧が供給される第2実電源線を備え、
前記第1導電型トランジスタは、nMOSトランジスタであり、
前記第2導電型トランジスタは、pMOSトランジスタであり、
前記電源制御回路は、
前記回路ブロックの動作中に前記高電源電圧に固定されるとともに、前記回路ブロックの非動作中に接地電圧に固定される第1トランジスタ制御信号を、前記nMOSトランジスタのゲートに印加し、
前記回路ブロックの動作中に前記接地電圧に固定されるとともに、前記回路ブロックの非動作中に前記電源電圧に固定される第2トランジスタ制御信号を、前記pMOSトランジスタのゲートに印加することを特徴とする半導体集積回路。 - 請求の範囲2記載の半導体集積回路において、
前記電源制御回路は、
前記回路ブロックを動作させるために活性化される回路ブロック制御信号の活性化に応答して、前記第1トランジスタ制御信号を前記接地電圧から前記高電源電圧に変化させるとともに、前記第2トランジスタ制御信号を前記電源電圧から前記接地電圧に変化させ、
前記回路ブロック制御信号の非活性化に応答して、前記第1トランジスタ制御信号を前記高電源電圧から前記接地電圧に変化させるとともに、前記第2トランジスタ制御信号を前記接地電圧から前記電源電圧に変化させることを特徴とする半導体集積回路。 - 請求の範囲2記載の半導体集積回路において、
前記電源制御回路は、高論理レベルに対応する出力電圧を前記電源電圧から前記高電源電圧に変換するレベル変換回路を備えていることを特徴とする半導体集積回路。 - 請求の範囲2記載の半導体集積回路において、
前記高電源電圧を降圧し、前記電源電圧として前記第1実電源線に供給する降圧回路を備え、
前記高電源電圧は、外部電源端子を介して前記第2実電源線に供給されることを特徴とする半導体集積回路。 - 請求の範囲2記載の半導体集積回路において、
前記nMOSトランジスタのバックゲートは、接地線に接続され、
前記pMOSトランジスタのバックゲートは、前記第1実電源線に接続されていることを特徴とする半導体集積回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2003/002636 WO2004079908A1 (ja) | 2003-03-06 | 2003-03-06 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2004079908A1 JPWO2004079908A1 (ja) | 2006-06-08 |
JP4231003B2 true JP4231003B2 (ja) | 2009-02-25 |
Family
ID=32948256
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004569092A Expired - Fee Related JP4231003B2 (ja) | 2003-03-06 | 2003-03-06 | 半導体集積回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7019418B2 (ja) |
JP (1) | JP4231003B2 (ja) |
CN (1) | CN1320756C (ja) |
WO (1) | WO2004079908A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7229386B2 (ja) | 2019-11-12 | 2023-02-27 | Ykk株式会社 | スライドファスナー |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1906852A (zh) * | 2004-01-19 | 2007-01-31 | 皇家飞利浦电子股份有限公司 | Mos开关电路 |
JP4580202B2 (ja) * | 2004-09-03 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体装置の電圧供給回路 |
JP4496069B2 (ja) * | 2004-12-20 | 2010-07-07 | 株式会社東芝 | Mos型半導体集積回路装置 |
JP4829034B2 (ja) * | 2006-08-09 | 2011-11-30 | 株式会社東芝 | 半導体集積回路 |
KR100906059B1 (ko) * | 2007-11-05 | 2009-07-03 | 주식회사 동부하이텍 | Mtcmos셀 제조 방법 |
US7521987B1 (en) * | 2007-12-03 | 2009-04-21 | Xilinx, Inc. | Multiple supply voltage select circuit for reduced supply voltage levels |
KR20170026077A (ko) * | 2015-08-26 | 2017-03-08 | 삼성전자주식회사 | 파워 게이트 스위칭 시스템 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5210976A (en) * | 1975-07-15 | 1977-01-27 | Hitachi Ltd | Automatic insertion control device |
JPS6095752A (ja) * | 1983-10-28 | 1985-05-29 | Hitachi Ltd | トラツキング制御装置の演算回路 |
JP3112047B2 (ja) * | 1991-11-08 | 2000-11-27 | 株式会社日立製作所 | 半導体集積回路 |
KR100254134B1 (ko) | 1991-11-08 | 2000-04-15 | 나시모토 류우조오 | 대기시 전류저감회로를 가진 반도체 집적회로 |
JP3285664B2 (ja) * | 1992-06-29 | 2002-05-27 | 富士通株式会社 | ダイナミック・ランダム・アクセス・メモリ |
JP3245663B2 (ja) * | 1994-01-19 | 2002-01-15 | 日本電信電話株式会社 | 論理回路 |
JPH0912217A (ja) * | 1995-06-27 | 1997-01-14 | Sumitomo Wiring Syst Ltd | 電線癖除去装置 |
TW324101B (en) * | 1995-12-21 | 1998-01-01 | Hitachi Ltd | Semiconductor integrated circuit and its working method |
JP3727838B2 (ja) * | 2000-09-27 | 2005-12-21 | 株式会社東芝 | 半導体集積回路 |
JP3693911B2 (ja) * | 2000-11-17 | 2005-09-14 | シャープ株式会社 | 半導体集積回路 |
US6501300B2 (en) * | 2000-11-21 | 2002-12-31 | Hitachi, Ltd. | Semiconductor integrated circuit |
EP1354403B1 (en) * | 2001-01-09 | 2013-10-23 | Broadcom Corporation | Sub-micron high input voltage tolerant input output (i/o) circuit which accommodates large power supply variations |
US7095273B2 (en) * | 2001-04-05 | 2006-08-22 | Fujitsu Limited | Voltage generator circuit and method for controlling thereof |
JP3575453B2 (ja) * | 2001-09-14 | 2004-10-13 | ソニー株式会社 | 基準電圧発生回路 |
JP4052923B2 (ja) * | 2002-10-25 | 2008-02-27 | 株式会社ルネサステクノロジ | 半導体装置 |
TWI220701B (en) * | 2002-12-26 | 2004-09-01 | Winbond Electronics Corp | Current mirror operated by low voltage |
JP4184104B2 (ja) * | 2003-01-30 | 2008-11-19 | 株式会社ルネサステクノロジ | 半導体装置 |
JP2004336010A (ja) * | 2003-04-16 | 2004-11-25 | Seiko Epson Corp | 半導体集積回路、電子機器、及びトランジスタのバックゲート電位制御方法 |
-
2003
- 2003-03-06 JP JP2004569092A patent/JP4231003B2/ja not_active Expired - Fee Related
- 2003-03-06 CN CNB038225700A patent/CN1320756C/zh not_active Expired - Fee Related
- 2003-03-06 WO PCT/JP2003/002636 patent/WO2004079908A1/ja active Application Filing
-
2005
- 2005-03-04 US US11/071,348 patent/US7019418B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7229386B2 (ja) | 2019-11-12 | 2023-02-27 | Ykk株式会社 | スライドファスナー |
Also Published As
Publication number | Publication date |
---|---|
CN1320756C (zh) | 2007-06-06 |
WO2004079908A1 (ja) | 2004-09-16 |
CN1685612A (zh) | 2005-10-19 |
US20050151579A1 (en) | 2005-07-14 |
US7019418B2 (en) | 2006-03-28 |
JPWO2004079908A1 (ja) | 2006-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3641511B2 (ja) | 半導体装置 | |
US6392467B1 (en) | Semiconductor integrated circuit | |
JP2939086B2 (ja) | 半導体装置 | |
US6741098B2 (en) | High speed semiconductor circuit having low power consumption | |
US7019418B2 (en) | Power control circuit with reduced power consumption | |
US7728386B2 (en) | Semiconductor integrated circuit device | |
KR20050077337A (ko) | 동적 문턱 전압을 가지는 반도체 회로 | |
JP3609003B2 (ja) | Cmos半導体集積回路 | |
US5592010A (en) | Semiconductor device | |
JPH0382151A (ja) | Mos型半導体集積回路 | |
JP3503961B2 (ja) | 半導体装置 | |
JP3110129B2 (ja) | Cmosインバータ回路 | |
KR100696230B1 (ko) | 반도체 집적 회로 | |
US7170772B1 (en) | Apparatus and method for dynamic control of double gate devices | |
US6850094B2 (en) | Semiconductor integrated circuit having a plurality of threshold voltages | |
JP2007019811A (ja) | ドミノcmos論理回路 | |
JPH1032481A (ja) | 論理回路 | |
US6285227B1 (en) | Latch ratio circuit with plural channels | |
JP2946547B2 (ja) | Mos型半導体集積回路 | |
JP3707984B2 (ja) | 高速動作と低消費電力動作とを実現したmosトランジスタ | |
US20070267702A1 (en) | Dynamic threshold P-channel MOSFET for ultra-low voltage ultra-low power applications | |
JP2000208708A (ja) | 半導体装置 | |
JPH09129745A (ja) | 半導体装置 | |
JPH1064265A (ja) | 半導体装置の出力回路 | |
JP2001044295A (ja) | 半導体集積回路装置及びその制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081202 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081204 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4231003 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121212 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131212 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |