JP3707984B2 - 高速動作と低消費電力動作とを実現したmosトランジスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は、高速動作と低消費電力動作とを実現したMOSトランジスタ及びそれを利用したMOSトランジスタ回路に関する。
【0002】
【従来の技術】
近年の半導体装置は、高速化及びチップサイズ縮小化の要求から、MOSトランジスタのサイズも微細化されている。MOSトランジスタを微細化することによりチャネル長を短くし、ゲート酸化膜を薄くして閾値電圧を低くし、トランジスタの高速スイッチングを実現している。
【0003】
一方、トランジスタサイズの微細化に伴い、トランジスタがオフ状態にもかかわらずドレイン・ソース間に流れる電流、いわゆるオフリーク電流、が増加する傾向にある。例えば、非活性状態においては、CMOSゲートには入力信号の変化がないので、理論上電流消費はゼロであるが、上記のオフリーク電流により、非活性状態であっても一定の電流消費が発生する。しかも、トランジスタの微細化に伴って、1チップ内に搭載可能なMOSトランジスタ数が増大し、LSI全体ではオフリーク電流が数百μAになる場合もある。
【0004】
図11は、従来のオフリーク電流を防止したCMOSトランジスタ回路の構成図である。この例は、特開平5−108194号に開示されている。MPU内に設けられたPチャネルトランジスタMPとNチャネルトランジスタMNに対して、基板バイアス発生回路2−1,2−2が設けられ、それぞれの基板バイアス発生回路が動作モード切替信号Aに応答して、それぞれの基板バイアス電圧を生成する。動作モードが活性動作状態であれば、Pチャネルトランジスタの基板バイアス電圧を高く、Nチャネルトランジスタの基板バイアス電圧を低く設定して、それぞれの閾値電圧を低く設定する。また、動作モードが非活性状態(低消費電力動作状態)であれば、基板バイアス電圧をその逆に設定して閾値電圧を高く設定する。その結果、活性動作状態では閾値電圧が低いので、高速動作が可能であり、非活性状態では閾値電圧が高いので、オフリーク電流を防止して、低消費電力動作を可能にする。
【0005】
図12は、別の従来のオフリーク電流を防止したCMOSトランジスタ回路の構成図である。この例は、S. Mutoh, et al., "1V High-Speed Digital Circuit Technology with 0.5 μm Multi-threshold CMOS" Proc. 6th IEEE ASIC Conf. Papers, PP. 186-189, 1993に開示されている。
【0006】
この例は、例えばNANDゲートを構成するCMOSトランジスタ回路Q3は、低閾値電圧トランジスタで構成し、その低閾値電圧トランジスタ回路に対して、電流供給用の高閾値電圧トランジスタQ1,Q2を設ける。そして、活性動作状態では、電流供給用トランジスタQ1,Q2を導通状態にし、電源VDDから電源用大容量C10,C20を介して低閾値電圧トランジスタ回路Q3に電流を供給する。その場合、トランジスタ回路Q3は、低閾値電圧であるので高速動作が可能である。一方、非活性状態(低消費電力状態)では、電流供給用トランジスタQ1,Q2に制御信号SL=Hレベル、/SL=Lレベルをそれぞれ印加して、トランジスタQ1,Q2を非導通状態にする。これらのトランジスタQ1,Q2は高い閾値電圧であるので、完全に非導通にしてオフリーク電流をなくすことができるので、低閾値電圧トランジスタ回路Q3がオフリーク電流の発生により電流を供給することはなく、内部トランジスタ回路Q3の電力消費を防止することができる。また、特開平11−261382号には、発振周波数を制御する別のトランジスタを設けることなく小さな回路面積で済む半導体発振回路が開示される。スタンバイ時には、半導体発振回路に含まれるインバーター回路を構成するPMOSトランジスタとNMOSトランジスタにそれぞれ印加するコントロール電圧を制御することで、少なくとも一方のトランジスタをオフ状態にし、半導体発振回路の発振を停止させ、低消費電力が実現されることが記載されている。
【0007】
【発明が解決しようとする課題】
上記の2つの従来例は、活性状態での高速動作と非活性状態での低消費電力動作を実現することができる。しかしながら、図11の例では、基板バイアス電圧発生回路を設ける必要があり、LSIの回路構成が複雑になる。また、近年における微細加工トランジスタは、基板バイアスを制御しても閾値電圧を有効に制御することができなくなっていて、かかる微細加工されたLSIには図11の方法は不向きである。
【0008】
また、図12の例では、LSIチップの中に、高い閾値電圧のMOSトランジスタと低い閾値電圧のMOSトランジスタとを混在させる必要があり、製造工程が複雑になるという問題を有する。
【0009】
そこで、本発明の目的は、上記従来の問題点を解決して、高速動作と低消費電力動作を実現できるMOSトランジスタ及びその回路を提供することにある。
【0010】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、半導体基板表面に形成されたMOSトランジスタにおいて、
前記半導体基板表面に形成されたソース、ドレイン領域と、
前記ソース及びドレイン領域間であって前記半導体基板上に絶縁膜を介して設けられたフローティングゲートと、
前記フローティングゲートに絶縁膜を介して設けられた入力ゲートと閾値制御ゲートとを有し、
活性化状態は、前記閾値制御ゲートに第1の電圧が印加されて前記入力ゲートに対して第1の閾値電圧にされ、非活性化状態は、前記閾値制御ゲートに第2の電圧が印加されて前記入力ゲートに対して前記第1の閾値電圧よりも高い第2の閾値電圧にされることを特徴とする。
【0011】
上記の発明によれば、MOSトランジスタを2層ゲート構造にして、閾値制御ゲートに制御電圧を印加することにより、その閾値電圧を制御することができる。従って、比較的簡単な構成で、高速動作と低消費電力動作とに切り替え設定することができる。
【0012】
更に、本発明の別の側面は、半導体基板表面に形成されたMOSトランジスタにおいて、
前記半導体基板表面に形成されたソース、ドレイン領域と、
前記ソース及びドレイン領域間であって前記半導体基板上に絶縁膜を介して設けられた第1のゲートと、
前記第1のゲートに容量を介して設けられた入力ゲートと閾値制御ゲートとを有し、
活性化状態は、前記閾値制御ゲートに第1の電圧が印加されて前記入力ゲートに対して第1の閾値電圧にされ、非活性化状態は、前記閾値制御ゲートに第2の電圧が印加されて前記入力ゲートに対して前記第1の閾値電圧よりも高い第2の閾値電圧にされることを特徴とする。
【0013】
上記の発明のより好ましい実施例では、前記容量は、前記半導体基板表面に形成され前記入力ゲート及び閾値制御ゲートを構成する不純物領域と、前記第1のゲートに接続され前記不純物領域上に絶縁膜を介して設けられた第2のゲートとにより構成されることを特徴とする。
【0014】
更に、本発明の別の側面は、半導体基板表面に形成されたMOSトランジスタにおいて、
前記半導体基板表面に形成されたソース、ドレイン領域と、
前記ソース及びドレイン領域間であって前記半導体基板上に絶縁膜を介して設けられたフローティングゲートと、
前記フローティングゲートに絶縁膜を介して設けられた入力ゲートとを有し、
高速動作用トランジスタは、前記フローティングゲートと入力ゲートとが短絡され、低消費電力動作用トランジスタは前記フローティングゲートと入力ゲートとが絶縁されていることを特徴とする。
【0015】
本発明によれば、マスクオプション等によりフローティングゲートと入力ゲート間を短絡することにより、MOSトランジスタの閾値電圧を簡単に制御することができる。
【0016】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【0017】
図1は、第1の実施の形態例におけるMOSトランジスタの構成図である。図1には、PチャネルトランジスタP1とNチャネルトランジスタN1とが示されている。P型半導体基板1の表面に、N型のソース、ドレイン領域Sn,Dnが形成され、ソース、ドレイン領域間であって基板1上に絶縁膜10を介してフローティングゲートFGnが形成される。また、フローティングゲートFGn上には、絶縁膜11を介して入力ゲートGn1と、絶縁膜12を介して閾値制御ゲートGn2が形成される。
【0018】
一方、P型半導体基板1の表面に形成されたN型のウエル領域2の表面に、P型のソース、ドレイン領域Sp,Dpが設けられ、その間であって基板上に絶縁膜20を介してフローティングゲートFGpが形成される。また、フローティングゲートFGp上には、絶縁膜21を介して入力ゲートGp1と、絶縁膜22を介して閾値制御ゲートGp2が形成される。
【0019】
図2は、図1のP、Nチャネルトランジスタからなるインバータ回路である。このインバータ回路構成は、図1にも示される。即ち、P、Nチャネルトランジスタの入力ゲートは、共通に入力信号INが供給され、それぞれのトランジスタの閾値制御ゲートには、それぞれ閾値制御信号Cp,Cnが供給される。これらの閾値制御信号Cp,Cnは、制御信号発生回路30により、動作モード切替信号S1に応答して、HレベルまたはLレベルの電圧に制御される。また、P,Nチャネルトランジスタのドレイン領域Dn,Dpは接続されて、出力端子OUTに接続される。PチャネルトランジスタP1のソース領域Spは電源Vddに接続され、NチャネルトランジスタN1のソース領域Snはグランドに接続される。
【0020】
図1のトランジスタの構成から明らかな通り、トランジスタN1では、フローティングゲートFGnの電位は、入力ゲートGn1と閾値制御ゲートGn2の電圧とそれぞれのゲートとフローティングゲートFGnとの間の容量C1,C2の比率により決まる。従って、閾値制御信号CnがHレベルであれば、入力ゲートGn1に対するトランジスタN1の閾値電圧は低く設定される。また、閾値制御信号CnがLレベルであれば、入力ゲートGn1に対するトランジスタN1の閾値電圧は高く設定される。
【0021】
同様に、PチャネルトランジスタP1側も、閾値制御信号CpがLレベルであれば、入力ゲートGp1に対するトランジスタP1の閾値電圧は高く設定される。一方、閾値制御信号CpがHレベルであれば、閾値電圧は低く設定される。
【0022】
図3,4は、この閾値電圧の変化を示すトランジスタ特性図である。図3は、横軸にゲート酸化膜厚、縦軸に閾値電圧が示され、図4は、横軸にゲート・ソース間電圧Vgs、縦軸にソース・ドレイン間電流Idsが示される。図3、4のAは、NチャネルトランジスタN1において、閾値制御信号CnがLレベルの場合の特性であり、それの伴い入力信号INに対する閾値電圧が高く設定される。また、図3,4のBは、NチャネルトランジスタN1において、閾値制御信号CnがHレベルの場合の特性であり、閾値電圧が低く設定される。
【0023】
図1,2に戻り、動作モード切替信号S1の活性動作状態に応答して、制御信号発生回路30が閾値制御信号Cp,CnをL、Hレベルにそれぞれ設定すると、トランジスタP1,N1は共に低い閾値電圧に設定される。従って、この状態では、MOSトランジスタは閾値電圧が低く、高速動作を可能にする。但し、オフリーク電流は避けられない。
【0024】
動作モード切替信号S1の非活性状態(低消費電力状態)に応答して、制御信号発生回路30が閾値制御信号Cp,CnをH、Lレベルにそれぞれ設定すると、トランジスタP1,N1は共に高い閾値電圧に設定される。その結果、MOSトランジスタは閾値電圧が高く、高速動作はできないが、オフリーク電流を減らすことができ、低消費電力動作を可能にする。
【0025】
図5は、第1の実施の形態例において複数の閾値制御ゲートを設けたMOSトランジスタの構成図である。図5には、Nチャネルトランジスタの構成のみ示す。この例では、ソース、ドレイン領域Sn,Dnの間の半導体基板1上に絶縁膜10を介してフローティングゲートFGnが設けられ、その上に、絶縁膜11を介して入力ゲートGn1が設けられ、更に、絶縁膜12を介して第1の閾値制御ゲートGn2が、絶縁膜13を介して第2の閾値制御ゲートGn3が、絶縁膜14を介して第3の閾値制御ゲートGn4がそれぞれ設けられる。
【0026】
この構成にすることにより、閾値制御信号Cn1,Cn2,Cn3に選択的にHレベルとLレベルを印加することにより、トランジスタの閾値電圧をより細かく制御することができる。更に、閾値制御ゲートGn2〜Gn4のフローティングゲートFGnとの間の容量比を、例えば、C2:C3:C4=4:2:1のように設定することにより、閾値制御信号Cn1〜Cn3のH、Lレベルによる3ビットの二進数20〜23の8段階に閾値電圧を制御することができる。
【0027】
従って、図示しない閾値制御信号発生回路により、閾値制御信号Cn1〜Cn3を選択的にHレベルとLレベルにすることにより、トランジスタの閾値電圧を8段階に制御することができる。従って、高速動作と低消費電力動作の要求に柔軟に対応して、トランジスタの閾値電圧を制御することができる。
【0028】
Pチャネルトランジスタの構成は示していないが、図5と同様にフローティングゲート上に入力ゲートと共に複数の閾値制御ゲートを設けることで、同様に閾値電圧をより細かく制御することができる。
【0029】
図6は、第2の実施の形態例におけるMOSトランジスタの構成図である。第1の実施の形態例では、MOSトランジスタはフローティングゲートとその上に形成されるコントロールゲートの2層ゲートを有する構成である。それに対して、第2の実施の形態例のMOSトランジスタは、1層ゲートで構成される。従って、より簡単なトランジスタの構成になる。
【0030】
図6の例は、2つの閾値制御信号Cn1,Cn2が与えられる構成のNチャネルトランジスタである。このトランジスタは、P型半導体基板表面に形成されたN型ソース・ドレイン領域と、その間に絶縁膜を介して形成されたフローティングゲートFGn,FGn1〜FGn3とを有する4個のトランジスタ構成ユニットN1〜N4を有する。トランジスタ構成ユニットN1は、エンハンスメン型トランジスタであり、トランジスタ構成ユニットN2〜N4は、デプレッション型トランジスタである。そして、それぞれのフローティングゲートFGn,FGn1〜FGn3は接続されている。
【0031】
デプレッション型トランジスタ構成ユニットN2〜N4は、ノーマリオン状態にあり、ソース・ドレイン間のチャネル領域は通常状態でN型に反転している。従って、このチャネル領域が入力ゲートGn1、閾値制御ゲートGn2,Gn3として動作する。そして、これらのゲートGn1〜Gn3上には絶縁膜を介してフローティングゲートFGn1〜FGn3が形成されるので、それぞれの容量C1,C2,C3を介してそれらフローティングゲートに容量結合される。
【0032】
そして、閾値制御信号Cn1,Cn2に適宜Hレベルを印加することにより、トランジスタ構成ユニットN1での入力信号INに対する閾値電圧が低く設定され、閾値制御信号Cn1,Cn2に適宜Lレベルを印加することにより、同閾値電圧は高く設定される。
【0033】
Pチャネルトランジスタに適用する場合も、同様の構成になる。但し、閾値制御信号の極性が逆になる。また、上記の容量C2,C3の比を例えば2:1に設定することにより、4段階の閾値電圧の設定をすることができる。
【0034】
図7は、図6の構成のMOSトランジスタを利用したCMOSインバータ回路図である。それぞれのトランジスタP1,N1には、2つずつの閾値制御信号Cp1,Cp2、Cn1,Cn2が適用される。それ以外の構成は、図2の回路と同じである。この回路において、動作状態切り替え信号S1の高速動作状態に応答して、制御信号発生回路30が、閾値制御信号Cp1,Cp2をLレベルに、Cn1,Cn2をHレベルにすると、トランジスタP1,N1は共に、最小閾値電圧に設定され、最も早い高速動作が可能になる。一方、動作状態切り替え信号S1の低消費電力動作状態に応答して、制御信号発生回路30が、閾値制御信号Cp1,Cp2をHレベルに、Cn1,Cn2をLレベルにすると、トランジスタP1,N1は共に、最大閾値電圧に設定され、最もオフリーク電流が少ない動作が可能になる。また、閾値制御信号をH、Lレベルに制御することで、それらの中間状態にすることができる。
【0035】
第2の実施の形態例では、ゲート構造を1層で実現できるので、第1の実施の形態例に比較して、製造構成をより簡便にすることができる。また、第2の実施の形態例ではデプレッショントランジスタを必要とするが、LSIの中には、何らかのデプレッショントランジスタが生成されるので、それによるプロセスの増加はそれほど多くはない。
【0036】
尚、図7に示された回路図は、例えば、米国特許3,260,863号公報に開示された回路に類似する。しかし、この米国特許の回路は、3つの入力信号が共通に容量を介してPチャネルとNチャネルトランジスタに供給される。それに対して、図7の回路では、閾値電圧制御信号が、それぞれ逆極性でPチャネルトランジスタとNチャネルトランジスタに供給される。この点が、両回路の相違点である。
【0037】
図8,9は、第3の実施の形態例におけるMOSトランジスタの構成図である。この例は、半導体基板1の表面に形成したソース、ドレイン領域Sn,Dnの間に絶縁膜を介してフローティングゲートFGnと、更にその上に絶縁膜を介して入力ゲートGn1とが形成される。そして、閾値電圧を低くして高速動作させたいトランジスタN10では、フローティングゲートFGnと入力ゲートGn1との間を、マスクオプション等による短絡手段40により、ショートさせ、入力信号INが直接フローティングゲートFGnに印加されるようにする。その結果、トランジスタN10の閾値電圧は低くなり、高速動作が可能になる。
【0038】
また、閾値電圧を高くしてオフリーク電流を少なくしたいトランジスタN11では、フローティングゲートFGnと入力ゲートGn1との間は、オープンのままにする。その結果、閾値電圧が高くなり、オフ状態でのリーク電流を少なくすることができる。
【0039】
この閾値電圧特性は、図3、4に示される。即ち、図3において、特性Aにおいて、フローティングゲートと入力ゲート間を開放状態にして、入力ゲートからみたゲート酸化膜厚が大きいと、閾値電圧は高くなる(点A’)。また、特性Aにおいて、フローティングゲートと入力ゲート間を短絡すると、ゲート酸化膜が小さくなり、閾値電圧は低くなる(点A”)。この特性の変化は、図4に特性A’とA”として示される。
【0040】
図10は、第3の実施の形態例におけるトランジスタを利用したLSI回路の構成図である。図10に示された集積回路70は、閾値電圧Vthが高いトランジスタP11,N11で構成される低消費電力回路50と、閾値電圧が低いトランジスタP10,N10で構成される高速動作回路60とで構成される。低消費電力回路50のトランジスタは、図9の如くフローティングゲートと入力ゲートとがオープン状態であり、高速動作回路60のトランジスタは、図8の如くフローティングゲートと入力ゲートとが、マスクオプションにより短絡されている。
【0041】
図10のように、LSIの中で高速動作が要求される回路のトランジスタは、マスクオプションによりゲート間を短絡し、低消費電力動作が要求される回路のトランジスタは、開放状態のままにすることで、LSIの高速動作と低消費電力動作とを簡単に設定することができる。
【0042】
以上、実施の形態例ではCMOSインバータを例にして説明したが、それ以外のNANDゲートやNORゲート回路での同様にして、高い閾値電圧と低い閾値電圧とに制御することができる。
【0043】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【0044】
【発明の効果】
以上、本発明によれば、より簡単な構成により、MOSトランジスタを閾値電圧が低くて高速動作可能な状態と、閾値電圧が高くて低消費電力動作が可能な状態とに設定することができる。
【図面の簡単な説明】
【図1】第1の実施の形態例におけるMOSトランジスタの構成図である。
【図2】図1のP、Nチャネルトランジスタからなるインバータ回路である。
【図3】この閾値電圧の変化を示すトランジスタ特性図である。
【図4】この閾値電圧の変化を示すトランジスタ特性図である。
【図5】第1の実施の形態例において複数の閾値制御ゲートを設けたMOSトランジスタの構成図である。
【図6】第2の実施の形態例におけるMOSトランジスタの構成図である。
【図7】図6の構成のMOSトランジスタを利用したCMOSインバータ回路図である。
【図8】第3の実施の形態例におけるMOSトランジスタの構成図である。
【図9】第3の実施の形態例におけるMOSトランジスタの構成図である。
【図10】第3の実施の形態例におけるトランジスタを利用したLSI回路の構成図である。
【図11】従来のオフリーク電流を防止したCMOSトランジスタ回路の構成図である。
【図12】別の従来のオフリーク電流を防止したCMOSトランジスタ回路の構成図である。
【符号の説明】
1 半導体基板
Sn,Dn ソース、ドレイン領域
FGn フローティングゲート
Gn1 入力ゲート
Gn2 閾値制御ゲート
IN 入力信号
OUT 出力信号
30 閾値制御信号発生回路
Claims (2)
- 半導体基板表面に形成されたMOSトランジスタにおいて、
前記半導体基板表面に形成されたソース、ドレイン領域と、
前記ソース及びドレイン領域間であって前記半導体基板上に絶縁膜を介して設けられたフローティング状態の第1のゲートと、
前記第1のゲートに容量を介して設けられた入力ゲートと閾値制御ゲートとを有し、当該容量は、前記半導体基板表面に形成され前記入力ゲート及び閾値制御ゲートを構成する第1及び第2の不純物領域と、前記第1のゲートに接続され前記第1及び第2の不純物領域上に絶縁膜を介して設けられたフローティング状態の第2のゲートとにより構成され、
活性化状態は、前記閾値制御ゲートに第1の電圧が印加されて前記入力ゲートに対して第1の閾値電圧にされ、非活性化状態は、前記閾値制御ゲートに第2の電圧が印加されて前記入力ゲートに対して前記第1の閾値電圧よりも高い第2の閾値電圧にされることを特徴とするMOSトランジスタ。 - 請求項1において、前記容量を構成する前記半導体基板表面に形成された不純物領域と第2のゲートによりデプレッション型MOSトランジスタが構成されていることを特徴とするMOSトランジスタ。
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