JP2001267559A - 高速動作と低消費電力動作とを実現したｍｏｓトランジスタ - Google Patents
高速動作と低消費電力動作とを実現したｍｏｓトランジスタInfo
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Abstract
(57)【要約】
【課題】簡単な構成により、ＭＯＳトランジスタを低い
閾値電圧で高速動作可能にしたり、高い閾値電圧で低消
費電力動作可能にしたり設定することができる。 【解決手段】半導体基板表面に形成されたＭＯＳトラン
ジスタにおいて、 半導体基板表面に形成されたソー
ス、ドレイン領域Sn,Dnと、ソース及びドレイン領域間
であって半導体基板上に絶縁膜を介して設けられたフロ
ーティングゲートFGnと、フローティングゲートに絶縁
膜を介して設けられた入力ゲートGn1と閾値制御ゲートG
n2とを有する。そして、活性化状態は、閾値制御ゲート
Gn2に第１の電圧が印加されて入力ゲートに対して第１
の閾値電圧にされ、非活性化状態は、閾値制御ゲートGn
2に第２の電圧が印加されて入力ゲートに対して第１の
閾値電圧よりも高い第２の閾値電圧にされることを特徴
とする。この構成によれば、ＭＯＳトランジスタを２層
ゲート構造にして、閾値制御ゲートに制御電圧を印加す
ることにより、その閾値電圧を制御することができる。
従って、比較的簡単な構成で、高速動作と低消費電力動
作とに切り替え設定することができる。
閾値電圧で高速動作可能にしたり、高い閾値電圧で低消
費電力動作可能にしたり設定することができる。 【解決手段】半導体基板表面に形成されたＭＯＳトラン
ジスタにおいて、 半導体基板表面に形成されたソー
ス、ドレイン領域Sn,Dnと、ソース及びドレイン領域間
であって半導体基板上に絶縁膜を介して設けられたフロ
ーティングゲートFGnと、フローティングゲートに絶縁
膜を介して設けられた入力ゲートGn1と閾値制御ゲートG
n2とを有する。そして、活性化状態は、閾値制御ゲート
Gn2に第１の電圧が印加されて入力ゲートに対して第１
の閾値電圧にされ、非活性化状態は、閾値制御ゲートGn
2に第２の電圧が印加されて入力ゲートに対して第１の
閾値電圧よりも高い第２の閾値電圧にされることを特徴
とする。この構成によれば、ＭＯＳトランジスタを２層
ゲート構造にして、閾値制御ゲートに制御電圧を印加す
ることにより、その閾値電圧を制御することができる。
従って、比較的簡単な構成で、高速動作と低消費電力動
作とに切り替え設定することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、高速動作と低消費
電力動作とを実現したＭＯＳトランジスタ及びそれを利
用したＭＯＳトランジスタ回路に関する。
電力動作とを実現したＭＯＳトランジスタ及びそれを利
用したＭＯＳトランジスタ回路に関する。
【０００２】
【従来の技術】近年の半導体装置は、高速化及びチップ
サイズ縮小化の要求から、ＭＯＳトランジスタのサイズ
も微細化されている。ＭＯＳトランジスタを微細化する
ことによりチャネル長を短くし、ゲート酸化膜を薄くし
て閾値電圧を低くし、トランジスタの高速スイッチング
を実現している。
サイズ縮小化の要求から、ＭＯＳトランジスタのサイズ
も微細化されている。ＭＯＳトランジスタを微細化する
ことによりチャネル長を短くし、ゲート酸化膜を薄くし
て閾値電圧を低くし、トランジスタの高速スイッチング
を実現している。
【０００３】一方、トランジスタサイズの微細化に伴
い、トランジスタがオフ状態にもかかわらずドレイン・
ソース間に流れる電流、いわゆるオフリーク電流、が増
加する傾向にある。例えば、非活性状態においては、Ｃ
ＭＯＳゲートには入力信号の変化がないので、理論上電
流消費はゼロであるが、上記のオフリーク電流により、
非活性状態であっても一定の電流消費が発生する。しか
も、トランジスタの微細化に伴って、１チップ内に搭載
可能なＭＯＳトランジスタ数が増大し、ＬＳＩ全体では
オフリーク電流が数百μＡになる場合もある。
い、トランジスタがオフ状態にもかかわらずドレイン・
ソース間に流れる電流、いわゆるオフリーク電流、が増
加する傾向にある。例えば、非活性状態においては、Ｃ
ＭＯＳゲートには入力信号の変化がないので、理論上電
流消費はゼロであるが、上記のオフリーク電流により、
非活性状態であっても一定の電流消費が発生する。しか
も、トランジスタの微細化に伴って、１チップ内に搭載
可能なＭＯＳトランジスタ数が増大し、ＬＳＩ全体では
オフリーク電流が数百μＡになる場合もある。
【０００４】図１１は、従来のオフリーク電流を防止し
たＣＭＯＳトランジスタ回路の構成図である。この例
は、特開平５−１０８１９４号に開示されている。ＭＰ
Ｕ内に設けられたＰチャネルトランジスタＭＰとＮチャ
ネルトランジスタＭＮに対して、基板バイアス発生回路
２−１，２−２が設けられ、それぞれの基板バイアス発
生回路が動作モード切替信号Ａに応答して、それぞれの
基板バイアス電圧を生成する。動作モードが活性動作状
態であれば、Ｐチャネルトランジスタの基板バイアス電
圧を高く、Ｎチャネルトランジスタの基板バイアス電圧
を低く設定して、それぞれの閾値電圧を低く設定する。
また、動作モードが非活性状態（低消費電力動作状態）
であれば、基板バイアス電圧をその逆に設定して閾値電
圧を高く設定する。その結果、活性動作状態では閾値電
圧が低いので、高速動作が可能であり、非活性状態では
閾値電圧が高いので、オフリーク電流を防止して、低消
費電力動作を可能にする。
たＣＭＯＳトランジスタ回路の構成図である。この例
は、特開平５−１０８１９４号に開示されている。ＭＰ
Ｕ内に設けられたＰチャネルトランジスタＭＰとＮチャ
ネルトランジスタＭＮに対して、基板バイアス発生回路
２−１，２−２が設けられ、それぞれの基板バイアス発
生回路が動作モード切替信号Ａに応答して、それぞれの
基板バイアス電圧を生成する。動作モードが活性動作状
態であれば、Ｐチャネルトランジスタの基板バイアス電
圧を高く、Ｎチャネルトランジスタの基板バイアス電圧
を低く設定して、それぞれの閾値電圧を低く設定する。
また、動作モードが非活性状態（低消費電力動作状態）
であれば、基板バイアス電圧をその逆に設定して閾値電
圧を高く設定する。その結果、活性動作状態では閾値電
圧が低いので、高速動作が可能であり、非活性状態では
閾値電圧が高いので、オフリーク電流を防止して、低消
費電力動作を可能にする。
【０００５】図１２は、別の従来のオフリーク電流を防
止したＣＭＯＳトランジスタ回路の構成図である。この
例は、S. Mutoh, et al., "1V High-Speed Digital Cir
cuitTechnology with 0.5 μm Multi-threshold CMOS"
Proc. 6th IEEE ASIC Conf.Papers, PP. 186-189, 1993
に開示されている。
止したＣＭＯＳトランジスタ回路の構成図である。この
例は、S. Mutoh, et al., "1V High-Speed Digital Cir
cuitTechnology with 0.5 μm Multi-threshold CMOS"
Proc. 6th IEEE ASIC Conf.Papers, PP. 186-189, 1993
に開示されている。
【０００６】この例は、例えばＮＡＮＤゲートを構成す
るＣＭＯＳトランジスタ回路Ｑ３は、低閾値電圧トラン
ジスタで構成し、その低閾値電圧トランジスタ回路に対
して、電流供給用の高閾値電圧トランジスタＱ１，Ｑ２
を設ける。そして、活性動作状態では、電流供給用トラ
ンジスタＱ１，Ｑ２を導通状態にし、電源VDDから電源
用大容量Ｃ１０，Ｃ２０を介して低閾値電圧トランジス
タ回路Ｑ３に電流を供給する。その場合、トランジスタ
回路Ｑ３は、低閾値電圧であるので高速動作が可能であ
る。一方、非活性状態（低消費電力状態）では、電流供
給用トランジスタＱ１，Ｑ２に制御信号ＳＬ=Hレベル、
／ＳＬ＝Ｌレベルをそれぞれ印加して、トランジスタＱ
１，Ｑ２を非導通状態にする。これらのトランジスタＱ
１，Ｑ２は高い閾値電圧であるので、完全に非導通にし
てオフリーク電流をなくすことができるので、低閾値電
圧トランジスタ回路Ｑ３がオフリーク電流の発生により
電流を供給することはなく、内部トランジスタ回路Ｑ３
の電力消費を防止することができる。
るＣＭＯＳトランジスタ回路Ｑ３は、低閾値電圧トラン
ジスタで構成し、その低閾値電圧トランジスタ回路に対
して、電流供給用の高閾値電圧トランジスタＱ１，Ｑ２
を設ける。そして、活性動作状態では、電流供給用トラ
ンジスタＱ１，Ｑ２を導通状態にし、電源VDDから電源
用大容量Ｃ１０，Ｃ２０を介して低閾値電圧トランジス
タ回路Ｑ３に電流を供給する。その場合、トランジスタ
回路Ｑ３は、低閾値電圧であるので高速動作が可能であ
る。一方、非活性状態（低消費電力状態）では、電流供
給用トランジスタＱ１，Ｑ２に制御信号ＳＬ=Hレベル、
／ＳＬ＝Ｌレベルをそれぞれ印加して、トランジスタＱ
１，Ｑ２を非導通状態にする。これらのトランジスタＱ
１，Ｑ２は高い閾値電圧であるので、完全に非導通にし
てオフリーク電流をなくすことができるので、低閾値電
圧トランジスタ回路Ｑ３がオフリーク電流の発生により
電流を供給することはなく、内部トランジスタ回路Ｑ３
の電力消費を防止することができる。
【０００７】
【発明が解決しようとする課題】上記の２つの従来例
は、活性状態での高速動作と非活性状態での低消費電力
動作を実現することができる。しかしながら、図１１の
例では、基板バイアス電圧発生回路を設ける必要があ
り、ＬＳＩの回路構成が複雑になる。また、近年におけ
る微細加工トランジスタは、基板バイアスを制御しても
閾値電圧を有効に制御することができなくなっていて、
かかる微細加工されたＬＳＩには図１１の方法は不向き
である。
は、活性状態での高速動作と非活性状態での低消費電力
動作を実現することができる。しかしながら、図１１の
例では、基板バイアス電圧発生回路を設ける必要があ
り、ＬＳＩの回路構成が複雑になる。また、近年におけ
る微細加工トランジスタは、基板バイアスを制御しても
閾値電圧を有効に制御することができなくなっていて、
かかる微細加工されたＬＳＩには図１１の方法は不向き
である。
【０００８】また、図１２の例では、ＬＳＩチップの中
に、高い閾値電圧のＭＯＳトランジスタと低い閾値電圧
のＭＯＳトランジスタとを混在させる必要があり、製造
工程が複雑になるという問題を有する。
に、高い閾値電圧のＭＯＳトランジスタと低い閾値電圧
のＭＯＳトランジスタとを混在させる必要があり、製造
工程が複雑になるという問題を有する。
【０００９】そこで、本発明の目的は、上記従来の問題
点を解決して、高速動作と低消費電力動作を実現できる
ＭＯＳトランジスタ及びその回路を提供することにあ
る。
点を解決して、高速動作と低消費電力動作を実現できる
ＭＯＳトランジスタ及びその回路を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、半導体基板表面に形成さ
れたＭＯＳトランジスタにおいて、前記半導体基板表面
に形成されたソース、ドレイン領域と、前記ソース及び
ドレイン領域間であって前記半導体基板上に絶縁膜を介
して設けられたフローティングゲートと、前記フローテ
ィングゲートに絶縁膜を介して設けられた入力ゲートと
閾値制御ゲートとを有し、活性化状態は、前記閾値制御
ゲートに第１の電圧が印加されて前記入力ゲートに対し
て第１の閾値電圧にされ、非活性化状態は、前記閾値制
御ゲートに第２の電圧が印加されて前記入力ゲートに対
して前記第１の閾値電圧よりも高い第２の閾値電圧にさ
れることを特徴とする。
めに、本発明の一つの側面は、半導体基板表面に形成さ
れたＭＯＳトランジスタにおいて、前記半導体基板表面
に形成されたソース、ドレイン領域と、前記ソース及び
ドレイン領域間であって前記半導体基板上に絶縁膜を介
して設けられたフローティングゲートと、前記フローテ
ィングゲートに絶縁膜を介して設けられた入力ゲートと
閾値制御ゲートとを有し、活性化状態は、前記閾値制御
ゲートに第１の電圧が印加されて前記入力ゲートに対し
て第１の閾値電圧にされ、非活性化状態は、前記閾値制
御ゲートに第２の電圧が印加されて前記入力ゲートに対
して前記第１の閾値電圧よりも高い第２の閾値電圧にさ
れることを特徴とする。
【００１１】上記の発明によれば、ＭＯＳトランジスタ
を２層ゲート構造にして、閾値制御ゲートに制御電圧を
印加することにより、その閾値電圧を制御することがで
きる。従って、比較的簡単な構成で、高速動作と低消費
電力動作とに切り替え設定することができる。
を２層ゲート構造にして、閾値制御ゲートに制御電圧を
印加することにより、その閾値電圧を制御することがで
きる。従って、比較的簡単な構成で、高速動作と低消費
電力動作とに切り替え設定することができる。
【００１２】更に、本発明の別の側面は、半導体基板表
面に形成されたＭＯＳトランジスタにおいて、前記半導
体基板表面に形成されたソース、ドレイン領域と、前記
ソース及びドレイン領域間であって前記半導体基板上に
絶縁膜を介して設けられた第１のゲートと、前記第１の
ゲートに容量を介して設けられた入力ゲートと閾値制御
ゲートとを有し、活性化状態は、前記閾値制御ゲートに
第１の電圧が印加されて前記入力ゲートに対して第１の
閾値電圧にされ、非活性化状態は、前記閾値制御ゲート
に第２の電圧が印加されて前記入力ゲートに対して前記
第１の閾値電圧よりも高い第２の閾値電圧にされること
を特徴とする。
面に形成されたＭＯＳトランジスタにおいて、前記半導
体基板表面に形成されたソース、ドレイン領域と、前記
ソース及びドレイン領域間であって前記半導体基板上に
絶縁膜を介して設けられた第１のゲートと、前記第１の
ゲートに容量を介して設けられた入力ゲートと閾値制御
ゲートとを有し、活性化状態は、前記閾値制御ゲートに
第１の電圧が印加されて前記入力ゲートに対して第１の
閾値電圧にされ、非活性化状態は、前記閾値制御ゲート
に第２の電圧が印加されて前記入力ゲートに対して前記
第１の閾値電圧よりも高い第２の閾値電圧にされること
を特徴とする。
【００１３】上記の発明のより好ましい実施例では、前
記容量は、前記半導体基板表面に形成され前記入力ゲー
ト及び閾値制御ゲートを構成する不純物領域と、前記第
１のゲートに接続され前記不純物領域上に絶縁膜を介し
て設けられた第２のゲートとにより構成されることを特
徴とする。
記容量は、前記半導体基板表面に形成され前記入力ゲー
ト及び閾値制御ゲートを構成する不純物領域と、前記第
１のゲートに接続され前記不純物領域上に絶縁膜を介し
て設けられた第２のゲートとにより構成されることを特
徴とする。
【００１４】更に、本発明の別の側面は、半導体基板表
面に形成されたＭＯＳトランジスタにおいて、前記半導
体基板表面に形成されたソース、ドレイン領域と、前記
ソース及びドレイン領域間であって前記半導体基板上に
絶縁膜を介して設けられたフローティングゲートと、前
記フローティングゲートに絶縁膜を介して設けられた入
力ゲートとを有し、高速動作用トランジスタは、前記フ
ローティングゲートと入力ゲートとが短絡され、低消費
電力動作用トランジスタは前記フローティングゲートと
入力ゲートとが絶縁されていることを特徴とする。
面に形成されたＭＯＳトランジスタにおいて、前記半導
体基板表面に形成されたソース、ドレイン領域と、前記
ソース及びドレイン領域間であって前記半導体基板上に
絶縁膜を介して設けられたフローティングゲートと、前
記フローティングゲートに絶縁膜を介して設けられた入
力ゲートとを有し、高速動作用トランジスタは、前記フ
ローティングゲートと入力ゲートとが短絡され、低消費
電力動作用トランジスタは前記フローティングゲートと
入力ゲートとが絶縁されていることを特徴とする。
【００１５】本発明によれば、マスクオプション等によ
りフローティングゲートと入力ゲート間を短絡すること
により、ＭＯＳトランジスタの閾値電圧を簡単に制御す
ることができる。
りフローティングゲートと入力ゲート間を短絡すること
により、ＭＯＳトランジスタの閾値電圧を簡単に制御す
ることができる。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００１７】図１は、第１の実施の形態例におけるＭＯ
Ｓトランジスタの構成図である。図１には、Ｐチャネル
トランジスタＰ１とＮチャネルトランジスタＮ１とが示
されている。Ｐ型半導体基板１の表面に、Ｎ型のソー
ス、ドレイン領域Ｓｎ，Ｄｎが形成され、ソース、ドレ
イン領域間であって基板１上に絶縁膜１０を介してフロ
ーティングゲートＦＧｎが形成される。また、フローテ
ィングゲートＦＧｎ上には、絶縁膜１１を介して入力ゲ
ートＧｎ１と、絶縁膜１２を介して閾値制御ゲートＧｎ
２が形成される。
Ｓトランジスタの構成図である。図１には、Ｐチャネル
トランジスタＰ１とＮチャネルトランジスタＮ１とが示
されている。Ｐ型半導体基板１の表面に、Ｎ型のソー
ス、ドレイン領域Ｓｎ，Ｄｎが形成され、ソース、ドレ
イン領域間であって基板１上に絶縁膜１０を介してフロ
ーティングゲートＦＧｎが形成される。また、フローテ
ィングゲートＦＧｎ上には、絶縁膜１１を介して入力ゲ
ートＧｎ１と、絶縁膜１２を介して閾値制御ゲートＧｎ
２が形成される。
【００１８】一方、Ｐ型半導体基板１の表面に形成され
たＮ型のウエル領域２の表面に、Ｐ型のソース、ドレイ
ン領域Ｓｐ，Ｄｐが設けられ、その間であって基板上に
絶縁膜２０を介してフローティングゲートＦＧｐが形成
される。また、フローティングゲートＦＧｐ上には、絶
縁膜２１を介して入力ゲートＧｐ１と、絶縁膜２２を介
して閾値制御ゲートＧｐ２が形成される。
たＮ型のウエル領域２の表面に、Ｐ型のソース、ドレイ
ン領域Ｓｐ，Ｄｐが設けられ、その間であって基板上に
絶縁膜２０を介してフローティングゲートＦＧｐが形成
される。また、フローティングゲートＦＧｐ上には、絶
縁膜２１を介して入力ゲートＧｐ１と、絶縁膜２２を介
して閾値制御ゲートＧｐ２が形成される。
【００１９】図２は、図１のＰ、Ｎチャネルトランジス
タからなるインバータ回路である。このインバータ回路
構成は、図１にも示される。即ち、Ｐ、Ｎチャネルトラ
ンジスタの入力ゲートは、共通に入力信号ＩＮが供給さ
れ、それぞれのトランジスタの閾値制御ゲートには、そ
れぞれ閾値制御信号Ｃｐ，Ｃｎが供給される。これらの
閾値制御信号Ｃｐ，Ｃｎは、制御信号発生回路３０によ
り、動作モード切替信号Ｓ１に応答して、Ｈレベルまた
はＬレベルの電圧に制御される。また、Ｐ，Ｎチャネル
トランジスタのドレイン領域Ｄｎ，Ｄｐは接続されて、
出力端子ＯＵＴに接続される。Ｐチャネルトランジスタ
Ｐ１のソース領域Ｓｐは電源Ｖddに接続され、Ｎチャネ
ルトランジスタＮ１のソース領域Ｓｎはグランドに接続
される。
タからなるインバータ回路である。このインバータ回路
構成は、図１にも示される。即ち、Ｐ、Ｎチャネルトラ
ンジスタの入力ゲートは、共通に入力信号ＩＮが供給さ
れ、それぞれのトランジスタの閾値制御ゲートには、そ
れぞれ閾値制御信号Ｃｐ，Ｃｎが供給される。これらの
閾値制御信号Ｃｐ，Ｃｎは、制御信号発生回路３０によ
り、動作モード切替信号Ｓ１に応答して、Ｈレベルまた
はＬレベルの電圧に制御される。また、Ｐ，Ｎチャネル
トランジスタのドレイン領域Ｄｎ，Ｄｐは接続されて、
出力端子ＯＵＴに接続される。Ｐチャネルトランジスタ
Ｐ１のソース領域Ｓｐは電源Ｖddに接続され、Ｎチャネ
ルトランジスタＮ１のソース領域Ｓｎはグランドに接続
される。
【００２０】図１のトランジスタの構成から明らかな通
り、トランジスタＮ１では、フローティングゲートＦＧ
ｎの電位は、入力ゲートＧｎ１と閾値制御ゲートＧｎ２
の電圧とそれぞれのゲートとフローティングゲートＦＧ
ｎとの間の容量Ｃ１，Ｃ２の比率により決まる。従っ
て、閾値制御信号ＣｎがＨレベルであれば、入力ゲート
Ｇｎ１に対するトランジスタＮ１の閾値電圧は低く設定
される。また、閾値制御信号ＣｎがＬレベルであれば、
入力ゲートＧｎ１に対するトランジスタＮ１の閾値電圧
は高く設定される。
り、トランジスタＮ１では、フローティングゲートＦＧ
ｎの電位は、入力ゲートＧｎ１と閾値制御ゲートＧｎ２
の電圧とそれぞれのゲートとフローティングゲートＦＧ
ｎとの間の容量Ｃ１，Ｃ２の比率により決まる。従っ
て、閾値制御信号ＣｎがＨレベルであれば、入力ゲート
Ｇｎ１に対するトランジスタＮ１の閾値電圧は低く設定
される。また、閾値制御信号ＣｎがＬレベルであれば、
入力ゲートＧｎ１に対するトランジスタＮ１の閾値電圧
は高く設定される。
【００２１】同様に、ＰチャネルトランジスタＰ１側
も、閾値制御信号ＣｐがＬレベルであれば、入力ゲート
Ｇｐ１に対するトランジスタＰ１の閾値電圧は高く設定
される。一方、閾値制御信号ＣｐがＨレベルであれば、
閾値電圧は低く設定される。
も、閾値制御信号ＣｐがＬレベルであれば、入力ゲート
Ｇｐ１に対するトランジスタＰ１の閾値電圧は高く設定
される。一方、閾値制御信号ＣｐがＨレベルであれば、
閾値電圧は低く設定される。
【００２２】図３，４は、この閾値電圧の変化を示すト
ランジスタ特性図である。図３は、横軸にゲート酸化膜
厚、縦軸に閾値電圧が示され、図４は、横軸にゲート・
ソース間電圧Ｖgs、縦軸にソース・ドレイン間電流Ｉds
が示される。図３、４のＡは、Ｎチャネルトランジスタ
Ｎ１において、閾値制御信号ＣｎがＬレベルの場合の特
性であり、それの伴い入力信号ＩＮに対する閾値電圧が
高く設定される。また、図３，４のＢは、Ｎチャネルト
ランジスタＮ１において、閾値制御信号ＣｎがＨレベル
の場合の特性であり、閾値電圧が低く設定される。
ランジスタ特性図である。図３は、横軸にゲート酸化膜
厚、縦軸に閾値電圧が示され、図４は、横軸にゲート・
ソース間電圧Ｖgs、縦軸にソース・ドレイン間電流Ｉds
が示される。図３、４のＡは、Ｎチャネルトランジスタ
Ｎ１において、閾値制御信号ＣｎがＬレベルの場合の特
性であり、それの伴い入力信号ＩＮに対する閾値電圧が
高く設定される。また、図３，４のＢは、Ｎチャネルト
ランジスタＮ１において、閾値制御信号ＣｎがＨレベル
の場合の特性であり、閾値電圧が低く設定される。
【００２３】図１，２に戻り、動作モード切替信号Ｓ１
の活性動作状態に応答して、制御信号発生回路３０が閾
値制御信号Ｃｐ，ＣｎをＬ、Ｈレベルにそれぞれ設定す
ると、トランジスタＰ１，Ｎ１は共に低い閾値電圧に設
定される。従って、この状態では、ＭＯＳトランジスタ
は閾値電圧が低く、高速動作を可能にする。但し、オフ
リーク電流は避けられない。
の活性動作状態に応答して、制御信号発生回路３０が閾
値制御信号Ｃｐ，ＣｎをＬ、Ｈレベルにそれぞれ設定す
ると、トランジスタＰ１，Ｎ１は共に低い閾値電圧に設
定される。従って、この状態では、ＭＯＳトランジスタ
は閾値電圧が低く、高速動作を可能にする。但し、オフ
リーク電流は避けられない。
【００２４】動作モード切替信号Ｓ１の非活性状態（低
消費電力状態）に応答して、制御信号発生回路３０が閾
値制御信号Ｃｐ，ＣｎをＨ、Ｌレベルにそれぞれ設定す
ると、トランジスタＰ１，Ｎ１は共に高い閾値電圧に設
定される。その結果、ＭＯＳトランジスタは閾値電圧が
高く、高速動作はできないが、オフリーク電流を減らす
ことができ、低消費電力動作を可能にする。
消費電力状態）に応答して、制御信号発生回路３０が閾
値制御信号Ｃｐ，ＣｎをＨ、Ｌレベルにそれぞれ設定す
ると、トランジスタＰ１，Ｎ１は共に高い閾値電圧に設
定される。その結果、ＭＯＳトランジスタは閾値電圧が
高く、高速動作はできないが、オフリーク電流を減らす
ことができ、低消費電力動作を可能にする。
【００２５】図５は、第１の実施の形態例において複数
の閾値制御ゲートを設けたＭＯＳトランジスタの構成図
である。図５には、Ｎチャネルトランジスタの構成のみ
示す。この例では、ソース、ドレイン領域Ｓｎ，Ｄｎの
間の半導体基板１上に絶縁膜１０を介してフローティン
グゲートＦＧｎが設けられ、その上に、絶縁膜１１を介
して入力ゲートＧｎ１が設けられ、更に、絶縁膜１２を
介して第１の閾値制御ゲートＧｎ２が、絶縁膜１３を介
して第２の閾値制御ゲートＧｎ３が、絶縁膜１４を介し
て第３の閾値制御ゲートＧｎ４がそれぞれ設けられる。
の閾値制御ゲートを設けたＭＯＳトランジスタの構成図
である。図５には、Ｎチャネルトランジスタの構成のみ
示す。この例では、ソース、ドレイン領域Ｓｎ，Ｄｎの
間の半導体基板１上に絶縁膜１０を介してフローティン
グゲートＦＧｎが設けられ、その上に、絶縁膜１１を介
して入力ゲートＧｎ１が設けられ、更に、絶縁膜１２を
介して第１の閾値制御ゲートＧｎ２が、絶縁膜１３を介
して第２の閾値制御ゲートＧｎ３が、絶縁膜１４を介し
て第３の閾値制御ゲートＧｎ４がそれぞれ設けられる。
【００２６】この構成にすることにより、閾値制御信号
Ｃｎ１，Ｃｎ２，Ｃｎ３に選択的にＨレベルとＬレベル
を印加することにより、トランジスタの閾値電圧をより
細かく制御することができる。更に、閾値制御ゲートＧ
ｎ２〜Ｇｎ４のフローティングゲートＦＧｎとの間の容
量比を、例えば、Ｃ２：Ｃ３：Ｃ４＝４：２：１のよう
に設定することにより、閾値制御信号Ｃｎ１〜Ｃｎ３の
Ｈ、Ｌレベルによる３ビットの二進数２0〜２3の８段階
に閾値電圧を制御することができる。
Ｃｎ１，Ｃｎ２，Ｃｎ３に選択的にＨレベルとＬレベル
を印加することにより、トランジスタの閾値電圧をより
細かく制御することができる。更に、閾値制御ゲートＧ
ｎ２〜Ｇｎ４のフローティングゲートＦＧｎとの間の容
量比を、例えば、Ｃ２：Ｃ３：Ｃ４＝４：２：１のよう
に設定することにより、閾値制御信号Ｃｎ１〜Ｃｎ３の
Ｈ、Ｌレベルによる３ビットの二進数２0〜２3の８段階
に閾値電圧を制御することができる。
【００２７】従って、図示しない閾値制御信号発生回路
により、閾値制御信号Ｃｎ１〜Ｃｎ３を選択的にＨレベ
ルとＬレベルにすることにより、トランジスタの閾値電
圧を８段階に制御することができる。従って、高速動作
と低消費電力動作の要求に柔軟に対応して、トランジス
タの閾値電圧を制御することができる。
により、閾値制御信号Ｃｎ１〜Ｃｎ３を選択的にＨレベ
ルとＬレベルにすることにより、トランジスタの閾値電
圧を８段階に制御することができる。従って、高速動作
と低消費電力動作の要求に柔軟に対応して、トランジス
タの閾値電圧を制御することができる。
【００２８】Ｐチャネルトランジスタの構成は示してい
ないが、図５と同様にフローティングゲート上に入力ゲ
ートと共に複数の閾値制御ゲートを設けることで、同様
に閾値電圧をより細かく制御することができる。
ないが、図５と同様にフローティングゲート上に入力ゲ
ートと共に複数の閾値制御ゲートを設けることで、同様
に閾値電圧をより細かく制御することができる。
【００２９】図６は、第２の実施の形態例におけるＭＯ
Ｓトランジスタの構成図である。第１の実施の形態例で
は、ＭＯＳトランジスタはフローティングゲートとその
上に形成されるコントロールゲートの２層ゲートを有す
る構成である。それに対して、第２の実施の形態例のＭ
ＯＳトランジスタは、１層ゲートで構成される。従っ
て、より簡単なトランジスタの構成になる。
Ｓトランジスタの構成図である。第１の実施の形態例で
は、ＭＯＳトランジスタはフローティングゲートとその
上に形成されるコントロールゲートの２層ゲートを有す
る構成である。それに対して、第２の実施の形態例のＭ
ＯＳトランジスタは、１層ゲートで構成される。従っ
て、より簡単なトランジスタの構成になる。
【００３０】図６の例は、２つの閾値制御信号Ｃｎ１，
Ｃｎ２が与えられる構成のＮチャネルトランジスタであ
る。このトランジスタは、Ｐ型半導体基板表面に形成さ
れたＮ型ソース・ドレイン領域と、その間に絶縁膜を介
して形成されたフローティングゲートＦＧｎ，ＦＧｎ１
〜ＦＧｎ３とを有する４個のトランジスタ構成ユニット
Ｎ１〜Ｎ４を有する。トランジスタ構成ユニットＮ１
は、エンハンスメン型トランジスタであり、トランジス
タ構成ユニットＮ２〜Ｎ４は、デプレッション型トラン
ジスタである。そして、それぞれのフローティングゲー
トＦＧｎ，ＦＧｎ１〜ＦＧｎ３は接続されている。
Ｃｎ２が与えられる構成のＮチャネルトランジスタであ
る。このトランジスタは、Ｐ型半導体基板表面に形成さ
れたＮ型ソース・ドレイン領域と、その間に絶縁膜を介
して形成されたフローティングゲートＦＧｎ，ＦＧｎ１
〜ＦＧｎ３とを有する４個のトランジスタ構成ユニット
Ｎ１〜Ｎ４を有する。トランジスタ構成ユニットＮ１
は、エンハンスメン型トランジスタであり、トランジス
タ構成ユニットＮ２〜Ｎ４は、デプレッション型トラン
ジスタである。そして、それぞれのフローティングゲー
トＦＧｎ，ＦＧｎ１〜ＦＧｎ３は接続されている。
【００３１】デプレッション型トランジスタ構成ユニッ
トＮ２〜Ｎ４は、ノーマリオン状態にあり、ソース・ド
レイン間のチャネル領域は通常状態でＮ型に反転してい
る。従って、このチャネル領域が入力ゲートＧｎ１、閾
値制御ゲートＧｎ２，Ｇｎ３として動作する。そして、
これらのゲートＧｎ１〜Ｇｎ３上には絶縁膜を介してフ
ローティングゲートＦＧｎ１〜ＦＧｎ３が形成されるの
で、それぞれの容量Ｃ１，Ｃ２，Ｃ３を介してそれらフ
ローティングゲートに容量結合される。
トＮ２〜Ｎ４は、ノーマリオン状態にあり、ソース・ド
レイン間のチャネル領域は通常状態でＮ型に反転してい
る。従って、このチャネル領域が入力ゲートＧｎ１、閾
値制御ゲートＧｎ２，Ｇｎ３として動作する。そして、
これらのゲートＧｎ１〜Ｇｎ３上には絶縁膜を介してフ
ローティングゲートＦＧｎ１〜ＦＧｎ３が形成されるの
で、それぞれの容量Ｃ１，Ｃ２，Ｃ３を介してそれらフ
ローティングゲートに容量結合される。
【００３２】そして、閾値制御信号Ｃｎ１，Ｃｎ２に適
宜Ｈレベルを印加することにより、トランジスタ構成ユ
ニットＮ１での入力信号ＩＮに対する閾値電圧が低く設
定され、閾値制御信号Ｃｎ１，Ｃｎ２に適宜Ｌレベルを
印加することにより、同閾値電圧は高く設定される。
宜Ｈレベルを印加することにより、トランジスタ構成ユ
ニットＮ１での入力信号ＩＮに対する閾値電圧が低く設
定され、閾値制御信号Ｃｎ１，Ｃｎ２に適宜Ｌレベルを
印加することにより、同閾値電圧は高く設定される。
【００３３】Ｐチャネルトランジスタに適用する場合
も、同様の構成になる。但し、閾値制御信号の極性が逆
になる。また、上記の容量Ｃ２，Ｃ３の比を例えば２：
１に設定することにより、４段階の閾値電圧の設定をす
ることができる。
も、同様の構成になる。但し、閾値制御信号の極性が逆
になる。また、上記の容量Ｃ２，Ｃ３の比を例えば２：
１に設定することにより、４段階の閾値電圧の設定をす
ることができる。
【００３４】図７は、図６の構成のＭＯＳトランジスタ
を利用したＣＭＯＳインバータ回路図である。それぞれ
のトランジスタＰ１，Ｎ１には、２つずつの閾値制御信
号Ｃｐ１，Ｃｐ２、Ｃｎ１，Ｃｎ２が適用される。それ
以外の構成は、図２の回路と同じである。この回路にお
いて、動作状態切り替え信号Ｓ１の高速動作状態に応答
して、制御信号発生回路３０が、閾値制御信号Ｃｐ１，
Ｃｐ２をＬレベルに、Ｃｎ１，Ｃｎ２をＨレベルにする
と、トランジスタＰ１，Ｎ１は共に、最小閾値電圧に設
定され、最も早い高速動作が可能になる。一方、動作状
態切り替え信号Ｓ１の低消費電力動作状態に応答して、
制御信号発生回路３０が、閾値制御信号Ｃｐ１，Ｃｐ２
をＨレベルに、Ｃｎ１，Ｃｎ２をＬレベルにすると、ト
ランジスタＰ１，Ｎ１は共に、最大閾値電圧に設定さ
れ、最もオフリーク電流が少ない動作が可能になる。ま
た、閾値制御信号をＨ、Ｌレベルに制御することで、そ
れらの中間状態にすることができる。
を利用したＣＭＯＳインバータ回路図である。それぞれ
のトランジスタＰ１，Ｎ１には、２つずつの閾値制御信
号Ｃｐ１，Ｃｐ２、Ｃｎ１，Ｃｎ２が適用される。それ
以外の構成は、図２の回路と同じである。この回路にお
いて、動作状態切り替え信号Ｓ１の高速動作状態に応答
して、制御信号発生回路３０が、閾値制御信号Ｃｐ１，
Ｃｐ２をＬレベルに、Ｃｎ１，Ｃｎ２をＨレベルにする
と、トランジスタＰ１，Ｎ１は共に、最小閾値電圧に設
定され、最も早い高速動作が可能になる。一方、動作状
態切り替え信号Ｓ１の低消費電力動作状態に応答して、
制御信号発生回路３０が、閾値制御信号Ｃｐ１，Ｃｐ２
をＨレベルに、Ｃｎ１，Ｃｎ２をＬレベルにすると、ト
ランジスタＰ１，Ｎ１は共に、最大閾値電圧に設定さ
れ、最もオフリーク電流が少ない動作が可能になる。ま
た、閾値制御信号をＨ、Ｌレベルに制御することで、そ
れらの中間状態にすることができる。
【００３５】第２の実施の形態例では、ゲート構造を１
層で実現できるので、第１の実施の形態例に比較して、
製造構成をより簡便にすることができる。また、第２の
実施の形態例ではデプレッショントランジスタを必要と
するが、ＬＳＩの中には、何らかのデプレッショントラ
ンジスタが生成されるので、それによるプロセスの増加
はそれほど多くはない。
層で実現できるので、第１の実施の形態例に比較して、
製造構成をより簡便にすることができる。また、第２の
実施の形態例ではデプレッショントランジスタを必要と
するが、ＬＳＩの中には、何らかのデプレッショントラ
ンジスタが生成されるので、それによるプロセスの増加
はそれほど多くはない。
【００３６】尚、図７に示された回路図は、例えば、米
国特許３，２６０，８６３号公報に開示された回路に類
似する。しかし、この米国特許の回路は、３つの入力信
号が共通に容量を介してＰチャネルとＮチャネルトラン
ジスタに供給される。それに対して、図７の回路では、
閾値電圧制御信号が、それぞれ逆極性でＰチャネルトラ
ンジスタとＮチャネルトランジスタに供給される。この
点が、両回路の相違点である。
国特許３，２６０，８６３号公報に開示された回路に類
似する。しかし、この米国特許の回路は、３つの入力信
号が共通に容量を介してＰチャネルとＮチャネルトラン
ジスタに供給される。それに対して、図７の回路では、
閾値電圧制御信号が、それぞれ逆極性でＰチャネルトラ
ンジスタとＮチャネルトランジスタに供給される。この
点が、両回路の相違点である。
【００３７】図８，９は、第３の実施の形態例における
ＭＯＳトランジスタの構成図である。この例は、半導体
基板１の表面に形成したソース、ドレイン領域Ｓｎ，Ｄ
ｎの間に絶縁膜を介してフローティングゲートＦＧｎ
と、更にその上に絶縁膜を介して入力ゲートＧｎ１とが
形成される。そして、閾値電圧を低くして高速動作させ
たいトランジスタＮ１０では、フローティングゲートＦ
Ｇｎと入力ゲートＧｎ１との間を、マスクオプション等
による短絡手段４０により、ショートさせ、入力信号Ｉ
Ｎが直接フローティングゲートＦＧｎに印加されるよう
にする。その結果、トランジスタＮ１０の閾値電圧は低
くなり、高速動作が可能になる。
ＭＯＳトランジスタの構成図である。この例は、半導体
基板１の表面に形成したソース、ドレイン領域Ｓｎ，Ｄ
ｎの間に絶縁膜を介してフローティングゲートＦＧｎ
と、更にその上に絶縁膜を介して入力ゲートＧｎ１とが
形成される。そして、閾値電圧を低くして高速動作させ
たいトランジスタＮ１０では、フローティングゲートＦ
Ｇｎと入力ゲートＧｎ１との間を、マスクオプション等
による短絡手段４０により、ショートさせ、入力信号Ｉ
Ｎが直接フローティングゲートＦＧｎに印加されるよう
にする。その結果、トランジスタＮ１０の閾値電圧は低
くなり、高速動作が可能になる。
【００３８】また、閾値電圧を高くしてオフリーク電流
を少なくしたいトランジスタＮ１１では、フローティン
グゲートＦＧｎと入力ゲートＧｎ１との間は、オープン
のままにする。その結果、閾値電圧が高くなり、オフ状
態でのリーク電流を少なくすることができる。
を少なくしたいトランジスタＮ１１では、フローティン
グゲートＦＧｎと入力ゲートＧｎ１との間は、オープン
のままにする。その結果、閾値電圧が高くなり、オフ状
態でのリーク電流を少なくすることができる。
【００３９】この閾値電圧特性は、図３、４に示され
る。即ち、図３において、特性Ａにおいて、フローティ
ングゲートと入力ゲート間を開放状態にして、入力ゲー
トからみたゲート酸化膜厚が大きいと、閾値電圧は高く
なる（点Ａ’）。また、特性Ａにおいて、フローティン
グゲートと入力ゲート間を短絡すると、ゲート酸化膜が
小さくなり、閾値電圧は低くなる（点Ａ”）。この特性
の変化は、図４に特性Ａ’とＡ”として示される。
る。即ち、図３において、特性Ａにおいて、フローティ
ングゲートと入力ゲート間を開放状態にして、入力ゲー
トからみたゲート酸化膜厚が大きいと、閾値電圧は高く
なる（点Ａ’）。また、特性Ａにおいて、フローティン
グゲートと入力ゲート間を短絡すると、ゲート酸化膜が
小さくなり、閾値電圧は低くなる（点Ａ”）。この特性
の変化は、図４に特性Ａ’とＡ”として示される。
【００４０】図１０は、第３の実施の形態例におけるト
ランジスタを利用したＬＳＩ回路の構成図である。図１
０に示された集積回路７０は、閾値電圧Ｖｔｈが高いト
ランジスタＰ１１，Ｎ１１で構成される低消費電力回路
５０と、閾値電圧が低いトランジスタＰ１０，Ｎ１０で
構成される高速動作回路６０とで構成される。低消費電
力回路５０のトランジスタは、図９の如くフローティン
グゲートと入力ゲートとがオープン状態であり、高速動
作回路６０のトランジスタは、図８の如くフローティン
グゲートと入力ゲートとが、マスクオプションにより短
絡されている。
ランジスタを利用したＬＳＩ回路の構成図である。図１
０に示された集積回路７０は、閾値電圧Ｖｔｈが高いト
ランジスタＰ１１，Ｎ１１で構成される低消費電力回路
５０と、閾値電圧が低いトランジスタＰ１０，Ｎ１０で
構成される高速動作回路６０とで構成される。低消費電
力回路５０のトランジスタは、図９の如くフローティン
グゲートと入力ゲートとがオープン状態であり、高速動
作回路６０のトランジスタは、図８の如くフローティン
グゲートと入力ゲートとが、マスクオプションにより短
絡されている。
【００４１】図１０のように、ＬＳＩの中で高速動作が
要求される回路のトランジスタは、マスクオプションに
よりゲート間を短絡し、低消費電力動作が要求される回
路のトランジスタは、開放状態のままにすることで、Ｌ
ＳＩの高速動作と低消費電力動作とを簡単に設定するこ
とができる。
要求される回路のトランジスタは、マスクオプションに
よりゲート間を短絡し、低消費電力動作が要求される回
路のトランジスタは、開放状態のままにすることで、Ｌ
ＳＩの高速動作と低消費電力動作とを簡単に設定するこ
とができる。
【００４２】以上、実施の形態例ではＣＭＯＳインバー
タを例にして説明したが、それ以外のＮＡＮＤゲートや
ＮＯＲゲート回路での同様にして、高い閾値電圧と低い
閾値電圧とに制御することができる。
タを例にして説明したが、それ以外のＮＡＮＤゲートや
ＮＯＲゲート回路での同様にして、高い閾値電圧と低い
閾値電圧とに制御することができる。
【００４３】以上、本発明の保護範囲は、上記の実施の
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
形態例に限定されるものではなく、特許請求の範囲に記
載された発明とその均等物にまで及ぶものである。
【００４４】
【発明の効果】以上、本発明によれば、より簡単な構成
により、ＭＯＳトランジスタを閾値電圧が低くて高速動
作可能な状態と、閾値電圧が高くて低消費電力動作が可
能な状態とに設定することができる。
により、ＭＯＳトランジスタを閾値電圧が低くて高速動
作可能な状態と、閾値電圧が高くて低消費電力動作が可
能な状態とに設定することができる。
【図１】第１の実施の形態例におけるＭＯＳトランジス
タの構成図である。
タの構成図である。
【図２】図１のＰ、Ｎチャネルトランジスタからなるイ
ンバータ回路である。
ンバータ回路である。
【図３】この閾値電圧の変化を示すトランジスタ特性図
である。
である。
【図４】この閾値電圧の変化を示すトランジスタ特性図
である。
である。
【図５】第１の実施の形態例において複数の閾値制御ゲ
ートを設けたＭＯＳトランジスタの構成図である。
ートを設けたＭＯＳトランジスタの構成図である。
【図６】第２の実施の形態例におけるＭＯＳトランジス
タの構成図である。
タの構成図である。
【図７】図６の構成のＭＯＳトランジスタを利用したＣ
ＭＯＳインバータ回路図である。
ＭＯＳインバータ回路図である。
【図８】第３の実施の形態例におけるＭＯＳトランジス
タの構成図である。
タの構成図である。
【図９】第３の実施の形態例におけるＭＯＳトランジス
タの構成図である。
タの構成図である。
【図１０】第３の実施の形態例におけるトランジスタを
利用したＬＳＩ回路の構成図である。
利用したＬＳＩ回路の構成図である。
【図１１】従来のオフリーク電流を防止したＣＭＯＳト
ランジスタ回路の構成図である。
ランジスタ回路の構成図である。
【図１２】別の従来のオフリーク電流を防止したＣＭＯ
Ｓトランジスタ回路の構成図である。
Ｓトランジスタ回路の構成図である。
１ 半導体基板 Ｓｎ，Ｄｎ ソース、ドレイン領域 ＦＧｎ フローティングゲート Ｇｎ１ 入力ゲート Ｇｎ２ 閾値制御ゲート ＩＮ 入力信号 ＯＵＴ 出力信号 ３０ 閾値制御信号発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木原 福治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鈴木 美紀 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 吉田 周二 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 森下 智成 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F040 DA01 DA02 DB03 DC01 EB03 EB11 EC22 5F048 AA07 AA08 AB04 AC02 AC03 BA01 BB02 BB14
Claims (7)
- 【請求項１】半導体基板表面に形成されたＭＯＳトラン
ジスタにおいて、 前記半導体基板表面に形成されたソース、ドレイン領域
と、 前記ソース及びドレイン領域間であって前記半導体基板
上に絶縁膜を介して設けられたフローティングゲート
と、 前記フローティングゲートに絶縁膜を介して設けられた
入力ゲートと閾値制御ゲートとを有し、 活性化状態は、前記閾値制御ゲートに第１の電圧が印加
されて前記入力ゲートに対して第１の閾値電圧にされ、
非活性化状態は、前記閾値制御ゲートに第２の電圧が印
加されて前記入力ゲートに対して前記第１の閾値電圧よ
りも高い第２の閾値電圧にされることを特徴とするＭＯ
Ｓトランジスタ。 - 【請求項２】請求項１において、 前記閾値制御ゲートが複数設けられ、当該複数の閾値制
御ゲートと前記フローティングゲートとの間の容量の比
が、所定の比率に設定されていることを特徴とするＭＯ
Ｓトランジスタ。 - 【請求項３】半導体基板表面に形成されたＭＯＳトラン
ジスタにおいて、 前記半導体基板表面に形成されたソース、ドレイン領域
と、 前記ソース及びドレイン領域間であって前記半導体基板
上に絶縁膜を介して設けられた第１のゲートと、 前記第１のゲートに容量を介して設けられた入力ゲート
と閾値制御ゲートとを有し、 活性化状態は、前記閾値制御ゲートに第１の電圧が印加
されて前記入力ゲートに対して第１の閾値電圧にされ、
非活性化状態は、前記閾値制御ゲートに第２の電圧が印
加されて前記入力ゲートに対して前記第１の閾値電圧よ
りも高い第２の閾値電圧にされることを特徴とするＭＯ
Ｓトランジスタ。 - 【請求項４】請求項３において、 前記容量は、前記半導体基板表面に形成され前記入力ゲ
ート及び閾値制御ゲートを構成する不純物領域と、前記
第１のゲートに接続され前記不純物領域上に絶縁膜を介
して設けられた第２のゲートとにより構成されることを
特徴とするＭＯＳトランジスタ。 - 【請求項５】請求項３において、 前記閾値制御ゲートが複数設けられ、当該複数の閾値制
御ゲートの前記容量の比が、所定の比率に設定されてい
ることを特徴とするＭＯＳトランジスタ。 - 【請求項６】請求項１または３において、 前記ＭＯＳトランジスタは、２つの電源間に接続された
ＮチャネルトランジスタとＰチャネルトランジスタであ
り、それぞれの前記閾値制御ゲートには、前記第１の電
圧として低レベル及び高レベル電圧が、前記第２の電圧
として高レベル及び低レベル電圧がそれぞれ印加され、
前記入力ゲートに共通に入力信号が供給されることを特
徴とするＭＯＳトランジスタ。 - 【請求項７】半導体基板表面に形成されたＭＯＳトラン
ジスタにおいて、 前記半導体基板表面に形成されたソース、ドレイン領域
と、 前記ソース及びドレイン領域間であって前記半導体基板
上に絶縁膜を介して設けられたフローティングゲート
と、 前記フローティングゲートに絶縁膜を介して設けられた
入力ゲートとを有し、 高速動作用トランジスタは、前記フローティングゲート
と入力ゲートとが短絡され、低消費電力動作用トランジ
スタは前記フローティングゲートと入力ゲートとが絶縁
されていることを特徴とするＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000074751A JP3707984B2 (ja) | 2000-03-16 | 2000-03-16 | 高速動作と低消費電力動作とを実現したｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000074751A JP3707984B2 (ja) | 2000-03-16 | 2000-03-16 | 高速動作と低消費電力動作とを実現したｍｏｓトランジスタ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001267559A true JP2001267559A (ja) | 2001-09-28 |
| JP2001267559A5 JP2001267559A5 (ja) | 2004-12-16 |
| JP3707984B2 JP3707984B2 (ja) | 2005-10-19 |
Family
ID=18592747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000074751A Expired - Fee Related JP3707984B2 (ja) | 2000-03-16 | 2000-03-16 | 高速動作と低消費電力動作とを実現したｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
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-
2000
- 2000-03-16 JP JP2000074751A patent/JP3707984B2/ja not_active Expired - Fee Related
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| JP3707984B2 (ja) | 2005-10-19 |
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