JP2972764B1 - 半導体入出力回路 - Google Patents
半導体入出力回路Info
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- JP2972764B1 JP2972764B1 JP10328607A JP32860798A JP2972764B1 JP 2972764 B1 JP2972764 B1 JP 2972764B1 JP 10328607 A JP10328607 A JP 10328607A JP 32860798 A JP32860798 A JP 32860798A JP 2972764 B1 JP2972764 B1 JP 2972764B1
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Abstract
【要約】
【課題】 内部半導体回路に電源電圧以上の電圧がかか
らないようにし、又、出力回路のリーク電流を抑制す
る。 【解決手段】 ゲート電位決定回路は、トランスファー
ゲートに電源電圧を供給するＰ型ＭＯＳトランジスタ
（１１）と、トランスファーゲートのゲートに電源電圧
以下のゲート電圧を供給するＮ型ＭＯＳトランジスタ
（７）と、Ｎ型ＭＯＳトランジスタ（７）のソースにソ
ースを接続されたＰ型ＭＯＳトランジスタ（８）と、ゲ
ートがチャージアップされたときに電位を戻すためのＮ
型ＭＯＳトランジスタ（９）と、出力イネーブル信号を
逆相にするインバータ（６）と、インバータ（６）の出
力をゲートに入力するＰ型ＭＯＳトランジスタ（１０）
と、Ｐ型ＭＯＳトランジスタ（８）を非活性化するＰ型
ＭＯＳトランジスタ（１２）とで構成する。
らないようにし、又、出力回路のリーク電流を抑制す
る。 【解決手段】 ゲート電位決定回路は、トランスファー
ゲートに電源電圧を供給するＰ型ＭＯＳトランジスタ
（１１）と、トランスファーゲートのゲートに電源電圧
以下のゲート電圧を供給するＮ型ＭＯＳトランジスタ
（７）と、Ｎ型ＭＯＳトランジスタ（７）のソースにソ
ースを接続されたＰ型ＭＯＳトランジスタ（８）と、ゲ
ートがチャージアップされたときに電位を戻すためのＮ
型ＭＯＳトランジスタ（９）と、出力イネーブル信号を
逆相にするインバータ（６）と、インバータ（６）の出
力をゲートに入力するＰ型ＭＯＳトランジスタ（１０）
と、Ｐ型ＭＯＳトランジスタ（８）を非活性化するＰ型
ＭＯＳトランジスタ（１２）とで構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体入出力回路
に関し、特に、外部端子より電源電圧以上の電位が印加
された場合において、Ｎ型ノンドープトランジスタのし
きい値電圧が製造上のバラツキで設計値からはずれてい
たり、Ｎ型ノンドープトランジスタのゲート電位が変動
していても、内部に電源電圧以上の電圧がかからないよ
うにしリーク電流を抑制する半導体入出力回路に関す
る。
に関し、特に、外部端子より電源電圧以上の電位が印加
された場合において、Ｎ型ノンドープトランジスタのし
きい値電圧が製造上のバラツキで設計値からはずれてい
たり、Ｎ型ノンドープトランジスタのゲート電位が変動
していても、内部に電源電圧以上の電圧がかからないよ
うにしリーク電流を抑制する半導体入出力回路に関す
る。
【０００２】
【従来の技術】近年ＬＳＩの微細化による高集積化、低
電圧化が進むなかで、同一セット内での異種電源電圧を
持ったＬＳＩの混在は避けられない状態にある。このよ
うな異種電源電圧を持ったＬＳＩ同士を直接接続できる
入出力回路として、外部端子と入力バッファ回路および
出力バッファ回路との間にＮ型ノンドープトランジスタ
を接続する方法がある。この方法をとれば、外部端子に
電源電圧以上の電圧が印加された場合でも、Ｎ型ノンド
ープトランジスタのしきい値電圧を０Ｖに合わせ込むこ
とで、内部に電源電圧以上の電圧がかからないようにす
ることができる。
電圧化が進むなかで、同一セット内での異種電源電圧を
持ったＬＳＩの混在は避けられない状態にある。このよ
うな異種電源電圧を持ったＬＳＩ同士を直接接続できる
入出力回路として、外部端子と入力バッファ回路および
出力バッファ回路との間にＮ型ノンドープトランジスタ
を接続する方法がある。この方法をとれば、外部端子に
電源電圧以上の電圧が印加された場合でも、Ｎ型ノンド
ープトランジスタのしきい値電圧を０Ｖに合わせ込むこ
とで、内部に電源電圧以上の電圧がかからないようにす
ることができる。
【０００３】図７は従来の入出力回路の回路図である。
図７に示すように、外部端子３と出力バッファ回路１の
間にＮ型ノンドープトランジスタ２を設けられており、
Ｎ型ノンドープトランジスタ２のゲートは電源電圧Ｖｄ
ｄ１に接続される。Ｎ型ノンドープトランジスタ２のゲ
ートを電源電圧Ｖｄｄ１にすると、Ｎ型ノンドープトラ
ンジスタ２のソース・ドレインが電源電圧と等しくなる
とオフ状態となるので、外部端子３に電源電圧より高い
電圧が印加されても電源電圧Ｖｄｄ１より高くなること
はない。
図７に示すように、外部端子３と出力バッファ回路１の
間にＮ型ノンドープトランジスタ２を設けられており、
Ｎ型ノンドープトランジスタ２のゲートは電源電圧Ｖｄ
ｄ１に接続される。Ｎ型ノンドープトランジスタ２のゲ
ートを電源電圧Ｖｄｄ１にすると、Ｎ型ノンドープトラ
ンジスタ２のソース・ドレインが電源電圧と等しくなる
とオフ状態となるので、外部端子３に電源電圧より高い
電圧が印加されても電源電圧Ｖｄｄ１より高くなること
はない。
【０００４】ところが、Ｎ型ノンドープトランジスタの
チャネル部分にイオンを注入することによって、しきい
値電圧を制御するため、製造バラツキが生じる。この製
造バラツキによりＮ型ノンドープトランジスタのしきい
値電圧がマイナス方向にばらついた場合には、（−Ｖｔ
ｈｄ）には、Ｎ型ノンドープトランジスタのソース・ド
レイン接点Ｎ２には電源電圧より高いＶｄｄ１−（−Ｖ
ｔｈｄ）すなわちＶｄｄ１＋Ｖｔｈｄが印加されること
になる。この場合、出力バッファ回路のＰ型ＭＯＳトラ
ンジスタのソースとバックゲート間の寄生ダイオードに
接点Ｎ２（Ｖｄｄ１＋Ｖｔｈｄ）と電源Ｖｄｄ１の電位
差によりリーク電流パスが生じる。
チャネル部分にイオンを注入することによって、しきい
値電圧を制御するため、製造バラツキが生じる。この製
造バラツキによりＮ型ノンドープトランジスタのしきい
値電圧がマイナス方向にばらついた場合には、（−Ｖｔ
ｈｄ）には、Ｎ型ノンドープトランジスタのソース・ド
レイン接点Ｎ２には電源電圧より高いＶｄｄ１−（−Ｖ
ｔｈｄ）すなわちＶｄｄ１＋Ｖｔｈｄが印加されること
になる。この場合、出力バッファ回路のＰ型ＭＯＳトラ
ンジスタのソースとバックゲート間の寄生ダイオードに
接点Ｎ２（Ｖｄｄ１＋Ｖｔｈｄ）と電源Ｖｄｄ１の電位
差によりリーク電流パスが生じる。
【０００５】図８は、上述した製造バラツキがあっても
所定の電源電圧を供給することができる半導体入出力回
路の一例であり、特開平９−１０７０３４号公報（「入
出力バッファ回路及び入出力バッファ回路を備えた半導
体装置」）に開示されている。図８に示すように、出力
バッファ回路のＰ型ＭＯＳトランジスタのリーク電流に
対して、ゲート電位決定回路５０で入出力バッファ回路
２０のＮ型ノンドープトランジスタ２のゲート電位を調
整し、Ｎ型ノンドープトランジスタ２のしきい値電圧が
変動しても接点Ｎ３が電源電圧になるようにしている。
このゲート電位決定回路５０は常に電源電圧より高い電
圧Ｖｄｄ２を印加する外部端子３ａを持つ入出力バッフ
ァ回路２０と同じ構成のレプリカ回路２０ａと、差動増
幅回路３０で構成されており、出力Ｎ１がレプリカ回路
２０ａおよび複数の入出力バッファ回路２０のＮ型ノン
ドープトランジスタ２ａならびに２のゲートに接続され
る。ここで、Ｎ型ノンドープトランジスタのしきい値電
圧がマイナス方向にばらついた場合（−Ｖｔｈｄ）に
は、ゲート電位決定回路５０からＶｄｄ１−Ｖｔｈｄが
出力されＮ型ノンドープトランジスタ２ａ，２のゲート
電位に供給され、接点Ｎ２およびＮ４は電源電圧（Ｖｄ
ｄ１−Ｖｔｈｄ＋Ｖｔｈｄ）となる。一方、Ｎ型ノンド
ープトランジスタのしきい値電圧がプラス方向にばらつ
いた場合（＋Ｖｔｈｄ）には、ゲート電位決定回路５０
からＶｄｄ１＋Ｖｔｈｄが出力され、Ｎ型ノンドープト
ランジスタ２ａならびに２のゲート電位に供給され、接
点Ｎ２およびＮ２ａは電源電圧（Ｖｄｄ１＋Ｖｔｈｄ−
Ｖｔｈｄ）となる。
所定の電源電圧を供給することができる半導体入出力回
路の一例であり、特開平９−１０７０３４号公報（「入
出力バッファ回路及び入出力バッファ回路を備えた半導
体装置」）に開示されている。図８に示すように、出力
バッファ回路のＰ型ＭＯＳトランジスタのリーク電流に
対して、ゲート電位決定回路５０で入出力バッファ回路
２０のＮ型ノンドープトランジスタ２のゲート電位を調
整し、Ｎ型ノンドープトランジスタ２のしきい値電圧が
変動しても接点Ｎ３が電源電圧になるようにしている。
このゲート電位決定回路５０は常に電源電圧より高い電
圧Ｖｄｄ２を印加する外部端子３ａを持つ入出力バッフ
ァ回路２０と同じ構成のレプリカ回路２０ａと、差動増
幅回路３０で構成されており、出力Ｎ１がレプリカ回路
２０ａおよび複数の入出力バッファ回路２０のＮ型ノン
ドープトランジスタ２ａならびに２のゲートに接続され
る。ここで、Ｎ型ノンドープトランジスタのしきい値電
圧がマイナス方向にばらついた場合（−Ｖｔｈｄ）に
は、ゲート電位決定回路５０からＶｄｄ１−Ｖｔｈｄが
出力されＮ型ノンドープトランジスタ２ａ，２のゲート
電位に供給され、接点Ｎ２およびＮ４は電源電圧（Ｖｄ
ｄ１−Ｖｔｈｄ＋Ｖｔｈｄ）となる。一方、Ｎ型ノンド
ープトランジスタのしきい値電圧がプラス方向にばらつ
いた場合（＋Ｖｔｈｄ）には、ゲート電位決定回路５０
からＶｄｄ１＋Ｖｔｈｄが出力され、Ｎ型ノンドープト
ランジスタ２ａならびに２のゲート電位に供給され、接
点Ｎ２およびＮ２ａは電源電圧（Ｖｄｄ１＋Ｖｔｈｄ−
Ｖｔｈｄ）となる。
【０００６】
【発明が解決しようとする課題】しかし、ゲート電位決
定回路５００は複数の入出力バッファ回路へ接続される
ため配線が引き回されることになり、各種ノイズなどの
影響を受けやすくなる。また、外部端子から電源電圧よ
り高い電圧が印加されたとき、Ｎ型ノンドープトランジ
スタのゲート電位はカップリングの影響でゲート電位＋
外部より印加された電圧にまでチャージアップされる
が、この配線の引き回しの影響でＮ型ノンドープトラン
ジスタと入出力バッファ回路との接点Ｎ２の電位がおち
つくまで時間が必要となり、その間出力バッファ回路の
Ｐ型ＭＯＳトランジスにおいてリーク電流が流れる原因
となる。
定回路５００は複数の入出力バッファ回路へ接続される
ため配線が引き回されることになり、各種ノイズなどの
影響を受けやすくなる。また、外部端子から電源電圧よ
り高い電圧が印加されたとき、Ｎ型ノンドープトランジ
スタのゲート電位はカップリングの影響でゲート電位＋
外部より印加された電圧にまでチャージアップされる
が、この配線の引き回しの影響でＮ型ノンドープトラン
ジスタと入出力バッファ回路との接点Ｎ２の電位がおち
つくまで時間が必要となり、その間出力バッファ回路の
Ｐ型ＭＯＳトランジスにおいてリーク電流が流れる原因
となる。
【０００７】そこで、本発明は、外部端子に電源電圧以
上の電位が印加された場合において、内部半導体回路に
電源電圧以上の電圧がかからないようにし、又、半導体
入出力回路のリーク電流を抑制することを課題としてい
る。
上の電位が印加された場合において、内部半導体回路に
電源電圧以上の電圧がかからないようにし、又、半導体
入出力回路のリーク電流を抑制することを課題としてい
る。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、出力データ及び出力イネーブル信号を入
力して前記出力データを出力する出力バッファ回路と、
前記出力バッファ回路の出力を外部端子に伝達するトラ
ンスファーゲートとしてのＮ型ノンドープトランジスタ
と、前記トランスファーゲートのゲートに電源電圧以下
のゲート電圧を供給するゲート電位決定回路とを有する
半導体入出力回路であって、前記ゲート電位決定回路
は、前記ゲートに前記電源電圧を供給するＰ型ＭＯＳト
ランジスタ（１１）と、前記ゲートに前記ゲート電圧を
供給するＮ型ＭＯＳトランジスタ（７）と、前記Ｎ型Ｍ
ＯＳトランジスタ（７）のソースにソースを接続された
Ｐ型ＭＯＳトランジスタ（８）と、前記ゲートがチャー
ジアップされたときに電位を戻すためのＮ型ＭＯＳトラ
ンジスタ（９）と、出力イネーブル信号を逆相にするイ
ンバータ（６）と、前記インバータ（６）の出力をゲー
トに入力するＰ型ＭＯＳトランジスタ（１０）と、前記
Ｐ型ＭＯＳトランジスタ（８）を非活性化するＰ型ＭＯ
Ｓトランジスタ（１２）とを含む回路であり、前記Ｎ型
ＭＯＳトランジスタ（９）のドレイン及びゲートを、前
記Ｐ型ＭＯＳトランジスタ（８）のソースに接続すると
ともに、前記Ｎ型ＭＯＳトランジスタ（９）のソース及
び前記Ｐ型ＭＯＳトランジスタ（８）のゲートを前記Ｐ
型ＭＯＳトランジスタ（１０）ソースに接続し、前記Ｎ
型ＭＯＳトランジスタ（７）のゲートに前記出力イネー
ブル信号を入力するようにしている。
めの本発明は、出力データ及び出力イネーブル信号を入
力して前記出力データを出力する出力バッファ回路と、
前記出力バッファ回路の出力を外部端子に伝達するトラ
ンスファーゲートとしてのＮ型ノンドープトランジスタ
と、前記トランスファーゲートのゲートに電源電圧以下
のゲート電圧を供給するゲート電位決定回路とを有する
半導体入出力回路であって、前記ゲート電位決定回路
は、前記ゲートに前記電源電圧を供給するＰ型ＭＯＳト
ランジスタ（１１）と、前記ゲートに前記ゲート電圧を
供給するＮ型ＭＯＳトランジスタ（７）と、前記Ｎ型Ｍ
ＯＳトランジスタ（７）のソースにソースを接続された
Ｐ型ＭＯＳトランジスタ（８）と、前記ゲートがチャー
ジアップされたときに電位を戻すためのＮ型ＭＯＳトラ
ンジスタ（９）と、出力イネーブル信号を逆相にするイ
ンバータ（６）と、前記インバータ（６）の出力をゲー
トに入力するＰ型ＭＯＳトランジスタ（１０）と、前記
Ｐ型ＭＯＳトランジスタ（８）を非活性化するＰ型ＭＯ
Ｓトランジスタ（１２）とを含む回路であり、前記Ｎ型
ＭＯＳトランジスタ（９）のドレイン及びゲートを、前
記Ｐ型ＭＯＳトランジスタ（８）のソースに接続すると
ともに、前記Ｎ型ＭＯＳトランジスタ（９）のソース及
び前記Ｐ型ＭＯＳトランジスタ（８）のゲートを前記Ｐ
型ＭＯＳトランジスタ（１０）ソースに接続し、前記Ｎ
型ＭＯＳトランジスタ（７）のゲートに前記出力イネー
ブル信号を入力するようにしている。
【０００９】又、上述したＮ型ＭＯＳトランジスタ
（７）を２個のＮ型ＭＯＳトランジスタのカスコード接
続で置き換えてもよい。
（７）を２個のＮ型ＭＯＳトランジスタのカスコード接
続で置き換えてもよい。
【００１０】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態について説明する。
実施形態について説明する。
【００１１】図１は、本発明の半導体入出力回路の回路
図である。図１に示すように、本発明の半導体入出力回
路は、出力バッファ回路１と外部端子３、この両者の間
に設けたＮ型ノンドープトランジスタ２、および外部端
子３から電位が供給される間、すなわち出力バッファ回
路１がハイインピーダンス（以下Ｈｉ−Ｚとする）であ
る期間にＮ型ノンドープトランジスタ２のゲートＮ１に
電源電圧より低い電圧を供給するゲート電位決定回路５
とで構成される。
図である。図１に示すように、本発明の半導体入出力回
路は、出力バッファ回路１と外部端子３、この両者の間
に設けたＮ型ノンドープトランジスタ２、および外部端
子３から電位が供給される間、すなわち出力バッファ回
路１がハイインピーダンス（以下Ｈｉ−Ｚとする）であ
る期間にＮ型ノンドープトランジスタ２のゲートＮ１に
電源電圧より低い電圧を供給するゲート電位決定回路５
とで構成される。
【００１２】ゲート電位決定回路５には、出力バッファ
回路１よりデータが出力される期間にＮ型ノンドープト
ランジスタ２のゲートに電源電位を供給するＰ型ＭＯＳ
トランジスタ１１、出力バッファ回路１がＨｉ−Ｚ期間
にＮ型ノンドープトランジスタ２のゲートに電源電位よ
り低い電位を供給するＮ型ＭＯＳトランジスタ７、およ
びＮ型ノンドープトランジスタのゲート電位がチャージ
アップされたときに電位を戻すためのＮ型ＭＯＳトラン
ジスタ９とＰ型ＭＯＳトランジスタ８ならびに１０、お
よび出力バッファ回路１よりデータが出力される期間に
前述のチャージアップ対策用回路５５を非活性にするＰ
型ＭＯＳトランジスタ１２、さらに出力イネーブル信号
ＥＮを逆相とするインバータ６で構成される。
回路１よりデータが出力される期間にＮ型ノンドープト
ランジスタ２のゲートに電源電位を供給するＰ型ＭＯＳ
トランジスタ１１、出力バッファ回路１がＨｉ−Ｚ期間
にＮ型ノンドープトランジスタ２のゲートに電源電位よ
り低い電位を供給するＮ型ＭＯＳトランジスタ７、およ
びＮ型ノンドープトランジスタのゲート電位がチャージ
アップされたときに電位を戻すためのＮ型ＭＯＳトラン
ジスタ９とＰ型ＭＯＳトランジスタ８ならびに１０、お
よび出力バッファ回路１よりデータが出力される期間に
前述のチャージアップ対策用回路５５を非活性にするＰ
型ＭＯＳトランジスタ１２、さらに出力イネーブル信号
ＥＮを逆相とするインバータ６で構成される。
【００１３】インバータ６には出力イネーブル信号ＥＮ
を入力し、出力をＰ型ＭＯＳトランジスタ１０のゲート
に接続する。
を入力し、出力をＰ型ＭＯＳトランジスタ１０のゲート
に接続する。
【００１４】Ｐ型ＭＯＳトランジスタ１０のドレインは
グランドへ、ソースはＰ型ＭＯＳトランジスタ８のゲー
トとＮ型ＭＯＳトランジスタ９のソース、およびＰ型Ｍ
ＯＳトランジスタ１２のドレインに接続する。
グランドへ、ソースはＰ型ＭＯＳトランジスタ８のゲー
トとＮ型ＭＯＳトランジスタ９のソース、およびＰ型Ｍ
ＯＳトランジスタ１２のドレインに接続する。
【００１５】Ｎ型ＭＯＳトランジスタ７とＰ型ＭＯＳト
ランジスタ１１はソースを電源Ｖｄｄ１に、ドレインを
Ｎ型ノンドープトランジスタ２のゲートに接続し、ゲー
トは出力イネーブル信号ＥＮに接続する。
ランジスタ１１はソースを電源Ｖｄｄ１に、ドレインを
Ｎ型ノンドープトランジスタ２のゲートに接続し、ゲー
トは出力イネーブル信号ＥＮに接続する。
【００１６】Ｐ型ＭＯＳトランジスタ１２は、ゲートを
出力イネーブル信号ＥＮに接続し、ソースを電源Ｖｄｄ
１に、ドレインをＰ型ＭＯＳトランジスタ８のゲートと
Ｎ型ＭＯＳトランジスタ９のソース、およびＰ型ＭＯＳ
トランジスタ１０のドレインに接続する。
出力イネーブル信号ＥＮに接続し、ソースを電源Ｖｄｄ
１に、ドレインをＰ型ＭＯＳトランジスタ８のゲートと
Ｎ型ＭＯＳトランジスタ９のソース、およびＰ型ＭＯＳ
トランジスタ１０のドレインに接続する。
【００１７】Ｎ型ＭＯＳトランジスタ９はゲート・ドレ
インを接続したダイオード構成とし、このゲート・ドレ
インはＮ型ノンドープトランジスタ２のゲートに接続さ
れ、ソースはＰ型ＭＯＳトランジスタ８のゲートと、Ｐ
型ＭＯＳトランジスタ１２のドレインおよびＰ型ＭＯＳ
トランジスタ１０のドレインに接続する。Ｐ型ＭＯＳト
ランジスタ８は、ソースをグランドに、ドレインをＮ型
ノンドープトランジスタ２のゲートに接続し、ゲートを
Ｎ型ノンドープトランジスタ２のゲートとダイオード接
続したＮ型ＭＯＳトランジスタ９のソースとＰ型ＭＯＳ
トランジスタ１０ならびに１２のドレインに接続する。
インを接続したダイオード構成とし、このゲート・ドレ
インはＮ型ノンドープトランジスタ２のゲートに接続さ
れ、ソースはＰ型ＭＯＳトランジスタ８のゲートと、Ｐ
型ＭＯＳトランジスタ１２のドレインおよびＰ型ＭＯＳ
トランジスタ１０のドレインに接続する。Ｐ型ＭＯＳト
ランジスタ８は、ソースをグランドに、ドレインをＮ型
ノンドープトランジスタ２のゲートに接続し、ゲートを
Ｎ型ノンドープトランジスタ２のゲートとダイオード接
続したＮ型ＭＯＳトランジスタ９のソースとＰ型ＭＯＳ
トランジスタ１０ならびに１２のドレインに接続する。
【００１８】Ｐ型ＭＯＳトランジスタのバックゲートは
全てグランドへ、Ｎ型ＭＯＳトランジスタのバックゲー
トは全て電源Ｖｄｄ１へ接続する。
全てグランドへ、Ｎ型ＭＯＳトランジスタのバックゲー
トは全て電源Ｖｄｄ１へ接続する。
【００１９】図２は、本発明の半導体入出力回路の出力
バッファ回路１の回路図である。
バッファ回路１の回路図である。
【００２０】出力バッファ回路１は、出力データＤＡＴ
Ａと出力イネーブル信号ＥＮが入力され、接点ＯＵＴよ
りＮ型ノンドープトランジスタ２へ出力データを伝え
る。
Ａと出力イネーブル信号ＥＮが入力され、接点ＯＵＴよ
りＮ型ノンドープトランジスタ２へ出力データを伝え
る。
【００２１】出力イネーブル信号ＥＮは、ゲート電位決
定回路５に入力される出力イネーブル信号ＥＮと同じ信
号を用いる。
定回路５に入力される出力イネーブル信号ＥＮと同じ信
号を用いる。
【００２２】次に、本発明の半導体入出力回路の動作に
ついて説明する。
ついて説明する。
【００２３】まず、出力バッファ回路１よりデータが出
力される期間の動作について説明する。出力バッファ回
路１よりデータが出力される期間は、出力イネーブル信
号ＥＮが０Ｖとなるので、Ｐ型ＭＯＳトランジスタ１
１，１２がオン状態になり、接点Ｎ１およびＮ３は電源
電圧Ｖｄｄ１に充電される。
力される期間の動作について説明する。出力バッファ回
路１よりデータが出力される期間は、出力イネーブル信
号ＥＮが０Ｖとなるので、Ｐ型ＭＯＳトランジスタ１
１，１２がオン状態になり、接点Ｎ１およびＮ３は電源
電圧Ｖｄｄ１に充電される。
【００２４】このとき他のＰ型ＭＯＳトランジスタ８，
１０とＮ型トランジスタ７，９は、出力イネーブル信号
が０Ｖで接点Ｎ１、Ｎ３、Ｎ４の電位を電源電圧Ｖｄｄ
１とするため全てオフ状態になるので、Ｎ型ノンドープ
トランジスタのゲートＮ１は電源電位Ｖｄｄ１となる。
１０とＮ型トランジスタ７，９は、出力イネーブル信号
が０Ｖで接点Ｎ１、Ｎ３、Ｎ４の電位を電源電圧Ｖｄｄ
１とするため全てオフ状態になるので、Ｎ型ノンドープ
トランジスタのゲートＮ１は電源電位Ｖｄｄ１となる。
【００２５】外部端子３には、Ｎ型ノンドープトランジ
スタのしきい値電圧は０Ｖであるため、出力バッファ回
路側の接点Ｎ２と外部端子３が電源電圧Ｖｄｄ１である
ゲート電位と等しくなるまではオン状態であるので、出
力バッファ回路１の出力レベルが０ＶからＶｄｄ１へ、
あるいはＶｄｄ１から０Ｖへ変動するのがそのまま出力
される。
スタのしきい値電圧は０Ｖであるため、出力バッファ回
路側の接点Ｎ２と外部端子３が電源電圧Ｖｄｄ１である
ゲート電位と等しくなるまではオン状態であるので、出
力バッファ回路１の出力レベルが０ＶからＶｄｄ１へ、
あるいはＶｄｄ１から０Ｖへ変動するのがそのまま出力
される。
【００２６】次に出力バッファ回路１よりＨｉ−Ｚ出力
される期間について説明する。出力バッファ回路１より
Ｈｉ−Ｚ出力される期間は出力イネーブル信号ＥＮがＶ
ｄｄ１となるので、Ｎ型ＭＯＳトランジスタ７がオン状
態になり、接点Ｎ１に電源電圧よりＮ型ＭＯＳトランジ
スタ７のしきい値電圧Ｖｔｈｎ分低い（Ｖｄｄ１−Ｖｔ
ｈｎ）を充電する。このとき、Ｐ型ＭＯＳトランジスタ
１１、１２は出力イネーブル信号ＥＮによってオフ状態
になり、Ｐ型ＭＯＳトランジスタ８は接点Ｎ１がＶｄｄ
１−ＶｔｈｎのときはＰ型ＭＯＳトランジスタ１０と接
点Ｎ１とダイオード接続されたＮ型ＭＯＳトランジスタ
９によって接点Ｎ３がＶｄｄ１−Ｖｔｈｎ−Ｖｔｈｐ
（ＶｔｈｐはＰ型ＭＯＳトランジスタ８のしきい値電圧
を示す）となりオフ状態となるので、Ｎ型ノンドープト
ランジスタのゲートＮ１はＮ型ＭＯＳトランジスタ７よ
り供給されたＶｄｄ１−Ｖｔｈｎとなる。
される期間について説明する。出力バッファ回路１より
Ｈｉ−Ｚ出力される期間は出力イネーブル信号ＥＮがＶ
ｄｄ１となるので、Ｎ型ＭＯＳトランジスタ７がオン状
態になり、接点Ｎ１に電源電圧よりＮ型ＭＯＳトランジ
スタ７のしきい値電圧Ｖｔｈｎ分低い（Ｖｄｄ１−Ｖｔ
ｈｎ）を充電する。このとき、Ｐ型ＭＯＳトランジスタ
１１、１２は出力イネーブル信号ＥＮによってオフ状態
になり、Ｐ型ＭＯＳトランジスタ８は接点Ｎ１がＶｄｄ
１−ＶｔｈｎのときはＰ型ＭＯＳトランジスタ１０と接
点Ｎ１とダイオード接続されたＮ型ＭＯＳトランジスタ
９によって接点Ｎ３がＶｄｄ１−Ｖｔｈｎ−Ｖｔｈｐ
（ＶｔｈｐはＰ型ＭＯＳトランジスタ８のしきい値電圧
を示す）となりオフ状態となるので、Ｎ型ノンドープト
ランジスタのゲートＮ１はＮ型ＭＯＳトランジスタ７よ
り供給されたＶｄｄ１−Ｖｔｈｎとなる。
【００２７】このため、出力バッファ回路側の接点Ｎ２
は、外部端子３に電源電圧以上の電圧Ｖｄｄ２が印加さ
れた場合でも、Ｎ型ノンドープトランジスタのしきい値
電圧は０Ｖであるため、出力バッファ回路側の接点Ｎ２
がゲート電位と等しくなったところでオフ状態になるの
で、ゲート電位決定回路より供給された電源電位以下の
Ｖｄｄ１−Ｖｔｈｎに落ち着く。
は、外部端子３に電源電圧以上の電圧Ｖｄｄ２が印加さ
れた場合でも、Ｎ型ノンドープトランジスタのしきい値
電圧は０Ｖであるため、出力バッファ回路側の接点Ｎ２
がゲート電位と等しくなったところでオフ状態になるの
で、ゲート電位決定回路より供給された電源電位以下の
Ｖｄｄ１−Ｖｔｈｎに落ち着く。
【００２８】また、出力バッファ回路よりＨｉ−Ｚ出力
される期間に接点Ｎ１が外部端子に電源電圧以上の電圧
が印加されたときに起こるチャージアップなどにより電
位上昇すると（以下、電位上昇分をαで表現する）、接
点Ｎ３は接点Ｎ１とダイオード接続されたＮ型ＭＯＳト
ランジスタ９によって接点Ｎ１の電位よりダイオード順
方向電圧Ｖｆ分低いＶｄｄ１−Ｖｔｈｎ＋α−Ｖｆへ変
化する。
される期間に接点Ｎ１が外部端子に電源電圧以上の電圧
が印加されたときに起こるチャージアップなどにより電
位上昇すると（以下、電位上昇分をαで表現する）、接
点Ｎ３は接点Ｎ１とダイオード接続されたＮ型ＭＯＳト
ランジスタ９によって接点Ｎ１の電位よりダイオード順
方向電圧Ｖｆ分低いＶｄｄ１−Ｖｔｈｎ＋α−Ｖｆへ変
化する。
【００２９】通常Ｖｆ＞Ｖｔｈｐの関係にあるので、Ｐ
型ＭＯＳトランジスタ８がオン状態になり電位上昇した
接点Ｎ１の電位を抜き始め、接点Ｎ１の電位は降下す
る。接点Ｎ３がＶｄｄ１−Ｖｔｈｎ−Ｖｔｈｐまで下が
ったところで、Ｐ型ＭＯＳトランジスタ８はオフ状態と
なるので、接点Ｎ１の電位はＶｄｄ１−Ｖｔｈｎに落ち
着く。
型ＭＯＳトランジスタ８がオン状態になり電位上昇した
接点Ｎ１の電位を抜き始め、接点Ｎ１の電位は降下す
る。接点Ｎ３がＶｄｄ１−Ｖｔｈｎ−Ｖｔｈｐまで下が
ったところで、Ｐ型ＭＯＳトランジスタ８はオフ状態と
なるので、接点Ｎ１の電位はＶｄｄ１−Ｖｔｈｎに落ち
着く。
【００３０】図３は、Ｎ型ＭＯＳトランジスタ７ａ，７
ｂを縦積みにし、Ｎ型ノンドープトランジスタ２のゲー
トＮ１に実施形態１よりさらに低い電圧を供給する回路
図である。これは、Ｎ型ノンドープトランジスタ２のゲ
ートが所望の電位を得られる段数であれば何段でもよい
ことを示す。また図３は、Ｐ型トランジスタ８のゲート
電位をＮ型ＭＯＳトランジスタ９，１０で決定する構成
になっている。Ｎ型ＭＯＳトランジスタ１０は接点Ｎ２
がチャージアップされたとき接点Ｎ３が追従して電位上
昇しないようにするためなのでトランジスタの種類によ
らず構成可能である。
ｂを縦積みにし、Ｎ型ノンドープトランジスタ２のゲー
トＮ１に実施形態１よりさらに低い電圧を供給する回路
図である。これは、Ｎ型ノンドープトランジスタ２のゲ
ートが所望の電位を得られる段数であれば何段でもよい
ことを示す。また図３は、Ｐ型トランジスタ８のゲート
電位をＮ型ＭＯＳトランジスタ９，１０で決定する構成
になっている。Ｎ型ＭＯＳトランジスタ１０は接点Ｎ２
がチャージアップされたとき接点Ｎ３が追従して電位上
昇しないようにするためなのでトランジスタの種類によ
らず構成可能である。
【００３１】また、本発明の半導体入出力回路は外部端
子に電源電圧以上の電圧が印加された場合に内部に電源
電圧以上の電位が供給されないように、外部端子と入力
バッファ回路との間にＮ型ノンドープトランジスタを接
続した回路との組みあわせが可能である。
子に電源電圧以上の電圧が印加された場合に内部に電源
電圧以上の電位が供給されないように、外部端子と入力
バッファ回路との間にＮ型ノンドープトランジスタを接
続した回路との組みあわせが可能である。
【００３２】図４、５、６は出力バッファ回路１と入力
バッファ回路１００、１０１を組み合わた場合の回路図
である。
バッファ回路１００、１０１を組み合わた場合の回路図
である。
【００３３】図４では、図１の外部端子３に２つのＮ型
ノンドープトランジスタ２ならびに２’を接続し、出力
バッファ回路１と外部端子３との間および入力バッファ
回路１００と外部端子３との間にそれぞれＮ型ノンドー
プトランジスタを介在させている。入力バッファ回路１
００と外部端子３との間に接続されたＮ型ノンドープト
ランジスタ２’のゲートはＶｄｄ１に接続される。
ノンドープトランジスタ２ならびに２’を接続し、出力
バッファ回路１と外部端子３との間および入力バッファ
回路１００と外部端子３との間にそれぞれＮ型ノンドー
プトランジスタを介在させている。入力バッファ回路１
００と外部端子３との間に接続されたＮ型ノンドープト
ランジスタ２’のゲートはＶｄｄ１に接続される。
【００３４】図５では、図１の外部端子３に２つのＮ型
ノンドープトランジスタ２ならびに２’を接続し、出力
バッファ回路１と外部端子３との間および入力バッファ
回路１０１と外部端子３との間にそれぞれＮ型ノンドー
プトランジスタを介在させている。入力バッファ回路１
０１と外部端子３との間に接続されたＮ型ノンドープト
ランジスタ２’のゲートはゲート電位決定回路５０の出
力接点Ｎ１に接続される。
ノンドープトランジスタ２ならびに２’を接続し、出力
バッファ回路１と外部端子３との間および入力バッファ
回路１０１と外部端子３との間にそれぞれＮ型ノンドー
プトランジスタを介在させている。入力バッファ回路１
０１と外部端子３との間に接続されたＮ型ノンドープト
ランジスタ２’のゲートはゲート電位決定回路５０の出
力接点Ｎ１に接続される。
【００３５】外部端子３に電源電圧以上の電圧が印加さ
れた場合に、Ｎ型ノンドープトランジスタ２’と入力バ
ッファ回路１０１の間の接点は０ＶからＮ型ノンドープ
トランジスタ２’のゲート電位Ｖｄｄ１−Ｖｔｈｎまで
しか変動しないため、入力バッファ回路１０１の電源は
ゲート電位決定回路５０の出力接点Ｎ１に接続する。
れた場合に、Ｎ型ノンドープトランジスタ２’と入力バ
ッファ回路１０１の間の接点は０ＶからＮ型ノンドープ
トランジスタ２’のゲート電位Ｖｄｄ１−Ｖｔｈｎまで
しか変動しないため、入力バッファ回路１０１の電源は
ゲート電位決定回路５０の出力接点Ｎ１に接続する。
【００３６】図６では、図１の出力バッファ回路１とＮ
型ノンドープトランジスタ２の接点に入力バッファ回路
１０１を接続する。外部端子３に電源電圧以上の電圧が
印加された場合に、Ｎ型ノンドープトランジスタ２と入
力バッファ回路１０１の間の接点Ｎ２は０ＶからＮ型ノ
ンドープトランジスタ２のゲート電位Ｖｄｄ１−Ｖｔｈ
ｎまでしか変動しないため、入力バッファ回路１０１の
電源はゲート電位決定回路５０の出力接点Ｎ１に接続す
る。
型ノンドープトランジスタ２の接点に入力バッファ回路
１０１を接続する。外部端子３に電源電圧以上の電圧が
印加された場合に、Ｎ型ノンドープトランジスタ２と入
力バッファ回路１０１の間の接点Ｎ２は０ＶからＮ型ノ
ンドープトランジスタ２のゲート電位Ｖｄｄ１−Ｖｔｈ
ｎまでしか変動しないため、入力バッファ回路１０１の
電源はゲート電位決定回路５０の出力接点Ｎ１に接続す
る。
【００３７】もし製造バラツキによりＮ型ノンドープト
ランジスタのしきい値電圧がマイナス方向にばらついた
場合（−Ｖｔｈｄ）、出力バッファ回路１の出力接点Ｎ
２にはＮ型ノンドープトランジスタのゲート電位＋Ｖｔ
ｈｄが印加されることになる。
ランジスタのしきい値電圧がマイナス方向にばらついた
場合（−Ｖｔｈｄ）、出力バッファ回路１の出力接点Ｎ
２にはＮ型ノンドープトランジスタのゲート電位＋Ｖｔ
ｈｄが印加されることになる。
【００３８】Ｎ型ノンドープトランジスタのゲート電位
決定回路で供給される電位と電源電位の差がＮ型ノンド
ープトランジスタのしきい値電圧の製造バラツキより大
きくなるように設定することで、外部端子に電源電圧よ
り高い電圧が印加されてもＮ型ノンドープトランジスタ
の出力バッファ回路側の接点は電源電圧より高くなるこ
とはなく、Ｐ型ＭＯＳトランジスタのリーク電流は流れ
ない。
決定回路で供給される電位と電源電位の差がＮ型ノンド
ープトランジスタのしきい値電圧の製造バラツキより大
きくなるように設定することで、外部端子に電源電圧よ
り高い電圧が印加されてもＮ型ノンドープトランジスタ
の出力バッファ回路側の接点は電源電圧より高くなるこ
とはなく、Ｐ型ＭＯＳトランジスタのリーク電流は流れ
ない。
【００３９】逆にＮ型ノンドープトランジスタのしきい
値電圧がプラス方向にばらついた場合（＋Ｖｔｈｄ）
は、出力バッファ回路１の出力接点Ｎ２にはＮ型ノンド
ープトランジスタのゲート電位−Ｖｔｈｄが印加される
ことになる。もともとＮ型ノンドープトランジスタのゲ
ート電位は電源電圧より低いので電源電圧より高くなる
ことはなく、Ｐ型ＭＯＳトランジスタのリーク電流は流
れない。
値電圧がプラス方向にばらついた場合（＋Ｖｔｈｄ）
は、出力バッファ回路１の出力接点Ｎ２にはＮ型ノンド
ープトランジスタのゲート電位−Ｖｔｈｄが印加される
ことになる。もともとＮ型ノンドープトランジスタのゲ
ート電位は電源電圧より低いので電源電圧より高くなる
ことはなく、Ｐ型ＭＯＳトランジスタのリーク電流は流
れない。
【００４０】
【発明の効果】以上説明した本発明によれば、チャージ
アップされたトランスファーゲートのゲートの電位を高
速に元の電位に戻すことが可能である。
アップされたトランスファーゲートのゲートの電位を高
速に元の電位に戻すことが可能である。
【００４１】又、本発明によれば、製造バラツキの影響
を受けず安定したＮ型ノンドープトランジスタのゲート
電位を供給することである。具体的には、もし、製造バ
ラツキによりトランジスタのしきい値電圧が低くなった
場合、ダイオード順方向電圧Ｖｆは低くなるためダイオ
ード接続されたＮ型ＭＯＳトランジスタ９を使って電位
を下げている接点Ｎ３は電位降下速度が遅くなる。これ
により本来Ｐ型ＭＯＳトランジスタ８はオンしづらくな
るはずであるが、一方Ｐ型ＭＯＳトランジスタのしきい
値電圧｜Ｖｔｈｐ｜が低くなっているためＰ型ＭＯＳト
ランジスタ８はオンしやすい状況にあるので、結果相殺
されてチャージアップ対策の回路としては製造バラツキ
のない状態と同等の能力を持つことになる。一方、製造
バラツキによりトランジスタのしきい値電圧が高くなっ
た場合、ダイオード順方向電圧Ｖｆは高くなるためダイ
オード接続されたＮ型ＭＯＳトランジスタ９を使って電
位を下げている接点Ｎ３の電位降下速度が速くなる。こ
れにより本来Ｐ型ＭＯＳトランジスタ８はオンしやすく
なるはずであるが、一方Ｐ型ＭＯＳトランジスタのしき
い値電圧｜Ｖｔｈｐ｜も高くなっているためＰ型ＭＯＳ
トランジスタ８はオンしにくい状況にあるので、結果相
殺されてチャージアップ対策の回路としては製造バラツ
キのない状態と同等の能力を持つことになる。
を受けず安定したＮ型ノンドープトランジスタのゲート
電位を供給することである。具体的には、もし、製造バ
ラツキによりトランジスタのしきい値電圧が低くなった
場合、ダイオード順方向電圧Ｖｆは低くなるためダイオ
ード接続されたＮ型ＭＯＳトランジスタ９を使って電位
を下げている接点Ｎ３は電位降下速度が遅くなる。これ
により本来Ｐ型ＭＯＳトランジスタ８はオンしづらくな
るはずであるが、一方Ｐ型ＭＯＳトランジスタのしきい
値電圧｜Ｖｔｈｐ｜が低くなっているためＰ型ＭＯＳト
ランジスタ８はオンしやすい状況にあるので、結果相殺
されてチャージアップ対策の回路としては製造バラツキ
のない状態と同等の能力を持つことになる。一方、製造
バラツキによりトランジスタのしきい値電圧が高くなっ
た場合、ダイオード順方向電圧Ｖｆは高くなるためダイ
オード接続されたＮ型ＭＯＳトランジスタ９を使って電
位を下げている接点Ｎ３の電位降下速度が速くなる。こ
れにより本来Ｐ型ＭＯＳトランジスタ８はオンしやすく
なるはずであるが、一方Ｐ型ＭＯＳトランジスタのしき
い値電圧｜Ｖｔｈｐ｜も高くなっているためＰ型ＭＯＳ
トランジスタ８はオンしにくい状況にあるので、結果相
殺されてチャージアップ対策の回路としては製造バラツ
キのない状態と同等の能力を持つことになる。
【図１】本発明の半導体入出力回路の回路図
【図２】出力バッファ回路の回路図ｒ
【図３】本発明の他の半導体入出力回路の回路図
【図４】入力バッファと出力バッファの組み合わせ例１
の回路図
の回路図
【図５】入力バッファと出力バッファの組み合わせ例２
の回路図
の回路図
【図６】入力バッファと出力バッファの組み合わせ例３
の回路図
の回路図
【図７】従来の入出力回路の回路図
【図８】従来の他の入出力回路の回路図
１ 出力バッファ回路 ２ Ｎ型ノンドープトランジスタ ３ 外部端子 ４ 半導体内部回路 ５ ゲート電位決定回路 ６ インバータ ７、９ Ｎ型ＭＯＳトランジスタ ８、１０、１２ Ｐ型ＭＯＳトランジスタ
Claims (5)
- 【請求項１】 出力データ及び出力イネーブル信号を入
力して前記出力データを出力する出力バッファ回路と、
前記出力バッファ回路の出力を外部端子に伝達するトラ
ンスファーゲートとしてのＮ型ノンドープトランジスタ
と、前記トランスファーゲートのゲートに電源電圧以下
のゲート電圧を供給するゲート電位決定回路とを有する
半導体入出力回路であって、 前記ゲート電位決定回路は、前記ゲートに前記電源電圧
を供給するＰ型ＭＯＳトランジスタ（１１）と、前記ゲ
ートに前記ゲート電圧を供給するＮ型ＭＯＳトランジス
タ（７）と、前記Ｎ型ＭＯＳトランジスタ（７）のソー
スにソースを接続されたＰ型ＭＯＳトランジスタ（８）
と、前記ゲートがチャージアップされたときに電位を戻
すためのＮ型ＭＯＳトランジスタ（９）と、出力イネー
ブル信号を逆相にするインバータ（６）と、前記インバ
ータ（６）の出力をゲートに入力するＰ型ＭＯＳトラン
ジスタ（１０）と、前記Ｐ型ＭＯＳトランジスタ（８）
を非活性化するＰ型ＭＯＳトランジスタ（１２）とを含
む回路であり、 前記Ｎ型ＭＯＳトランジスタ（９）のドレイン及びゲー
トを、前記Ｐ型ＭＯＳトランジスタ（８）のソースに接
続するとともに、前記Ｎ型ＭＯＳトランジスタ（９）の
ソース及び前記Ｐ型ＭＯＳトランジスタ（８）のゲート
を前記Ｐ型ＭＯＳトランジスタ（１０）ソースに接続
し、 前記Ｎ型ＭＯＳトランジスタ（７）のゲートに前記出力
イネーブル信号を入力することを特徴とする半導体入出
力回路。 - 【請求項２】 出力データ及び出力イネーブル信号を入
力して前記出力データを出力する出力バッファ回路と、
前記出力バッファ回路の出力を外部端子に伝達するトラ
ンスファーゲートとしてのＮ型ノンドープトランジスタ
と、前記トランスファーゲートのゲートに電源電圧以下
のゲート電圧を供給するゲート電位決定回路とを有する
半導体入出力回路であって、 前記ゲート電位決定回路は、前記ゲートに前記電源電圧
を供給するＰ型ＭＯＳトランジスタ（１１）と、前記ゲ
ートに前記ゲート電圧を供給する一対のＮ型ＭＯＳトラ
ンジスタ（７ａ，７ｂ）と、前記Ｎ型ＭＯＳトランジス
タ（７ｂ）のソースにソースを接続されたＰ型ＭＯＳト
ランジスタ（８）と、前記ゲートがチャージアップされ
たときに電位を戻すためのＮ型ＭＯＳトランジスタ
（９）と、出力イネーブル信号を逆相にするインバータ
（６）と、前記インバータ（６）の出力をゲートに入力
するＰ型ＭＯＳトランジスタ（１０）と、前記Ｐ型ＭＯ
Ｓトランジスタ（８）を非活性化するＰ型ＭＯＳトラン
ジスタ（１２）とを含む回路であり、 前記Ｎ型ＭＯＳトランジスタ（７ｂ）のドレイン及びゲ
ートを、前記Ｎ型ＭＯＳトランジスタ（７ａ）のソース
に接続し、 前記Ｎ型ＭＯＳトランジスタ（９）のドレイン及びゲー
トを、前記Ｐ型ＭＯＳトランジスタ（８）のソースに接
続するとともに、前記Ｎ型ＭＯＳトランジスタ（９）の
ソース及び前記Ｐ型ＭＯＳトランジスタ（８）のゲート
を前記Ｐ型ＭＯＳトランジスタ（１０）ソースに接続
し、 前記Ｎ型ＭＯＳトランジスタ（７ａ）のゲートに前記出
力イネーブル信号を入力することを特徴とする半導体入
出力回路。 - 【請求項３】 前記外部端子の入力端子に、他のトラン
スファーゲートを介して入力バッファを接続し、前記ト
ランスファーゲートのゲートに前記電源電圧を供給する
ことを特徴とする請求項１，２のいずれかに記載された
半導体入出力回路。 - 【請求項４】 前記外部端子の入力端子に、他のトラン
スファーゲートを介して入力バッファを接続し、前記ト
ランスファーゲートのゲート及び前記入力バッファの電
源端子を、前記Ｎ型ＭＯＳトランジスタ（１１）のソー
スに接続することを特徴とする請求項１，２のいずれか
に記載された半導体入出力回路。 - 【請求項５】 前記出力バッファの出力端子に入力バッ
ファを接続し、前記入力バッファの電源端子を前記Ｎ型
ＭＯＳトランジスタ（１１）のソースに接続することを
特徴とする請求項１，２のいずれかに記載された半導体
入出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328607A JP2972764B1 (ja) | 1998-11-18 | 1998-11-18 | 半導体入出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328607A JP2972764B1 (ja) | 1998-11-18 | 1998-11-18 | 半導体入出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2972764B1 true JP2972764B1 (ja) | 1999-11-08 |
| JP2000156633A JP2000156633A (ja) | 2000-06-06 |
Family
ID=18212171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10328607A Expired - Fee Related JP2972764B1 (ja) | 1998-11-18 | 1998-11-18 | 半導体入出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972764B1 (ja) |
-
1998
- 1998-11-18 JP JP10328607A patent/JP2972764B1/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000156633A (ja) | 2000-06-06 |
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