KR20040007123A - 래치업 방지수단을 구비하는 시모스 회로 - Google Patents

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Abstract

본 발명은 래치업 방지수단을 구비하는 시모스 회로에 관한 것으로서, 더욱 상세히는 엔모스 트랜지스터와 피모스 트랜지스터를 구비하는 시모스 트랜지스터에 있어서, 제어신호가 특정 전위를 유지하는 동안 상기 피모스의 소스단 전위와 벌크단 전위를 비교하는 비교부를 구비함으로써 상기 비교부의 출력이 상기 피모스 트랜지스터의 게이트에 인가됨에 따라 소스단 전위가 높은 경우 상기 피모스 트랜지스터의 소스와 벌크가 도통되고, 벌크단 전위가 높은 경우 상기 피모스 트랜지스터의 소스와 벌크가 분리됨을 특징으로 한다.
따라서, 본 발명은 고속 메모리의 공정단계가 아니라 회로상으로 래치업을 방지하게 함으로써, 고속 메모리의 집적화를 가능하게 할 수 있는 효과가 있다.

Description

래치업 방지수단을 구비하는 시모스 회로{CMOS Circuit having latch-up protecting device}
본 발명은 래치업 방지수단을 구비하는 시모스 회로에 관한 것으로서, 비교부를 구비하여, 시모스 트랜지스터를 도통시키는 신호를 출력함으로써, 래치업 방지수단을 구비하는 시모스 회로에 관한 것이다.
일반적으로 상보형 모스트랜지스터(complementary MOS transistor, 이하 CMOS라 함)는 N형 모스트랜지스터와 P형 모스트랜지스터가 이웃하여 형성되는 구조적 특징으로 인하여, 래치업(latch up) 문제가 발생한다. 래치업은 전체 칩의 전력 소비를 기하 급수적으로 증가시키면서 그에 따라 칩의 오동작을 일으키고 심지어 전체 회로의 파손이라는 치명적인 결과를 야기시킬 수도 있다.
이러한 래치업 발생 현상은, CMOS 트랜지스터에서 기생 NPN, PNP 바이폴라 트랜지스터(bipolar transistor)의 에미터, 베이스, 콜렉터가 하나의 루프(loop)를 이루고, 이러한 하나의 루프에 외부에서 과도한 전하가 주입되면 기생 NPN, PNP 바이폴라트랜지스터가 서로 상대편 트랜지스터의 증폭작용을 도와서 공급전원(power supply)(Vdd)에서 접지전원(ground)(Vss)으로 전류가 과도하게 흐르는 현상이다.
도 1a는 피모스 트랜지스터의 기호를 나타내는 도면이고, 도 1b는 피모스 트랜지스터의 단면도를 나타낸 도면으로서, 피모스 트랜지스터의 래치업을 설명하기 위해 도시한 도면이다.
도 1a에서 도시한 바와 같이, 피모스 트랜지스터의 기호 중 Vg_p 신호에 연결된 단을 게이트, Vs_p 신호에 연결된 단을 소스, Vd_p 신호에 연결된 단을 드레인, Vb_p 신호에 연결된 단을 벌크(bulk)라고 한다.
도 1b에서 도시한 바와 같이, 엔웰(N-Well) 영역의 양쪽에 P+단이 도핑되고,P+ 각각으로 Vs_p와 Vd_p가 인가되고, 게이트로 Vg_p가 인가되고, N+ 각각에 벌크 신호 Vb_p 가 입력된다.
여기서, Vb_p 와 Vd_p가 하나의 루프를 이루어 외부에서 과도한 전하가 주입되면 기생 NPN 바이폴라트랜지스터가 서로 상대편 트랜지스터의 증폭작용을 도와서 공급전원(power supply)(Vdd)에서 접지전원(ground)(Vss)으로 전류가 과도하게 흐르는 래치업이 발생된다.
도 2a는 엔모스 트랜지스터의 기호를 나타내고, 도 2b는 엔모스 트랜지스터의 단면도를 나타낸 도면으로서, 엔모스 트랜지스터의 래치업을 설명하기 위해 도시한 도면이다.
도 2a에서 도시한 바와 같이, 엔모스 트랜지스터의 기호 중 Vg_n 신호에 연결된 단을 게이트, Vs_n 신호에 연결된 단을 소스, Vd_n 신호에 연결된 단을 드레인, Vb_n 신호에 연결된 단을 벌크(bulk)라고 한다.
도 2b에서 도시한 바와 같이, 엔웰(N-Well) 영역의 양쪽에 N+단이 도핑되고, N+ 각각으로 Vs_n와 Vd_n이 인가되고, 게이트로 Vg_n 이 인가되며, P+ 에 벌크 신호인 Vb_n이 각각 입력된다.
여기서, Vb_n 와 Vd_n이 하나의 루프를 이루어 외부에서 과도한 전하가 주입되면 기생 PNP 바이폴라트랜지스터가 서로 상대편 트랜지스터의 증폭작용을 도와서 공급전원(power supply)(Vdd)에서 접지전원(ground)(Vss)으로 전류가 과도하게 흐르는 래치업이 발생된다.
이를 방지하기 위해서 종래에는, 바이폴라 트랜지스터의 베이스에 해당하는웰에 픽업(pick-up)을 만들어 웰의 전위가 증가되지 않도록 하거나, 엔모스 트랜지스터와 피모스 트랜지스터의 간격을 크게 하여 전체 전류 경로를 길게 하는 방법 등이 있었다.
그러나, 이러한 방법들은 기판을 깊게 식각하거나 트렌치를 형성하여야 하므로 공정이 복잡한 단점이 있으며, N웰의 P영역과 P웰의 N영역 사이의 간격을 크게 해주어야 하므로, 고속 메모리의 고집적화 메모리의 고집적화에 위배되는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 피모스 트랜지스터의 소스단과 벌크단의 전위를 비교하여 소스단이 높으면 소스와 벌크를 도통되도록 하고, 시모스 내의 엔모스 트랜지스터의 소오스 단과 벌크단의 전위를 비교하여 소스단이 낮으면 소스와 벌크를 도통되도록 함으로써 래치업 방지수단을 구비하는 시모스 회로를 제공하는 데 있다.
도 1a는 종래의 시모스 내의 피모스 트랜지스터를 나타낸 도면.
도 1b은 도 1a의 시모스 내의 피모스 트랜지스터의 단면도.
도 2a는 종래의 시모스 내의 엔모스 트랜지스터를 나타낸 도면.
도 2b은 도 2a의 시모스 내의 엔모스 트랜지스터의 단면도.
도 3a는 본 발명의 실시예에 따른 시모스 내의 피모스 트랜지스터를 나타낸 도면.
도 3b는 본 발명의 실시예에 따른 시모스 내의 엔모스 트랜지스터를 나타낸 도면.
도 4a는 도 3a의 래치업 방지수단을 구비하는 시모스 내의 피모스 트랜지스터의 동작을 설명하기 위한 그래프.
도 4b는 도 3b의 래치업 방지수단을 구비하는 시모스 내의 엔모스 트랜지스터의 동작을 설명하기 위한 그래프.
상기 과제를 달성하기 위한 본 발명은 엔모스 트랜지스터와 피모스 트랜지스터를 구비하는 시모스 트랜지스터에 있어서,
제어신호가 특정 전위를 유지하는 동안 상기 피모스의 소스단 전위와 벌크단 전위를 비교하는 비교부를 구비함으로써 상기 비교부의 출력이 상기 피모스 트랜지스터의 게이트에 인가됨에 따라 소스단 전위가 높은 경우 상기 피모스 트랜지스터의 소스와 벌크가 도통되고, 벌크단 전위가 높은 경우 상기 피모스 트랜지스터의소스와 벌크가 분리됨을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3a는 래치업을 방지하는 시모스 내의 피모스 트랜지스터를 도시하고, 도 3b는 래치업을 방지하는 시모스 내의 엔모스 트랜지스터를 도시한다.
도 3a에서 도시한 바와 같이, 비교부(3)를 통해 피모스 트랜지스터의 소스단에 입력되는 신호 Vs_p와 벌크 단에 입력되는 신호 Vb_p를 비교하는데, Vs_p의 전위가 Vb_p의 전위에 비해 높은 경우, 비교부(3)로부터 출력되는 신호(o_p)가 로우 레벨로 출력되어 Vs_p와 Vb_p가 피모스 트랜지스터(P5)를 통해 도통된다.
반면, Vs_p의 전위가 Vb_p의 전위에 비해 낮은 경우, 비교부(3)로부터 출력되는 신호(o_p)가 하이 레벨로 출력되어 Vs_p와 Vb_p가 피모스 트랜지스터(P)를 통해 분리되어 래치업을 방지한다.
여기서, 비교부(3)는 Vs_p 신호와 Vb_p 신호를 입력으로 하여 Vs_p 신호의 전위와 Vb_p 신호의 전위를 비교하고, Vs_p 신호의 전위가 Vb_p 신호의 전위보다 크면, 엔모스 트랜지스터(N1)가 턴오프 되고, 엔모스 트랜지스터(N2)가 턴온 되어 접지전압을 노드(Node2) 라인에 인가함으로써 로우신호를 출력한다.
이렇게 출력된 로우신호가 인버터(INV1, INV2)에 의해 지연되어 출력되어 피모스 트랜지스터(P5)의 게이트로 전송되면, 피모스 트랜지스터(P5)는 턴온된다.
반면, Vs_p 신호의 전위가 Vb_p 신호의 전위보다 낮으면, 엔모스 트랜지스터(N2)는 턴오프되고, 엔모스 트랜지스터(N1)는 도통된다. 엔모스 트랜지스터(N1)가 턴온되면 접지전압이 노드(Node1)에 인가되고, 로우인 노드(Node1) 전압이 피모스 트랜지스터(P2, P3)를 턴온시켜 전원전압(VDD)을 노드(Node2) 라인으로 인가하여, 하이신호가 출력된다.
이렇게 출력된 하이신호가 인버터(INV1, INV2)에 의해 지연되어 출력되어 피모스 트랜지스터(P5)의 게이트로 전송되면, 트랜지스터(P5)는 턴오프된다.
도 3b에서 도시한 바와 같이, 비교부(5)를 통해 엔모스 트랜지스터의 소스단에 입력되는 신호 Vs_n과 벌크 단에 입력되는 신호 Vb_n을 비교하는데, Vs_n의 전위가 Vb_n의 전위에 비해 낮은 경우, 비교부(3)로부터 출력되는 신호(o_p)가 하이 레벨로 출력되어 Vs_n과 Vb_n이 엔모스 트랜지스터(N)를 통해 도통된다.
반면, Vs_n의 전위가 Vb_n의 전위에 비해 높은 경우, 비교부(5)로부터 출력되는 신호(o_p)가 로우 레벨로 출력되어 Vs_n과 Vb_n이 엔모스 트랜지스터(N)를 통해 분리되어 래치업을 방지한다.
여기서, 비교부(5)는 Vs_n 신호와 Vb_n 신호를 입력으로 하여 Vs_n 신호의 전위와 Vb_n 신호의 전위를 비교하고, Vs_n 신호의 전위가 Vb_n 신호의 전위보다 낮으면, 엔모스 트랜지스터(N4)는 턴오프되고, 엔모스 트랜지스터(N5)는 턴온된다. 엔모스 트랜지스터(N5)가 턴온되면 접지전압이 노드(Node4)에 인가되고, 로우인 노드(Node4) 신호가 인버터(INV3)를 통해 반전되어 하이신호로 출력된다.
이렇게 출력된 하이신호가 엔모스 트랜지스터(N7)의 게이트로 입력되면, 트랜지스터(N7)는 턴온된다.
반면, Vs_n 신호의 전위가 Vb_n 신호의 전위보다 크면, 엔모스 트랜지스터(N5)가 턴오프 되고, 엔모스 트랜지스터(N4)가 턴온 되어 접지전압을 노드(Node3) 라인에 인가함으로써 로우신호를 출력하고, 출력된 로우신호는 피모스 트랜지스터(P7, P8)을 턴온시켜, 전원전압(VDD)을 노드(Node4) 라인에 인가하여 하이 신호를 출력한다.
출력된 하이신호는 인버터(INV3)를 통해 반전되어 로우신호로 출력되어 엔모스 트랜지스터(N7)의 게이트로 입력되면, 트랜지스터(N7)는 턴오프된다.
이와같이, 시모스 내의 피모스 트랜지스터의 소스단에 연결된 신호의 전위가 벌크 단에 연결된 신호의 전위에 비해 높은 경우에 피모스 트랜지스터가 도통되도록 하고, 엔모스 트랜지스터의 소스단에 연결된 신호의 전위가 벌크 단에 연결된 신호의 전위에 비해 낮은 경우에 피모스 트랜지스터가 도통되도록 하여 래치업을 방지한다.
이러한 모스 트랜지스터의 동작을 설명하기 위해 시모스 내의 피모스 트랜지스터의 래치업 방지회로의 동작을 설명하기 위한 그래프를 도시한 도 4a와 엔모스 트랜지스터의 래치업 방지회로의 동작을 설명하기 위한 그래프를 도시한 도 4b를 참조하고자 한다.
시모스 내의 피모스 트랜지스터의 래치업 방지회로는 도 4a에서 도시한 바와 같이, Vs_p 신호의 전위가 Vb_p 신호의 전위보다 높은 경우 래치업이 발생하여 소모 전류(VDD)가 증가함으로써 과전류가 흐르게 됨을 알 수 있다.
이때, 비교부(3)로부터 출력되는 신호(o_p)가 로우로 출력되어, 피모스 트랜지스터(P5)를 턴온시켜, Vs_p 신호의 전위와 Vb_p 신호의 전위 레벨을 동일하게 만들고, 그 후 신호(o_p)는 하이상태를 유지한다. 그러면, 래치업이 발생하여 증가된 소모 전류(VDD)가 떨어지게 되어 안정적인 동작을 함을 알 수 있다.
시모스 내의 엔모스 트랜지스터의 래치업 방지회로는 도 4a에서 도시한 바와 같이, Vs_n 신호의 전위가 Vb_n 신호의 전위보다 낮은 경우 래치업이 발생하여 소모 전류(VDD)가 증가함으로써 과전류가 흐르게 됨을 알 수 있다.
이때, 비교부(5)로부터 출력되는 신호(o_p)가 하이로 출력되어, 엔모스 트랜지스터(N5)를 턴온시켜, Vs_n 신호의 전위와 Vb_n 신호의 전위 레벨을 동일하게 만들고, 그 후 신호(o_p)는 로우상태를 유지한다. 그러면, 래치업이 발생하여 증가된 소모 전류(VDD)가 떨어지게 되어 안정적인 동작을 함을 알 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 래치업 방지수단을 구비하는 시모스 회로는, 피모스 트랜지스터의 소스단에 연결된 신호의 전위가 벌크 단에 연결된 신호의 전위에 비해 높은 경우에 피모스 트랜지스터가 도통되도록 하고, 시모스 내의 엔모스 트랜지스터의 소스단에 연결된 신호의 전위가 벌크 단에 연결된 신호의 전위에 비해 낮은 경우에 피모스 트랜지스터가 도통되도록 하여 래치업을 방지하여, 안정적인 반도체 소자를 구현할 수 있는 효과가 있다.
또한, 고속 메모리의 공정단계가 아니라 회로상으로 래치업을 방지하게 함으로써, 고속 메모리의 집적화를 가능하게 할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 엔모스 트랜지스터와 피모스 트랜지스터를 구비하는 시모스 트랜지스터에 있어서,
    제어신호가 특정 전위를 유지하는 동안 상기 피모스의 소스단 전위와 벌크단 전위를 비교하는 비교부를 구비함으로써 상기 비교부의 출력이 상기 피모스 트랜지스터의 게이트에 인가됨에 따라 소스단 전위가 높은 경우 상기 피모스 트랜지스터의 소스와 벌크가 도통되고, 벌크단 전위가 높은 경우 상기 피모스 트랜지스터의 소스와 벌크가 분리됨을 특징으로 하는 래치업 방지수단을 구비하는 시모스 회로.
  2. 제 1 항에 있어서,
    상기 비교부는 상기 제어신호에 의하여 동작이 제어되고, 상기 피모스의 소스단 전위와 벌크단 전위를 비교하여 그 결과에 따른 전압을 출력하는 차등증폭기를 구비함을 특징으로 하는 래치업 방지수단을 구비하는 시모스 회로.
  3. 엔모스 트랜지스터와 피모스 트랜지스터를 구비하는 시모스 트랜지스터에 있어서,
    제어신호가 특정 전위를 유지하는 동안 상기 엔모스의 소스단 전위와 벌크단 전위를 비교하는 제 1 비교부를 구비함으로써 상기 제 1 비교부의 출력이 상기 엔모스 트랜지스터의 게이트에 인가됨에 따라 소스단 전위가 높은 경우 상기 엔모스트랜지스터의 소스와 벌크가 분리되고, 벌크단 전위가 높은 경우 상기 엔모스 트랜지스터의 소스와 벌크가 도통됨을 특징으로 하는 래치업 방지수단을 구비하는 시모스 회로.
  4. 제 3 항에 있어서,
    상기 제 1 비교부는 상기 제어신호에 의하여 동작이 제어되고, 상기 엔모스 트랜지스터의 소스단 전위와 벌크단 전위를 비교하여 그 결과에 따른 전압을 출력하는 제 1 차등증폭기를 구비함을 특징으로 하는 래치업 방지수단을 구비하는 시모스 회로.
  5. 제 3 항에 있어서,
    상기 제어신호가 특정 전위를 유지하는 동안 상기 피모스의 소스단 전위와 벌크단 전위를 비교하는 제 2 비교부를 더 구비함으로써
    상기 제 2 비교부의 출력이 상기 피모스 트랜지스터의 게이트에 인가됨에 따라
    소스단 전위가 높은 경우 상기 피모스 트랜지스터의 소스와 벌크가 도통되고,
    벌크단 전위가 높은 경우 상기 피모스 트랜지스터의 소스와 벌크가 분리됨을 특징으로 하는 래치업 방지수단을 구비하는 시모스 회로.
  6. 제 5 항에 있어서,
    상기 제 2 비교부는 상기 제어신호에 의하여 동작이 제어되고, 상기 피모스 트랜지스터의 소스단 전위와 벌크단 전위를 비교하여 그 결과에 따른 전압을 출력하는 제 2 차등증폭기를 구비함을 특징으로 하는 래치업 방지수단을 구비하는 시모스 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100799046B1 (ko) * 2005-09-27 2008-01-28 주식회사 하이닉스반도체 래치업 방지를 위한 래치회로
KR101010747B1 (ko) * 2008-10-14 2011-01-26 한양로보틱스 주식회사 인서트너트 정렬시스템
KR101113298B1 (ko) * 2010-04-16 2012-02-14 유도스타자동화 주식회사 인서트 사출을 위한 인서트부재 자동 공급장치

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