JPH11307652A - 論理演算回路 - Google Patents
論理演算回路Info
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- JPH11307652A JPH11307652A JP10113394A JP11339498A JPH11307652A JP H11307652 A JPH11307652 A JP H11307652A JP 10113394 A JP10113394 A JP 10113394A JP 11339498 A JP11339498 A JP 11339498A JP H11307652 A JPH11307652 A JP H11307652A
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- Japan
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- output terminal
- logic
- logic circuit
- cmos
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 構成が簡単で、且つ、高速動作が可能であり
消費電力も低減することができる論理演算回路を提供す
る。 【解決手段】 ＮＭＯＳＦＥＴを用いたパストランジス
タロジックで構成される論理回路部１１からの出力信号
をバッファ部１５によってバッファリングする場合に、
バッファ部１５を構成する一対のＣＭＯＳインバータ１
５Ａ，１５Ｂ間において、一方のＣＭＯＳインバータの
出力端子と他方のＣＭＯＳインバータを構成するＦＥＴ
のチャネル領域とをバックゲートを介して夫々コンデン
サカップリングして、入力信号が変化した時点からの立
上がりレベル遷移が速いＣＭＯＳインバータの出力信号
を他方のＣＭＯＳインバータ側のＦＥＴのバックゲート
に印加し、基板バイアス効果により前記ＦＥＴの駆動能
力を向上させて他方のＣＭＯＳインバータの出力信号に
おける立下りレベル遷移を速める。
消費電力も低減することができる論理演算回路を提供す
る。 【解決手段】 ＮＭＯＳＦＥＴを用いたパストランジス
タロジックで構成される論理回路部１１からの出力信号
をバッファ部１５によってバッファリングする場合に、
バッファ部１５を構成する一対のＣＭＯＳインバータ１
５Ａ，１５Ｂ間において、一方のＣＭＯＳインバータの
出力端子と他方のＣＭＯＳインバータを構成するＦＥＴ
のチャネル領域とをバックゲートを介して夫々コンデン
サカップリングして、入力信号が変化した時点からの立
上がりレベル遷移が速いＣＭＯＳインバータの出力信号
を他方のＣＭＯＳインバータ側のＦＥＴのバックゲート
に印加し、基板バイアス効果により前記ＦＥＴの駆動能
力を向上させて他方のＣＭＯＳインバータの出力信号に
おける立下りレベル遷移を速める。
Description
【０００１】
【発明の属する技術分野】本発明は、パストランジスタ
で構成される論理回路部を備えてなる論理演算回路に関
する。
で構成される論理回路部を備えてなる論理演算回路に関
する。
【０００２】
【従来の技術】近年、電池で駆動される携帯用機器等の
普及に伴って、そのような機器に搭載される論理演算回
路については、動作の高速化及び低消費電力化を図るた
め、パストランジスタで論理回路部を構成するものが使
用されつつある。パストランジスタを用いた論理演算回
路は、ＣＭＯＳで構成された論理演算回路よりも少ない
素子数で同じ論理機能を実現することができるため、負
荷の低減によって高速化及び低消費電力化が可能とな
る。
普及に伴って、そのような機器に搭載される論理演算回
路については、動作の高速化及び低消費電力化を図るた
め、パストランジスタで論理回路部を構成するものが使
用されつつある。パストランジスタを用いた論理演算回
路は、ＣＭＯＳで構成された論理演算回路よりも少ない
素子数で同じ論理機能を実現することができるため、負
荷の低減によって高速化及び低消費電力化が可能とな
る。
【０００３】このパストランジスタを用いた論理演算回
路の一例として、コンプリメンタリ・パストランジスタ
・ロジック（ＣＰＬ：Complementary Pass-transistor
Logic)があり、例えば、特開平２−２８８９１７号公報
や、ＩＥＥＥ論文(IEEE JOURNAL OF SOLID-STATE CIRCU
IT,VOL25,NO.2,APRIL 1990,P388-P395) 等に開示されて
いる。
路の一例として、コンプリメンタリ・パストランジスタ
・ロジック（ＣＰＬ：Complementary Pass-transistor
Logic)があり、例えば、特開平２−２８８９１７号公報
や、ＩＥＥＥ論文(IEEE JOURNAL OF SOLID-STATE CIRCU
IT,VOL25,NO.2,APRIL 1990,P388-P395) 等に開示されて
いる。
【０００４】前記ＩＥＥＥ論文に開示されている論理演
算回路（排他的論理和）の構成を図７に示す。即ち、Ｎ
ＭＯＳＦＥＴ１及び２のソース並びにＮＭＯＳＦＥＴ３
及び４のソースは夫々共通に接続されて、夫々Ａ入力端
子５並びに／Ａ入力端子６となっている。尚、“／”は
負論理を示すシンボルである。
算回路（排他的論理和）の構成を図７に示す。即ち、Ｎ
ＭＯＳＦＥＴ１及び２のソース並びにＮＭＯＳＦＥＴ３
及び４のソースは夫々共通に接続されて、夫々Ａ入力端
子５並びに／Ａ入力端子６となっている。尚、“／”は
負論理を示すシンボルである。
【０００５】ＮＭＯＳＦＥＴ（以下、単にＦＥＴと称
す）１及び４のゲート並びにＦＥＴ２及び３のゲートは
夫々共通に接続されて、夫々Ｂ入力端子７並びに／Ｂ入
力端子８となっている。また、ＦＥＴ１及び３のドレイ
ン並びにＦＥＴ２及び４のドレインは夫々共通に接続さ
れて、夫々／Ｘ′出力端子９並びにＸ′出力端子１０と
なっている。
す）１及び４のゲート並びにＦＥＴ２及び３のゲートは
夫々共通に接続されて、夫々Ｂ入力端子７並びに／Ｂ入
力端子８となっている。また、ＦＥＴ１及び３のドレイ
ン並びにＦＥＴ２及び４のドレインは夫々共通に接続さ
れて、夫々／Ｘ′出力端子９並びにＸ′出力端子１０と
なっている。
【０００６】以上がＮＭＯＳ論理回路部（以下、論理回
路部と称す）１１を構成しており、Ａ入力端子５及び／
Ａ入力端子６は、相補形の信号が入力されるソース入力
端子対１２，Ｂ入力端子７及び／Ｂ入力端子８はゲート
入力端子対１３，また、／Ｘ′出力端子９及びＸ′出力
端子１０は、相補形の信号を出力する出力端子対１４と
なっている。
路部と称す）１１を構成しており、Ａ入力端子５及び／
Ａ入力端子６は、相補形の信号が入力されるソース入力
端子対１２，Ｂ入力端子７及び／Ｂ入力端子８はゲート
入力端子対１３，また、／Ｘ′出力端子９及びＸ′出力
端子１０は、相補形の信号を出力する出力端子対１４と
なっている。
【０００７】論理回路部１１の／Ｘ′出力端子９及び
Ｘ′出力端子１０は、ＣＭＯＳインバータ１５ａ及び１
５ｂで構成されたバッファ部１５の一対の入力端子に夫
々接続されており、バッファ部１５の各出力端子は、夫
々Ｘ出力端子１６及び／Ｘ出力端子１７となっている。
Ｘ′出力端子１０は、ＣＭＯＳインバータ１５ａ及び１
５ｂで構成されたバッファ部１５の一対の入力端子に夫
々接続されており、バッファ部１５の各出力端子は、夫
々Ｘ出力端子１６及び／Ｘ出力端子１７となっている。
【０００８】バッファ部１５は、電源電圧レベルから若
干低下している論理回路部１１の出力レベルを補うため
や、論理回路としての論理しきい値をシフトするため、
また、基板バイアス効果により低下した負荷の駆動能力
を向上させるためなどの理由から設けられているもので
ある。以上の論理回路部１１及びバッファ部１５が、論
理演算回路１８を構成している。
干低下している論理回路部１１の出力レベルを補うため
や、論理回路としての論理しきい値をシフトするため、
また、基板バイアス効果により低下した負荷の駆動能力
を向上させるためなどの理由から設けられているもので
ある。以上の論理回路部１１及びバッファ部１５が、論
理演算回路１８を構成している。
【０００９】尚、ソース入力端子対１２及びゲート入力
端子対１３に与えられる相補形の入力信号は、例えば、
論理演算回路１８の外部においてインバータを用いて作
成されたり、或いは、論理演算回路１８の前段に配置さ
れている相補信号を出力する論理演算回路から与えられ
るものである。
端子対１３に与えられる相補形の入力信号は、例えば、
論理演算回路１８の外部においてインバータを用いて作
成されたり、或いは、論理演算回路１８の前段に配置さ
れている相補信号を出力する論理演算回路から与えられ
るものである。
【００１０】
【発明が解決しようとする課題】斯様に構成された論理
演算回路１８では、出力信号のレベルが遷移する時に
は、論理回路部１１における出力端子対１４の一方のレ
ベルが立ち下がり、他方のレベルは立ち上がるが、ＮＭ
ＯＳＦＥＴの場合、ソース−ドレイン間において、ロウ
レベルからハイレベルに遷移する信号（立ち上がり信
号）の伝搬遅延時間は、ハイレベルからロウレベルに遷
移する信号（立ち下がり信号）に比べて長くなる（図１
０参照）。
演算回路１８では、出力信号のレベルが遷移する時に
は、論理回路部１１における出力端子対１４の一方のレ
ベルが立ち下がり、他方のレベルは立ち上がるが、ＮＭ
ＯＳＦＥＴの場合、ソース−ドレイン間において、ロウ
レベルからハイレベルに遷移する信号（立ち上がり信
号）の伝搬遅延時間は、ハイレベルからロウレベルに遷
移する信号（立ち下がり信号）に比べて長くなる（図１
０参照）。
【００１１】これは、（ゲートがハイレベルとなって）
ソース側からドレイン側に立ち上がり信号が伝搬する場
合は、ゲート−ソース間，ゲート−ドレイン間の電位差
が何れも小さくなる方向への変化となり、ＦＥＴの特性
上、ソース−ドレイン間の抵抗値は大きくなる方向へ変
化するからである。
ソース側からドレイン側に立ち上がり信号が伝搬する場
合は、ゲート−ソース間，ゲート−ドレイン間の電位差
が何れも小さくなる方向への変化となり、ＦＥＴの特性
上、ソース−ドレイン間の抵抗値は大きくなる方向へ変
化するからである。
【００１２】また、例えば電源電圧が５Ｖである場合、
ドレイン側に出力されるハイレベル信号の電位は、ＦＥ
Ｔ１〜４のしきい値電圧の影響によって４Ｖ程度まで低
下すると共に、ソース側に与えられる入力信号は、論理
回路部１１を経由してバッファ部１５を駆動することに
なる。即ち、入力側から見た負荷が重くなることから総
じて立ち上がり信号の波形なまりは大きくなり、伝搬遅
延時間は一層長くなる傾向を示す。このため、論理回路
１８の動作速度が遅くなるという問題がある。
ドレイン側に出力されるハイレベル信号の電位は、ＦＥ
Ｔ１〜４のしきい値電圧の影響によって４Ｖ程度まで低
下すると共に、ソース側に与えられる入力信号は、論理
回路部１１を経由してバッファ部１５を駆動することに
なる。即ち、入力側から見た負荷が重くなることから総
じて立ち上がり信号の波形なまりは大きくなり、伝搬遅
延時間は一層長くなる傾向を示す。このため、論理回路
１８の動作速度が遅くなるという問題がある。
【００１３】更に、立ち上がり信号の波形なまりが大き
くなることから、バッファ部１５のＣＭＯＳインバータ
１５ａ及び１５ｂ内部におけるＣＭＯＳＦＥＴ（図示せ
ず）が同時に導通状態となって流れる貫通電流が増加す
ることや、出力端子対１４から出力される相補信号間に
はスキューが生じることから、バッファ部１５を介して
次段に接続される論理演算回路においてはグリッチによ
り不要な充放電が生じることになり、消費電力の点でも
問題があった。
くなることから、バッファ部１５のＣＭＯＳインバータ
１５ａ及び１５ｂ内部におけるＣＭＯＳＦＥＴ（図示せ
ず）が同時に導通状態となって流れる貫通電流が増加す
ることや、出力端子対１４から出力される相補信号間に
はスキューが生じることから、バッファ部１５を介して
次段に接続される論理演算回路においてはグリッチによ
り不要な充放電が生じることになり、消費電力の点でも
問題があった。
【００１４】尚、以上の問題は、論理回路部をＰＭＯＳ
ＦＥＴで構成した場合においても、立ち下がり信号の波
形なまり及びロウレベル信号の上昇といった点により、
同様に生じるものである。
ＦＥＴで構成した場合においても、立ち下がり信号の波
形なまり及びロウレベル信号の上昇といった点により、
同様に生じるものである。
【００１５】このような問題を解決するものとして、特
開平７−３３４３４９号公報に開示されているものがあ
る。これは、図８に示すように、論理回路部１１とバッ
ファ部１５との間に、ＰＭＯＳ交差ラッチ１９を配置し
た構成である。このＰＭＯＳ交差ラッチ１９を介すこと
によって、バッファ部１５に与えられる入力信号のハイ
レベルを引き上げることで、遅延時間及び貫通電流を何
れも低下させるようにしている。
開平７−３３４３４９号公報に開示されているものがあ
る。これは、図８に示すように、論理回路部１１とバッ
ファ部１５との間に、ＰＭＯＳ交差ラッチ１９を配置し
た構成である。このＰＭＯＳ交差ラッチ１９を介すこと
によって、バッファ部１５に与えられる入力信号のハイ
レベルを引き上げることで、遅延時間及び貫通電流を何
れも低下させるようにしている。
【００１６】また、図９に示すように、特開平８−３２
１７７０号公報には、バッファ部１５を構成する各ＣＭ
ＯＳインバータ１５ａ，１５ｂの入出力端子を、交差状
に接続してなるバッファ部２０を配置したものが開示さ
れている。即ち、ＣＭＯＳインバータ１５ａ，１５ｂを
斯様に接続することで、速く変化する側のインバータの
出力信号を変化が遅い側のインバータの入力端子に与え
ることによって、動作速度の補償を行うものである。
１７７０号公報には、バッファ部１５を構成する各ＣＭ
ＯＳインバータ１５ａ，１５ｂの入出力端子を、交差状
に接続してなるバッファ部２０を配置したものが開示さ
れている。即ち、ＣＭＯＳインバータ１５ａ，１５ｂを
斯様に接続することで、速く変化する側のインバータの
出力信号を変化が遅い側のインバータの入力端子に与え
ることによって、動作速度の補償を行うものである。
【００１７】しかしながら、特開平７−３３４３４９号
公報に開示されているものでは、ＰＭＯＳ交差ラッチ１
９においてハイレベルからロウレベルに変化する側の信
号ラインにも電流が流れ込むため、立ち下がり時間を遅
くするという問題がある。また、特開平８−３２１７７
０号公報に開示されているものでは、ＣＭＯＳ交差ラッ
チの入出力側における負荷容量の状態により動作が代わ
ってしまうので、タイミングなどの設計が困難となって
しまう。
公報に開示されているものでは、ＰＭＯＳ交差ラッチ１
９においてハイレベルからロウレベルに変化する側の信
号ラインにも電流が流れ込むため、立ち下がり時間を遅
くするという問題がある。また、特開平８−３２１７７
０号公報に開示されているものでは、ＣＭＯＳ交差ラッ
チの入出力側における負荷容量の状態により動作が代わ
ってしまうので、タイミングなどの設計が困難となって
しまう。
【００１８】本発明は上記事情に鑑みてなされたもので
あり、その目的は、構成が簡単で、且つ、高速動作が可
能であり消費電力も低減することができる論理演算回路
を提供することにある。
あり、その目的は、構成が簡単で、且つ、高速動作が可
能であり消費電力も低減することができる論理演算回路
を提供することにある。
【００１９】
【課題を解決するための手段】請求項１記載の論理演算
回路によれば、パストランジスタで構成される論理回路
部（１１）の出力側に、バッファとして接続される第１
及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）を夫
々構成するＮＭＯＳ及びＰＭＯＳトランジスタ（２２，
２４，２１，２３）のチャネル領域（３３ａ，３６ａ，
３４ａ，３５ａ）と、第２及び第１のＣＭＯＳインバー
タ（１５Ｂ，１５Ａ）の出力端子（１７，１６）との間
を、夫々第１及び第２の配線部（２７，２６ａ，２６ｂ
及び２５，２８ａ，２８ｂ）によりバックゲート（３
８，４１，４２，４５）を介してコンデンサカップリン
グする。
回路によれば、パストランジスタで構成される論理回路
部（１１）の出力側に、バッファとして接続される第１
及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）を夫
々構成するＮＭＯＳ及びＰＭＯＳトランジスタ（２２，
２４，２１，２３）のチャネル領域（３３ａ，３６ａ，
３４ａ，３５ａ）と、第２及び第１のＣＭＯＳインバー
タ（１５Ｂ，１５Ａ）の出力端子（１７，１６）との間
を、夫々第１及び第２の配線部（２７，２６ａ，２６ｂ
及び２５，２８ａ，２８ｂ）によりバックゲート（３
８，４１，４２，４５）を介してコンデンサカップリン
グする。
【００２０】例えば、論理回路部（１１）を構成するパ
ストランジスタがＮＭＯＳトランジスタである場合に
は、論理回路部（１１）の出力信号の立上がり遷移は立
ち下がり遷移に比較して遅くなるので、ＣＭＯＳインバ
ータ（１５Ａ，１５Ｂ）の出力信号は立上がり遷移の方
が速くなる。
ストランジスタがＮＭＯＳトランジスタである場合に
は、論理回路部（１１）の出力信号の立上がり遷移は立
ち下がり遷移に比較して遅くなるので、ＣＭＯＳインバ
ータ（１５Ａ，１５Ｂ）の出力信号は立上がり遷移の方
が速くなる。
【００２１】そこで、一方のＣＭＯＳインバータにおい
て速くハイレベルに遷移した出力信号を、配線部を介し
て他方側のＮＭＯＳ及びＰＭＯＳトランジスタのバック
ゲートに印加することで、ＮＭＯＳトランジスタのしき
い値電圧を低下させて駆動能力を向上させることができ
る。その結果、他方のＣＭＯＳインバータの出力信号の
立ち下がり遷移が速くなるので、ＣＭＯＳインバータに
おける入出力信号の伝搬遅延時間を短縮することができ
る。
て速くハイレベルに遷移した出力信号を、配線部を介し
て他方側のＮＭＯＳ及びＰＭＯＳトランジスタのバック
ゲートに印加することで、ＮＭＯＳトランジスタのしき
い値電圧を低下させて駆動能力を向上させることができ
る。その結果、他方のＣＭＯＳインバータの出力信号の
立ち下がり遷移が速くなるので、ＣＭＯＳインバータに
おける入出力信号の伝搬遅延時間を短縮することができ
る。
【００２２】この場合、同時に、ＰＭＯＳトランジスタ
のしきい値電圧は上昇することからＰＭＯＳトランジス
タは速くオフするようになり、ＮＭＯＳ及びＰＭＯＳト
ランジスタが同時にオン状態となる期間が短くなり、貫
通電流の流量を低減して消費電力を抑えることができ
る。
のしきい値電圧は上昇することからＰＭＯＳトランジス
タは速くオフするようになり、ＮＭＯＳ及びＰＭＯＳト
ランジスタが同時にオン状態となる期間が短くなり、貫
通電流の流量を低減して消費電力を抑えることができ
る。
【００２３】請求項２記載の論理演算回路によれば、第
１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）の
一方を、例えば、半導体基板（３０）としてのバルクシ
リコン内に論理回路部（１１）及び他方のＣＭＯＳイン
バータと電気的に分離された状態で形成することができ
る。
１及び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）の
一方を、例えば、半導体基板（３０）としてのバルクシ
リコン内に論理回路部（１１）及び他方のＣＭＯＳイン
バータと電気的に分離された状態で形成することができ
る。
【００２４】請求項３または４記載の論理演算回路によ
れば、論理回路部（１１）及び第１及び第２のＣＭＯＳ
インバータ（１５Ａ，１５Ｂ）をＳＯＩ基板（５９）上
に形成する（請求項３）ので、第１及び第２の配線部
（２７，２６ａ，２６ｂ及び２５，２８ａ，２８ｂ）と
してカップリング用のコンデンサ（２６ａ，２６ｂ及び
２８ａ，２８ｂ）を形成するためにＳＯＩ基板（５９）
上に電極を形成する必要がなく、回路面積を縮小して小
形化することができる。更に、第１及び第２のＣＭＯＳ
インバータ（１５Ａ，１５Ｂ）を構成するＮＭＯＳ及び
ＰＭＯＳトランジスタ（２２，２４，２１，２３）のバ
ックゲート（７８ａ，７８ｂ）を夫々共通に構成する
（請求項４）ことで、回路面積を一層縮小することがで
きる。
れば、論理回路部（１１）及び第１及び第２のＣＭＯＳ
インバータ（１５Ａ，１５Ｂ）をＳＯＩ基板（５９）上
に形成する（請求項３）ので、第１及び第２の配線部
（２７，２６ａ，２６ｂ及び２５，２８ａ，２８ｂ）と
してカップリング用のコンデンサ（２６ａ，２６ｂ及び
２８ａ，２８ｂ）を形成するためにＳＯＩ基板（５９）
上に電極を形成する必要がなく、回路面積を縮小して小
形化することができる。更に、第１及び第２のＣＭＯＳ
インバータ（１５Ａ，１５Ｂ）を構成するＮＭＯＳ及び
ＰＭＯＳトランジスタ（２２，２４，２１，２３）のバ
ックゲート（７８ａ，７８ｂ）を夫々共通に構成する
（請求項４）ことで、回路面積を一層縮小することがで
きる。
【００２５】請求項５記載の論理演算回路によれば、論
理回路部（１１）をＳＩＭＯＸ基板（８３）上に形成
し、第１及び第２のＣＭＯＳインバータ（１５Ａ，１５
Ｂ）をＳＩＭＯＸ基板（８３）の支持基板（７９ａ）内
において電気的に分離された状態で形成されたウェル領
域（８０，８１）内に夫々形成するので、そのウェル領
域（８０，８１）をバックゲートとして使用することが
でき、より簡単な工程で構成することが可能となる。
理回路部（１１）をＳＩＭＯＸ基板（８３）上に形成
し、第１及び第２のＣＭＯＳインバータ（１５Ａ，１５
Ｂ）をＳＩＭＯＸ基板（８３）の支持基板（７９ａ）内
において電気的に分離された状態で形成されたウェル領
域（８０，８１）内に夫々形成するので、そのウェル領
域（８０，８１）をバックゲートとして使用することが
でき、より簡単な工程で構成することが可能となる。
【００２６】請求項６記載の論理演算回路によれば、パ
ストランジスタで構成される論理回路部（１１）の出力
側に接続されるＣＭＯＳインバータ（１５Ａ）の出力端
子（１６）にインバータゲート（８６）の入力端子を接
続し、そのインバータゲート（８６）の出力端子を、Ｃ
ＭＯＳインバータ（１５Ａ）を構成するＮＭＯＳ及びＰ
ＭＯＳトランジスタ（２２，２１）のチャネル領域にバ
ックゲート及びコンデンサ（２６ａ，２６ｂ）を介して
接続する。
ストランジスタで構成される論理回路部（１１）の出力
側に接続されるＣＭＯＳインバータ（１５Ａ）の出力端
子（１６）にインバータゲート（８６）の入力端子を接
続し、そのインバータゲート（８６）の出力端子を、Ｃ
ＭＯＳインバータ（１５Ａ）を構成するＮＭＯＳ及びＰ
ＭＯＳトランジスタ（２２，２１）のチャネル領域にバ
ックゲート及びコンデンサ（２６ａ，２６ｂ）を介して
接続する。
【００２７】従って、例えば、論理回路部（１１）の出
力信号が相補型でない場合であっても、ＣＭＯＳインバ
ータ（１５Ａ）の出力端子（９）のレベルをインバータ
ゲート（８６）により反転して、ＮＭＯＳ及びＰＭＯＳ
トランジスタ（２２，２１）のバックゲートの電位を変
化させて基板バイアス効果を発生させることができるの
で、請求項１と略同様の効果が得られる。
力信号が相補型でない場合であっても、ＣＭＯＳインバ
ータ（１５Ａ）の出力端子（９）のレベルをインバータ
ゲート（８６）により反転して、ＮＭＯＳ及びＰＭＯＳ
トランジスタ（２２，２１）のバックゲートの電位を変
化させて基板バイアス効果を発生させることができるの
で、請求項１と略同様の効果が得られる。
【００２８】
【発明の実施の形態】（第１実施例）以下、本発明の第
１実施例について図１及び図２を参照して説明する。
尚、図７と同一部分には同一符号を付して説明を省略
し、以下異なる部分についてのみ説明する。
１実施例について図１及び図２を参照して説明する。
尚、図７と同一部分には同一符号を付して説明を省略
し、以下異なる部分についてのみ説明する。
【００２９】バッファ部１５を構成する一方のＣＭＯＳ
インバータ（第１のＣＭＯＳインバータ）１５Ａは、Ｐ
ＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）２１及びＮＭＯ
ＳＦＥＴ（ＮＭＯＳトランジスタ）２２で構成されてお
り、ＦＥＴ２１及び２２のソースは、電源及びアースに
夫々接続されている。また、ＦＥＴ２１及びＦＥＴ２２
のゲートは、論理回路部１１の出力端子９に共通に接続
されており、ＦＥＴ２１及びＦＥＴ２２のドレインは、
ＣＭＯＳインバータ１５Ａの出力端子１６に接続されて
いる。
インバータ（第１のＣＭＯＳインバータ）１５Ａは、Ｐ
ＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）２１及びＮＭＯ
ＳＦＥＴ（ＮＭＯＳトランジスタ）２２で構成されてお
り、ＦＥＴ２１及び２２のソースは、電源及びアースに
夫々接続されている。また、ＦＥＴ２１及びＦＥＴ２２
のゲートは、論理回路部１１の出力端子９に共通に接続
されており、ＦＥＴ２１及びＦＥＴ２２のドレインは、
ＣＭＯＳインバータ１５Ａの出力端子１６に接続されて
いる。
【００３０】また、バッファ部１５を構成する他方のＣ
ＭＯＳインバータ（第２のＣＭＯＳインバータ）１５Ｂ
は、ＰＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）２３及び
ＮＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）２４で構成さ
れており、ＦＥＴ２３及び２４のソースは、電源及びア
ースに夫々接続されている。また、ＦＥＴ２３及び２４
のゲートは、論理回路部１１の出力端子１０に共通に接
続されており、ＦＥＴ２１及び２２のドレインは、ＣＭ
ＯＳインバータ１５Ｂの出力端子１７に接続されてい
る。
ＭＯＳインバータ（第２のＣＭＯＳインバータ）１５Ｂ
は、ＰＭＯＳＦＥＴ（ＰＭＯＳトランジスタ）２３及び
ＮＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）２４で構成さ
れており、ＦＥＴ２３及び２４のソースは、電源及びア
ースに夫々接続されている。また、ＦＥＴ２３及び２４
のゲートは、論理回路部１１の出力端子１０に共通に接
続されており、ＦＥＴ２１及び２２のドレインは、ＣＭ
ＯＳインバータ１５Ｂの出力端子１７に接続されてい
る。
【００３１】そして、出力端子１７は、ＰＭＯＳＦＥＴ
２１及びＮＭＯＳＦＥＴ２２のチャネル領域に繋がるバ
ックゲートに、配線２５並びにコンデンサ２６ａ及び２
６ｂを介して夫々接続されている。また、出力端子１６
は、ＦＥＴ２３及び２４のチャネル領域に繋がるバック
ゲートに、配線２７並びにコンデンサ２８ａ及び２８ｂ
を介して夫々接続されている。
２１及びＮＭＯＳＦＥＴ２２のチャネル領域に繋がるバ
ックゲートに、配線２５並びにコンデンサ２６ａ及び２
６ｂを介して夫々接続されている。また、出力端子１６
は、ＦＥＴ２３及び２４のチャネル領域に繋がるバック
ゲートに、配線２７並びにコンデンサ２８ａ及び２８ｂ
を介して夫々接続されている。
【００３２】尚、配線２７並びにコンデンサ２６ａ及び
２６ｂは第１の配線部を構成し、配線２５並びにコンデ
ンサ２８ａ及び２８ｂは第２の配線部を構成している。
以上が論理演算回路２９を構成している。
２６ｂは第１の配線部を構成し、配線２５並びにコンデ
ンサ２８ａ及び２８ｂは第２の配線部を構成している。
以上が論理演算回路２９を構成している。
【００３３】また、図２は、論理演算回路２９を半導体
素子として構成した場合の一例であり、主にバッファ部
１５部分を示す模式的な断面図である。例えば、ｎ形に
薄くドープされたシリコンで構成される半導体基板（バ
ルクシリコン）３０に、イオン打ち込み及び熱拡散処理
によって２つのＰ（−）ウェル３１及び３２を形成す
る。そして、Ｐ（−）ウェル３１の内部には、同様にし
てＰウェル３３及びＮウェル３４を形成し、Ｐ（−）ウ
ェル３２の内部には、Ｎウェル３５及びＰウェル３６を
形成する。
素子として構成した場合の一例であり、主にバッファ部
１５部分を示す模式的な断面図である。例えば、ｎ形に
薄くドープされたシリコンで構成される半導体基板（バ
ルクシリコン）３０に、イオン打ち込み及び熱拡散処理
によって２つのＰ（−）ウェル３１及び３２を形成す
る。そして、Ｐ（−）ウェル３１の内部には、同様にし
てＰウェル３３及びＮウェル３４を形成し、Ｐ（−）ウ
ェル３２の内部には、Ｎウェル３５及びＰウェル３６を
形成する。
【００３４】次に、半導体基板３０の表面を酸化して酸
化膜（ＳｉＯ２）３７を形成すると共に、ＣＶＤ法など
によって多結晶シリコン膜を重ねて形成した後パターニ
ングを行う。そして、Ｐウェル３３上には、バックゲー
ト電極３８及びゲート電極３９を形成し、Ｎウェル３４
上には、ゲート電極４０及びバックゲート電極４１を形
成する。また、Ｎウェル３５上には、バックゲート電極
４２及びゲート電極４３を形成し、Ｐウェル３６上に
は、ゲート電極４４及びバックゲート電極４５を形成す
る。
化膜（ＳｉＯ２）３７を形成すると共に、ＣＶＤ法など
によって多結晶シリコン膜を重ねて形成した後パターニ
ングを行う。そして、Ｐウェル３３上には、バックゲー
ト電極３８及びゲート電極３９を形成し、Ｎウェル３４
上には、ゲート電極４０及びバックゲート電極４１を形
成する。また、Ｎウェル３５上には、バックゲート電極
４２及びゲート電極４３を形成し、Ｐウェル３６上に
は、ゲート電極４４及びバックゲート電極４５を形成す
る。
【００３５】更に、Ｐウェル３３の内部には、２つのＮ
（＋）領域４６及び４７を形成し、Ｎウェル３４の内部
には、２つのＰ（＋）領域４８及び４９を形成する。ま
た、Ｎウェル３５の内部には、２つのＰ（＋）領域５０
及び５１を形成し、Ｐウェル３６の内部には、２つのＮ
（＋）領域５２及び５３を形成する。
（＋）領域４６及び４７を形成し、Ｎウェル３４の内部
には、２つのＰ（＋）領域４８及び４９を形成する。ま
た、Ｎウェル３５の内部には、２つのＰ（＋）領域５０
及び５１を形成し、Ｐウェル３６の内部には、２つのＮ
（＋）領域５２及び５３を形成する。
【００３６】そして、Ｐウェル３３には、ＣＭＯＳイン
バータ１５ＡのＮＭＯＳＦＥＴ２２が形成され、Ｎウェ
ル３４には、ＰＭＯＳＦＥＴ２１が形成される。また、
Ｎウェル３５には、ＣＭＯＳインバータ１５ＢのＰＭＯ
ＳＦＥＴ２３が形成され、Ｐウェル３６には、ＮＭＯＳ
ＦＥＴ２４が形成される。また、Ｐウェル３３，Ｎウェ
ル３４，Ｎウェル３５及びＰウェル３６のゲート電極３
９，４０，４３及び４４の直下に位置する部位は、夫々
チャネル領域３３ａ，３４ａ，３５ａ及び３６ａとなっ
ている。
バータ１５ＡのＮＭＯＳＦＥＴ２２が形成され、Ｎウェ
ル３４には、ＰＭＯＳＦＥＴ２１が形成される。また、
Ｎウェル３５には、ＣＭＯＳインバータ１５ＢのＰＭＯ
ＳＦＥＴ２３が形成され、Ｐウェル３６には、ＮＭＯＳ
ＦＥＴ２４が形成される。また、Ｐウェル３３，Ｎウェ
ル３４，Ｎウェル３５及びＰウェル３６のゲート電極３
９，４０，４３及び４４の直下に位置する部位は、夫々
チャネル領域３３ａ，３４ａ，３５ａ及び３６ａとなっ
ている。
【００３７】即ち、以上の構成は、各ＣＭＯＳインバー
タ１５Ａ及び１５Ｂの夫々について、Ｐウェル３１，Ｐ
ウェル３３，Ｎウェル３４及びＰウェル３２，Ｎウェル
３５，Ｐウェル３６からなるトリプルウェル構造をなし
ている。そして、このトリプルウェル構造によって、各
ＣＭＯＳインバータ１５Ａ及び１５Ｂは、夫々互いから
電気的に分離された状態となっている。
タ１５Ａ及び１５Ｂの夫々について、Ｐウェル３１，Ｐ
ウェル３３，Ｎウェル３４及びＰウェル３２，Ｎウェル
３５，Ｐウェル３６からなるトリプルウェル構造をなし
ている。そして、このトリプルウェル構造によって、各
ＣＭＯＳインバータ１５Ａ及び１５Ｂは、夫々互いから
電気的に分離された状態となっている。
【００３８】ここで、例えば図２中左右夫々の側には論
理回路部１１が形成されており（図示せず）、ＦＥＴ２
１及び２２のゲート電極４０及び３９は、論理回路部１
１の出力端子９に接続されている。また、ＦＥＴ２３及
び２４のゲート電極４３及び４４は、論理回路部１１の
出力端子１０に接続されている。
理回路部１１が形成されており（図示せず）、ＦＥＴ２
１及び２２のゲート電極４０及び３９は、論理回路部１
１の出力端子９に接続されている。また、ＦＥＴ２３及
び２４のゲート電極４３及び４４は、論理回路部１１の
出力端子１０に接続されている。
【００３９】ＦＥＴ２１及び２２のバックゲート電極４
１及び３８は、ＦＥＴ２３及び２４のドレインたるＰ
（＋）領域５１及びＮ（＋）領域５２と共に出力端子１
７に配線２５によって接続されている。また、ＦＥＴ２
３及び２４のバックゲート電極４２及び４５は、ＦＥＴ
２１及び２２のドレインたるＰ（＋）領域４８及びＮ
（＋）領域４７と共に出力端子１６に配線２７によって
接続されている。そして、ＦＥＴ２１及び２３のソース
たるＰ（＋）領域４９及び５０は電源に接続されてお
り、ＦＥＴ２２及び２４のソースたるＮ（＋）領域４６
及び５３はアースに接続されている。
１及び３８は、ＦＥＴ２３及び２４のドレインたるＰ
（＋）領域５１及びＮ（＋）領域５２と共に出力端子１
７に配線２５によって接続されている。また、ＦＥＴ２
３及び２４のバックゲート電極４２及び４５は、ＦＥＴ
２１及び２２のドレインたるＰ（＋）領域４８及びＮ
（＋）領域４７と共に出力端子１６に配線２７によって
接続されている。そして、ＦＥＴ２１及び２３のソース
たるＰ（＋）領域４９及び５０は電源に接続されてお
り、ＦＥＴ２２及び２４のソースたるＮ（＋）領域４６
及び５３はアースに接続されている。
【００４０】バックゲート電極３８−酸化膜３７−Ｐウ
ェル３３，バックゲート電極４１−酸化膜３７−Ｎウェ
ル３４は、夫々コンデンサ２６ｂ，２６ａを構成してお
り、また、バックゲート電極４２−酸化膜３７−Ｎウェ
ル３５，バックゲート電極４５−酸化膜３７−Ｐウェル
３６は、夫々コンデンサ２８ａ，２８ｂを構成してい
る。
ェル３３，バックゲート電極４１−酸化膜３７−Ｎウェ
ル３４は、夫々コンデンサ２６ｂ，２６ａを構成してお
り、また、バックゲート電極４２−酸化膜３７−Ｎウェ
ル３５，バックゲート電極４５−酸化膜３７−Ｐウェル
３６は、夫々コンデンサ２８ａ，２８ｂを構成してい
る。
【００４１】次に、本実施例の作用について説明する。
例えば、出力端子９のレベルがロウからハイに遷移する
時は、出力端子１０のレベルはハイからロウに遷移す
る。この時、前述したように、ＮＭＯＳＦＥＴで構成さ
れている論理回路部１１の特性によって、ロウからハイ
への遷移は緩慢であり、ハイからロウへの遷移は急峻と
なる。従って、バッファ部１５においては、その反転出
力である出力端子１７のレベル遷移（ロウ→ハイ）は、
出力端子１６の遷移（ハイ→ロウ）よりも速くなる。
例えば、出力端子９のレベルがロウからハイに遷移する
時は、出力端子１０のレベルはハイからロウに遷移す
る。この時、前述したように、ＮＭＯＳＦＥＴで構成さ
れている論理回路部１１の特性によって、ロウからハイ
への遷移は緩慢であり、ハイからロウへの遷移は急峻と
なる。従って、バッファ部１５においては、その反転出
力である出力端子１７のレベル遷移（ロウ→ハイ）は、
出力端子１６の遷移（ハイ→ロウ）よりも速くなる。
【００４２】そして、出力端子１７がハイレベルに達す
ると、そのハイレベル信号は、コンデンサ２６ａ及び２
６ｂを介してＣＭＯＳインバータ１５ＡのＦＥＴ２１及
び２２のバックゲートに印加される。すると、基板（バ
ックゲート）電位が上昇することで基板バイアス効果が
生じてＮＭＯＳＦＥＴ２２のしきい値電圧が小さくな
る。
ると、そのハイレベル信号は、コンデンサ２６ａ及び２
６ｂを介してＣＭＯＳインバータ１５ＡのＦＥＴ２１及
び２２のバックゲートに印加される。すると、基板（バ
ックゲート）電位が上昇することで基板バイアス効果が
生じてＮＭＯＳＦＥＴ２２のしきい値電圧が小さくな
る。
【００４３】ここで、ＭＯＳＦＥＴにおけるしきい値電
圧ＶT とドレイン電流ＩD との関係は、（１）式で表さ
れる。 ＩD ＝（Ｗ／Ｌ）・μ・Ｃox・（ＶG −ＶT ）２ …（１） 但し、Ｗ：ゲート幅，Ｌ：ゲート長，Ｃox：酸化膜容
量，μ：移動度，ＶG ：ゲート電圧である。従って、し
きい値電圧ＶT が小さくなると、ドレイン電流ＩDが増
加して、ＭＯＳＦＥＴの駆動能力が向上することにな
る。
圧ＶT とドレイン電流ＩD との関係は、（１）式で表さ
れる。 ＩD ＝（Ｗ／Ｌ）・μ・Ｃox・（ＶG −ＶT ）２ …（１） 但し、Ｗ：ゲート幅，Ｌ：ゲート長，Ｃox：酸化膜容
量，μ：移動度，ＶG ：ゲート電圧である。従って、し
きい値電圧ＶT が小さくなると、ドレイン電流ＩDが増
加して、ＭＯＳＦＥＴの駆動能力が向上することにな
る。
【００４４】また、伝搬遅延時間とは、出力負荷容量に
対する充放電時間であると考えることができるので、Ｍ
ＯＳＦＥＴの駆動能力が向上すると出力負荷容量に対す
る充放電時間が短くなり、入出力信号間の伝搬遅延時間
は短縮されることになる。即ち、上記のケースでは、Ｎ
ＭＯＳＦＥＴ２２の駆動能力が向上することで、Ｘ出力
端子１６のレベルはハイからロウに速く遷移して立ち下
がり時間が短くなり、伝搬遅延時間は短縮される。
対する充放電時間であると考えることができるので、Ｍ
ＯＳＦＥＴの駆動能力が向上すると出力負荷容量に対す
る充放電時間が短くなり、入出力信号間の伝搬遅延時間
は短縮されることになる。即ち、上記のケースでは、Ｎ
ＭＯＳＦＥＴ２２の駆動能力が向上することで、Ｘ出力
端子１６のレベルはハイからロウに速く遷移して立ち下
がり時間が短くなり、伝搬遅延時間は短縮される。
【００４５】一方、ＰＭＯＳＦＥＴ２１側においては、
基板電位がハイレベルに上昇するとソース−ゲート間の
しきい値電圧ＶT が小さくなる。すると、入力信号レベ
ルがロウからハイに遷移する過程でＰＭＯＳＦＥＴ２１
は通常よりも速くオフすることになる。従って、ＦＥＴ
２１及び２２の双方が同時にオンしている期間が短くな
るので、貫通電流の流量を減少させるという効果をも奏
する。
基板電位がハイレベルに上昇するとソース−ゲート間の
しきい値電圧ＶT が小さくなる。すると、入力信号レベ
ルがロウからハイに遷移する過程でＰＭＯＳＦＥＴ２１
は通常よりも速くオフすることになる。従って、ＦＥＴ
２１及び２２の双方が同時にオンしている期間が短くな
るので、貫通電流の流量を減少させるという効果をも奏
する。
【００４６】逆に、ＣＭＯＳインバータ１５Ｂ側におい
て、出力端子１０のレベルがロウからハイに遷移する場
合は、出力端子１６のレベル遷移（ロウ→ハイ）の方が
出力端子１７のレベル遷移（ハイ→ロウ）よりも速くな
る。従って、出力端子１６のハイレベル信号がコンデン
サ２８ａ及び２８ｂを介してＦＥＴ２３及び２４のバッ
クゲートに印加されることで、上記と同様の効果が生じ
る。
て、出力端子１０のレベルがロウからハイに遷移する場
合は、出力端子１６のレベル遷移（ロウ→ハイ）の方が
出力端子１７のレベル遷移（ハイ→ロウ）よりも速くな
る。従って、出力端子１６のハイレベル信号がコンデン
サ２８ａ及び２８ｂを介してＦＥＴ２３及び２４のバッ
クゲートに印加されることで、上記と同様の効果が生じ
る。
【００４７】以上のように本実施例によれば、ＮＭＯＳ
ＦＥＴ１乃至４を用いたパストランジスタロジックで構
成される論理回路部１１からの出力信号をバッファ部１
５によってバッファリングする場合に、バッファ部１５
を構成する一対のＣＭＯＳインバータ１５Ａ，１５Ｂ間
において、一方のＣＭＯＳインバータの出力端子と他方
のＣＭＯＳインバータを構成するＦＥＴのチャネル領域
とを、バックゲートを介して夫々コンデンサカップリン
グした。
ＦＥＴ１乃至４を用いたパストランジスタロジックで構
成される論理回路部１１からの出力信号をバッファ部１
５によってバッファリングする場合に、バッファ部１５
を構成する一対のＣＭＯＳインバータ１５Ａ，１５Ｂ間
において、一方のＣＭＯＳインバータの出力端子と他方
のＣＭＯＳインバータを構成するＦＥＴのチャネル領域
とを、バックゲートを介して夫々コンデンサカップリン
グした。
【００４８】従って、入力信号が変化した時点からのレ
ベル遷移（ロウ→ハイ）が速いＣＭＯＳインバータの出
力信号を、他方のＣＭＯＳインバータ側のＦＥＴのバッ
クゲートに印加することで、基板バイアス効果により前
記ＦＥＴの駆動能力を向上させて他方のＣＭＯＳインバ
ータの出力信号におけるレベル遷移（ハイ→ロウ）を速
めることができ、論理回路部１１の出力特性に起因する
信号の伝搬遅延時間を短縮すると共に、貫通電流の流量
を減少させることができる。
ベル遷移（ロウ→ハイ）が速いＣＭＯＳインバータの出
力信号を、他方のＣＭＯＳインバータ側のＦＥＴのバッ
クゲートに印加することで、基板バイアス効果により前
記ＦＥＴの駆動能力を向上させて他方のＣＭＯＳインバ
ータの出力信号におけるレベル遷移（ハイ→ロウ）を速
めることができ、論理回路部１１の出力特性に起因する
信号の伝搬遅延時間を短縮すると共に、貫通電流の流量
を減少させることができる。
【００４９】また、本実施例によれば、バッファ部１５
を構成する一対のＣＭＯＳインバータ１５Ａ，１５Ｂ
を、トリプルウェル構造を用いて互いに電気的に分離し
た状態で形成したので、バッファ部１５を、バルクシリ
コンで構成される半導体基板３０の内部に論理回路部１
１と共に形成することができる。
を構成する一対のＣＭＯＳインバータ１５Ａ，１５Ｂ
を、トリプルウェル構造を用いて互いに電気的に分離し
た状態で形成したので、バッファ部１５を、バルクシリ
コンで構成される半導体基板３０の内部に論理回路部１
１と共に形成することができる。
【００５０】（第２実施例）図３は本発明の第２実施例
を示すものであり、第１実施例と同一部分には同一符号
を付して説明を省略し、以下異なる部分についてのみ説
明する。第２実施例においては、論理演算回路２９の回
路構成自体は変わらず、その論理演算回路２９を、薄膜
ＳＯＩ(Silicon On Insulator)基板上に構成したもので
ある。
を示すものであり、第１実施例と同一部分には同一符号
を付して説明を省略し、以下異なる部分についてのみ説
明する。第２実施例においては、論理演算回路２９の回
路構成自体は変わらず、その論理演算回路２９を、薄膜
ＳＯＩ(Silicon On Insulator)基板上に構成したもので
ある。
【００５１】その製造工程の概略を以下に述べる。先
ず、半導体層用基板を熱酸化してＳｉＯ２などの絶縁膜
５４を形成する。その絶縁膜５４の上に、バックゲート
として使用する多結晶シリコンを例えばＣＶＤ法によっ
て堆積させた後、フォトリソグラフィ及びエッチング処
理によってパターニングして多結晶シリコン膜５５ａ乃
至５５ｄを形成する。その上から、更に絶縁膜（酸化
膜）５６をＣＶＤ法などで堆積させる。
ず、半導体層用基板を熱酸化してＳｉＯ２などの絶縁膜
５４を形成する。その絶縁膜５４の上に、バックゲート
として使用する多結晶シリコンを例えばＣＶＤ法によっ
て堆積させた後、フォトリソグラフィ及びエッチング処
理によってパターニングして多結晶シリコン膜５５ａ乃
至５５ｄを形成する。その上から、更に絶縁膜（酸化
膜）５６をＣＶＤ法などで堆積させる。
【００５２】次に、絶縁膜５６側に支持基板５７を貼り
合わせて熱処理する。そして、半導体層用基板を必要な
厚さまで研削することにより半導体層５８を形成する。
以上の工程によってＳＯＩ基板５９が完成する。
合わせて熱処理する。そして、半導体層用基板を必要な
厚さまで研削することにより半導体層５８を形成する。
以上の工程によってＳＯＩ基板５９が完成する。
【００５３】そして、ＳＯＩ基板５９の半導体層５８に
おいて、ＰＭＯＳＦＥＴ２１及び２３のチャネル領域６
０及び６１，ＮＭＯＳＦＥＴ２２及び２４のチャネル領
域６２及び６３を形成する部位に対して、夫々イオン打
ち込み及び熱拡散処理を行うことで、各チャネル領域６
０乃至６３を形成する。
おいて、ＰＭＯＳＦＥＴ２１及び２３のチャネル領域６
０及び６１，ＮＭＯＳＦＥＴ２２及び２４のチャネル領
域６２及び６３を形成する部位に対して、夫々イオン打
ち込み及び熱拡散処理を行うことで、各チャネル領域６
０乃至６３を形成する。
【００５４】続いて、半導体層５８の表面を酸化して酸
化膜６４を形成し、その酸化膜６４の上に多結晶シリコ
ンを堆積させてからパターニングを行い、各ＦＥＴ２１
乃至２４のゲート電極６５乃至６８を形成する。次に、
ゲート電極６５乃至６８をマスクとしてイオン打ち込み
を行い熱拡散処理して、Ｎ（＋）領域６９乃至７２及び
Ｐ（＋）領域７３乃至７６を形成する。尚、論理回路部
１１も、上記のプロセスにおいて並行して形成される。
化膜６４を形成し、その酸化膜６４の上に多結晶シリコ
ンを堆積させてからパターニングを行い、各ＦＥＴ２１
乃至２４のゲート電極６５乃至６８を形成する。次に、
ゲート電極６５乃至６８をマスクとしてイオン打ち込み
を行い熱拡散処理して、Ｎ（＋）領域６９乃至７２及び
Ｐ（＋）領域７３乃至７６を形成する。尚、論理回路部
１１も、上記のプロセスにおいて並行して形成される。
【００５５】それから、半導体層５８の不要な部分と、
バックゲートたる多結晶シリコン膜５５ａ乃至５５ｄに
配線を電気的に接続する部分の絶縁膜５６とをドライエ
ッチング処理により除去してから、各部に必要な配線を
行う。
バックゲートたる多結晶シリコン膜５５ａ乃至５５ｄに
配線を電気的に接続する部分の絶縁膜５６とをドライエ
ッチング処理により除去してから、各部に必要な配線を
行う。
【００５６】この場合、多結晶シリコン膜５５ａ−酸化
膜５４−チャネル領域６１，多結晶シリコン膜５５ｂ−
酸化膜５４−チャネル領域６０が夫々コンデンサ２６
ｂ，２６ａに対応するコンデンサ２６ｂ′，２６ａ′で
あり、多結晶シリコン膜５５ｃ−酸化膜５４−チャネル
領域６２，多結晶シリコン膜５５ｄ−酸化膜５４−チャ
ネル領域６３が夫々コンデンサ２８ａ，２８ｂに対応す
るコンデンサ２８ａ′，２８ｂ′となる。
膜５４−チャネル領域６１，多結晶シリコン膜５５ｂ−
酸化膜５４−チャネル領域６０が夫々コンデンサ２６
ｂ，２６ａに対応するコンデンサ２６ｂ′，２６ａ′で
あり、多結晶シリコン膜５５ｃ−酸化膜５４−チャネル
領域６２，多結晶シリコン膜５５ｄ−酸化膜５４−チャ
ネル領域６３が夫々コンデンサ２８ａ，２８ｂに対応す
るコンデンサ２８ａ′，２８ｂ′となる。
【００５７】以上のように構成した第２実施例によれ
ば、バッファ部１５をＳＯＩ基板５９内部に形成したの
で、絶縁膜５６上に形成した回路間の不要な部分をドラ
イエッチング処理等によって除去することで各回路間の
絶縁を容易に行うことができる。また、配線２５及び２
７を多結晶シリコン膜５５ａ，５５ｂ及び５５ｃ，５５
ｄに電極を介して接続せずとも、絶縁膜５４に窓を開け
て直接接続すれば各チャネル領域６０乃至６３に対して
コンデンサカップリングを行うことができる。従って、
第１実施例のようにバルクシリコンからなる半導体基板
３０の内部に形成する場合に比して、回路面積を縮小す
ることができ小形に構成することが可能となる。
ば、バッファ部１５をＳＯＩ基板５９内部に形成したの
で、絶縁膜５６上に形成した回路間の不要な部分をドラ
イエッチング処理等によって除去することで各回路間の
絶縁を容易に行うことができる。また、配線２５及び２
７を多結晶シリコン膜５５ａ，５５ｂ及び５５ｃ，５５
ｄに電極を介して接続せずとも、絶縁膜５４に窓を開け
て直接接続すれば各チャネル領域６０乃至６３に対して
コンデンサカップリングを行うことができる。従って、
第１実施例のようにバルクシリコンからなる半導体基板
３０の内部に形成する場合に比して、回路面積を縮小す
ることができ小形に構成することが可能となる。
【００５８】（第３実施例）図４は、本発明の第３実施
例を示すものであり、第２実施例と同一部分には同一符
号を付して説明を省略し、以下異なる部分についてのみ
説明する。第３実施例は、第２実施例と同様に、バッフ
ァ部１５をＳＯＩ基板７７上に形成するものである。第
２実施例と異なる部分は、ＦＥＴ２１及び２２のバック
ゲートである多結晶シリコン膜５５ｂ及び５５ａとＦＥ
Ｔ２３及び２４のバックゲートである多結晶シリコン膜
５５ａ及び５５ｂとを夫々共通化して、ＦＥＴ２１及び
２２，ＦＥＴ２３及び２４の間に，多結晶シリコン膜７
８ａ，７８ｂとして夫々構成したものである。その他の
構成は第２実施例と同様である。
例を示すものであり、第２実施例と同一部分には同一符
号を付して説明を省略し、以下異なる部分についてのみ
説明する。第３実施例は、第２実施例と同様に、バッフ
ァ部１５をＳＯＩ基板７７上に形成するものである。第
２実施例と異なる部分は、ＦＥＴ２１及び２２のバック
ゲートである多結晶シリコン膜５５ｂ及び５５ａとＦＥ
Ｔ２３及び２４のバックゲートである多結晶シリコン膜
５５ａ及び５５ｂとを夫々共通化して、ＦＥＴ２１及び
２２，ＦＥＴ２３及び２４の間に，多結晶シリコン膜７
８ａ，７８ｂとして夫々構成したものである。その他の
構成は第２実施例と同様である。
【００５９】以上のように構成された第３実施例によれ
ば、ＦＥＴ２１及び２２のバックゲートとＦＥＴ２３及
び２４のバックゲートとを夫々共通化して、多結晶シリ
コン膜７８ａ，７８ｂとして構成することで、第２実施
例よりも回路面積を一層縮小することができる。
ば、ＦＥＴ２１及び２２のバックゲートとＦＥＴ２３及
び２４のバックゲートとを夫々共通化して、多結晶シリ
コン膜７８ａ，７８ｂとして構成することで、第２実施
例よりも回路面積を一層縮小することができる。
【００６０】（第４実施例）図５は、本発明の第４実施
例を示すものであり、第３実施例と同一部分には同一符
号を付して説明を省略し、以下異なる部分についてのみ
説明する。第４実施例は、バッファ部１５をＳＩＭＯＸ
基板上に形成するものである。
例を示すものであり、第３実施例と同一部分には同一符
号を付して説明を省略し、以下異なる部分についてのみ
説明する。第４実施例は、バッファ部１５をＳＩＭＯＸ
基板上に形成するものである。
【００６１】即ち、先ず、シリコンなどの半導体基板７
９の内部にイオンを打ち込み熱拡散処理してＰウェル
（ウェル領域）８０及び８１を形成する。次に、酸素イ
オンを打ち込んでから熱処理を行い、Ｐウェル８０及び
８１の上に絶縁膜８２を形成する。すると、絶縁膜８２
の下層は支持基板７９ａとなり、上層は半導体層７９ｂ
となってＳＩＭＯＸ基板８３が形成される。
９の内部にイオンを打ち込み熱拡散処理してＰウェル
（ウェル領域）８０及び８１を形成する。次に、酸素イ
オンを打ち込んでから熱処理を行い、Ｐウェル８０及び
８１の上に絶縁膜８２を形成する。すると、絶縁膜８２
の下層は支持基板７９ａとなり、上層は半導体層７９ｂ
となってＳＩＭＯＸ基板８３が形成される。
【００６２】そして、半導体層７９ｂに対して、第２ま
たは第３実施例と同様にしてＦＥＴ２１乃至２４を形成
し、不要部分をドライエッチングにより除去する。この
時、第３実施例と同様にして、ＦＥＴ２１及び２２の
間，ＦＥＴ２３及び２４の間に位置する２か所の絶縁膜
８２に拡散用の窓８２ａ，８２ｂを開けておく。それか
ら、窓８２ａ，８２ｂを介してＰウェル８０，８１内に
イオン打ち込みを行い、熱拡散処理して配線２５，２７
のコンタクト領域たるＰ（＋）領域８４，８５を形成す
る。続いて、必要な配線を行う。
たは第３実施例と同様にしてＦＥＴ２１乃至２４を形成
し、不要部分をドライエッチングにより除去する。この
時、第３実施例と同様にして、ＦＥＴ２１及び２２の
間，ＦＥＴ２３及び２４の間に位置する２か所の絶縁膜
８２に拡散用の窓８２ａ，８２ｂを開けておく。それか
ら、窓８２ａ，８２ｂを介してＰウェル８０，８１内に
イオン打ち込みを行い、熱拡散処理して配線２５，２７
のコンタクト領域たるＰ（＋）領域８４，８５を形成す
る。続いて、必要な配線を行う。
【００６３】この場合、Ｐウェル８０，８１が、各ＦＥ
Ｔ２１乃至２４のバックゲートに対応する。また、各Ｆ
ＥＴ２１乃至２４のチャネル領域−絶縁膜８２−Ｐウェ
ル８０または８１の間に、第２実施例におけるコンデン
サ２６ａ′，２６ｂ′，２８ａ′，２８ｂ′に対応する
構成が形成されている。尚、論理回路部１１について
も、上記のプロセスにおいて並行して形成される。
Ｔ２１乃至２４のバックゲートに対応する。また、各Ｆ
ＥＴ２１乃至２４のチャネル領域−絶縁膜８２−Ｐウェ
ル８０または８１の間に、第２実施例におけるコンデン
サ２６ａ′，２６ｂ′，２８ａ′，２８ｂ′に対応する
構成が形成されている。尚、論理回路部１１について
も、上記のプロセスにおいて並行して形成される。
【００６４】以上のように構成された第４実施例によれ
ば、論理回路部１１及びバッファ部１５をＳＩＭＯＸ基
板８３上に形成したので、ＳＩＯ基板のような貼り合わ
せ工程が不要となり、より簡単な工程で論理回路２９を
構成することができる。
ば、論理回路部１１及びバッファ部１５をＳＩＭＯＸ基
板８３上に形成したので、ＳＩＯ基板のような貼り合わ
せ工程が不要となり、より簡単な工程で論理回路２９を
構成することができる。
【００６５】（第５実施例）図６は本発明の第５実施例
を示す電気的構成図である。第５実施例の論理演算回路
２９′における論理回路部１１′は、出力信号が相補形
ではなく、出力端子９のみが存在する。また、それに応
じて、バッファ部１５′もＣＭＯＳインバータ１５Ａの
みが存在する構成となっている。
を示す電気的構成図である。第５実施例の論理演算回路
２９′における論理回路部１１′は、出力信号が相補形
ではなく、出力端子９のみが存在する。また、それに応
じて、バッファ部１５′もＣＭＯＳインバータ１５Ａの
みが存在する構成となっている。
【００６６】そして、ＣＭＯＳインバータ１５Ａの出力
端子１６には、例えばＣＭＯＳインバータで構成される
インバータゲート８６の入力端子が接続されており、そ
のインバータゲート８６の出力端子は、コンデンサ２６
ａ及び２６ｂの一端に配線２７に代わって接続されてい
る。尚、インバータゲート８６のロウレベル入力電圧
（ＶIL）は通常よりも高くなるように設定されており、
電源電圧５Ｖに対して４Ｖ程度となっている。
端子１６には、例えばＣＭＯＳインバータで構成される
インバータゲート８６の入力端子が接続されており、そ
のインバータゲート８６の出力端子は、コンデンサ２６
ａ及び２６ｂの一端に配線２７に代わって接続されてい
る。尚、インバータゲート８６のロウレベル入力電圧
（ＶIL）は通常よりも高くなるように設定されており、
電源電圧５Ｖに対して４Ｖ程度となっている。
【００６７】次に、第５実施例の作用について説明す
る。第１実施例と同様に、論理回路部１１′の出力端子
９のレベルがロウからハイに遷移する場合を考える。出
力端子９のレベルがロウである時は、ＣＭＯＳインバー
タ１５Ａの出力端子１６のレベルはハイである。従っ
て、インバータゲート８６の出力端子のレベルはロウで
あり、コンデンサ２６ａ及び２６ｂによってカップリン
グされているＦＥＴ２１及び２２の基板電位もロウレベ
ルとなっている。
る。第１実施例と同様に、論理回路部１１′の出力端子
９のレベルがロウからハイに遷移する場合を考える。出
力端子９のレベルがロウである時は、ＣＭＯＳインバー
タ１５Ａの出力端子１６のレベルはハイである。従っ
て、インバータゲート８６の出力端子のレベルはロウで
あり、コンデンサ２６ａ及び２６ｂによってカップリン
グされているＦＥＴ２１及び２２の基板電位もロウレベ
ルとなっている。
【００６８】この状態から、ＣＭＯＳインバータ１５Ａ
の出力端子９のレベルがハイに変化してしきい値を超え
ると、出力端子１６のレベルはハイからロウに遷移しよ
うとする。そして、出力端子１６のレベルが４Ｖまで低
下すると、インバータゲート８６の出力端子のレベルは
ハイに遷移する。
の出力端子９のレベルがハイに変化してしきい値を超え
ると、出力端子１６のレベルはハイからロウに遷移しよ
うとする。そして、出力端子１６のレベルが４Ｖまで低
下すると、インバータゲート８６の出力端子のレベルは
ハイに遷移する。
【００６９】すると、ＮＭＯＳＦＥＴ２２の基板電位が
ハイになることから基板バイアス効果が生じ、ＮＭＯＳ
ＦＥＴ２２のしきい値電圧は低下して駆動能力が向上す
ることで、その時点から、ＣＭＯＳインバータ１５Ａの
出力端子１６のレベルは急速にロウ（０Ｖ）に向かって
変化するようになる。従って、出力端子９のレベルの立
上がり遷移が緩慢であっても、ＣＭＯＳインバータ１５
Ａの出力端子１６におけるレベルの立ち下がり遷移は速
くなる。また、ＰＭＯＳＦＥＴ２１についても、基板バ
イアス効果によりしきい値電圧が大きくなるので、第１
実施例で述べたように貫通電流の流量が低減する。
ハイになることから基板バイアス効果が生じ、ＮＭＯＳ
ＦＥＴ２２のしきい値電圧は低下して駆動能力が向上す
ることで、その時点から、ＣＭＯＳインバータ１５Ａの
出力端子１６のレベルは急速にロウ（０Ｖ）に向かって
変化するようになる。従って、出力端子９のレベルの立
上がり遷移が緩慢であっても、ＣＭＯＳインバータ１５
Ａの出力端子１６におけるレベルの立ち下がり遷移は速
くなる。また、ＰＭＯＳＦＥＴ２１についても、基板バ
イアス効果によりしきい値電圧が大きくなるので、第１
実施例で述べたように貫通電流の流量が低減する。
【００７０】以上のように第５実施例によれば、論理回
路部１１′の出力信号が相補形でない場合であっても、
ＣＭＯＳインバータ１５Ａの出力端子１６と、ＦＥＴ２
１及び２２のバックゲートとをインバータゲート８６及
びコンデンサ２６ａ及び２６ｂによって接続すること
で、第１実施例と略同様の効果が得られる。
路部１１′の出力信号が相補形でない場合であっても、
ＣＭＯＳインバータ１５Ａの出力端子１６と、ＦＥＴ２
１及び２２のバックゲートとをインバータゲート８６及
びコンデンサ２６ａ及び２６ｂによって接続すること
で、第１実施例と略同様の効果が得られる。
【００７１】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。論理回路部を構成するパストランジ
スタは、ＰＭＯＳＦＥＴであっても良い。パストランジ
スタがＰＭＯＳＦＥＴである場合は、ＮＭＯＳＦＥＴの
場合とは逆に出力信号の立ち下がり遷移が遅くなるとい
う現象が生じるが、上記各実施例と同様の構成とするこ
とで、出力信号の立ち下がり遷移時には、バッファ部の
ＣＭＯＳインバータを構成するＰＭＯＳＦＥＴの基板電
位を速く低下させて基板バイアス効果を発生させる。す
ると、ＰＭＯＳＦＥＴのしきい値が低下して駆動能力が
向上するので、同様の効果を得ることができる。
にのみ限定されるものではなく、次のような変形または
拡張が可能である。論理回路部を構成するパストランジ
スタは、ＰＭＯＳＦＥＴであっても良い。パストランジ
スタがＰＭＯＳＦＥＴである場合は、ＮＭＯＳＦＥＴの
場合とは逆に出力信号の立ち下がり遷移が遅くなるとい
う現象が生じるが、上記各実施例と同様の構成とするこ
とで、出力信号の立ち下がり遷移時には、バッファ部の
ＣＭＯＳインバータを構成するＰＭＯＳＦＥＴの基板電
位を速く低下させて基板バイアス効果を発生させる。す
ると、ＰＭＯＳＦＥＴのしきい値が低下して駆動能力が
向上するので、同様の効果を得ることができる。
【００７２】第５実施例の論理演算回路２９′は、第１
乃至第４実施例のように、バルクシリコン基板，ＳＯＩ
基板，ＳＩＭＯＸ基板上に構成すれば良い。第１実施例
のように論理回路部１１の出力信号が相補形の場合であ
っても、第５実施例のように、ＣＭＯＳインバータ１５
Ａの出力端子１６とＦＥＴ２１及び２２のバックゲート
との間、また、ＣＭＯＳインバータ１５Ｂの出力端子１
７とＦＥＴ２３及び２４のバックゲートとの間を、イン
バータゲート及びコンデンサによって接続しても良い。
論理回路部は、ＥＸＯＲゲートを構成するものに限ら
ず、ＡＮＤ，ＯＲ，ＮＡＮＤなどその他の論理ゲートを
構成するものでも良い。また、出力端子対を２つ以上備
えているものでも良い。
乃至第４実施例のように、バルクシリコン基板，ＳＯＩ
基板，ＳＩＭＯＸ基板上に構成すれば良い。第１実施例
のように論理回路部１１の出力信号が相補形の場合であ
っても、第５実施例のように、ＣＭＯＳインバータ１５
Ａの出力端子１６とＦＥＴ２１及び２２のバックゲート
との間、また、ＣＭＯＳインバータ１５Ｂの出力端子１
７とＦＥＴ２３及び２４のバックゲートとの間を、イン
バータゲート及びコンデンサによって接続しても良い。
論理回路部は、ＥＸＯＲゲートを構成するものに限ら
ず、ＡＮＤ，ＯＲ，ＮＡＮＤなどその他の論理ゲートを
構成するものでも良い。また、出力端子対を２つ以上備
えているものでも良い。
【図１】本発明の第１実施例を示す電気的構成図
【図２】主にバッファ部をバルクシリコンからなる半導
体基板に構成した状態を示す模式的な断面図
体基板に構成した状態を示す模式的な断面図
【図３】本発明の第２実施例を示す、主にバッファ部を
ＳＯＩ基板上に構成した状態を示す模式的な断面図
ＳＯＩ基板上に構成した状態を示す模式的な断面図
【図４】本発明の第３実施例を示す図３相当図
【図５】本発明の第４実施例を示す、主にバッファ部を
ＳＩＭＯＸ基板上に構成した状態を示す模式的な断面図
ＳＩＭＯＸ基板上に構成した状態を示す模式的な断面図
【図６】本発明の第５実施例を示す図１相当図
【図７】従来技術を示す図１相当図（その１）
【図８】図１相当図（その２）
【図９】図１相当図（その３）
【図１０】論理回路部を構成するＮＭＯＳＦＥＴのソー
ス−ドレイン間における信号の伝達特性を示す図
ス−ドレイン間における信号の伝達特性を示す図
１１は論理回路部、１４は出力端子対、１５Ａ及び１５
ＢはＣＭＯＳインバータ（第１及び第２のＣＭＯＳイン
バータ）、１６及び１７は出力端子、２１はＰＭＯＳＦ
ＥＴ（ＰＭＯＳトランジスタ）、２２はＮＭＯＳＦＥＴ
（ＮＭＯＳトランジスタ）、２３はＰＭＯＳＦＥＴ（Ｐ
ＭＯＳトランジスタ）、２４はＮＭＯＳＦＥＴ（ＮＭＯ
Ｓトランジスタ）、２５は配線（第２の配線部）、コン
デンサ２６ａ及び２６ｂはコンデンサ（第１の配線
部）、２７は配線（第１の配線部）、２８ａ及び２８ｂ
はコンデンサ（第２の配線部）、２９は論理回路、３０
は半導体基板、３３ａ，３４ａ，３５ａ及び３６ａはチ
ャネル領域、５９はＳＯＩ基板、６０乃至６３はチャネ
ル領域、７７はＳＯＩ基板、７８ａ及び７８ｂは多結晶
シリコン膜（バックゲート）、７９ａは支持基板、８０
及び８１はＰウェル（ウェル領域）、８３はＳＩＭＯＸ
基板、８６はインバータゲートを示す。
ＢはＣＭＯＳインバータ（第１及び第２のＣＭＯＳイン
バータ）、１６及び１７は出力端子、２１はＰＭＯＳＦ
ＥＴ（ＰＭＯＳトランジスタ）、２２はＮＭＯＳＦＥＴ
（ＮＭＯＳトランジスタ）、２３はＰＭＯＳＦＥＴ（Ｐ
ＭＯＳトランジスタ）、２４はＮＭＯＳＦＥＴ（ＮＭＯ
Ｓトランジスタ）、２５は配線（第２の配線部）、コン
デンサ２６ａ及び２６ｂはコンデンサ（第１の配線
部）、２７は配線（第１の配線部）、２８ａ及び２８ｂ
はコンデンサ（第２の配線部）、２９は論理回路、３０
は半導体基板、３３ａ，３４ａ，３５ａ及び３６ａはチ
ャネル領域、５９はＳＯＩ基板、６０乃至６３はチャネ
ル領域、７７はＳＯＩ基板、７８ａ及び７８ｂは多結晶
シリコン膜（バックゲート）、７９ａは支持基板、８０
及び８１はＰウェル（ウェル領域）、８３はＳＩＭＯＸ
基板、８６はインバータゲートを示す。
Claims (6)
- 【請求項１】 パストランジスタで構成され、相補形の
出力信号を出力する出力端子対（１４）を備えてなる論
理回路部（１１）と、 前記論理回路部（１１）の出力端子対（１４）に入力端
子対が接続される第１及び第２のＣＭＯＳインバータ
（１５Ａ，１５Ｂ）と、 前記第１のＣＭＯＳインバータ（１５Ａ）を構成するＮ
ＭＯＳ及びＰＭＯＳトランジスタ（２２，２１）のチャ
ネル領域（３３ａ，３４ａ）と前記第２のＣＭＯＳイン
バータ（１５Ｂ）の出力端子（１７）との間を、バック
ゲート（３８，４１）を介してコンデンサカップリング
する第１の配線部（２７，２６ａ，２６ｂ）と、 前記第２のＣＭＯＳインバータ（１５Ｂ）を構成するＮ
ＭＯＳ及びＰＭＯＳトランジスタ（２４，２３）のチャ
ネル領域（３６ａ，３５ａ）と前記第１のＣＭＯＳイン
バータ（１５Ａ）の出力端子（１６）との間を、バック
ゲート（４２，４５）を介してコンデンサカップリング
する第２の配線部（２５，２８ａ，２８ｂ）とを備えた
ことを特徴とする論理演算回路。 - 【請求項２】 前記第１及び第２のＣＭＯＳインバータ
（１５Ａ，１５Ｂ）の一方は、半導体基板（３０）内に
おいて、前記論理回路部（１１）及び他方のＣＭＯＳイ
ンバータと電気的に分離された領域内に形成されている
ことを特徴とする請求項１記載の論理演算回路。 - 【請求項３】 前記論理回路部（１１）及び前記第１及
び第２のＣＭＯＳインバータ（１５Ａ，１５Ｂ）は、Ｓ
ＯＩ基板（５９）上に形成されていることを特徴とする
請求項１または２記載の論理演算回路。 - 【請求項４】 前記第１及び第２のＣＭＯＳインバータ
（１５Ａ，１５Ｂ）を構成するＮＭＯＳ及びＰＭＯＳト
ランジスタ（２２，２４，２１，２３）のバックゲート
（７８ａ，７８ｂ）は、夫々共通に構成されていること
を特徴とする請求項３記載の論理演算回路。 - 【請求項５】 前記論理回路部（１１）は、ＳＩＭＯＸ
基板（８３）上に形成されており、 前記第１及び第２のＣＭＯＳインバータ（１５Ａ，１５
Ｂ）は、前記ＳＩＭＯＸ基板（８３）の支持基板（７９
ａ）内において電気的に分離された状態で形成されたウ
ェル領域（８０，８１）内に夫々形成されていることを
特徴とする請求項２記載の論理演算回路。 - 【請求項６】 パストランジスタで構成される論理回路
部（１１）と、 前記論理回路部（１１）の出力端子（９）に入力端子が
接続されるＣＭＯＳインバータ（１５Ａ）と、 前記ＣＭＯＳインバータ（１５Ａ）の出力端子（１６）
に入力端子が接続されると共に、出力端子が当該ＣＭＯ
Ｓインバータ（１５Ａ）を構成するＮＭＯＳ及びＰＭＯ
Ｓトランジスタ（２２，２１）のチャネル領域にバック
ゲート及びコンデンサ（２６ａ，２６ｂ）を介して接続
されるインバータゲート（８６）とを備えたことを特徴
とする論理演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11339498A JP3873448B2 (ja) | 1998-04-23 | 1998-04-23 | 論理演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11339498A JP3873448B2 (ja) | 1998-04-23 | 1998-04-23 | 論理演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307652A true JPH11307652A (ja) | 1999-11-05 |
| JP3873448B2 JP3873448B2 (ja) | 2007-01-24 |
Family
ID=14611204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11339498A Expired - Fee Related JP3873448B2 (ja) | 1998-04-23 | 1998-04-23 | 論理演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3873448B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7429773B2 (en) | 2005-02-24 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor apparatus and MIS logic circuit |
| US7570509B2 (en) | 2006-11-17 | 2009-08-04 | Seiko Epson Corporation | Semiconductor device, logic circuit and electronic equipment |
| JP2010074138A (ja) * | 2008-08-19 | 2010-04-02 | Fujifilm Corp | 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置 |
| JP2016054542A (ja) * | 2015-11-27 | 2016-04-14 | ルネサスエレクトロニクス株式会社 | 差動出力回路および半導体装置 |
| US9520391B1 (en) * | 2016-01-15 | 2016-12-13 | Globalfoundries Inc. | Field effect transistor having delay element with back gate |
-
1998
- 1998-04-23 JP JP11339498A patent/JP3873448B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7429773B2 (en) | 2005-02-24 | 2008-09-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor apparatus and MIS logic circuit |
| US7781808B2 (en) | 2005-02-24 | 2010-08-24 | Panasonic Corporation | Semiconductor apparatus and complimentary MIS logic circuit |
| US7570509B2 (en) | 2006-11-17 | 2009-08-04 | Seiko Epson Corporation | Semiconductor device, logic circuit and electronic equipment |
| JP2010074138A (ja) * | 2008-08-19 | 2010-04-02 | Fujifilm Corp | 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置 |
| JP2016054542A (ja) * | 2015-11-27 | 2016-04-14 | ルネサスエレクトロニクス株式会社 | 差動出力回路および半導体装置 |
| US9520391B1 (en) * | 2016-01-15 | 2016-12-13 | Globalfoundries Inc. | Field effect transistor having delay element with back gate |
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| Publication number | Publication date |
|---|---|
| JP3873448B2 (ja) | 2007-01-24 |
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