JP4398152B2 - 高性能ダブルゲート・ラッチ - Google Patents

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Description

本発明は、非対称ダブルゲート相補形金属酸化膜半導体（ＤＧＣＭＯＳ）デバイスに関し、特に、非対称ＤＧＣＭＯＳデバイスの基板・ソース間／基板・ドレイン間寄生容量、および構造的な基板の寄生抵抗をかなり低減するクロスカップリングラッチを使用する非対称ＤＧＣＭＯＳデバイスに関する。本発明のＤＧＣＭＯＳデバイス設計を使用すれば、従来技術のＤＧＣＭＯＳデバイスよりも低電力、高性能のＤＧＣＭＯＳデバイスを達成することができる。
非対称ダブルゲート相補形金属酸化膜半導体（ＤＧＣＭＯＳ）技術は、高性能ＣＭＯＳ技術のリソグラフィーの解像度を０．１μｍ以下に改善し、電源電圧を１．０Ｖ以下にすることができる最有力候補技術であると見なされている。非対称ダブルゲートＭＯＳＦＥＴ（例えば、Ｔ．タナカ他の技術論文のＶＬＳＩ技術の要約に関する１９９４年度シンポジウム、１１〜１２ページの「ｐ＋−ｎ＋ダブルゲートＳＯＩ ＭＯＳＦＥＴの超高速低電力動作」参照）は、２つのゲート電極が、典型的なｎ＋およびｐ＋でドーピングしたポリシリコンである異なる導体からなる完全空乏型ダブルゲートＭＯＳＦＥＴからなる。例えば、図１および図２は、典型的な従来技術の非対称ダブルゲート・デバイスを示す。２つの電極は異なるフェルミ準位を持っているので、２つの電極のうちの一方はチャネル反転層をより強く引き付けるので、形成された場合、伝導チャネルをより強力に制御する。反転キャリアをより強く引き付ける電極は、「強い」ゲートと呼ばれ、引き付ける力が弱い電極は、「弱い」ゲートと呼ばれる。以下本明細書で「強い」ゲートおよび「弱い」ゲートは、この意味で用いられる。
ＤＧＣＭＯＳ技術の従来のＣＭＯＳ回路は、従来のＣＭＯＳと比較すると、理想的なサブスレッショルド・スイングおよび改善された短チャネルＶｔ制御による、より高い実効Ｖｄｄ／Ｖｔ比によるものである。「Ｖｄｄ」という用語は、デバイスの電源電圧を意味し、一方、「Ｖｔ」という用語は、デバイスのスレッショルド電圧を意味することに留意されたい。上記改善にも関わらず、従来技術のＤＧＣＭＯＳデバイスの実効Ｖｄｄ／Ｖｔ比は、Ｖｄｄのスケーリングにつれて劣化することになる。
従来のスケーリング期待値の限界までＤＧＣＭＯＳデバイスの実効Ｖｄｄ／Ｖｔ比をさらに改善するための種々の試みが行われてきた。１９９６年ＩＥＥＥ国際半導体集積回路会議（１９９６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）のためのスライド付録７１ページの、ヒューズ他の、「０．５Ｖ ＳＯＩ ＣＭＯＳパスゲート・ロジック」がこのような試みの１つを開示している。より詳細に説明すると、ヒューズ他の文献は、ダイナミック・スレッショルドＣＭＯＳ（ＤＴＣＭＯＳ）技術の別の形を使用するＤＧＣＭＯＳ設計を開示している。より詳細に説明すると、ヒューズ他の文献は、ｎＦＥＴ（電界効果トランジスタ）のゲートが、ラッチｐＦＥＴの基板に接続しているＤＴＣＭＯＳ設計について記載している。図３〜図４は、ヒューズ他が使用した入力・基板接続スキームを示す。従来技術のスキームは、クロスカップリングプルアップｐＭＯＳＦＥＴを有するインバータを含む。図３は、基板バイアス制御を行わない従来技術の接続スキームを示し、図４は、基板バイアス制御を行う従来技術の接続スキームを示す。図３および図４においては、参照番号１０は、ｐＭＯＳＦＥＴを示し、参照番号１２は、インバータを示し、参照番号１４および１６は、隣接するｐＭＯＳＦＥＴ間でクロスカップリングが行われる点を示す。
Ｔ．タナカ他の技術論文、ＶＬＳＩ技術の要約に関する１９９４年度シンポジウム、１１〜１２ページ、「ｐ＋−ｎ＋ダブルゲートＳＯＩ ＭＯＳＦＥＴの超高速低電力動作」 ヒューズ他、１９９６年ＩＥＥＥ国際半導体集積回路会議（１９９６ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ）のためのスライド付録７１ページ、「０．５Ｖ ＳＯＩ ＣＭＯＳパスゲート・ロジック」 Ｃ．ワン他、ＩＥＤＭ、９６〜１１３ページ、「低電力高性能ダイナミック・スレッショルドＭＯＳＦＥＴのためのチャネル・プロファイル最適化およびデバイス設計」
上記およびヒューズ他の文献に記載されているダイナミック・スレッショルド相補形金属酸化膜半導体（ＤＴＣＭＯＳ）回路は、都合の悪いことに、固有の基板・ソース間寄生容量および基板・ドレイン間寄生容量、および構造的な基板の寄生抵抗を持っている。これらの寄生容量および寄生抵抗により、都合の悪いことに、デバイスのゲート入力キャパシタンスが増大する。何故なら、ＭＯＳＦＥＴの基板全体はゲート電極として機能するからである。さらに、従来技術のＤＴＣＭＯＳデバイスの場合には、ソース領域およびドレイン領域は、スイッチド基板から、それに関連する高い誘電率（約１１．７程度）を有するシリコン空乏領域だけにより分離している。ダイナミック・スレッショルドＣＭＯＳ回路の欠点についての詳細な説明については、例えば、ＩＥＤＭ、９６〜１１３ページの、Ｃ．ワン他の、「低電力高性能ダイナミック・スレッショルドＭＯＳＦＥＴのためのチャネル・プロファイル最適化およびデバイス設計」を参照されたい。
ＤＴＣＭＯＳデバイスの上記欠点のために、実効Ｖｄｄ／Ｖｔ比を改善する目的でこれらのデバイスを使用しても、Ｖｄｄの変化（低下）による電力および遅延の低減には不十分である。それ故、実質的な基板・ソース間または基板・ドレイン間寄生容量または基板の寄生抵抗をほとんど生じない実効Ｖｄｄ／Ｖｔ比を改善するための別の解決方法が求められている。このような解決方法を使用すると、高性能ＣＭＯＳ技術は、リソグラフィーの解像度を０．１μｍ以下にし、電源電圧を１．０Ｖ以下にすることができる。
添付の図面を参照しながら、本発明を説明するが、これは単に例示としてのものに過ぎない。
すでに説明したように、本発明は、広い意味で、一組の直列に結合しているｐＦＥＴおよびｎＦＥＴを含む非対称ダブルゲート・デバイスを備える差動回路を提供する。各ｐＦＥＴおよびｎＦＥＴは、それと関連する弱いゲートおよび強いゲートを持ち、ｎＦＥＴおよびｐＦＥＴの弱いゲートは入力回路に結合していて、ｐＦＥＴの強いゲートはクロスカップリングのために使用される。本発明の図５は、本発明の回路を示す。
より詳細に説明すると、図５は、ｎＦＥＴ５６に直列に結合しているｐＦＥＴ５２、およびｎＦＥＴ５８に直列に結合しているｐＦＥＴ５４を含む本発明の差動回路５０である。両方の直列に結合しているｐＦＥＴおよびｎＦＥＴは、ＤＧＣＭＯＳデバイスを形成する。図５に示すように、各ｐＦＥＴもＶｄｄ電源に結合していて、各ｎＦＥＴはアースＧｎｄに結合している。さらに、図の回路の場合には、各ｐＦＥＴおよびｎＦＥＴは、弱いゲート（６０、６２、６４および６６）および強いゲート（６８、７０、７２および７４）を含む。
それ故、本発明は、一組の直列に結合しているｐＦＥＴおよびｎＦＥＴを有する非対称ダブルゲート・デバイスを備える差動回路を提供する。各ｐＦＥＴおよびｎＦＥＴは、それと関連する弱いゲートおよび強いゲートを有し、ｎＦＥＴおよびｐＦＥＴの弱いゲートは入力回路に結合していて、上記ｐＦＥＴの強いゲートはクロスカップリングのために使用される。
本明細書においては、「弱いゲート」という用語は、（チャネル・キャリアに対して）その強い引っ張りフェルミ準位レベルのために、ＦＥＴチャネル電位に対して強い影響力を持つ「強いゲート」と比較すると、（チャネル・キャリアに対して）その弱い引っ張りフェルミ準位レベルのために、ＦＥＴチャネルに対して弱い影響力しか持たないＦＥＴ（ｐＦＥＴまたはｎＦＥＴ）のゲートを意味する。より詳細に説明すると、図５に示すように、外側を向いているゲート（例えば、右のＦＥＴの右のゲート、および左のＦＥＴの左のゲート）は、差動回路の弱いゲートである。一方、強いゲートは、直列に結合しているｎＦＥＴおよびｐＦＥＴの２組の間の回路の内側のこれらのゲート（例えば、右のＦＥＴの左のゲート、および左のＦＥＴの右のゲート）である。上記設計は、非対称ＤＧＣＭＯＳデバイスに一意に適している機能であり、ＤＴＣＭＯＳデバイスの有意の欠点を持つことに留意されたい。
差動回路５０においては、ＦＥＴの弱いゲート、すなわち、ゲート６０、６２、６４および６６は、図５に「入力」で示す入力回路に結合している。ｎＦＥＴの強いゲートは、ｐＦＥＴの対応する弱いゲートおよび入力回路に結合している。すなわち、ｎＦＥＴ５６の強いゲート７０は、ｐＦＥＴ５２の弱いゲート６０に結合していて、ｎＦＥＴ５８の強いゲート７４は、ｐＦＥＴ５４の弱いゲート６４に結合している。図５においては、参照番号７６および７８は、弱いゲート（６０、６２、６４および６６）および強いゲート（７０および７４）が入力回路に結合しているノードを示す。
ｐＦＥＴ５２の強いゲート６６およびｐＦＥＴ５４の強いゲート７２に関する限り、これら強いゲートは、図５に示すように、クロスカップリングラッチとして使用される。より詳細に説明すると、ｐＦＥＴ５２の強いゲート６６は、ノード８２を通して隣接して結合しているｐＦＥＴおよびｎＦＥＴにクロスカップリングしていて、一方、ｐＦＥＴ５４の強いゲート７２は、ノード８０を通して隣接して結合しているｐＦＥＴおよびｎＦＥＴにクロスカップリングしている。ノード８０および８２は、図５においては、単に「出力」と表示してある出力領域に結合している。
上記差動回路においては、各ｐＦＥＴのＶｔは、入力状態によりかなり影響を受けることに留意されたい。「入力」が高い場合には、右のｐＦＥＴのＶｔは高くなり、左のｐＦＥＴのＶｔは低くなる（何故なら、入力が小さいからである）。さらに、従来技術のＤＴＣＭＯＳ解決方法は、元来、本発明の回路より遥かに大きなゲート入力キャパシタンスを有しているために、本発明の差動回路は、上記のヒューズ他の文献に記載されている従来技術のＤＴＣＭＯＳ解決方法を改善する。何故なら、基板全体がＤＴＣＭＯＳでゲート電極として機能するからである。ヒューズ他の文献に記載されているＤＴＣＭＯＳ回路により大きくなったキャパシタンスは、ソースとドレインが、約１１．７の誘電率を有するシリコン空乏領域によりスイッチド基板から分離しているからである。例えば、前掲のＣ・ワン他の論文参照。
従来技術の非対称ダブルゲート・デバイスの側面図である。 従来技術の非対称ダブルゲート・デバイスの平面図である。 上記ヒューズ他の文献に記載されている、基板バイアス結合のない従来技術の入力・基板接続スキームの回路図である。 上記ヒューズ他の文献に記載されている、基板バイアス結合のない従来技術の入力・基板接続スキームの回路図である。 非対称ＤＧＣＭＯＳデバイスの弱いゲートは、入力回路に結合していて、ＤＧＣＭＯＳデバイスのｐＦＥＴの強いゲートは、クロスカップリングのために使用されている、本発明の差動回路の回路図である。

Claims (10)

  1. 一組の直列に結合しているｐＦＥＴ（５２，５４）およびｎＦＥＴ（５６，５８）を有する非対称ダブルゲート・デバイス（５０）を備える差動回路であって、各ｐＦＥＴは、ｐ型でドーピングした導体によるゲート（６０，６４）およびｎ型でドーピングした導体によるゲート（６８，７２）を有し、各ｎＦＥＴは、ｎ型でドーピングした導体によるゲート（６２，６６）およびｐ型でドーピングした導体によるゲート（７０，７４）を有し、前記ｎＦＥＴが有する前記ｎ型でドーピングした導体によるゲート（６２，６６）および前記ｐＦＥＴが有する前記ｐ型でドーピングした導体によるゲート（６０，６４）は、入力回路に結合し、前記ｐＦＥＴが有する前記ｎ型でドーピングした導体によるゲート（６８，７２）は、クロスカップリングのために使用される差動回路。
  2. 前記ｐ型でドーピングした導体によるゲートは、ｐ＋でドーピングしたポリシリコンである導体からなり、前記ｎ型でドーピングした導体によるゲートは、ｎ＋でドーピングしたポリシリコンである導体からなる、請求項１に記載の差動回路。
  3. 前記各ｎＦＥＴ（５６，５９）が、さらに、アースに結合している、請求項１に記載の差動回路。
  4. 前記各ｐＦＥＴ（５２，５４）が、さらに、電源に結合している、請求項１に記載の差動回路。
  5. 前記ｎＦＥＴ（５６，５８）が有する前記ｐ型でドーピングした導体によるゲート（７０，７４）が入力回路に結合している、請求項１に記載の差動回路。
  6. 前記ｎＦＥＴ（５６，５８）が有する前記ｐ型でドーピングした導体によるゲート（７０，７４）が、前記直列に結合しているｐＦＥＴが有する前記ｐ型でドーピングした導体によるゲートに結合している、請求項１に記載の差動回路。
  7. 前記クロスカップリングが、隣接する直列に結合しているｐＦＥＴおよびｎＦＥＴ上のノードで行われる、請求項１に記載の差動回路。
  8. 前記デバイスが０．１μｍ以下にスケーリングできる、請求項１に記載の差動回路。
  9. 前記デバイスが１Ｖ以下の電圧で動作する、請求項１に記載の差動回路。
  10. 前記クロスカップリングが出力回路に結合している、請求項１に記載の差動回路。
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