FI105424B - RS-kiikku ja sen avulla toteutettu taajuusjakaja - Google Patents

Description

, 105424 RS-kiikku ja sen avulla toteutettu taajuusjakaja Keksinnön ala Tämä keksintö liittyy yleisesti RS-kiikkuun ja kellotulolla varustet-5 tuun RS-kiikkuun ja niiden avulla toteutettavaan nopeaan symmetriseen taajuusjakajaan, erityisesti kellotaajuuden puolittajaan.

Tekniikan tausta RS-kiikku (RS-flip-flop) on bistabiilien kiikkupiirien peruskiikku, joka 10 toteutetaan tyypillisesti kahden nand- tai nor-porttiparin avulla. Kuvassa 1a on nand-porttiparilla toteutettu perinteinen RS-kiikku (kirjallisuudessa käytetään tällaisesta kytkennästä myös nimitystä salpa (latch)). RS-kiikussa on sekvenssipiireille ominainen ristiinkytkentä. Kiikussa on kaksi staattista pakko-ottoa eli asetus- ja nollausotot S (set) ja R (reset) ja kaksi lähtöä Q ja /Q, 15 jotka ovat aina toisiinsa nähden vastakkaisessa tilassa (/-merkki tarkoittaa, että signaalin aktiivinen tila on nolla ja ellei viivaa ole, on aktiivinen tila ykkönen). Pakko-otoilla RS-kiikku voidaan pakottaa jompaan kumpaan digitaaliseen tilaan 0 tai 1 eli kiikku voidaan joko nollata (Q = 0) tai asettaa (Q = 1). Kiikun otot määräävät sen, miten kiikun anto vaihtaa tilaansa. RS-kiikulla on 20 yksi kiikkutoiminnan kannalta kielletty ohjaustilanne: jos sekä R että S ase- • ·;· tetaan yhtäaikaa tilaan 1, tällöin sekä Q että /Q lähdöt pyrkivät samanaikai- sesti tilaan 0, joka on kiikkutoiminnalle epänormaali tilanne, sillä lähdöt ovat .···, toistensa komplementteja. Kiikku joutuu tällaisessa ohjausyrityksessä epä- « « määräiseen toimintatilaan.

• » I

; 25 Kellotulolla (CLK) varustettu RS-kiikku, ns. synkroninen kiikkupiiri, • · * ’;[·* saadaan, kun perinteisen RS-kiikun eteen lisätään kaksi nand-porttia, kuvan • · · *·* ‘ 1b mukaisesti. Kiikku voidaan toteuttaa esimerkiksi CMOS 4000B-sarjan (joka on teollisuusstandardi) nand-porteilla; CMOS-piireissä käytetään sekä • · N- että P-kanavaisia avaustyyppisiä MOS-transistoreita. Kuvassa 1c on esi- :T: 30 tetty nand-portin piirikaavio, jossa on käytetty edellä mainittua kahta erityyp- ,···, pistä MOS-transistoria: transistorit M1 ja M2 ovat PMOS-transistoreita ja M3 • · · ja M4 ovat NMOS-transistoreita. Jos kummatkin ottonavat (IN_A ja IN_B) "· ovat tilassa 1, transistorit M3 ja M4 ovat johtavia ja M1 ja M2 ovat auki, jolloin anto (OUT) on tilassa 0. Jos jompikumpi (tai molemmat) ottonavoista on ti-·:··: 35 lassa 0, toinen (tai molemmat) transistoreista M1 tai M2 on johtavassa tilassa ja toinen (tai molemmat) transistoreista M3 tai M4 on auki. Tällöin anto on 2 105424 tilassa 1. Virrankulutus riippuu toimintataajuudesta, sillä piiri kuluttaa merkittävästi virtaa ainoastaan logiikkatilojen muutosten aikana.

Synkroninen kiikkupiiri (kuvio 1b) vaihtaa tilaansa kellosignaalin tahdissa ja tallentaa ja muistaa oman tilansa. Kellotulolla varustettua RS-5 kiikkua käytetään esimerkiksi taajuusjakajassa, jossa perinteinen kellojakaja muodostetaan kahdesta isäntä ja orja (master ja slave) RS-kiikusta kytkemällä nand-porttiparit kuvassa 1d esitetyllä tavalla; ensimmäinen kiikku RS1 on isäntä ja toinen kiikku RS2 on orja. Kellosignaali syötetään isäntäkiikkuun sellaisenaan ja orjakiikkuun NOT-portin kautta eli invertoituna. Kuten edellä 10 esitetystä ilmenee, yhdessä kellotulolla varustetussa RS-kiikussa on tyypillisesti yhteensä 16 transistoria. Koska invertteri sisältää lisäksi yleensä 2 transistoria, on perinteisessä kellojakajassa tällöin yhteensä 34 transistoria. Jokainen transistorivaihe kuluttaa aikaa ja hidastaa jakajan toimintaa. Eräs keino nopeuttaa jakajan toimintaa on esimerkiksi transistoreiden ja niiden vä-15 listen kytkentöjen minimoiminen.

IEEE sarjassa (IEEE Journal of Solid-State Circuits, VOL. 30, No 2, helmikuu 1995) julkaistussa artikkelissa (Design of High-Speed, Low -Power

Frequency Dividers and Phase-Locked Loops in Deep Submicron CMOS) on esitetty nopea taajuusjakaja, joka perustuu nopeaan D-salpaan. Kellojakaja 20 on toteutettu isäntä-orja kytkennällä. Isäntä ja orja ovat keskenään saman- . laisia D-salpoja, jotka on toteutettu 6 transistorilla, eli jakajassa on yhteensä • *1» 12 transistoria. Edellä mainitun taajuusjakajan eräs hyvä ominaisuus on sen .···. suuri nopeus. Kuitenkin jakajan käyttöä rajoittava tekijä on sen tuottama I”. epäsymmetrinen kellosignaali, sillä jakaja jättää joka toisen pulssin kellosig- .* / 25 naalista pois. Tällöin taajuusjakajaa ei voi hyödyntää sovelluksissa, joissa • · · '\ml tarvitaan symmetristä kellosignaalia. Tällaisia sovelluksia ovat kytkennät, jot ka hyödyntävät sekä kellon nousevaa että laskevaa reunaa.

• « vV Keksinnön lyhyt yhteenveto :T: 30 Keksintö koskee RS-kiikkua ja kellotulolla varustettua RS-kiikkua, joiden avulla voidaan toteuttaa nopea symmetrinen taajuusjakaja. Keksinnön • · · λ. tavoitteena on saada aikaan ratkaisu, jolla voidaan eliminoida edellä esitetyt, ’*;* erityisesti taajuusjakajan nopeuteen ja jakajan tuottamaan kellosignaaliin 0!: liittyvät epäkohdat. Päämäärä saavutetaan ratkaisulla, joka on määritelty it- 35 senäisissä patenttivaatimuksissa.

3 105424

Taajuusjakaja muodostetaan kahdesta kellotulolla varustetusta isäntä-orja RS-kiikusta tunnetulla tavalla siten, että tuleva kellosignaali syötetään isäntä-kiikkuun sellaisenaan ja orja-kiikkuun invertoituna. Keksinnön mukainen toteutus poikkeaa aiemmin esitetyistä ratkaisuista olennaisesti RS-5 kiikun topologian osalta. Keksinnön perusajatuksena on käyttää RS-kiikussa tavanomaisten nand- tai nor-porttien sijasta inverttereitä ja niitä ohjaavia oh-jauselimiä, jolloin komponenttien lukumäärää pystytään vähentämään. Komponenttien määrän vähentyessä vähenee luonnollisesti myös piirin signaali-johtojen määrä, mikä osaltaan vaikuttaa etenemisviiveiden sekä tehonkulu-10 tuksen pienenemiseen. Keksinnön topologialla toteutetussa kiikussa on tyypillisesti 10 transistoria perinteiseen 16 transistoriin verrattuna. Tällöin myös RS-kiikuilla toteutettu jakaja sisältää lukumääräisesti huomattavasti vähemmän transistoreita (22 kpl) perinteiseen symmetristä kellosignaalia tuottavaan jakajaan (transistoreita 34 kpl) verrattuna. Keksinnön mukainen ratkai-15 su vaatii näin ollen vähemmän komponentteja säästäen pii pinta-alaa ja alentaen tuotantokustannuksia. Keksinnön edullisen toteutusmuodon mukaisesti kellosignaalin syöttö RS-kiikkuun muodostetaan kahden invertterin avulla, jolloin invertterien “käyttöjänniteohjaus” tapahtuu SET- ja RESET-signaalien avulla. Taajuusjakaja voidaan toteuttaa esimerkiksi CMOS-20 logiikkapiireillä.

• ··· Keksinnön mukaista symmetristä taajuusjakajaa voidaan käyttää • I | · kytkennöissä, jotka hyödyntävät sekä kellon nousevaa että laskevaa reunaa.

.···, Eräs esimerkki, jossa nopeaa symmetristä kellojakajaa voidaan hyödyntää, on esimerkiksi PLL-piiri, jossa laajakaistaisen jänniteohjattavan VCO-25 oskillaattorin ulostulosignaali on kytketty taajuusjakajaan, jossa se jaetaan V,;’ sopivalla kokonaisluvulla. Jakajan ulostulosignaali on tällöin koko vaiheluk- • « « ’ kopiirin ulostulosignaali, tai sovelluksesta riippuen jakajan ulostulo on myös mahdollista kytkeä esimerkiksi takaisinkytkentänä vaihelukkopiirin vaihever- * · tailijaan.

_ :T: 30 Vaikka keksinnön mukaisten RS-kiikkujen ensisijainen sovellus- kohde onkin symmetrinen taajuusjakaja, voidaan niitä luonnollisestikin käyt- • · · . I..f tää myös muissa sovelluksissa, joissa on tarvetta hyödyntää edellämainit- tuja etuja.

* · I · · i « · ·:·: 35 4 105424

Kuvioluettelo

Seuraavassa keksintöä selostetaan yksityiskohtaisemmin oheisten kaaviollisten kuvioiden avulla, joista 5 kuviot 1a-1d esittävät perinteisiä RS-kiikun, kellotetun RS-kiikun ja kelloja-kajan lohkokaavioita sekä perinteisen nand-portin piirikytkentää, kuvio 2 on keksinnön mukaisen RS-kiikun kytkentäkaavio, kuvio 3 on keksinnön mukaisen kellotetun RS-kiikun kytkentäkaavio, kuvio 4 on keksinnön mukaisen kahdella kuvion 3 mukaisella RS-kiikulla 10 toteutettu symmetrisen taajuusjakajan periaatekuva, kuvio 5 esittää keksinnön mukaisen kellojakajan simultointitulosta, ja kuvio 6 on ajastuskaavio, joka havainnollistaa kuvion 3 mukaisen kytkennän signaaleja.

15 Keksinnön yksityiskohtainen selostus

Kuviossa 4 on havainnollistettu keksinnön mukainen symmetrinen taajuusjakaja, joka on muodostettu kahdesta nopeasta, uudella topologialla toteutetusta, isäntä-orja RS-kiikusta (Clk_RS_FF) sinänsä tunnetulla tavalla siten, että tuleva kellosignaali syötetään ensimmäiseen kiikkuun sellaisenaan 20 ja toiseen kiikkuun invertoituna. Taajuusjakajan isäntä- ja orjakiikku on to- ··· teutettu keksinnön mukaisella kellotetulla RS-kiikulla, jota on havainnollistettu

• · f I

kuviossa 3. Kellotetun RS-kiikun toteutuksessa on puolestaan käytetty kuvi-.··. on 2 mukaista RS-kiikkua.

. i". Tarkastellaan seuraavaksi keksinnön toteutusta esimerkinomaisesti * · · 25 kuvien 2 ja 3 avulla. On huomattava, että käytämme kuvien 2 ja 3 kytken- * * * nöistä nimitystä RS-kiikku (kirjallisuudessa käytetään tällaisille kytkennöille • · * ' myös nimityksiä RS-salpa ja kello-otolla varustettu RS-salpa). Kuvan 3 RS- kiikku RS_FF vastaa kuvan 2 kiikkua. Kuvan 2 RS-kiikussa on pakko-otot: v.: nollausotto RESET2 ja asetusotto SET2 sekä niiden lisäksi annot Q ja /Q.

30 Antojen tilat ovat, kiikun toimintaperiaatteen mukaisesti, toisiinsa nähden ai- ,·*:·. na vastakkaisessa tilassa. Kello syötetään kiikkuun kuvan 3 mukaisesti kah- • · · della invertterillä 11 ja I2, joista ensimmäinen (M) sisältää transistorit M1 ja M2 ja toinen (I2) transistorit M3 ja M4. Transistorit voivat olla esimerkiksi \ v PMOS- ja NMOS-transistoreita. Inverttereissä ei ole tavanomaista syöttöjän- ·:·: 35 niteitä, vaan “syöttöjännitteenä” käytetään SET- ja RESET-signaaleja. Ku vassa 3 ylempi invertteri sisältää PMOS-transistorin M1 ja NMOS-transistorin 5 105424 M2. SET-tulo kytketään PMOS-transistorin lähteeseen, johon perinteisessä invertterissä yleensä kytketään syöttöjännite (Vdd). PMOS-transistorin ja NMOS-transistorin nielut on kytketty toisiinsa ja lisäksi molemmat nielut on kytketty RS-kiikun RS_FF SET-tuloon. Kuvan alemmassa invertterissä on 5 samoin PMOS-transistori M3 ja NMOS-transistori M4 ja tämän invertterin “syöttöjännitteeksi", eli PMOS M3:n lähteeseen kytketään RESET-signaali. Vastaavasti M3:n ja M4:n nielut on kytketty toisiinsa ja lisäksi RS-kiikun RS_FF RESET-tuloon. Kummankin NMOS-transistorin M2 ja M4 lähteet on kytketty maahan. Kellosignaali /CLK syötetään sekä ylemmän invertterin 10 transistoreiden M1 ja M2 hilaan että alemman invertterin transistoreiden M3 ja M4 hilaan. Invertterien tulosignaalina on siis kellosignaali ts. kellosignaalin aktiivinen reuna (nouseva tai laskeva) aikaansaa kiikkuun uuden tilan. Kuten edellä todettiin, invertterin 11 virransyöttönapaan (P1) syötetään SET-signaali ja vastaavasti invertterin I2 virransyöttönapaan (P2) syötetään RESET-15 signaali. Kun SET- ja RESET-ohjaukset kytketään tällä tavalla invertterin virransyöttöön, tuotetaan näillä signaaleilla tavallaan piirin käyttöjännite. Kello pääsee piirin (11) läpi niin kauan kuin SET-signaali on ylhäällä. Kun SET-signaali on alhaalla, saadaan ulostulosta SET2 pelkkää nollaa. Invertteri siis aktivoidaan ainoastaan silloin kuin SET on ykkösenä (vastaavasti I2 aktivoi-20 daan RESET-signaalilla). SET ja RESET signaalit pääsevät varsinaiselle • RS-kiikulle ( kuvassa 3 oleva RS-kiikku RS_FF on kuvan 2 kiikku) vain kun « · ·« kellosignaali (/CLK) on nolla. Kellosignaalin ollessa ykköstilassa molemmat RS-kiikulle RS_FF tulevat signaalit (SET2 ja RESET2) ovat nollatilassa riip- • « !'*. pumatta inverttereille tulevista SET- ja RESET-signaaleista ja näin ollen kii- / 25 kun tila ei muutu (vrt. kuvan 6 ajastuskaavio).

• « i

Kuvan 2 RS-kiikussa on yhteensä 6 transistoria M1’ - M6’. Kun v : PMOS-transistorit ΜΓ ja M2’ kytketään kuvassa esitetyllä tavalla, RS-kiikku säilyttää tilansa. Kuvan piirissä on lisäksi nähtävissä kaksi invertteriä, joista v.*: ensimmäinen (IT) sisältää transistorit MT ja M4' ja toinen (I2’) sisältää tran- :T: 30 sistorit M2’ ja M5’. Invertterit on kytketty ristiin siten, että invertterin IT ulos- tulo (o1) on kytketty invertterin I2’ sisäänmenoon (i2) ja invertterin 12’ ulos-tulo (o2) on kytketty invertterin IT sisäänmenoon (i1), toisin sanoen RS-kiikun ristiinkytkentä on toteutettu seuraavasti: PMOS-transistorien MT ja ;V: M2’ nielut on kytketty NMOS-transistoreiden nieluihin siten, että transistorin :··: 35 MT nielu on kytketty sekä M3’:n että M4’:n nieluihin ja vastaavasti transisto rin M2’ nielu on kytketty sekä M5’:n että M6’:n nieluun. Transistoreiden MT, 6 105424 M3’ ja M4’ nielut on kytketty transistoreiden M2’ ja M5' hilaan ja lisäksi kaikki edellämainitut on kytketty ulostuloon /Q. Transistoreiden MT ja M4’ hilat ja M2’, M5’ ja M6’ nielut on kytketty yhteen ja lisäksi kaikki edellämainitut kytketään ulostuloon Q (eli transistoreiden MT ja M4' hilat kytketään ulostuloon 5 Q samoin kuin transistoreiden M2', M5’ ja M6’ nielut kytketään ulostuloon Q). Piirin syöttöjännite Vdd kytketään PMOS-transistoreiden MT ja M2’ lähteisiin. SET2-otto on kytketty NMOS-transistorin M3’ hilaan ja RESET2-otto NMOS-transistorin M6’ hilaan. Ohjauseliminä toimivilla transistoreilla M3’ ja M6’ voidaan pakottaa jomman kumman invertterin ulostulo haluttuun arvoon, minkä 10 seurauksena toisen invertterin ulostulo vaihtuu edelliselle arvolle vastakkaiseksi ts. kun esimerkiksi ensimmäisen invertterin ulostulo pakotetaan nollaan, pakottaa tämä toisen invertterin ulostulon muuttumaan ykköseksi, koska invertterit on kytketty edellä kuvatulla tavalla ristiin. Transistorit M3’ ja M6’ on mitoitettava siten, että niiden on oltava "vahvempia” kuin transistorit MT ja 15 M2’, mainitussa järjestyksessä, ts. esimerkiksi transistorin M3' pitää “vetää alaspäin”, enemmän kuin mitä MT “vetää ylös” eli kiikun periaatteella painavampi vetää alaspäin.

Kiikun tila voi muuttua ainoastaan silloin, kun kellosignaali CLK on alhaalla eli CLK-otto (kuvio 3) on tilassa 0. Tällöin kuvan 3 SET-otto on sa-20 massa tilassa kuin kuvan 2 SET2-otto, vastaavasti kuvan 3 RESET-otto on . samassa tilassa kuin kuvan 2 RESET2-otto. Kun kellosignaali on tilassa 0, ovat kuvan 3 SET- ja RESET-otot molemmat tilassa 0 huolimatta kuvan 2 • · .... # SET2- ja RESET2-ottojen tilasta.

Tarkastellaan seuraavaksi kellotulolla varustetun RS-kiikun toimin- • · · *; / 25 taa totuustaulukon avulla. Taulukosta nähdään piirin tilojen muutokset, jotka • · · ·1·’ kellopulssisignaalin ansiosta saadaan tapahtumaan kytkennän kaikissa osis- : sa oleellisesti samanaikaisesti. Totuustaulukon lisäksi kuva 6 havainnollistaa kellotetun RS-kiikun mukaisen kytkennän signaaleja. SET2 ja RESET2 :V: edustavat kiikkuun RS_FF (kuva 3) meneviä signaaleja (arvoja ei ole esitetty 30 taulukossa).

• · · • · · • · 1 1 7 105424

/CLK CT1 /Q-1 SET RESET IQ I /Q

J)__0__1__0___0__0__1_ J)__0__1__1__0__1__0_ J)__1__0__1__0__1__0_ _0__1__0 0___JD__1__0_ J)__1___0__0_ 1_ 0__1_ _0__0__1__0_ 1__0__1_ kielletty X___X__1___1__X__X_ 1 [ X [X lx lx IQ-1 I /Q-1

Taulukossa Q'1 ja /Q'1 vastaavat kellolla varustetun kiikun ulostulon nykytilaa ja Q ja /Q vastaavat kiikun uutta tilaa. SET ja RESET ovat kellolla 5 varustetun kiikun ottoja. Kuten taulukosta näkyy, ne eivät saa samanaikaisesti olla tilassa 1, koska kiikku joutuu tällaisessa tapauksessa epämääräiseen toimintatilaan, molempien lähtöjen pyrkiessä samaan tilaan.

Kuvasta 6 nähdään esimerkiksi, että aikavälillä Ät12 SET-signaali muuttuu O.sta T.ksi kellosignaalin /CLK ollessa tilassa 1 ja kiikun tila pysyy 10 muuttumattomana ts. Q pysyy tilassa 0 ja /Q tilassa 1. Mutta kun kellosignaali /CLK muuttuu ajanhetkellä t2 tilasta 1 tilaan 0, muuttuu myös kiikun tila λ!:’ ts. kiikku asetetaan tilaan 1 eli Q:n tila 0 muuttuu ykköstilaan ja /Q:n tila 1 muuttuu 0-tilaan; muutos tapahtuu kellosignaalin laskevalla reunalla. Kiikku muistaa tämän asetuksen kunnes se nollataan uudella ohjauksella. Kiikun 15 nollaus nähdään kuvasta, kun RESET-signaali nousee ylös aikavälillä ÄtM mutta kiikun tilan muutos tapahtuu vasta ajanhetkellä t4 eli kellosignaalin seu- • · raavalla laskevalla reunalla. Kiikku asetetaan uudelleen ajanhetkellä ts eli SET-signaali muuttuu 0:sta 1:ksi. Muutos tapahtuu tällä kertaa ajanhetkellä, jolla /CLK on tilassa 0, joten kiikku asettuu tilaan 1 välittömästi, ts. Q:n tila 20 muuttuu 0-tilasta 1-tilaan ja /Q:n tila 1 muuttuu 0-tilaksi. Ykköstila säilyy • · · - '·’ * muuttumattomana niin kauan kunnes tila jälleen nollataan. RS-kiikun annot :T: voivat muuttua siis ainoastaan silloin, kun kellosignaali on alhaalla. Kellosig- naalin ollessa ylhäällä kiikun tila pysyy muuttumattomana. SET2- tai RESET2-signaali vastaa invertoitunutta kellosignaalia niin kauan kuin SET-25 tai RESET-signaali on yksi.

Kiikun topologialla pyritään pienentämään keskeisiä ajoituspara-metrejä, joita ovat varaajat ja etenemisviive.

8 105424

Symmetrinen kellon kahdella jakaja, joka on toteutettu kahdella edellä kuvatulla kellotulolla varustetulla RS-kiikulla Clk_RS_FF ns. isäntä-orja kytkennällä, on esitetty kuvassa 4. Ensimmäinen RS-kiikku on isäntä- ja jälkimmäinen orjakiikku. Tuleva kellosignaali CLKJn syötetään isäntäkiik-5 kuun sellaisenaan ja orjakiikkuun invertoituna eli NOT-portin kautta. Isäntä-kiikun lähtö Q1 on kytketty orjakiikun tuloon MID2 ja lähtö /Q1 on kytketty orjakiikun tuloon /MID2. Orjakiikun lähdöt OUT ja /OUT on kytketty takaisin-kytkentänä isäntäkiikun tuloihin RESET ja SET mainitussa järjestyksessä. Mainitut orjakiikun lähdöt ovat myös koko taajuusjakajan lähtöjä. Kuvassa 5 10 on esitetty keksinnön mukaisen kellojakajan simulointitulos (CLK 100 MHz). Kuten kuviosta nähdään, kun kellopulssi jaetaan symmetrisessä taajuusja-kajassa kahdella, saadaan tulokseksi alkuperäiseen pulssiin nähden kaksi kertaa leveämpää symmetristä kellopulssia.

Taajuusjakajaa voidaan käyttää kytkennöissä, jotka hyödyntävät 15 kellosignaalin sekä nousevaa että laskevaa reunaa. Eräs tällainen sovellus voisi olla esimerkiksi tietoliikenneverkon verkkopäätteissä käytettävä PLL-piiri (phase locked loop), jossa on jänniteohjattava oskillaattori VCO (voltage controlled oscillator). VCO:n lähtötaajuus on usein liian suuri hyödynnettäväksi sellaisenaan, ja siksi VCO:n lähtö on yleensä kytketty taajuusjakajan 20 tuloon. Taajuus jaetaan käyttäen jakajassa jotakin sopivaa ohjelmallisesti • ·;. muutettavaa kokonaislukua, esimerkiksi lukua 2. On selvää, että taajuusja- * ·« « kajaa voidaan hyödyntää myös piirin muissa jakajissa. Esimerkiksi useissa taajuussyntetisoijissa on takaisinkytkentähaarassa silmukkajakaja, jolla läh-tösignaalin taajuus jaetaan ennen vaihevertailijan toiseen tuloon viemistä.

/ 25 Vaihevertailijan ensimmäiseen tuloon tuodaan referenssisignaali. Vaihever- • · · tailija vertaa referenssisignaalia ja takaisinkytkentäsignaalia keskenään ja v : havaitsemansa tulosignaalien välisen vaihe-eron perusteella se tuottaa vai he-eroon verrannollisen lähtösignaalin, joka on oskillaattorin ohjausjännittee-v’: nä. Piirin vaihevertailijalle on merkitystä sillä, että kellosignaalit ovat 50/50- :T: 30 suhteisia, muutoin vaihevertailijan saamistaan signaaleista muodostama vai- yV' he-erosignaali ei ole kelvollinen. Esimerkiksi VCO-pohjaisessa PLL-piirissä ei ole mahdollista hyödyntää aiemmin mainitun artikkelin mukaisen taajuusja- * '"* kajan tuottamaa epäsymmetristä kellosignaalia, vaan käyttökelpoisen sig- naalin saamiseksi on käytettävä jakajaa, joka tuottaa symmetristä kellosig-35 naalia. Perinteiset symmetristä kellosignaalia tuottavat jakajat puolestaan ovat liian hitaita edellä mainittuun sovellukseen.

9 105424

Vaikka keksintöä on edellä selostettu viitaten oheisten piirrosten mukaisiin esimerkkeihin, on selvää, ettei keksintö ole rajoittunut pelkästään niihin, vaan sitä voidaan muunnella oheisissa patenttivaatimuksissa esitetyn keksinnöllisen ajatuksen puitteissa. Alan ammattimiehelle on itsestään sel-5 vää, että RS-kiikkua tai kellotulolla varustettua RS-kiikkua voidaan käyttää muissakin sovelluksissa kuin taajuusjakajassa.

* • · · · « • « • »· • « * 1 · • · · • · « · • · · • · · • · ·»» • · 1 · · m • · • · · • · · • · • · · • · « * · · »

Ml • · · • · · • · » * 1 • m • f » • « « ·

Claims (6)

105424 10

1. RS-kiikku, joka käsittää - kaksi tuloa (SET2 ja RESET2), joista ensimmäinen on asetustulo (SET2) kiikun asettamiseksi ykköstilaan ja toinen nollaustulo (RESET2) kii- 5 kun nollaamiseksi nollatilaan, - ainakin yhden lähdön (Q), jonka tila muodostaa kiikun tilan, joka on ohjattavissa mainittujen tulojen kautta, tunnettu siitä, että kiikku käsittää lisäksi - kaksi sinänsä tunnettua invertteriä (11’ ja I2’) kytkettyinä keske-10 nään ristiin siten, että ensimmäisen invertterin (11’) ulostulo (o1) on toiminnallisesti kytketty toisen invertterin (I2’) sisäänmenoon (i2) ja toisen invertterin (I21) ulostulo (o2) on toiminnallisesti kytketty ensimmäisen invertterin (11’) sisäänmenoon (i1), - kaksi ohjauselintä, joista ensimmäinen on kytketty ensimmäiseen 15 invertteriin (11’) ja toinen toiseen invertteriin (I2’) ja joista ensimmäiseen on toiminnallisesti kytketty mainittu asetustulo ja toiseen mainittu nollaustulo in-vertterien pakko-ohjaamiseksi asetus- ja nollaustulojen kautta haluttuun tilaan, jolloin ainakin yhden invertterin ulostulo (o1 tai o2) on sovitettu määräämään mainitun lähdön tilan.

2. Patenttivaatimuksen 1 mukainen RS-kiikku, tunnettu siitä, . ·;. että kumpikin ohjauselin muodostuu yhdestä PMOS-transistorista. IMI

3. Patenttivaatimuksen 2 mukainen RS-kiikku, tunnettu siitä, • .···. että kumpikin invertteri muodostuu kahdesta transistorista, jolloin kiikussa on • · yhteensä kuusi transistoria. I / 25 4. Patenttivaatimuksen 1 mukainen RS-kiikku, joka käsittää lisäksi • · · *;[·* kellotulon (CLK) kiikun tilan ohjaamiseksi kellotuloon syötettävän kellosig- : naalin avulla, tunnettu siitä, että RS-kiikun (RS_FF) eteen on kytketty kolmas ja neljäs invertteri (11 :T: 30 ja I2), joilla kummallakin on tulo, lähtö ja jännitesyöttönapa siten, että .•j., - kummankin invertterin tulo muodostaa mainitun kellotulon (CLK), • · · - kolmannen invertterin lähtö on toiminnallisesti kytketty kiikun * · (RS_FF) asetustuloon ja neljännen invertterin lähtö on toiminnallisesti kyt- v ketty kiikun (RS_FF) nollaustuloon, « « « „ 105424 - kolmannen invertterin jännitesyöttönapa (P1) muodostaa toisen asetustulon (SET) invertterin aktivoimiseksi päästämään asetussignaalin avulla haluttu kellosignaali kiikun (RS_FF) asetustuloon, - neljännen invertterin jännitesyöttönapa (P2) muodostaa toisen 5 nollaustulon (RESET) invertterin aktivoimiseksi päästämään nollaussignaalin avulla haluttu kellosignaali kiikun (RS_FF) nollaustuloon.

4. RS-vippa enligt patentkrav 1 som ocksä innefattar en klockin-v : gäng (CLK) för styrning av vippans tillständ med hjälp av en klocksignal som inmatas tili klockingängen, :.· : kä n n e te ck n a d av att :T: 30 framför RS-vippan (RS_FF) är kopplade en tredje och en fjärde in- /··' verterare (11 och I2) som bäda har en ingäng, en utgäng och en spännings- matningspol sä att ' ‘ - vardera inverterarens ingäng bildar nämnda klockingäng (CLK), - den tredje inverterarens utgäng är funktionellt kopplad tili vippans 35 (RS_FF) inställningsingäng och den fjärde inverterarens utgäng är funktionellt kopplad tili vippans (RS_FF) nollställningsingäng, 14 105424 - den tredje inverterarens spänningsmatningspol (P1) bildar en and-ra inställningsingäng (SET) för att aktivera inverteraren att med hjälp av en inställningssignal släppa in en önskad klocksignal i vippans (RS_FF) inställningsingäng, 5. den fjärde inverterarens spänningsmatningspol (P2) bildar en and- ra nollställningsingäng (RESET) för att aktivera inverteraren att med hjälp av en nollställningssignal släppa in en önskad klocksignal i vippans (RS_FF) nollställningsingäng.

5. RS-vippa enligt patentkrav 1 eller 4, kännetecknad av att 10 var och en av nämnda inverterare bestär av en PMOS- och av en NMOS- transistor.

5. Patenttivaatimuksien 1 tai 4 mukainen RS-kiikku, tunnettu siitä, että jokainen mainittu invertteri muodostuu PMOS- ja NMOS-transistorista.

6. Taajuusjakaja pulssisuhteeltaan oleellisesti symmetrisen signaa lin muodostamiseksi, joka jakaja käsittää isäntä- ja orja-RS-kiikun ja NOT-portin, jotka on kytketty siten, että - tuleva kellosignaali (CLKJn) on syötettävissä isäntäkiikkuun sellaisenaan ja orjakiikkuun NOT-portin kautta, 15. isäntäkiikun lähdöt (Q ja /Q) on kytketty orjakiikun tuloihin (MID2 ja /MID2), - orjakiikun lähdöt (OUT ja /OUT) on kytketty takaisinkytkentänä isäntäkiikun tuloihin (RESET ja SET), - orjakiikun lähdöt (OUT ja /OUT) ovat taajuusjakajan ulostuloja, 20 tunnettu siitä, että sekä isäntä- että orjakiikku käsittää . RS-kiikun (RS_FF), joka sisältää - kaksi sinänsä tunnettua invertteriä (IT ja I2’) kytkettyinä keske- * · ...# nään ristiin siten, että ensimmäisen invertterin (IT) ulostulo (o1) on toimin- Y\ nallisesti kytketty toisen invertterin (I2’) sisäänmenoon (i2) ja toisen invertte- • · * / 25 rin (I2’) ulostulo (o2) on toiminnallisesti kytketty ensimmäisen invertterin (IT) *·’·’ sisäänmenoon (M), • ·· v : - kaksi ohjauselintä, joista ensimmäinen on kytketty ensimmäiseen invertteriin (IT) ja toinen toiseen invertteriin (I2’> ja joista ensimmäiseen on : V: toiminnallisesti kytketty mainittu asetustulo ja toiseen mainittu nollaustulo ini’:*: 30 vertterien pakko-ohjaamiseksi asetus- ja nollaustulojen kautta haluttuun ti- • laan, jolloin ainakin yhden invertterin ulostulo (o1 tai o2) on sovitettu mää- *;!.* räämään lähdön tilan isäntä ja orjakiikussa, ja että • · ’·;·* kummankin RS-kiikun (RS_FF) eteen on lisäksi kytketty kolmas ja : Y; neljäs invertteri (11 ja I2), joilla kummallakin on tulo, lähtö ja jännitesyöttöna- 35 pa siten, että - kummankin invertterin tulo muodostaa mainitun kellotulon (CLK), 12 105424 - kolmannen invertterin lähtö on toiminnallisesti kytketty kiikun (RS_FF) asetustuloon ja neljännen invertterin lähtö on toiminnallisesti kytketty kiikun (RS_FF) nollaustuloon, - kolmannen invertterin jännitesyöttönapa (P1) muodostaa toisen 5 asetustulon (SET) invertterin aktivoimiseksi päästämään asetussignaalin avulla haluttu kellosignaali kiikun (RS_FF) asetustuloon, - neljännen invertterin jännitesyöttönapa (P2) muodostaa toisen nollaustulon (RESET) invertterin aktivoimiseksi päästämään nollaussignaalin avulla haluttu kellosignaali kiikun (RS_FF) nollaustuloon. I Ml • « · • · · 9 9 · * f 11« • · • · · * ·« • · • · • · · • · · • · • « · • · · • · m 9 9 · ♦ • · · • · • 9 9 • · « • · · ··· • · ♦ • · · • • M t · • · * · · 13 105424 RS-vippa innefattande - tvä ingängar (SET2 och RESET2) varav den första är en inställ-ningsingäng (SET2) för att ställa vippan pä läget ett och varav den andra är 5 en nollställningsingäng (RESET2) för att nollställa vippan pä läget noll, - ätminstone en utgäng (Q) vars tillständ är vippans tillständ som kan styras via nämnda ingängar, kännetecknad av att vippan dessutom innefattar - tvä i och för sig kända inverterare (11’ och I2’) korskopplade med 10 varandra sä att den första inverterarens (11’) utgäng (o1) är funktionellt kopplad tili den andra inverterarens (I21) ingäng (i2) och sä att den andra inverterarens (12’) utgäng (o2) är funktionellt kopplad tili den första inverterarens (IV) ingäng (i1), - tvä styrorgan varav det första är kopplat tili den första inverteraren 15 (IV) och det andra tili den andra inverteraren (Ι2’) och varvid nämnda inställ- ningsingäng är funktionellt kopplad tili det första av dessa och nämnda nollställningsingäng tili det andra av dessa för tvängsstyrning av inverterama tili önskat tillständ via inställnings- och nollställningsingängarna, varvid ät-minstone en inverterares utgäng (o1 eller o2) är anordnad att bestämma 20 nämnda utgängs tillständ. . ·· 2. RS-vippa enligt patentkrav 1, kännetecknad av att vartdera • · · · ...,: styrorganet utgörs av en PMOS-transistor. .· ·. 3. RS-vippa enligt patentkrav 2, kännetecknad av att vardera « « inverteraren bestär av tvä transistorer, varvid vippan innefattar sammanlagt 25 sex transistorer. ·

6. Frekvensdelare för skapande av en signal som är väsentligen symmetrisk tili pulsförhällandet, vilken frekvensdelare innefattar en värd- och en slav-RS-vippa och en NOT-port som är kopplade sä, att 15. den inkommande klocksignalen (CLKJn) kan inmatas tili värdvip- pan som sädan och tili slavvippan via NOT-porten, - värdvippans utgängar (Q och /Q) är kopplade tili slavvippans in-gängar (MID2 och /MID2), - slavvippans utgängar (OUT och /OUT) är kopplade tili värdvip-20 pans ingängar (RESET och SET) som en äterkoppling, . ·: - slavvippans utgängar (OUT och /OUT) utgör frekvensdelarens ut- gängar, kännetecknad av attbäde värd-och slavvippan innefattar en RS-vippa (RS_FF) innefattande • · · 25. tvä i och för sig kända inverterare (IT och I2’) korskopplade med varandra sä att den första inverterarens (11’) utgäng (o1) är funktionellt • · · kopplad tili den andra inverterarens (I2’) ingäng (i2) och sä att den andra inverterarens (I2’) utgäng (o2) är funktionellt kopplad tili den första invertera-: rens (IT) ingäng (i1), 30. tvä styrorgan varav det första är kopplat tili den första inverteraren (11 ’) och det andra tili den andra inverteraren (I2’) och varvid nämnda install- • · · ’.c ningsingäng är funktionellt kopplad tili det första av dessa och nämnda "' nollställningsingäng tili det andra av dessa för tvängsstyrning av inverterarna v : tili önskat tillständ via inställnings- och nollställningsingängarna, varvid ät- : J 35 minstone en inverterares utgäng (o1 eller o2) är anordnad att bestämma ut-gängens tillständ i värd- och slavvippan, och att is 105424 - framför vardera RS-vippan (RS_FF) dessutom är kopplade en tredje och en fjärde inverterare (11 och I2) som bäda har en ingäng, en utgäng och en spänningsmatningspol sä att - vardera inverterarens ingäng bildar nämnda klockingäng (CLK), 5 den tredje inverterarens utgäng är funktionellt kopplad tili vippans (RS_FF) inställningsingäng och den fjärde inverterarens utgäng är funktionellt kopplad tili vippans (RS_FF) nollställningsingäng, - den tredje inverterarens spänningsmatningspol (P1) bildar en and-ra inställningsingäng (SET) för att aktivera inverteraren att med hjälp av en 10 inställningssignal släppa in en önskad klocksignal i vippans (RS_FF) inställningsingäng, - den fjärde inverterarens spänningsmatningspol (P2) bildar en and-ra nollställningsingäng (RESET) för att aktivera inverteraren att med hjälp av en nollställningssignal släppa in en önskad klocksignal i vippans (RS_FF) 15 nollställningsingäng. « > I · « • · · V · • * • · t · · • · · • # • · • · · • I · • · • · · • · » f · · • · · • · * • · · • · · • · » • « « • · · • · l • · · C f c