KR101379181B1 - 외부 제어가 필요없는, 디지털 위상 잠금을 구비한 클록 추출 장치 - Google Patents

외부 제어가 필요없는, 디지털 위상 잠금을 구비한 클록 추출 장치 Download PDF

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Abstract

본 발명은 베이스밴드 직렬 신호로부터 클록을 추출하는 장치에 관한 것이고, 주입-잠금 오실레이터(19), 디지털 위상 검파기(26)를 포함하는 위상-잠금 루프(25)를 포함한다. 오실레이터(19)는 그 고유 주파수의 값을 제어하는 디지털 입력과 디지털 위상 검파기(26)를 통해 제공되는 디지털 신호의 관계 값을 결집하고 오실레이터(19)를 위한 디지털 형태의 제어 신호를 공급하는 계수 회로(30, 35)를 포함하는 위상 잠금-루프(25)를 포함한다.
위상-잠금, 클록 추출, 디지털 위상 검파기, PLL, DLL

Description

외부 제어가 필요없는, 디지털 위상 잠금을 구비한 클록 추출 장치{CLOCK EXTRACTION DEVICE WITH DIGITAL PHASE LOCK, REQUIRING NO EXTERNAL CONTROL}
본 발명은 클록-추출 장치에 관한 것으로, 더욱 상세하게는 클록을 추출하고, 디지털 데이터로서 거의 공칭주파수 fn에 대응하는 클록-비트 주파수 fsr을 나타내는 클록 신호로 코딩(code)되는, 수신된 신호인 베이스밴드 직렬(serial) 신호로부터 디지털 데이터를 추출하는 장치에 관한 것이다.
수많은 적용분야에서, 특히 매우 높은 주파수 영역에서(500 MHz 보다 높은 공칭주파수 fn, 10 GHz 보다 높을 수 있고, 현재 40 GHz 까지 올라갈 수 있고 장래에는 이를 훨씬 초과하는 수치가 될 수 있음) 베이스밴드 직렬 링크 신호의 전송 채널에서(어떠한 타입: 전기적인, 광학적인, 무선주파수 등의 기술 구현이 가능) 대응하는 매우 높은 처리량은(500 Mbits/s 이상, 10 Gbits/s 이상이 될 수 있고, SONET OC-768 및 SDH STM-256 표준용으로 40 Gbits/s 까지 올라갈 수 있고 장래에 이를 훨씬 초과하는 수치가 될 수 있음) 클록 신호가 혼합된 통합한 디지털 데이터로 전송되는데 이러한 방법은 두 개의 다른 채널의 두 가지 타입 정보의 전송을 피 하기 위함이다. 이는 신호의 경로-길이 페어링(pairing)을 속이는 어떠한 것을 피하도록 한다. 이러한 신호를 가지므로, 수신기 레벨에서는, 한편으로는 아날로그의 특성이 있고, 다른 한편으로는, 이러한 신호에 대응하는 클록 신호의 디지털 데이터 값이 있는, 수신된 신호로부터 추출하는 것이 필요하다. 데이터 값을 획득하기 위하여, 수신된 신호는 데이터로부터 이전에 추출된 클록 신호로부터 샘플링 된다.
클록 추출을 위한 그리고 데이터의 추출을 위한 장치의 구현을 위한 가장 일반적인 해결책은 하나 이상의, PLL로 알려진, 위상-잠금 루프를 포함하는 회로를 사용하는 것이고, 대체로 이는, 출력단에서 수신된 신호 경계의 상승 및 하강에 대응하는 펄스를 생성하는 회로와, 루프 필터를 통해, 세트-포인트 신호를, VCO로 알려진, 전압-제어 오실레이터로 공급하는 위상 비교기를 포함한다. VCO는 내부 클록 신호를 수신된 신호로부터 데이터를 추출하는 샘플링 회로를 구성하는 결정 플립-플롭(flip-fiop)으로 제공한다. 이러한 전통적인 PLL 회로는, 완화(relaxation) 오실레이터 또는 LC가 주된 오실레이터, 위상/주파수 비교기 및 고-주파수 디지털 디바이더를 사용하는데, 다양한 결점이 나타난다. 이는 매우 높은 처리량을 갖는 커넥션과 부합할 수 없고; 이는 외부 주파수 참조가 필요하고; 이는 시작 단계에서의 수신된 신호에 필수적으로 존재해야 하는 데이터 프리앰블(preamble)을 통한 동기가 필요한데, 이는 어떠한 응용에는 허용되지 않고; 이는 오퍼레이션 및 구현의 최적화를 위해 엄청난 복잡성을 나타내고, 특히 위상/주파수 비교기 회로와 관련하여 고려해야 하는 수많은 독립적이고 모순적인 파라미터가 있고; 이는 상당히 에너지를 소모하고; 그 아날로그 구현은 효과 등을 실행하는 반도체 구성요소의 제작기술 에 상당히 의존적이다. 결과적으로, 클록-추출 기능을 구현하기 위한 PLL 회로의 구현은 아날로그 회로에서 상당한 경험 및 상당한 노하우를 갖는 전문가의 조정이 필요하고, 다른 한편으로는, 상당한 개발 기간이 필요하고, 매번 기술의 발전에 따라 정기적으로 반복되고, 산업 규모에서 현재 사용 제약의 관점에서 허용되지 않을 수 있다.
클록 추출을 구현하기 위한 다른 알려진 해결책은, DLL로 알려진, 지연-잠금 루프의 사용에 기반하는 것이다. 이러한 회로는, 그러나, 수신된 신호와 관련하여 특정한 코드를 필요로 하고, 특히 각각의 워드(word)에서 참조 전이(transition)를 형성하기 위해 스타트-비트 및 스톱-비트가 필요(이는 데이터에 접근하기는 최대 전송 주파수를 감소, 8 비트 및 8B/12B와 같은 코드에서 유용 데이터를 대체로 33%) 하다. 게다가, 복원된 데이터는 비교적 상당한 위상 드리프트(지터, jitter)를 나타내고, 무시할 수 없는 비트-에러 비율을 나타낼 수 있다. 또한, 이러한 DLL 회로는 수신된 신호의 노이즈에 상당히 민감하다. 최종적으로, 이러한 기술은 매우 높은 전송 속도와 쉽게 부합(compatible)할 수 없는 디지털 구성요소를 통해 실행된다.
FR 2 838 268는 주입(injection) 오실레이터를 사용하는 해결책을 제안하였다 - 말하자면, 오픈-루프 회로에서 수신된 신호의 경계의 주파수에 주입-잠금된 오실레이터. 이를 실행하기 위하여, 주입 오실레이터는 커플(coupled)된 쌍의 MOS 트랜지스터를 이용하여 음의 저항(negatie resistance)을 갖고, 동기화된-펄스 신호를 수신하는데 이는 수신 신호의 클록-비트 주파수 fsr에서 클록되고(clocked), 이러한 펄스 신호는 동기화된 펄스 생성기를 통해 발산되는 오실레이터 이다. 이러한 주입-잠금 오실레이터는 자유 오실레이션 주파수 fos를 나타내고 신호의 주파수가 잠금-내부(lock-in) 범위로 알려진, 동작 범위에 있으면, 신호에 잠기는 특성을 갖는다. 이제 이는 정확하게 클록-비트 주파수 fsr에 해당하는 주파수의, 클록 신호를 제공한다.
그럼에도, 수신된 신호와 관련하여 오실레이터를 통해 제공되는 클록 신호의 위상 동기화를 보장하는 문제가 있다. 이와 관련하여 오실레이터를 통해 도입되는 위상 이동(phase shift)은 오실레이터의 입력단에서의 신호의 주파수와 상기 오실레이터의 고유 주파수 fos 사이의 차이에 비례한다는 것이 알려져 있다. 결과적으로, 회로를 설계할 때 오실레이터의 고유 주파수의 값을 기능으로서 수신된 신호의 클록-비트 주파수 fsr로 조정하는 것을 고려할 수 있다. 그러나 이러한 해결책은, 클록-비트 주파수 fsr의 값이 단지 정확하게 알려지지 않는 한 불완전하다(수신기의 클록-추출 회로의 존재를 필요로 하는 주요한 기초적인 기술적인 문제가 있다). 부가적으로, 이는 어떠한 경우에도 각 응용에서 회로의 조정이 필요하다. 만약 그러한 조정이 실험실 견본의 환경에서 가능한 것이라면, 대부분의 산업적인 응용에서 그러한 회로는 수용될 수 없다.
FR 2 838 625는 위상 이동의 이러한 문제를 해결하기 위해 결정 논리(logic)을 제공하는데 이는 수신 클록 신호 펄스와 관련하여 구별된 이동 기간에 따라 다양한 값으로 제공되는 이동된 복수의 샘플링 플립-플롭에서 하나의 값을 선택하기 위함이다. 실제로, 이러한 해결책은 모든 상황에서 실질적으로 효과적이지 않은 것 으로 판명되었다. 이와 마찬가지로, US 6,924,705는 디지털 위상 검파기(detector), 충전 펌프 및 전압-제어 오실레이터를 제어하는 루프 필터를 포함하는 PLL 회로를 설명하고, 이러한 후자는 주파수 체배기(doubler)를 통해 입력 데이터 신호를 수신한다. 디지털 위상 검파기의 실질적인 구현이 제시되지 않은 것을 제외하더라도, 이러한 회로는 전적으로 디지털 형태로 구현될 수 없는 결점을 나타내는데, 충전 펌프 및 루프 필터는 아날로그 타입의 구성요소이기 때문이다. 결론적으로, 이러한 문서에 따른 회로의 구현은 실제로 효과를 나타내는 반도체 기술에 엄격히 종속적이고, 미리 회로의 새로운 설계 없이는 다른 반도체 기술에 단순하고 빠르게 적응할 수 없다. 부가적으로, 이러한 회로에서 허용가능한 입력 주파수는 낮은 범위를 나타내고 이는 자동적으로 수신된 신호에 적응하지 않고, 특히 데이터를 추출되도록 하고 클록이 추출되도록 하는, 오실레이터의 자유 주파수 그리고 다양한 라인 사이의 전달(propagation) 지연 차이를 외부에서 수동으로 조정하는 것을 필요로 한다. 결론적으로, 이러한 문서에서 설명하는 회로는 산업 규모에서 개발 기간의 단축 및/또는 필수적으로 한 반도체 기술에서 다른 곳으로 흔하게 이동가능 및/또는 수신된 신호의 주파수가 넓은 범위의 값이 되도록 변화하는 응용 분야에서 사용하는 대상이 될 수 없다.
US 5,671,259는 인쇄 회로에 탑재되는 불연속 구성요소로 구현되는 공진회로와 공진회로의 주파수의 조정을 위한 제어 신호를 구성하도록 하는 계수(counting) 회로를 포함하는 디지털 위상-잠금 루프를 설명한다. 이러한 공진회로의 작동은 집적 회로(들)에서의 구현과 부합하지 않고(이 기술에서의 구성요소의 특성 요인은 매우 부적합) 오직 획득되는 동작 주파수는 매우 높지 않다(수신 데이터의 클록킹을 위한 2MHz의 명령). 부가적으로, 그러한 공진 회로로서 데이터 신호의 전이가 없으면 오실레이션은 몇 사이클 후에 사라지게 되어, 이런 타입의 회로는 어떠한 주기에 걸쳐 소수의 전이 또는 전이가 없음을 나타내는 데이터 신호와 부합할 수 없다. 더욱이, 이러한 문서에서 입력 신호의 위상은 위상 -잠금 루프 반응 없이도, 다소 비트의 사분의 일 이상으로 변경할 수 있어서, - 말하자면, 절대적으로 절반 비트의 변경 - 우연한 위상 이동은 0%와 50% 사이로 검출되지 않는다. 부가적으로, 계수 회로는 20비트 이상의 카운터로, 단지 가장 중요한 8 비트가 공진회로의 제어를 위해 사용된다. 이렇게 극단적으로 높은 필터링(조정을 초래하기 전에 차이가 있는 연속적인 4096 위상 이동이 필요)은 실제로 종합적으로 볼 때 비효과적이다. 무엇보다도, 이러한 문서가 설명하는 것과 달리, 이는 입력 신호에 존재하는 우연적인 위상 이동을 해결할 수 있는 어떠한 방법도 없다.
이렇게 하여, 오랫동안 이러한 클록-추출 회로의 실행에 대하여 집중적으로 연구되었지만, 단순한 해결책을 제안할 필요가 지속 되었는데 이는 이러한 회로의 실질적인 응용 대부분이 현재 산업 규모에서 많은 수의 사용되는 것과 부합가능하고, 매우 높은 출력 - 특히 500 Mbits/s 보다 높은 - 을 갖는 및/또는 매우 높은 주파수 - 특히 500 MHz 보다 높은 - 를 갖는 커넥션을 포함하고 그 에너지 소비는 수용할 수 있고, 이는 외부 조정이나 특정한 설계를 필요로 하지 않고, 각각의 제작된 회로는 효과를 나타내는 독립적인 제작 기술의 설계를 통해 반드시 조정되고, 소수의 전이 또는 전이 없이, 또는 수많은 우연적인 위상 이동을 나타내는 기간을 표시하는 신호를 포함하는, 매우 다양한 입력 데이터 신호와 부합하는 동안 완전하게 입력 데이터 신호의 위상이 되는 것을 포함한다.
본 발명의 목적은 상기의 해결책을 제안하는 것을 목적으로 한다.
발명자는 실제로 특정한 아키텍처를 통하여, 해결책이 가능하도록 하였는데, 첫 번째로는 클록-추출 장치, 그리고 클록을 추출하고 데이터를 추출하는 더욱 특별한 장치를 제안하고, 이는 특성을 나타내는데, 특히 매우 단순한 구현으로, 매우 다양한 입력 데이터 신호와 부합하는 동안에 넓은 잠금 영역 및 매우 낮은 비트-에러 비율을 나타내는 '자율-조정'(말하자면, 외부의 수동 조절이 필요없는) 특성을 나타낸다.
본 발명은 또한 장치를 제안하는 것을 목적으로 하는데 이는 수신된 신호의 특성 변화에 상당히 둔감(insensitive)하고, 특히 다양한 전이(transition) 밀도(density), 및 노이즈를 나타낼 수 있는 신호와 부합한다.
본 발명은 또한 장치를 제안하는 것을 목적으로 하는데 이는 거의 전적으로 디지털 구성요소의 형태로 구현되고, 특히 위상-잠금 루프를 갖는데 이는 디지털 구성요소의 형태로 완전하게 구현된다. 실제로, 발명자는 이러한 결과, 수신된 신호를 위한 넓은 범위의 허용 주파수, 및, 다른 한편으로는, 장치 구현의 단순성을 확인하였고, 특히 한 반도체 기술에서 다른 것으로 단순하고 빠른 방법으로 이동하는 가능성을 확인하였다. 각각 회로의 설계는 이전 장치(예를 들면, DLL 회로에서의 전압-제어 게이트 또는 PLL 회로의 아날로그 구성요소)와는 다르게, 특정한 구성요소를 완전하게 하는 요청 없이, 표준 기능의 라이브러리의 기초에 영향을 받을 수 있다.
문서 전체에서, '디지털 구성요소'라는 용어는 하나 이상의 입력 단말 및/또는 출력 단말을 나타내고, 각각의 단말은 신호를 전달하고, 그 상태는 복수의 불연속 상태, 특히 1 및 0으로 변할 수 있고, 대응하는 신호의 실제 아날로그 값 없이도 구성요소의 또는 집적된 회로 내의 동작에 영향을 주는 모든 전자 구성요소를 의미한다. 더욱이, 문서 전체에서 구성요소의 '입력' 및 '출력'은, 개별적으로, 특정한 신호를 수신하거나, 공급하는 연결 단말 또는 연결 단말의 세트를 의미한다. 입력으로 적용되는 또는 출력을 통해 공급되는 신호는 따라서, 보상 정밀과는 별도로, 직렬 신호처럼 용이한 병렬 신호일 수 있고 단일 채널 또는 몇몇의 채널을 통해 구성될 수 있다(특히 차별적인 타입의 아키텍처의 경우에 있어서).
따라서 본 발명은 클록을 추출하는 장치에 관한 것으로, 디지털 데이터로서 클록-비트 주파수 fsr을 나타내는 클록 신호로 코딩되어, 수신된 신호인 베이스밴드 직렬 신호로부터 클록을 추출하는 장치로서:
- 수신된 신호로부터 유래하고 클록-비트 주파수 fsr에서 클록된 신호를 수신하고, 하나 이상의 클록 출력에, 적어도 실질적으로 동기화되고 수신된 신호의 클록-비트 주파수 fsr에 동조하는, 수신 클록 신호인 클록 신호를 공급하는 회로와;
- 위상-잠금 루프로서:
- 수신 클록 신호를 공급하는 상기 회로의 클록 출력과 연결되는 첫 번째 입력,
- 수신된 신호로부터 유래하는 신호를 통해 공급되는 두 번째 입력,
- 상기 첫 번째 및 두 번째 입력에 연결된 리드/래그(lead/lag) 검파기를 포함하고 하나 이상의 출력에 수신 클록 신호와 수신된 신호 사이의 위상 이동을 나타내고 또한 이러한 이동 방향을 나타내는, 위상-상태 신호인 하나 이상의 디지털 신호를 공급도록 되어 있는 디지털 위상 검파기,
- 수신 클록 신호의 주파수 값이 제어 입력에서 수신된 제어 신호의 값에 의존하도록 되어 있는, 수신 클록 신호를 공급하는 회로의, 명령 입력으로 알려진 입력에 연결된, 제어 신호로 알려진 신호를 공급하는 출력,
- 디지털 위상 검파기의 상기 출력에 연결된 입력을 나타내는, 계수 회로로 알려진 회로로서, 상기 계수회로는 위상 검파기에 맞추어 공급되는 디지털 신호의 관계되는 값 변화에 관한 디지털 계수/다운-계수(counting/down-counting)를 통하여 하나 이상의 필터링을 구현하도록 되어 있고, 또한 필터링 결과에 따라 값이 정해지는 디지털 형태의 제어 신호를 공급하기 위하여, 제어 신호의 이러한 값은 수신 클록 신호 주파수의 값을, 이러한 방법으로 필터링된 수신 클록 신호의 클록-비트 주파수 fsr의 값과 같도록 설정하도록 되어 있는, 회로를 포함하는 위상-잠금 루프;를 포함하고,
- 수신 클록 신호를 공급하는 회로는 디지털 제어를 갖는 주입-잠금 오실레이터이고, 디지털 형태의 위상-제어 루프를 통해 공급되는 제어 신호를 수신할 수 있는 디지털 제어 입력을 포함하여, 오실레이터의 고유 주파수 fos 값이 이러한 제어 입력에서 수신된 제어 신호의 값에 의존하게 하고,
- 위상-제어 루프는 개별적으로 리드/래그 검파기의 출력에 연결되는 하나 이상의 입력을 나타내는 회로를 포함하고, 하나 이상의 출력에, 필터링된 위상-상태 신호로 알려진 디지털 신호를 공급하고:
- 같은 방향에서 리드/래그 검파기가 탐지한 위상 이동에 대한 수신된 신호의 N개의 연속적인 데이터 비트에 대응하는, 1 보다 큰 정해진 N개의 연속적인 동일한 값을 입력에서 수신한 후의 첫 번째 관계 값을 갖고,
- 다른 방향에서 리드/래그 검파기가 탐지한 위상 이동에 대한 수신된 신호의 N개의 연속적인 데이터 비트에 대응하는, N개의 연속적인 동일한 값을 입력에서 수신한 후의 두 번째 관계 값을 갖고,
- 다른 경우에 있어 세 번째 관계 값을 갖게 되어, 수신 클록 신호의 경계와 수신된 신호의 대응하는 데이터 비트 사이의 수신된 신호의 N개의 연속적인 데이터 비트에 대하여, 필터링된 위상-상태 신호의 관계 값은 같은 방향에서 위상 이동 존재를 나타내며, 또한 이러한 위상 이동 방향을 나타내는 것을 특징으로 한다.
본 발명은 또한 본 발명에 따른 클록-추출 장치를 포함하는 클록 추출을 위한 그리고 디지털 데이터의 추출을 위한 장치로 확장된다. 본 발명에 따른 클록 추출을 위한 그리고 디지털 데이터 추출을 위한 장치는, 부가적으로, 수신 클록 신호로 수신된 신호의 샘플링을 위한 회로를 포함하고, 이러한 샘플링 회로는 수신 입력에 연결되는, 신호 입력으로 알려진, 첫 번째 입력을 갖고, 주입-잠금 오실레이터의 클록 출력에 연결되는, 클록 입력으로 알려진, 두 번째 입력을 갖고, 이러한 샘플링 회로는 수신된 신호를 통해 전송되는 디지털 데이터를 하나 이상의 데이터 출력에 공급하고, 이는 적어도 신호 입력과 샘플링 회로의 클록 입력 사이의 일정한 위상 차이를 도입하는 하나의 위상-이동 회로를 포함하고, 각각의 위상-이동 회로에서 유래하는 이러한 두 입력 사이의 위상 차이의 총합은 신호 입력에서의 신호와 클록 입력에서의 신호의 위상 조정을 보장하는 것을 특징으로 한다.
본 발명에 따라 바람직하도록, 리드/래그 검파기는 첫 번째 출력에 수신 클록 신호와 수신된 신호 사이의 위상 리드의 존재를 나타내는 디지털 신호를 공급하고, 두 번째 출력에 수신 클록 신호와 수신된 신호 사이의 위상 래그의 존재를 나타내는 디지털 신호를 공급한다.
본 발명에 따라 바람직하도록, 리드/래그 검파기는 수신 클록 신호의 상승 및 하강 경계에서 수신된 신호를 샘플링한다. 더욱 상세하게는, 본 발명에 따라 바람직하도록, 리드/래그 검파기는 이중(double) 샘플링을 구현하게 되는데, 하나는 수신 클록 신호의 경계 위상이 되고, 다른 하나는 수신 클록 신호의 경계의 직각위상(quadrature)이 되며, 이러한 방법은 수신된 신호의 중개(intermediate) 상태를 결정하기 위함이다.
더욱이, 본 발명에 따라 바람직하도록, 본 발명에 따른 장치는 필터링된 위상-상태 신호를 공급하는 상기 회로가 의사결정(decision-making) 컨버터인 것을 특징으로 한다.
본 발명의 일 실시형태로, N=2 이다. 그럼에도 필터링의 바람직한 레벨에 따라, 어떠한 다른 값이 선택될 수 있다. 실제로, 의사결정 컨버터는 디지털 위상 검파기를 통해 탐지되는 위상 이동의 관계 값으로부터 시작하는 필터링의 첫 번째 타입을 구현하는 효과가 있다. 이러한 첫 번째 필터링은 우연한 위상 이동을 노이즈에 견줄 수 있는데, 오직 위상 이동의 동일한 상태의 직렬의 N 만이 의사결정 컨버터의 출력에 영향을 주기 때문이다. 일반적으로, 이러한 첫 번째 필터링은 지터와 같은 비-영구적인 우연적 위상 드리프트 현상을 고려하지 않을 수 있다. 특히, 데이터 비트의 직렬(series)은 같은 방향의 위상 이동을 나타내는 것에 주의하고 필터링된 위상-상태 신호의 값을 변경하지 않는 N-1까지 진행할 수 있는 데이터 비트의 숫자를 포함한다.
더욱이, 본 발명에 따라 바람직하도록, 상기 계수 회로는 누산기 회로(accumulator)로 알려진, 하나 이상의 회로를 포함하고, 리드/래그 검파기를 통해 공급되는 각각의 위상-상태 신호로부터 유래하는 디지털 신호를 수신하는 하나 이상의 입력을 포함하고, 이러한 누산기 회로는 계수/다운-계수 신호로 알려진, 디지털 신호를 공급하고, 그 관계 값은 이러한 누산기 회로 입력(들)에서 나타나는 복수의 관계 값들의 수신을 나타낸다.
본 발명에 따라 바람직하도록, 상기 계수 회로는 연속적으로 의사결정 컨버터 및 의사결정 컨버터를 통해 공급된 필터링된 위상-상태 신호의 관계 값을 결집하는 누산기 회로를 포함한다.
본 발명에 따른 장치에 있어서, 전술한 필터링의 첫 번째 타입의 조합으로,또는 변형으로, 필터링의 다른 타입이 상기 계수 회로를 통해 구현될 수 있다. 이렇게 하여, 본 발명에 따라 바람직하도록, 누산기 회로는 병렬 출력을 나타내고 이러한 병렬 출력에 병렬 디지털 계수/다운-계수 신호를 공급하고, 주입-잠금 오실레이터는 누산기 회로의 병렬 디지털 출력보다 적은 비트 숫자를 포함하는 병렬 디지털 제어 입력을 포함하고, 누산기 회로의 병렬 디지털 출력의 높은-가중치(high-weight) 비트의 일부만이 주입-잠금 오실레이터의 병렬 디지털 제어 입력의 비트에 연결되어, 계수 회로를 통해 공급되는 상기 제어 신호는 상기 계수/다운-계수 신호의 높은-가중치 비트의 상기 일부로부터 형성된다.
이렇게 하여, 제어 신호의 값은 수신 클록 신호의 경계와 수신된 신호의 대응하는 데이터 비트 사이의 같은 방향에서 위상 이동을 갖는 데이터 비트의 미리결정된 문턱 숫자 M을 누산기 회로가 계수/다운-계수하였을 때에만 변경된다.
본 발명에 따른 일 실시형태에서, 누산기 회로의 병렬 디지털 출력은, 예를 들면, 8 또는 9 비트를 포함하고, 주입-잠금 오실레이터의 병렬 디지털 입력은 5 비트를 포함하고, 누산기 회로의 병렬 디지털 출력의 5 높은-가중치 비트만이 주입-잠금 오실레이터의 병렬 디지털 제어 입력의 5비트에 링크된다. 이렇게 하여, 제어 신호는 누산기 회로가 전체(같은 방향에서 위상 이동을 나타냄)의 불균형을 입력에서 수신한 관계 값에서 적어도 111(이진 값) 탐지하였을 때에만 변경된다. 이러한 예에서, 의사결정 컨버터의 부재에서 이에 따른 경우 M = 111 이 될 것이다.
상기 누산기 회로는 하나 또는 그 이상의 가산기(adder) 및/또는 하나 또는 그 이상의 카운터를 통해 구현될 수 있다. 계수 및 다운-계수 기능을 통해서, 동일한 제어 출력의 위상 이동 트리거링 변경의 직렬 데이터 비트의 M 데이터 비트는 반드시 모두 연속적일 필요가 없다는 것에 주의해야 한다. 예를 들면, 이와 반대로, 반대편 방향에서 위상 이동을 나타내는 데이터 비트를 통하더라도, 위상 이동이 탐지되지 않은 데이터 비트를 통해 분리될 수 있고, 이후에 다른 다음의 데이터 비트를 통해 보상될 수 있다. 따라서 필터링의 이러한 두 번째 타입은 적어도 M 데이터 비트 이상의 위상의 일반적인 드리프트(drift)를 탐지한다.
주입-잠금 오실레이터의 제어 신호로 작동하기 위한 누산기 회로의 병렬 디지털 출력의 비트 일부(높은 가중치의)만을 유지한다는 사실은 이러한 방법에 따른 필터링의 두 번째 타입은 필터링의 첫 번째 타입으로부터의 특징과 상당히 다르게 구현하는 것을 가능하게 한다. 어쨌든, 위상 이동의 변화로 구현되는 필터링은 동적인 응답에 따라 원하는 피드백 루프로 맞추어진다.
본 발명에 따른 장치의 실시형태 변형은 필터링의 두 가지 타입이 연속적으로 조합을 이루어 사용되고, 두 가지 연속적인 스테이지의, 그 하나는 의사결정 컨버터를 통해, 그리고 다른 하나는 상기 누산기 회로를 통해 구성되는 이러한 필터링으로 구현할 수 있다는 사실은, 특히, 높은 주파수에서 사용을 용이하도록, 누산기의 동작 주파수를 줄이는 것을 가능하게 한다. 부가적으로, 필터링의 첫 번째 타입은 데이터가 우연적인 위상 드리프트(지터)를 나타낼때 고-주파수 제어 신호의 변화의 위험을 최소화하는 것을 가능하게 하고, 반면에 동일한 위상 이동의 연속적인 데이터 비트의 숫자로 이전에 다운-계수한 상기 누산기 회로는 제어 신호의 변화를 트리거(trigger)하는 문턱 값에 접근한다. 고 주파수에서 이러한 변화의 현상을 피하기 위하여, 누산기 회로는 몇몇의 가산기 및/또는 몇몇의 카운터의 지원으로 예를 들면 중간값의, 중개 값으로 다시 로딩하기 위한 장치에 종속접속(cascade)으로 구현하는 것이 가능하고, 상기 문턱 값을 초과할 때, 누산기 회로는 이러한 중개 값으로부터 계수/다운-계수를 다시 시작한다.
의사결정 컨버터의 구조로부터 및/또는 누산기 회로와 주입-잠금 오실레이터의 디지털 제어 입력 사이의 링크로부터 유래하는 이런/이들의 디지털 필터링(들)은 위상-잠금 루프에서 어떤 특정한 필터링 구성요소를 불필요로 하게 한다.
본 발명에 따른 바람직한 실시형태에 있어서, 주입-잠금 오실레이터의 디지털 제어 입력은 복수의 스위치를 포함하는 회로에 연결되고, 각 스위치는 그 고유 주파수로 변경할 수 있도록 하는 오실레이터의 회로에 있는 하나 이상의 집적 콘덴서에 직렬로 연결되어 있다. 본 발명에 따라 바람직하도록, 디지털 제어 입력의 각 비트는 스위치의 하나와 링크되어 있다.
부가적으로, 본 발명에 따라 바람직하도록 클록-추출 회로는, 부가적으로, 동기화-펄스 생성기로 알려진 회로를 포함하고, 수신된 신호의 경계의 주파수에서 전류-펄스(current-pulse) 신호를 생성하고 주입-잠금 오실레이터의 작동에 적응하고, 이러한 동기화-펄스 생성기는 전류-펄스 신호를 주입-잠금 오실레이터의 전류 입력에만 연결되어 있는 단일 출력에 공급하게 된다. 이러한 동기화-펄스 생성기로부터 공급되는 전류 펄스는 그러한 작동을 보장하는 방법의- 말하자면, 클록-비트 주파수 fsr에서 오실레이터의 잠금- 주입-잠금 오실레이터의 입력에서 적응된다.
더욱이, 어떠한 타입의 주입-잠금 오실레이터라도 본 발명의 관점 내에서 사용될 수 있다. 특히, RC 타입 또는 전류-전원을 구비한 완화(relaxation) 오실레이터에 대한, 로직 게이트 또는 커플된 전송기를 구비한 불안정한 오실레이터에 대한, 링 오실레이터에 대한, 빈(Wien) 브릿지, 위상 변위 또는 LC를 구비한 준-사인파형 오실레이터에 대한, 콜피츠(Colpitts), 하틀리(Hartley), 클랩(Clapp), 피어스(Pierce) 오실레이터 또는 LC 공진 회로로 음의 저항을 갖는, 전송 라인 또는 석영(quartz)-타입 공진기, 표면파를 갖는 공진기를 갖는, 집적 MEMS 또는 압전(piezoelectric) 요소를 갖는, 등에 대한, 의문이 생길 수 있다. 그럼에도, 본 발명에 따라 바람직한 주입-잠금 오실레이터는 LC 공진 회로를 통해 구성되는 타입이다. 이러한 오실레이터는, 특히, 고유의 위상 드리프트(지터)를 최소화하는 이점을 나타낸다. 더욱 상세하게는, 본 발명에 따라 바람직한 주입-잠금 오실레이터는 두 개의 브랜치(branch)를 포함하고, 각각은 음의 저항을 갖는 전계-효과 트랜지스터를 포함하고, 두 개의 트랜지스터는 차별적인 토폴로지(topology)에 따라 커플(coupled, 결합)되어 있다. 이는 FR 2 838 265에서 설명한 오실레이터와 같은 의문이 있을 수 있다.
이렇게 하여, 본 발명은 클록-추출 장치, 특히 클록 추출 및 디지털 데이터 추출 장치의 설계에 있어 결정적인 이점이 발생하는 것을 가능하도록 하고, 주입-잠금 오실레이터에 기초한 동작, 회로의 산업규모의 발전을 가능하게 한다.
특히, 본 발명에 따른 장치는 충전 펌프로부터 그리고 루프 필터로부터 자유롭고, 더울 일반적인 위상-잠금 루프에서의 아날로그 구성요소로부터 자유롭다.
결론적으로, 본 발명에 다른 장치에서 위상-잠금 루프는 균일하게, 전적으로 디지털로, 단순하고 빠른 설계가 되도록 발전할 수 있다.
본 발명에 따른 장치는 또한 완전히 자율적이다 - 말하자면, 이는 수동 또는 다른 외부적인 조정, 또는 어떠한 교정이 필요하지 않다. 이렇게 하여 본 발명에 따른 바람직한 장치는 어떠한 외부 수동 조정 수단으로부터 자유롭다. 더욱이, 이러한 자율성은 구현의 상당한 단순성으로 얻어진다.
본 발명에 따른 장치는 전통적인 PLL과 달리, 외부 주파수 참조의 존재도 요구하지 않는다. 부가적으로, 소수의 데이터 비트는 시작할 때 동기화를 보장하는데 충분하다. 매우 상당한 단순성으로, 본 발명에 따른 장치의 아키텍처는 그 구현을 매우 소수의 낮은 에너지 소비를 갖는 기초적인 구성요소로 구현할 수 있다(감소한 총 표면 영역 및 낮아진 총 소비에 따라). 본 발명에 따른 장치는 또한 디지털 기술을 이용하여 설계될 수 있고, 특히 위상-잠금 루프와 관련하여, 설계자가 상당한 노하우(특히, 고 주파수에서 동작하는 위상/주파수 비교기의 구현이 매우 어려운, PLL에 기초한 이전의 장치와 달리)를 갖고 개입해야할 필요가 없다. 단순한 설계의 본 발명에 따른 장치로 전송 속도를 반도체 기술을 통해 제공되는 한계에 접근하는 것 또한 가능하다. 특별한 경우에 있어서 이는 PLL 또는 DLL에 기초한 이전의 회로보다 상당히 높은 전송 속도에 도달할 수 있다. 부가적으로, 본 발명에 따른 장치는 어떠한 반도체 기술(CMOS, 양극성, SiGe, ...)과도 구현할 수 있다.
DLL에 기초한 회로와 다르게, 본 발명에 따른 장치는 수신된 신호의 노이즈에 상당히 둔감하고, 데이터의 코딩은 전통적인 PLL과 유사한 확장의 비율을 나타낸다 - 말하자면, DLL에 필요한 것보다 상당히 낮다.
더욱이, 단순성 및 위상-제어 루프의 효과의 관점에서, 본 발명에 따른 장치에서 오실레이터의 고유 주파수 fos는 언제나 수신 클록 신호의 클록-비트 주파수 fsr과 동일하고; 결과적으로 오실레이터를 통해 공급된 클록 신호와 수신된 신호 사이의 위상 편차는 조정된다. 이제, 장치를 구성하는 구성요소의 전체는 샘플링 회로의 두 개의 입력 사이의 일정한 위상 편차를 초래할 수 있기 때문에, 샘플링 회로의 이러한 두 개의 입력 사이에 일정한 구조적인 차등적 위상 래그(지연)를 결정할 수 있다. 결과적으로, 어떠한 외부의 조정 요청 없이 샘플링 회로의 두 개의 입력 사이의 위상 정렬을 보장하기 위한 하나의 (또는 그 이상) 위상-이동 회로를 제공하는 것으로 충분하고, 따라서 본 발명에 따른 장치는 넓은 잠금-내부 영역을 가지고 자율적으로 그리고 안정적으로 작동할 수 있다. 부가적으로, 본 발명에 따른 장치에서 샘플링 회로는 단순한 플립-플롭 D를 통해 단순하게 구성될 수 있다.
이러한 위상-이동 회로(들)은 가능한 위상-이동 회로를 보충하기 위해 제공된다는 점에 주의해야 하고 때때로 이러한 회로 타입의 어떤 아키텍처를 통해 도입되는 위상 변위를 보상하기 위한, 위상 비교기와 같은 회로의 입력에 필수적으로 제공된다. 그러한 위상-이동 회로는 본 발명에 따른 장치의 위상-이동 회로(들)로부터 기능적으로 구별되는 것을 제공하는 위상 비교기의 작동에 필요하고, 그 기능은 샘플링 회로의 두 개의 입력 사이의 전체 위상 변위를 보상하기 위하여 보충적인 위상 변위를 도입하는 것이다.
본 발명에 따른 바람직한 장치는 적어도 주입-잠금 오실레이터를 통합하는 하나 이상의 집적 회로의 형태로 구현된다. 본 발명에 따른 클록 추출을 위한 그리고 디지털 데이터의 추출을 위한 장치는 500 MHz 이상의 클록-비트 주파수 fsr로 작동한다.
이렇게 하여, 본 발명은, 첫 번째로, 클록-추출 회로 그리고 더욱 상세하게는 클록 추출을 위한 그리고 디지털 데이터의 추출을 위한 회로를 획득하는 것을 가능하게 하고, 이는 완전하게 자율적이고 안정적이며, 산업 규모의 수많은 응용에서 사용의 대상이 되는 것이 가능하다.
본 발명은 또한 클록-추출 장치에 관련한 것이고, 더욱 상세하게는 클록 추출을 위한 그리고 디지털 데이터의 추출을 위한 장치에 관한 것이고, 전술 또는 후술하는 특징의 전부 또는 일부의 조합을 특징으로 한다.
다른 목적들, 본 발명의 특징 및 이점은 다음의 제한 없는 실시예 및 첨부되는 도면의 참조를 통해 제시되는 설명으로부터 명백해질 것이다.
- 도 1은 본 발명의 첫 번째 실시형태에 다른 클록 추출을 위한 그리고 디지털 데이터의 추출을 위한 장치를 설명하는 일반적인 기능 블록 도표이다,
- 도 2는 도 1에 도시된 장치의 리드/래그 검파기 실시형태의 기능 블록 도표이다,
- 도 3은 도 1에 도시된 장치의 의사결정 컨버터 실시형태의 기능 블록 도 표이다,
- 도 4는 본 발명에 다른 장치에서 사용될 수 있는 주입-잠금 오실레이터 실시형태를 설명하는 도표이다,
- 도 5는 도 1에 도시된 장치에서 사용될 수 있는 8-비트 가산기의 필수적인 실시형태를 설명하는 도표이다,
- 도 6은 도 5에 도시된 가산시를 구현하기 위해 사용될 수 있는 2-비트 누산기의 필수적인 실시형태를 설명하는 도표이다,
- 도 7은 도 4에 도시된 오실레이터의 디지털 제어 입력에서의 커패시터의 블록 실시형태를 설명하는 도표이다,
- 도 8은 본 발명에 따른 장치의 계수 회로의 두 번째 실시형태를 설명하는 도표이다,
- 도 9는 본 발명에 따른 장치의 계수 회로의 세 번째 실시형태를 설명하는 도표이다,
- 도 10은 본 발명에 따른 장치의 계수 회로의 세 번째 실시형태를 설명하는 도표이다.
본 발명에 따른 클록 추출을 위한 그리고 디지털 데이터의 추출을 위한 장치가 도 1에 나타나 있고 수신 입력(10)으로 알려진, 주요한 입력에서, 디지털 데이터 D를 나타내고 클록-비트 주파수 fsr을 나타내는 클록 신호로 코딩된 베이스밴드 직렬 신호인, 수신된 신호로 알려진, 신호를 수신한다. 일반적으로, 이러한 수신된 신호는 베이스밴드 직렬 링크의 전송 채널에서 수신된 NRZ(non-return to zero)타입의 코딩된 신호이다. 이러한 전송 채널은 하나의 전기적인 도체 전선을 통해 또 는 하나의 광 섬유를 통해 또는 단일-채널 무선주파수 링크를 통해(비-차등적인 신호) 구성될 수 있다. 그럼에도 본 발명은 또한 차등적으로 전송된 타입의 수신된 신호의 경우에도 응용될 수 있고, 이제 전송 채널은 위상 대비에 따라 두 개의 구성요소를 전송하는 두 개의 라인을 포함한다. 본 발명은 또한, 수신된 신호 코딩의 다른 타입, 예를 들면 NRZI(non-return to zero inverted)에 응용될 수 있다.
수신 입력(10)은 두 개의 브랜치(branch)가 병렬로 연결된 브랜칭 노드(11)에 연결되고, 즉 본 발명에 따른 첫 번째 클록-추출 브랜치(12)는 클록 출력(13)에서 수신된 신호의 클록-비트 주파수 fsr로 동기화 및 위상 동조화되는, 수신 클록 신호 H 로 알려진, 클록 신호를 생성하고, 다른, 두 번째 브랜치(14)는 수신 클록 신호 H로 수신된 신호를 샘플링하는 회로(15)를 포함하고, 이러한 샘플링 회로(15)는 수신되는 신호로 디지털 데이터를 전송하는, 데이터 출력(16)에, 공급한다.
클록-추출 회로(12)는 주입-잠금 오실레이터(19)를 포함하는데 이는 동기화-펄스 생성기(20)를 통해 공급되고, 후자는 수신 입력(10)의 노드(11)에 연결된 입력(21)을 나타낸다. 동기화-펄스 생성기(2)는 오직 주입-잠금 오실레이터(19)의 전류(current) 입력(23)으로 연결되는 하나의 출력(22) (이는 차등적인 토폴로지의 경우에는 두 개의 라인으로 구성될 수 있음)을 나타낸다. 동기화-펄스 생성기(20)를 통해 제공되는 전류-펄스 신호는 주입-잠금 오실레이터(19)의 작동에 적응되고 수신된 신호의 데이터 D의 경계 주파수에서 클록된다. 전체는, 예를 들면, FR 2 838 265를 통해 설명한 것처럼, 구현될 수 있다. 특히, 주입-잠금 오실레이터(19)는 이제 발진(oscillation)의 자유 발진 주파수 fos를 정의하는 대칭적인 LC 공진 회로로 구성되는 타입이고 두 개의 교차하는 브랜치를 부여받고, 각각은 음의 저항을 갖는 전계-효과 트랜지스터를 포함하고, 두 개의 트랜지스터는 차등적인 토폴로지에 따라 이러한 방법으로 커플된다. 주입-잠금 오실레이터(19)는 수신되는 신호의 클록-비트 주파수에 동기화되고 의상 동조하는 클록 신호를 공급하는 클록 출력(29)를 나타낸다.
샘플링 회로(15)는 수신 입력(10)에 두 번째 브랜치(14)를 통해 연결된, 신호 입력(17)으로 알려진, 첫 번째 입력을 포함하고, 클록-추출 회로(12)의 클록 출력에 연결된(말하자면, 오실레이터(19)의 클록 출력(29)에), 클록 입력(18)으로 알려진 두 번째 입력을 포함한다. 이러한 샘플링 회로(15)는 단순한 플립-플롭 D를 통해 구성될 수 있다.
주입-잠금 오실레이터(19)는, 더욱이, 이러한 제어 입력에서 수신된 디지털 제어 신호의 값에 의존하는 오실레이터의 고유 주파수 fos에 적응하는, 제어 입력으로 알려진, 입력을 포함한다. 제어 입력은 디지털 병렬 입력이고, 예를 들어 나타내면, 5 비트 24a, 24b, 24c, 24d, 24e 를 포함한다.
오실레이터(19)는 다른 타입의 오실레이터로부터 구성할 수 있는데, 이하 설명하는 것과 같이 디지털 제어 입력을 나타내도록 될 수 있기 때문이다. 특히, RC 타입 또는 전류-전원을 구비한 완화(relaxation) 오실레이터에 대한, 로직 게이트 또는 커플된 전송기를 구비한 불안정한 오실레이터에 대한, 링 오실레이터에 대한, 빈(Wien) 브릿지, 위상 변위 또는 LC를 구비한 준-사인파형 오실레이터에 대한, 콜피츠(Colpitts), 하틀리(Hartley), 클랩(Clapp), 피어스(Pierce) 오실레이터 또는 LC 공진 회로로 음의 저항을 갖는, 전송 라인 또는 석영(quartz)-타입 공진기, 표면파를 갖는 공진기를 갖는, 집적 MEMS 또는 압전(piezoelectric) 요소를 갖는, 등에 대한, 의문이 생길 수 있다.
오실레이터(19)는, 예를 들면, FR 2 838 265를 통해 설명한 것처럼 구성될 수 있고 도식적으로 도 4로 나타난다. 이러한 타입은 자유 오실레이션의 주파수 fos를 정의하는 대칭적인 LC 공진 회로를 통해 구성되고 두 개의 교차하는 브랜치 40a, 40b를 부여받고, 각각은 전계-효과 트랜지스터 41a, 개별적인 41b를 포함하고, 음의 저항을 갖고, 두 개의 트랜지스터 41a, 41b는 차등적인 토폴로지에 따라 이러한 방법으로 커플된다. 트랜지스터 41a, 41b의 쌍은 두 개의 인덕터 42a, 개별적인 42b 사이에 적용되는 참조 분극 전압 V2로부터, 그리고 가장 낮은 전위에서 그리고 트랜지스터 41a, 41b의 두 개의 전원의 접합 노드에 연결된 직렬 저항으로 단순하게 구성된 출력, 전류-전원(47)으로부터 시작하는 발진 주파수를 정의하는 대칭적인 LC 회로를 통해 충전된다.
각각의 트랜지스터 41a, 41b는 더욱이 직렬 저항 48a, 48b 그리고 병렬 커패시터 49a, 49b를 통해 적절한 분극 전압 V1을 그 드레인(drain)(50a,50b)에 적용하는 것을 통해 분극(polarization)된다.
LC 공진 회로의 병렬 커패시터는 커패시터의 블록(43)으로 구성되고, 각각은 개별적으로 스위치 45a, 45b, 45c, 45d, 45e와 연관되고, 각각의 스위치는 오실레이터(19)의 병렬 디지털 제어 입력의 하나의 비트 24a, 24b, 24c, 24d, 24e를 수신한다. 병렬 커패시터는 오실레이터(19)의 발진 주파수 fos의 동일한 값 Δf의 변화 를 초래하는 입력에서 수신된 디지털 신호 증가(유닛)의 변화 방법과 연관된다. 도 8에 도시된 실시형태에서, 각각의 스위치 45a, 45b, 45c, 45d, 45e는 이러한 스위치와 관련하여 대칭으로 직렬적인 동일한 값으로 배치된 두 개의 콘덴서 45a', 45b', 45c', 45d', 45e'과 개별적으로 45a'', 45b'', 45c'', 45d'', 45e'' 사이에 끼워져 있고, 이러한 두 콘덴서들은 스위치와 연관된 상기 커패시터를 구성한다. 각각의 스위치 45a, 45b, 45c, 45d, 45e는 전계-효과 트랜지스터를 통해 구성되고, 커패시턴스의 값은 2n x 2C 와 같고, n은 비트 b3, b4, b5, b6, b7의 순위(0, 1, 2, 3, 4)이고 디지털 입력 24a, 24b, 24c, 24d, 24e에 적용되는 디지털 제어 신호로 간주되고, C는 미리 결정된 커패시턴스 값이고, 각각 콘덴서 44a', 44a'', 44b', 44b'', 44c', 44c'', 44d', 44d'', 44e', 45e''은 개별적으로 도 7에 나타난 것처럼, C, C, 2C, 2C, 4C, 4C, 8C, 8C, 16C, 16C와 같다.
변화 단계 Δf의 값은 충분히 낮게 선택되는데, 바람직하게는 발진 주파수 fos의 평균값의 1%보다 낮게, 특히, 이러한 평균값의 0.3% 상태가 되도록 한다. 예를 들면, Δf는 10 GHz 상태의 발진 주파수 fos에 대하여 30 MHz 상태가 된다.
오실레이터(19)의 발진 크기는 드레인 50a, 50b와 필터링 커패시터 52a, 52b를 통해 각각 대응하는 트랜지스터 41a, 41b의 그리드(grid) 51a, 51b 사이에 탑재된, 두 개의 다이오드 46a, 개별적으로 46b의 도움으로 제어된다.
본 발명에 따른 장치의 클록-추출 회로(12)는 전적으로 디지털 구성요소로 구성된 위상-제어 루프(25)를 포함한다. 이러한 위상-제어 루프(25)는 두 개의 입 력(27, 28)을 나타내는 리드/래그 검파기(26)를 포함한다. 리드/래그 검파기(26)의 첫 번째 입력(27)은 이러한 출력(29)에서 오실레이터를 통해 생성된 수신 클록 신호 H를 수신하는 방법으로 오실레이터(19)의 출력(29)에 연결된다. 두 번째 입력(28)은 브랜칭 노드(11)에 연결되고 이에 따라 수신 입력(10)에 연결된다. 이렇게 하여, 수신된 신호는 리드/래그 검파기(26)의 두 번째 입력(28)에 공급된다.
리드/래그 검파기(26)의 일 실시형태가 도 2에 나타나 있다. 이러한 리드/래그 검파기(26)는 두 개의 병렬 디지털 출력 33a, 33b를 나타내고, 각각은 존재의 그리고 그 두 개의 입력(27, 28) 사이의(말하자면, 수신된 신호의 데이터 D와 오실레이터(19)를 통해 제공된 수신 클록 신호 H 사이의) 위상 이동의 방향을 나타내고, 위상-상태 신호 E, 개별적인 L로 알려진, 신호를 공급한다. 특히, 리드/래그 검파기(26)의 병렬 디지털 출력 33a, 33b에 개별적으로 공급된 신호 E 및 L은 그 두 입력(27, 28)이 같은 위상에 있을 때 영(zero)이 된다. 리드/래그 검파기(26)의 첫 번째 출력(33a)은 두 입력(27, 28) 사이의 위상 리드의 존재가 식별되면 1 비트의 디지털 신호 E 이다. 설명한 실시예에서, 이러한 신호 E는 위상 리드가 탐지되면 1이 되고 두 입력(27, 28)이 같은 위상이면 영이 된다. 리드/래그 검파기(26)의 두 번째 출력(33b)은 두 입력(27, 28) 사이의 위상 래그의 존재가 식별되면 1 비트의 디지털 신호 L을 공급한다. 설명한 실시예에서, 이러한 신호 L은 위상 래그가 탐지되면 1이 되고, 두 입력(27, 28)이 같은 위상이면 영이 된다.
어떠한 타입의 리드/래그 검파기(26)라도 본 발명에 따른 장치에서 사용될 수 있다. 특히, 알렉산더 셀(Alexander cell) (참조. J.D.H Alexander "Clock recovery from random binary signals" Electronics Letters 30 October 1975 Vol. 11 No. 22)에 대한 의문이 있을 수 있다. 이렇게 하여, 도 2에 나타난 실시형태에서 리드/래그 검파기(26)는 수신된 신호의 이중 샘플링에 기반한 알렉산더 셀을 통해 구성되었고, 첫 번째는 수신 클록 신호 H와 같은 위상이 되고, 두 번째는 이러한 신호에 직각위상이 된다. 이렇게 하여, 이러한 리드/래그 검파기(26)는 수신된 신호 및 수신 클록 신호 H를 수신하는 두 개의 플립-플롭 D(61, 62)의 첫 번째 스테이지, 클록 신호를 수신하는 그 단말에서 첫 번째 스테이지의 두 번째 플립-플롭 D(62)의 입력에 끼워지는 직각위상-이동 게이트(65)를 포함한다. 검파기(26)는 두 개의 플립-플롭 D(63, 64)의 두 번째 스테이지 및 위상 이동을 나타내는 신호를 형성하기 위한 두 개의 배타적인(exclusive) OR 게이트(66, 67)를 포함한다. 첫 번째 스테이지의 첫 번째 플립-플롭(61)의 출력은 수신된 신호의 비트 n의 같은-위상(in-phase) 샘플링을 나타내는 신호 DI(n)을 제공한다. 첫 번째 스테이지의 첫 번째 플립-플롭(61)의 아래부분에 연결된 두 번째 스테이지의 첫 번째 플립-플롭(63)의 출력은 수신된 신호의 상기 비트 n에 바로 선행하는 비트 n-1의 같은-위상 샘플링을 나타내는 신호 DI(n-1)을 제공한다. 첫 번째 스테이지의 두 번째 플립-플롭(62)의 출력은 데이터 비트 n과 n+1 사이의 직각-위상 샘플링을 나타내는 신호 DQ(n+1/2)를제공한다. 두 번째 스테이지의 두 번째 플립-플롭의 출력은 데이터 비트 n과 n-1 사이의 직각-위상 샘플링을 나타내는 신호 DQ(n-1/2)를 제공한다. 두 개의 플립-플롭 D(68, 69)는 더욱이, 수신 클록으로 신호를 동기화하는 것을 가능하게 하는 출력 레지스터를 형성하기 위하여 제공된다.
이하의 표 1은 특정한 리드/래그 검파기(26) 실시예의 진리표(truth table) 이다.
표 1:
DI(n-1) DQ(n-1/2) DI(n) E L 의미
0 0 0 0 0 동상
0 0 1 1 0 리드
0 1 0 1 1 불가능
0 1 1 0 1 래그
1 0 0 0 1 래그
1 0 1 1 1 불가능
1 1 0 1 0 리드
1 1 1 0 0 동상
리드/래그 검파기(26)를 통해 구성되는 디지털 위상 검파기는 단지 위상 이동의 존재 및 그 방향을 탐지하고, 이러한 위상 이동의 크기(amplitude)를 탐지할 수 없음을 주의해야 한다.
리드/래그 검파기(26)의 두 가지 출력(33a, 33b)은 위상-제어 루프의 의사결정 컨버터 회로(30)의 두 개의 입력(32a, 32b)에 개별적으로 연결되고, 그 필수적인 실시형태는 도 3에 주어진다. 이러한 의사결정(decision-making) 컨버터 회로(30)는 위상-상태 신호(말하자면, 리드/래그(26) 컨버터를 통해 수신된 신호의 각각의 데이터 비트에 대해 공급되는 리드 신호 E 및 래그 신호 L)를 통해 값을 취하는 것에 따라 세 가지의 상태를 갖는, 필터링된 위상 상태 신호로 알려진, 디지털 신호를 두 단말(31a, 31b)로 병렬 디지털 출력에 제공하는 것을 가능하게 한다.
의사결정 컨버터(30)는 같은 방향에서 리드/래그 검파기(26)가 탐지한 위상이동에 대한 수신된 신호의 연속적인 데이터 비트의 미리결정된 숫자에 해당하는 동일한 값의 미리결정된 숫자를 연속적으로 그 입력(32a, 32b)에서 수신할 때에만 그 병렬 디지털 출력에 공급한 필터링된 위상-상태 신호의 값을 변경할 수 있다.
필터링된 위상-상태 신호는, 예를 들면, 2 비트의 a0 및 a1의 부호있는 이진 신호 코드이고, 각각의 비트는 두 개의 출력 단말(31a, 31b) 중 하나에 해당한다. 탐지된 연속적인 데이터 비트의 위상 이동이 첫 번째 방향일 때, 예를 들면 수신 클록 신호 H가 리드(leading)일 때에, 필터링된 위상-상태 신호는 1이 되고, 값은 a0 = 1 및 a1 = 0으로 코딩된다. 탐지된 연속적인 데이터 비트의 위상 이동이 다른 방향일 때, 예를 들면 수신 클록 신호 H가 래그(lagging)일 때에, 필터링된 위상-상태 신호는 -1이 되고, 값은 a0 = a1 = 1로 코딩된다. 데이터 비트가 같은 위상이면, 필터링된 위상-상태 신호는 영이고, 값은 a0 = a1 = 0으로 코딩된다.
결과적으로, 의사결정 컨버터(30)의 기능은 위상 이동을, 수신된 신호의 연속적인 데이터 비트의, 1보다 큰, 재생산된 숫자 n만을 고려하여 검파기(26)를 통해 탐지된 위상 이동의 변화의 필터링을 구현하는 것이다. 또한 의사결정 컨버터(30)의 기능은 위상-상태 신호 E 및 L을 필터링된 위상-상태 신호 a0 및 a1으로 전환시키는 것이다.
의사결정 컨버터(30)는, 첫째로, 그 입력(32a, 32b)에서 수신된 즉시 연속적인 비트 n에 대한 이러한 신호의 상태 E(n), L(n)과 관련한 비트 n-1에 대한 각각의 신호 E 및 개별적인, L의 상태 E(n-1), L(n-1)를 저장할 수 있는 두 개의 플립-플롭 D의 스테이지를 포함한다. 의사결정 컨버터(30)는, 예를 들어 나타내면, 그 입력(32a, 32b)에서 수신된 두 개의 연속적인 데이터 비트에 일치하도록 하는 각각 의 신호 E 및 개별적인, L의 상태를 찾는 것을 가능하게 하는, AND 게이트(72, 73)의 두 스테이지 및 OR 게이트(74)를, 부가적으로, 포함한다. 의사결정 컨버터를 통해 고려되는 연속적인 데이터 비트의 숫자를 증가하기 위하여 입력 플립-플롭 D 및 AND 게이트를 증가시키는 것은 충분하다.
의사결정 컨버터(30)의 출력 단말(31a, 31b)에 공급된 신호(a0, a1)를 수신 클록으로 동기화할 수 있는 출력 레지스터를 형성하기 위하여, 더욱이 두 개의 플립-플롭 D(75, 76)은 제공된다.
이하의 표 2는 n = 2에 대한 의사결정 컨버터(30) 실시예의 진리표 이다.
표 2:
E(n) E(n-1) L(n) L(n-1) a1 a0 계수/다운-계수 신호의 관계 값 비고
0 0 0 0 0 0 +0
1 0 0 0 0 0 +0 E=1에서1st
사이클
1 1 0 0 0 1 +1 E=1에서2nd
연속적인사이클
1 1 0 0 0 1 +1 E=1에서3rd
연속적인사이클
0 1 0 0 0 0 +0 0을통과하는
E에서1st사이클
0 0 0 0 0 0 +0
0 0 1 0 0 0 +0 L=1에서1st
사이클
0 0 1 1 1 1 -1 L=1에서2nd
연속적인사이클
0 0 1 1 1 1 -1 L=1에서3rd
연속적인사이클
0 0 0 1 0 0 +0 0을통과하는
L에서1st사이클
0 0 0 0 0 0 +0
의사결정 컨버터(30)의 두 개의 출력 단말(31a, 31b)은 위상-제어 루프의 가산기(adder, 35)의 두 개의 입력 단말에 연결된다. 이러한 가산기(35)는 필터링된 위상-상태 신호의 관계 값 +1, 0, -1을 결집하게 된다. 설명한 실시예에서, 가산기(35)는 결집 결과가 적용된 8비트의 병렬 출력(36)을 나타낸다. 본 발명에 따르면, 출력(36)의 모든 비트가 오실레이터(19) 제어에 사용되기 위한 것은 아니다. 실제로, 병렬 출력(36)에 공급된 단지 신호의 높은-가중치 비트(36a)(최상위 비트; MSB)만이 오실레이터(19)에 가산기(35)를 통해 공급되는 병렬 디지털 제어 신호를 구성하도록 사용된다. 낮은-가중치 비트(36b)는, 실제로 단지 관계 위상 노이즈를 나타내기만 하고 사용되지 않는다. 나타낸 실시예에서 5 높은-가중치 비트는 오실레이터(19)의 제어 신호로 사용된다. 이에 따라, 가산기(35)의 출력에서 신호의 높은-가중치 비트의 일부만을 사용하는 것을 통하여 필터링은 디지털 위상 검파기(26, 30)를 통해 제공되는 신호의 연속적인 집적으로 구현된다.
도 5는 4 개의 2-비트 직렬 누산기(81, 82, 83, 84)의 종속접속(cascade)으로 구성되는 가산기(35)의 필수적인 실시형태를 나타낸다. 도 6은 도 5에 도시된 가산기가 사용될 수 있는 2-비트 누산기의 필수적인 실시형태를 나타낸다. 2-비트 누산기는 두 개의 AND/OR 게이트(101, 102) 및 세 입력이 있는 두 개의 배타적인 OR 게이트(103, 104)로 구성된다. 세 개의 플립-플롭 D(105, 106, 107)은 출력 레지스터를 구성한다.
가산기(35)에서 네 개의 2-비트 누산기(81, 82, 83, 84)는 세 개의 동기화 플립-플롭 D(85, 86, 87) 그리고 세 개의 플립-플롭 D(88, 89, 90), 첫 번째 2-비트 누산기(81)의 출력 플립-플롭(105, 106)을 통해, 두 번째 2-비트 누산기(82)의 출력 플립-플롭(105)을 통해, 마지막 2-비트 누산기(84)의 출력 플립-플롭(105, 106)을 통해, 구성되는 출력 레지스터를 포함하는 파이프라인 아키텍처에 따라 조립된다. 8-비트 가산기는 출력에 8비트 b0, b1, b2, b3, b4, b5, b6, b7이 집결된 신호를 공급할 수 있다. 설명한 실시예에서, 오직 높은-가중치 비트 b3, b4, b5, b6, b7만이 주입-잠금 오실레이터(19)에 공급된다. 본 발명의 범위 내에서 동일한 기능을 나타내는 8-비트 가산기 구조로 알려진 어떠한 다른 구조의 것이 사용될 수 있는 것은 당연하다.
본 발명에 따른 장치의 위상-제어 루프(25)는 수신된 신호의 위상 노이즈의 레벨에서 자율-적응 특성을 갖는 것에 주의해야 하는데, 이러한 위상-제어 루프의 이득(gain)은 위상 노이즈의 표준 편차 증가에 따라 감소하는데, 이는 실제로 필터의 전반적인 통과-대역의 감소를 초래한다.
이중 디지털 필터링은, 한편으로는, 의사결정 컨버터(30)을 통하여, 다른 한편으로는, 가산기(35)의 출력에서 낮은-가중치 비트의 억제를 통하여 구현되고, 아날로그 루프 필터를 사용하지 않는 것을 가능하게 한다.
본 발명에 따른 장치에서, 오실레이터(19)의 고유 주파수 fos 와 관련되는 한 수동의 외부 조정은 필요하지 않다. 부가적으로, 어떠한 신호가 수신되든지, 위상-제어 루프(25)는 오실레이터(19)를 통해 제공되는 수신 클록 신호 H는 언제나 수신된 신호 위상이 되도록 보장하는 것을 가능하게 한다.
이러한 조건하에, 본 발명에 따른 장치에서 회로의 다양한 브랜치에서 전달(propagation) 지연에 따른 위상 이동은 모두 알려져 있고 일정하며 이에 따라 브랜칭 노드(11)와 샘플링 회로(15)의 각각의 입력(17, 18) 사이에 위치한 위상-이 동 회로(또는 몇몇의 그러한 회로들)를 통해 보상된다. 실제로, 신호의 전압이, 설정 단계에서, 전통적으로 지터(jitter)라 불리는 위상 드리프트가 되는 각각의 비트의 주기의 시작 또는 마지막에서의 샘플링 구현을 피하기 위한, 대응하는 전압의 값이 가장 안정적이고 노이즈 마진(margin)이 최대가 되는, 수신된 신호의 각각의 데이터 비트의 주기의 중앙 지역에서 샘플링 회로(15)가 구현하는 샘플링은 중요하다. 수신된 신호에서, 일반적으로 노이즈가 있는, 각각의 비트는 위상 드리프트(지터)를 고려한 '눈(eye)'의 형태로 나타난다. 샘플링은 눈의 중심에서 발생한다.
이제, 수신된 비트의 클록-비트 주파수 fsr과 오실레이터(19)의 발진 주파수 fos 사이의 차이는 본 발명에 따른 장치에서는 영(zero)이고 래그의 총합은 회로의 다른 구성요소를 통해 도입될 수 있고 회로의 다양한 브랜치 에서의 전달 지연 총합은 제어되고 알려지며, 수신된 신호에 포함된 데이터와 오실레이터(19)를 통해 공급된 수신 클록 신호 H 사이의 구조적이고 일정한 차등적인 위상 래그를 결정하는 것이 가능하다. 이러한 차등적인 래그는 위상-이동 회로(들)(37)을 통해서 보상된다.
하나의 위상-이동 회로(37)는 본 발명에 따른 장치에서 적절한 어떠한 장소에 제공될 수 있다. 두 브랜치(12, 14) 사이의, 다양한, 위상 변위는 각 브랜치의 몇몇 장소로 분배된 복수의 위상-이동 회로(37)를 통해 획득될 수 있다. 이러한 마지막 경우에 각각의 위상-이동 회로(37)를 통해 도입되는 위상 변위의 집결은 두 브랜치(12, 14) 사이에 구현되는 전체 위상 변위와 같다.
도 1에서 위상-이동 회로(37)이 제공될 수 있는 가능한 위치는 점선 라인으 로 다르게 나타내었다. 이렇게 하여, 위상-이동 회로(37a)는 브랜칭 노드(11)와 샘플링 회로(15)의 신호 입력(17)사이에 제공될 수 있고; 위상-이동 회로(37)는 오실레이터(19)의 출력(29)과 샘플링 회로(15)의 클록 입력(18) 사이에; 위상-이동 회로(37c)는 브랜칭 노드(11)와 오실레이터(19)에 공급하는 펄스-생성기(20)의 입력(21) 사이에; 위상-이동 회로(37d)는 펄스-생성기(20)의 출력(22)과 오실레이터(19)의 입력(23) 사이에; 위상-이동 회로(37e)는 브랜칭 노드(11)와 리드/래그 검파기(26)의 두 번째 입력(28) 사이에; 위상-이동 회로(37f)는 오실레이터(19)의 출력(29)과 리드/래그 검파기(26)의 첫 번째 입력(27) 사이에 제공될 수 있다. 각각의 위상-이동 회로(37)는 단순한 지연 라인을 통해 구성될 수 있다.
본 발명에 따른 장치의 아키텍처는 오실레이터(10)가 잠금 모드에 있을 때 이온 입자 때문에 신호의 상태가 변하는 것과 같은 일시적인 이벤트에 본질적으로 매우 무감각하다. 실제로, 수신된 신호의 클록의 오실레이터 동기화는 외부 원인의 혼란으로부터 차단할 수 있다.
도 8은 본 발명에 따른 장치에서 사용될 수 있는 계수 회로의 두 번째 실시형태를 나타낸다. 이러한 두 번째 실시형태는 의사결정 컨버터(30) 및 가산기 회로(35)가 하나의 8비트 출력(57)을 나타내는 계수/다운-계수 회로 구성요소(55)로 교체되고 위상 검파기(26)를 통해 공급되는 위상-상태 신호의 입력에서 직접 수신하고, 즉 그 계수 입력 (56a)(위) 위상-리드 신호 E는 리드/래그 검파기(26)의 첫 번째 출력(33a)에 연결되고, 그 다운-계수 입력(56b)(아래)에서 위상-래그 신호 L은 리드/래그 검파기(26)의 두 번째 출력(33b)에 연결된다는 점에서 이전의 실시형 태와 차이가 있다. 카운터/다운-카운터(55)는 수신 클록 신호 H로 클록된다. 이는 입력(56a) 및 입력(56b)에서 나타난 값이 비활성(inactive)일 때 변경되지 않은 출력(57)의 값에서 선택된다.
필터링의 단일 레벨은 첫 번째 실시형태에서와 같이, 카운터/다운-카운터(55)를 통해 공급된 출력 신호의 높은-가중치 비트의 단지 부분(실시예에서 b3, b4, b5, b6, b7로 나타난)이 오실레이터(19)의 제어 입력을 형성하기 위해 사용된다는, 사실을 통해 얻어진다.
도 9에 나타나는 세 번째 실시형태는 가산기 회로(35)가 두 개의 가산기 스테이지(91, 92)로 교체되었다는 점에서 첫 번째 실시 형태와 구별되는데, 첫째로, 계수/다운-계수 신호의, 즉 실시예에서 4 낮은-가중치 비트 b0, b1, b2, b3로 나타난, 낮은-가중치 비트 출력에서 제공하는 낮은-레벨 가산기 스테이지(91)와, 둘째로, 계수/다운-계수 신호의, 즉 실시예에서 5 높은-가중치 비트 b4, b5, b6, b7, b8로 나타난, 높은-가중치 비트 출력에서 제공하는 높은-레벨 가산기 스테이지(92)이다.
첫 번째 가산기 스테이지(91)는 디지털 4-비트 출력에서 두 개 입력의 합을 제공하는 두 개의 병렬 디지털 4-비트 입력을 포함하는 가산기 회로(93)를 포함한다. 이러한 가산기 회로(93)의 첫 번째 입력은, 의사결정 컨버터(30)를 통한 리드/래그 검파기(26)의 출력(33a, 33b)을 통한 위상-상태 신호 E, L로부터 공급된다. 필터링된 위상-상태 신호(a1)를 공급하는 의사결정 커너터(30)의 출력(31b)은 가산기(93)의 세 입력과 연결된다. 만약 E = 1 이면, 의사결정 컨버터(30)는 신호 0001 (관계 값 +1에 해당하는)를 가산기 회로(93)의 입력에 공급한다. 만약 L = 1 이면, 의사결정 컨버터(30)는 신호 1111 (관계 값 -1에 해당하는)를 가산기 회로(93)의 입력에 공급한다. 가산기 회로(93)의 출력은 멀티플렉서(98)의 입력에 연결되고 이는 또한 4-비트 레지스터(97)에 기록된 값을 그 입력에서 수신한다. 이러한 값은 바람직하게는 중간값이다 - 말하자면, 한 방향에서 변화된 동일한 숫자를 계수하는데 필요한 시작으로부터 또는 다른 오실레이터(19)의 제어 입력의 값 변경을 트리거 하기 위한 - 말하자면, 두 번째 가산기 스테이지(92)의 출력에서 신호. 설명한 실시예에서, 레지스터(97)는 값 0111을 포함하여, 제어 신호는 동일한 방향의 7 또는 8 상태의 불균형의 탐지로부터만 시작하여 변경할 것이다(또는 다른 숫자, 레지스터(97)에 포함된 값에 따른).
멀티플렉서(98)의 출력은 수신 클록 신호 H를 통해 클록된 레지스터(95)에 공급되는 4 병렬비트의 출력이다. 이러한 레지스터(95)는 낮은-가중치 출력 비트 b0, b1, b2, b3를 제공하고 이는 루프-백(back)을 통해 가산기 회로(93)의 두 번째 입력에 공급된다.
두 번째 가산기 스테이지(92)는 5 비트의 가산기 회로(94)를 포함하는데 이는 낮은-가중치 출력 b0, b1, b2, b3의 극단적인 값(0보다 낮거나 매우 큰)을 찾는 캐리-오버(carry-over) 연산 회로(100)를 통해 공급된다. 이러한 캐리-오버 연산 회로(100)는 첫 번째 가산기 스테이지(91)의 낮은-가중치 출력 b0, b1, b2, b3과 관련한 5 높은-가중치 비트를 구성하는 병렬 디지털 신호로 가산기 회로(94)의 5-비트 입력에 공급하는 것을 가능하게 한다. 이러한 것을 수행하기 위해, 낮은-가중 치 출력 신호 b0, b1, b2, b3는 캐리-오버 연산 회로(100)의 두 개의 게이트(105, 106)의 입력에 공급된다. AND 게이트(105)의 출력은 모든 비트 b0, b1, b2, b3가 0일 때 1이 되고; 하나 이상의 b0, b1, b2, b3 비트가 1이면 0이 된다. 게이트(105)의 출력은 AND 게이트(110)의 입력과 연결되고, 그 출력은 두 번째 스테이지(92)의 가산기 회로(94)의 두 가지 입력 중 하나의 높은-가중치 비트 4 c2, c3, c4, c5 에 적용된다. 게이트(106)의 출력은 모든 비트 b0, b1, b2, b3가 1일 때 1이 되고; 하나 이상의 b0, b1, b2, b3 비트가 0이면 0이 된다. 게이트(106)의 출력은 AND 게이트(113)의 입력에 연결되고 , 그 출력은 OR 게이트(112)의 입력에 연결되고, 상기 OR 게이트의 출력은 두 번째 스테이지(92)의 가산기 회로(94)의 동일한 입력의 낮은-가중치 비트 c1을 형성한다. 더욱이, 게이트(110)의 출력은 OR 게이트(112)의 두 번째 입력에 연결된다.
비트 b0, b1, b2, b3 가 모두 0이 되면, 게이트(105)의 출력은 1이 되고, 만약 게이트(110)가 허락한다면, 게이트(112)의 입력의 하나와 같이, 동일하게 가산기 회로(94)의 입력의 높은-가중치 비트 c2, c3, c4, c5에 적용된다. 따라서, 게이트(112)의 출력이 1이면, 가산기 회로(94)의 입력의 낮은-가중치 비트 c1에 동일하게 적용된다. 결과적으로, 이러한 상황에서 두 번째 스테이지의 가산기 회로(94)의 입력 c1, c2, c3, c4, c5 이 11111이고, 레지스터(96)의 유닛의 감소를 제어하는 관계 값 -1에 대응한다.
마찬가지로, 비트 b0, b1, b2, b3가 모두 1이면 게이트(106)의 출력은 1이 되고, 게이트(113)가 허락한다면, 가산기 회로(94)의 입력의 낮은-가중치 비트 c1 에 동일하게 적용된다. 동시에, 게이트(105)의 출력이 0이면, 가산기 회로(94)의 입력의 높은-가중치 비트 c2, c3, c4, c5에 동일하게 적용한다. 결과적으로, 이러한 상황에서 두 번째 스테이지의 가산기 회로(94)의 입력 c1, c2, c3, c4, c5가 00001이고, 레지스터(96)의 유닛의 감소를 제어하는 관계 값 +1에 대응한다.
하나의 비트 b0, b1, b2, b3가 0이 되고 하나의 비트 b0, b1, b2, b3가 1이 되는 한 - 말하자면, 첫 번째 가산기 스테이지(91)의 낮은-가중치 출력이 극단적인 값에 대응하지 않을 때, 두 게이트(105, 106)의 출력은 모두 0이 되어, 두 번째 스테이지의 가산기 회로(94)의 입력 c1, c2, c3, c4, c5 이 00000이 되어, 레지스터(96)의 값은 변경하지 않는다.
이렇게 하여, 낮은-가중치 출력 신호 b0, b1, b2, b3의 극단적인 값이 유지되는 때에, 한편으로는 레지스터(96)의 내용은 증가하거나 감소하는데, 이는 게이트(105 또는 106)가 가산기(94)의 입력 c1, c2, c3, c4, c5의 상부로 관계 값 +1 또는 -1을 허용하여 이를 전달하기 때문이고, 다른 한편으로는 가산기 회로(94)의 입력의 낮은-가중치 비트 c1은 1이고, 이러한 값 +1 또는 -1은 멀티플렉서(98)의 제어 신호를 활성화하여 레지스터(97)에 포함된 값으로 레지스터(95)를 다시 로딩하도록 한다.
이렇게 하여, 레지스터(97)에 기록된 중간값으로부터 시작하는 동일한 방향에서 발생하는 7 또는 8 상태의 위상 이동이 필요하다는 것을 보장하고 출력(36a)에 공급되는 제어 신호는 효과적으로 변경되도록 한다.
가산기 회로(94)는 5 비트 b4, b5, b6, b7, b8의 출력을 나타내고 수신 클록 신호 H로 클록된 레지스터(96)에 저장되고, 이러한 레지스터의 출력은 디지털 오실레이터(19)의 제어 입력을 공급하는 출력(36aa)을 구성한다.
레지스터(96)의 출력은 마찬가지고 루프-백을 통한 가산기 회로(94)의 두 번째 입력에서 공급된다. 더욱이, 캐리-오버 연산 회로(100)는 또한, 동적인 시스템이 요청한다면, 이러한 신호의 값이 극단적인 값에 도달하는 때에 높은-가중치 출력 (36a)에서 신호의 극단적인 변화를 피하도록 할 수 있다. 이를 수행하기 위하여, 캐리-오버 연산 회로(100)는 출력(36a)에서 높은-가중치 비트 b4, b5, b6, b7, b8의 값을 수신하는 두 개의 게이트(107, 108)를 포함하고, 캐리-오버 연산 회로(100)는 신호의 비트 b4, b5, b6, b7, b8 가 11111이면 유닛의 증가를 금하고, 신호의 비트 b4, b5, b6, b7, b8 가 00000이면 유닛의 감소를 금하게 된다. 이러한 기능은 게이트(110, 113)를 통해 획득되고, 그 입력에서, 게이트(107, 108)의 출력을, 개별적으로, 그 입력에서 수신한다. 비트 b4, b5, b6, b7, b8 이 최대값 11111을 취하면, 게이트(108)의 출력은 0이 되어, 게이트(113)의 출력이 0이 되도록 하고; 게이트(105)의 출력이 더욱이 0이면, 가산기 회로(94)의 입력 c1, c2, c3, c4, c5는 0이 되고, 레지스터(96)의 유닛의 증가를 금한다. 마찬가지로, 비트 b4, b5, b6, b7, b8 이 최소값 00000을 취하면, 게이트(107)의 출력은 0이 되어, 게이트(110)의 출력이 0이 되도록 하고, 가산기 회로(94)의 입력의 높은-가중치 비트 c2, c3, c4, c5 도 마찬가지이고, 가산기 회로의 입력 c1은 더욱이 0이 되어, 레지스터(96)의 유닛의 감소를 금한다.
도 10은 네 번째 실시형태를 나타내는 것으로 이는 도 9에 도시된 것과 기능 적으로 유사하지만 가산기(93, 94)를 카운터/다운-카운터(116, 117)로 교체하여 구성되었다. 첫 번째 카운터(116)는 그 계수(counting) 및 다운-계수 입력에서, 개별적으로, 위상-상태 신호 E 및 L을 수신한다. 이는 레지스터(97)에 기록된 중간값을 수신하는 4-비트 입력 IN을 나타낸다. 그 출력 OUT은 낮은-가중치 출력 신호 b0, b1, b2, b3을 제공한다. 이는 또한 상위 또는 하위 캐리-오버 출력(113a 및 113b)을 개별적으로 나타내고, 마찬가지로 그 입력 IN의 다시 로딩하는 제어 입력(114)을 나타낸다. 상위 캐리-오버 출력(113a)은 계수 입력이 유닛으로 증가하고 출력 OUT이 그 최대값 1111에서 활성화된다. 마찬가지로, 하위 캐리-오버 출력(113b)은 다운-계수 입력이 유닛으로 증가하고 출력 OUT이 그 최소값 0000에서 활성화된다.
상위 및 하위 캐리-오버 출력(113a 및 113b)은 개별적으로, 두 번째 카운터/다운-카운터(117)의 계수 및 다운-계수 입력을 공급한다. 더욱이, 게이트(115)는 이러한 두 가지, 상위 및 하위의, 캐리-오버 출력(113a 및 113b) 활성화 상태를 탐지하고 이러한 상위 및 하위 캐리-오버 출력(113a 및 113b)중 하나가 활성화될 때 첫 번째 카운터(116)의 입력 IN에 재로딩(reloading)을 부과한다. 이렇게 하여, 낮은-가중치 출력 b0, b1, b2, b3가 그 극단적인 값의 하나를 초과할 때, 첫 번재 카운터(116)는 레지스터(97)에 포함된 중간값으로부터 재-초기화된다. 여기에서 마찬가지로, 높은-가중치 출력(36a)의 값을 변경하기 위하여 낮은-가중치 출력 b0, b1, b2, b3의 극단적인 값의 하나로부터 시작하는 연속적인 상태에서 적어도 8 또는 9의(또는 다른 숫자, 레지스터(97)에 포함된 값을 따르는) 위상 이동을 확인하는 것이 필요하다는 것을 보장한다.
두 번째 카운터/다운-카운터(117)는 오실레이터(19)의 제어 입력을 공급하는 높은-가중치 출력(36a)을 구성하는 5 병렬 비트 출력을 나타낸다. 이전의 실시형태와 같이, 게이트(107, 108)는 출력(36a)의 높은-가중치 비트 b4, b5, b6, b7, b8의 값을 수신하도록 제공되고 신호 비트 b4, b5, b6, b7, b8 이 11111이면 유닛의 증가를 금하고, 신호 비트 b4, b5, b6, b7, b8 이 00000이면 유닛의 감소를 금하게 된다.
본 발명에 따른 장치에 있어서 주입-잠금 오실레이터는 미리결정된 값 단계 Δf 에 따라 오실레이터의 고유주파수의 변경을 초래하는 디지털 제어 신호의 증가가 이루어지도록 된다. 누산기 회로의 병렬 출력으로부터 제어 신호의 버스를 형성하기 위해 유지되는 비트의 번호를 선택하고 위상-잠금 루프(25)에 대한 동적인 요청에 의존하는, 조정 단계 Δf 선택. 예를 들면, 10 GHz 상태의 주입-잠금 오실레이터의 고유 주파수에서, 단계 Δf 를 1% 보다 작게 하고, 특히 0.3%의 상태로, 디지털 제어 신호 유닛의 각각의 증가는 30 MHz 상태로 이렇게 고유 주파수의 변화가 초래하도록 한다. 더욱이, 동일한 실시예에서, 만약 오실레이터(19)의 제어 신호가, 설명한 실시예에서와 같이, 5비트를 포함한다면, 이러한 신호는 서른-둘 증가를 구현할 수 있고 이에 따라 상태의 10%의 주입-잠금 오실레이터(19)의 고유 주파수 fos의 범위의 조정을 제공한다 - 즉, 1 GHz 상태.
일 실시예
본 발명의 첫 번째 실시형태에 따른 장치의 원형은 STMicroelectronics 로부터 0.13 ㎛ CMOS 기술을 이용한 ASIC 회로의 형태로 제작되었다. 이러한 원형은, 하우징으로 캡슐화했고, glass-Teflon 인쇄 회로로 전달되었고, 이는 완전한 전기적인 특성을 성공적으로 통과하는 이러한 아키텍처의 전적인 작동을 확인하는 것을 가능하게 하였다.
본 발명은 도면 및 전술한 설명에 나타난 필수적인 실시형태와 관련하여 매우 수많은 변형된 실시형태의 목적이 될 수 있다. 특히, 장치(리드/래그 검파기, 의사결정 컨버터, 계수 회로, 오실레이터, 펄스-생성기 등.)의 다양한 구형요소가 그렇게 알려진 다른 회로 구조를 통해 구현될 수 있고 동일한 기능을 제공할 수 있다. 예를 들면, 회로(100, 107, 108)는 실시예를 통해 주어진 그리고 동일한 기술적 기능을 갖는 다른 것보다 구현의 목적(다른 타입의 로직 게이트 또는 로직 게이트의 다른 조합으로)이 될 수 있다.

Claims (18)

  1. 클록을 추출하는 장치에 관한 것으로, 디지털 데이터로서 클록-비트 주파수 fsr을 나타내는 클록 신호로 코딩되어, 수신된 신호인 베이스밴드 직렬 신호로부터 클록을 추출하는 장치로서:
    - 수신된 신호로부터 유래하고 클록-비트 주파수 fsr에서 클록된 신호를 수신하고, 하나 이상의 클록 출력(29)에, 적어도 실질적으로 동기화되고 수신된 신호의 클록-비트 주파수 fsr에 동조하는, 수신 클록 신호인 클록 신호를 공급하는 회로(19)와;
    - 위상-잠금 루프(25)로서:
    - 수신 클록 신호를 공급하는 상기 회로(19)의 클록 출력(29)과 연결되는 첫 번째 입력(27),
    - 수신된 신호로부터 유래하는 신호를 통해 공급되는 두 번째 입력(28),
    - 상기 첫 번째 및 두 번째 입력(27, 28)에 연결된 리드/래그(lead/lag) 검파기를 포함하고 하나 이상의 출력(33a, 33b)에 수신 클록 신호와 수신된 신호 사이의 위상 이동을 나타내고 또한 이러한 이동 방향을 나타내는, 위상-상태 신호인 하나 이상의 디지털 신호를 공급도록 되어 있는 디지털 위상 검파기(26),
    - 수신 클록 신호의 주파수 값이 제어 입력에서 수신된 제어 신호의 값에 의존하도록 되어 있고, 수신 클록 신호를 공급하는 회로(19)의 명령 입력으로 알려진 입력에 연결되어, 상기 제어 신호를 공급하는 출력(36a),
    - 디지털 위상 검파기(26)의 상기 출력(33a, 33b)에 연결된 입력을 나타내는, 계수 회로(30, 35, 55, 91, 92, 116, 117)로 알려진 회로로서, 상기 계수 회로는 위상 검파기(26)에 맞추어 공급되는 디지털 신호의 관계되는 값 변화에 관한 디지털 계수/다운-계수(counting/down-counting)를 통하여 하나 이상의 필터링을 구현하도록 되어 있고, 또한 필터링 결과에 따라 값이 정해지는 디지털 형태의 상기 제어 신호를 공급하기 위하여, 상기 제어 신호의 이러한 값은 수신 클록 신호 주파수의 값을, 이러한 방법으로 필터링된 수신 클록 신호의 클록-비트 주파수 fsr의 값과 같도록 설정하도록 되어 있는, 회로를 포함하는 위상-잠금 루프(25);를 포함하고,
    - 수신 클록 신호를 공급하는 회로(19)는 디지털 제어를 갖는 주입-잠금 오실레이터(19)이고, 디지털 형태의 위상-제어 루프(25)를 통해 공급되는 상기 제어 신호를 수신할 수 있는 디지털 제어 입력을 포함하여, 오실레이터(19)의 고유 주파수 fos 값이 이러한 제어 입력에서 수신된 상기 제어 신호의 값에 의존하게 하고,
    - 위상-제어 루프(25)는 개별적으로 리드/래그 검파기(26)의 출력에 연결되는 하나 이상의 입력(32a, 32b)을 나타내는 회로(30)를 포함하고, 하나 이상의 출력(31a, 31b)에, 필터링된 위상-상태 신호로 알려진 디지털 신호를 공급하고:
    - 같은 방향에서 리드/래그 검파기(26)가 탐지한 위상 이동에 대한 수신된 신호의 N개의 연속적인 데이터 비트에 대응하는, 1 보다 큰 정해진 N개의 연속적인 동일한 값을 입력에서 수신한 후의 첫 번째 관계 값을 갖고,
    - 다른 방향에서 리드/래그 검파기(26)가 탐지한 위상 이동에 대한 수신된 신호의 N개의 연속적인 데이터 비트에 대응하는, N개의 연속적인 동일한 값을 입력에서 수신한 후의 두 번째 관계 값을 갖고,
    - 다른 경우에 있어 세 번째 관계 값을 갖게 되어, 수신 클록 신호의 경계와 수신된 신호의 대응하는 데이터 비트 사이의 수신된 신호의 N개의 연속적인 데이터 비트에 대하여, 필터링된 위상-상태 신호의 관계 값은 같은 방향에서 위상 이동 존재를 나타내며, 또한 이러한 위상 이동 방향을 나타내는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 리드/래그 검파기(26)는 첫 번째 출력(33a)에 수신 클록 신호와 수신된 신호 사이의 위상 리드의 존재를 나타내는 디지털 신호(E)를 공급하고, 두 번째 출력(33b)에 수신 클록 신호와 수신된 신호 사이의 위상 래그의 존재를 나타내는 디지털 신호(L)를 공급하는 것을 특징으로 하는 장치.
  3. 제1항에 있어서, 상기 리드/래그 검파기(26)는 수신 클록 신호의 상승 및 하강 경계에서 수신된 신호를 샘플링하는 것을 특징으로 하는 장치.
  4. 제1항에 있어서, 상기 리드/래그 검파기(26)는 이중(double) 샘플링을 구현하고, 하나는 수신 클록 신호의 경계 위상이 되고, 다른 하나는 수신 클록 신호의 경계의 직각위상(quadrature)이 되며, 이러한 방법으로 수신된 신호의 중개(intermediate) 상태를 결정하는 것을 특징으로 하는 장치.
  5. 제1항에 있어서, 필터링된 위상-상태 신호를 공급하는 상기 회로(30)는 의사결정(decision-making) 컨버터인 것을 특징으로 하는 장치.
  6. 제1항에 있어서, 상기 계수 회로는 누산기(accumulator) 회로(35, 55, 91, 92, 116, 117)로 알려진 하나 이상의 회로를 포함하고, 리드/래그 검파기(26)를 통해 공급되는 각각의 위상-상태 신호로부터 유래하는 디지털 신호를 수신하는 하나 이상의 입력(32a, 32b)을 포함하고, 이러한 누산기 회로는 계수/다운-계수 신호로 알려진 디지털 신호를 공급하고, 그 관계 값은 이러한 누산기 회로의 입력(들)(32a, 32 b)에서 나타나는 복수의 관계 값들의 수신을 나타는 것을 특징으로 하는 장치.
  7. 제6항에 있어서, 상기 계수 회로는 연속적인 의사결정 컨버터(30) 및 의사결정 컨버터를 통해 공급된 필터링된 위상-상태 신호의 관계 값을 결집하는 누산기 회로(35, 91, 92)를 포함하는 것을 특징으로 하는 장치.
  8. 제7항에 있어서, 상기 누산기 회로는 병렬 출력(36)을 나타내고 이러한 병렬 출력(36)에 병렬 디지털 계수/다운-계수 신호를 공급하고, 주입-잠금 오실레이터(19)는 누산기 회로의 병렬 출력(36)보다 적은 비트 숫자를 포함하는 병렬 디지털 제어 입력을 포함하고, 누산기 회로의 병렬 출력(36)의 최상위 비트의 일부(36a)만이 주입-잠금 오실레이터(19)의 병렬 디지털 제어 입력의 비트에 연결되어, 계수 회로를 통해 공급되는 상기 제어 신호는 상기 병렬 디지털 계수/다운-계수 신호의 최상위 비트의 상기 일부(36a)로부터 형성되는 것을 특징으로 하는 장치.
  9. 제8항에 있어서, 상기 주입-잠금 오실레이터(19)의 병렬 디지털 입력은 5 비트를 포함하고, 누산기 회로의 병렬 출력(36)의 5 최상위 비트만이 주입-잠금 오실레이터의 병렬 디지털 제어 입력의 5비트에 링크되는 것을 특징으로 하는 장치.
  10. 제1항에 있어서, 상기 주입-잠금 오실레이터(19)의 디지털 제어 입력은 복수의 스위치(45a, 45b, 45c, 45d, 45e)를 포함하는 회로에 연결되고, 각 스위치는 고유 주파수를 변경할 수 있도록 오실레이터(19)의 회로에 집적된 하나 이상의 콘덴서에 직렬로 연결되는 것을 특징으로 하는 장치.
  11. 제10항에 있어서, 디지털 제어 입력의 각 비트는 스위치 중 하나와 링크되어 있는 것을 특징으로 하는 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 클록을 추출하는 장치는 동기화-펄스 생성기(20)로 알려진 회로를 더 포함하고, 수신된 신호의 경계의 주파수에서 전류 펄스 신호를 생성하고 주입-잠금 오실레이터(19)의 작동에 맞추어지고, 이러한 동기화-펄스 생성기(20)는 전류-펄스 신호를 주입-잠금 오실레이터(19)의 전류 입력(23)에만 연결되어 있는 단일 출력(22)에 공급하도록 되는 것을 특징으로 하는 장치.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서, 클록 추출을 위한 그리고 디지털 데이터 추출을 위한 상기 장치는 수신 클록 신호로 수신된 신호의 샘플링을 위한 회로(15)를 더 포함하고, 이러한 샘플링 회로(15)는 수신 입력에 연결되는, 신호 입력(17)으로 알려진 첫 번째 입력을 갖고, 주입-잠금 오실레이터의 클록 출력(29)에 연결되는, 클록 입력(18)으로 알려진 두 번째 입력을 갖고, 이러한 샘플링 회로(15)는 수신된 신호를 통해 전송되는 디지털 데이터를 하나 이상의 데이터 출력(16)에 공급하고,
    신호 입력(17)과 샘플링 회로(15)의 클록 입력(18) 사이의 일정한 위상 차이를 도입하도록 되어 있는 하나 이상의 위상-이동 회로(37a, 37b, 37c, 37d, 37e, 37f)를 포함하고, 각각의 위상-이동 회로에서 유래하는 이러한 두 입력(17, 18) 사이의 전체 위상 차이는 신호 입력(17)에서의 신호와 클록 입력(18)에서의 신호의 위상 조정을 보장하도록 되어 있는 것을 특징으로 하는 장치.
  14. 제13항에 있어서, 상기 샘플링 회로(15)는 단순한 플립-플롭 D를 통해 구성될 수 있는 것을 특징으로 하는 장치.
  15. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 장치는 외부 조정 수단이 없는 것을 특징으로 하는 장치.
  16. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 장치는 차등적인 아키텍처에 따라 구현되는 것을 특징으로 하는 장치.
  17. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 장치는 적어도 주입-잠금 오실레이터(19)를 통합하는 하나 이상의 집적 회로의 형태로 구현되는 것을 특징으로 하는 장치.
  18. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 장치는 500 MHz 이상의 클록-비트 주파수 fsr로 작동할 수 있는 것을 특징으로 하는 장치.
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