KR20120138211A - 디지털 위상 고정 루프 시스템 및 방법 - Google Patents

디지털 위상 고정 루프 시스템 및 방법 Download PDF

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KR20120138211A
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지홍 루오
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글로벌파운드리즈 싱가포르 피티이. 엘티디.
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Abstract

위상 고정 루프 제어 시스템이 디지털 제어 발진기(DCO)를 포함하며, 상기 DCO는 추가적인 외부 클록을 사용하지 않고 발진기 출력과 기준 클록 관련 신호를 비교하여 로직 셀들에 의해 제어된다. 더 넓은 주파수 범위와 제한된 지터를 얻도록 DCO 주파수를 디지털 방식으로 제어하기 위해 지연 셀 개수 조절, 지연 셀 부하 조절, 및 사이클 제어가 수행된다.

Description

디지털 위상 고정 루프 시스템 및 방법{DIGITAL PHASE LOCKED LOOP SYSTEM AND METHOD}
본 개시는 입력 "기준" 신호의 주파수 및 위상과 정확하게 관련되는 주파수 및 위상을 갖도록 출력 신호를 제어하는 것에 관한 것이며, 더욱 상세하게는 위상 고정 루프(phase locked loop, PLL) 제어에 관한 것이다.
PLL 제어 회로들은 라디오, 통신, 컴퓨터 및 다른 전자 애플리케이션들에서 폭넓게 이용된다. 그 회로들은 안정적인 주파수를 발생시키거나, 노이즈가 있는 통신 채널로부터 신호를 복구하거나, 또는 마이크로프로세서와 같은 디지털 로직 설계들에서 클록 타이밍 펄스(clock timing pulse)들을 분배할 수 있다. 전통적으로, PLL 회로들은 아날로그 블록이었으며, 전압 제어 발진기(voltage controlled oscillator)(VCO), 위상 주파수 검출기(phase and frequency detector)(PFD), 전하 펌프(charge pump), 저주파 통과 필터(low pass filter)(LPF), 및 피드백 경로(feedback path)를 포함한다. 하지만, 이러한 아날로그 PLL 회로들은 상당히 큰 칩 면적을 필요로 하는 복수의 커패시터들을 포함한다. 게다가, 이 회로들은 전력 노이즈(power noise)에 아주 민감하다.
보다 최근에는, PLL 회로 설계가 디지털 제어를 더 많이 이용하는 것으로 진화하였다. 제1 세대 디지털 PLL은 기준 클록을 샘플링하기 위해 하나의 외부 고주파 클록을 이용하며, 요구조건에 따라 일정한 수를 분주(divide)하거나 배수(multiply)함으로써 출력 클록을 발생시킨다. 이러한 PLL 회로에 요구되는 정확도를 가지는 외부 클록 주파수는 고주파 기준 클록 신호들을 수용할 수 있는 샘플링 레이트(sampling rate)를 적용하기 위한 능력과 관련하여 제한된다. 이 설계는 오로지 저주파 애플리케이션들에서만 사용될 수 있기 때문에, 아날로그와 디지털 소자들의 하이브리드화(hibridization)가 추구되었다. 이러한 접근법의 경우, 칩 면적은 상당히 감소되지 않는 반면, 성능은 두드러지게 감소되었다.
따라서, 기존의 PLL 구조들로 제한되지 않는 디지털 PLL 회로에 대한 필요성이 있다. 높은 DCO 주파수 범위, 롱 텀 지터(long term jitter) 제어, 저전력 소모, 짧은 락 시간(lock time)과 같은 수행 능력(performance capability)들이 매우 바람직하다. 이러한 디지털 PLL 회로는 작은 칩 면적을 포함해야하고 훌륭한 성능을 보여주어야 한다.
디지털 제어 링 발진기를 포함하는 위상 고정 루프 제어 시스템을 사용함으로써 전술된 필요성들이 적어도 부분적으로 충족되며, 상기 발진기는 디지털 위상 주파수 검출기를 사용하여 상기 발진기 출력을 기준 클록 관련 신호와 비교하는 것에 응답하여 제어된다. 링 발진기 주파수는 루프에 연결되는 지연 셀들의 개수를 다르게 하는 것과 셀들의 부하 양을 다르게 하는 것의 조합을 통하여 조절될 수 있다. 각각의 클록 사이클 동안에 발진기 부하를 선택적으로 제어함으로써 위상 조절이 얻어질 수 있고, 그럼으로써 발진기 출력 주파수를 튜닝함에 있어서 큰 정밀도를 제공할 수 있다. 한 실시예에서, 기본 링 발진기 회로는 NAND 게이트들로 구성되므로 상기 발진기 출력이 짧은 시간에 리셋되고 따라서 출력 클록에 있어서 임의의 드리프트(drift)들의 효과를 완화시키는 것을 가능하게 한다.
첨부된 도면들에서 다양한 예시적인 실시예들이 한정적인 것으로서가 아니라 예시적인 것으로 예시되며, 이 도면들에서 유사한 참조 번호들은 유사한 요소들을 가리킨다.
도 1은 본 개시의 한 실시예에 따른 PLL 시스템의 블록도이다.
도 2는 도 1의 PLL 시스템에 대하여 예시적인 디지털 제어 발진기의 회로도를 나타낸다.
도 3a 및 3b는 각각 예시적인 인버터 링 발진기 아키텍처와 예시적인 NAND 링 발진기 아키텍처의 로직 셀 선도이다.
도 4는 도 1에 나타난 디지털 위상 주파수 검출기의 블록도이다.
도 5는 도 1 및 도 2에 나타난 제어 신호들을 설정하기 위한 로직 데이터 흐름도이다.
도 6은 PLL 동작을 예시하는 파형도이다.
도 7a 및 7b는 PLL이 락 동작(locked operation)에 있을 때 지터 제어를 나타내는 파형도이다.
도 8은 도 4에서 "postc 발생기"로서 표현된 시프트 발생기의 회로도이다.
도 9는 다양한 동작 조건들에서 DCO 출력 클록 주파수 범위를 보여주도록 그래프로 나타낸 것이다.
디지털 제어 발진기(digital controlled oscillator, DCO)는 디지털 위상 주파수 검출기(digital phase and frequency detector)를 사용함으로써 기준 클록 관련 신호와 발진기 출력을 비교하여 제어된다. 발진기 출력의 사이클링 속도(cycling rate)가 카운트(count)되고, 그 카운트는 소정 개수의 사이클 후에 리셋(reset)되며, 리셋 주파수는 기준 클록 관련 신호와 비교된다.
입력 분주기(input divider)는 기준 클록 신호를 복수의 미리 설정된 분주율들(dividing rates) 중 하나로 분주하기 위해 기준 클록 입력에 연결될 수 있다. 출력 분주기(output divider)는 발진기 출력 신호를 복수의 미리 설정된 분주율들 중 하나로 분주하기 위해 발진기 출력에 연결될 수 있다. 각각의 분주기는 각각의 분주율을 선택하기 위한 제어 입력을 가질 수 있다.
디지털 제어 발진기는 복수의 로직 셀들을 포함한다. 제1 그룹의 로직 지연 셀(logic delay cell)들은 상대적으로 높은 신호 지연을 제공하고, 제2 그룹의 로직 지연 셀들은 상대적으로 낮은 지연을 제공한다. 이런 링 발진기의 기본 지연 셀은 NAND 게이트들을 포함하며, 이는 아주 짧은 펄스로 DCO를 완전히 리셋시킬 수 있다. 제어 입력들을 가지는 로직 부하 소자들(logic load elements)이 발진기 출력의 미세 조절을 위해 발진기에 포함된다.
디지털 위상 주파수 검출기는 발진기의 복수의 로직 셀들로 각각 출력되는 복수의 이진 제어 신호들을 발생시킬 수 있는 제어 신호 발생기(control signal generator)를 포함한다. 제어 신호 발생기는 분주된 기준 클록 신호에 응답한다. 제1 비교기 입력은 입력 분주기에 연결되고, 제2 비교기 입력은 카운터에 연결되고, 비교기의 출력은 제어 신호 발생기에 연결된다. 시프트 발생기의 제1 입력은 입력 분주기에 연결되고 시프트 발생기의 제2 입력은 비교기 출력에 연결된다. 시프트 발생기는 추가적인 제어 신호들을 발진기에 인가한다. 시프트 발생기는 직렬로 연결되는 복수의 플립-플롭들을 포함할 수 있으며, 각각의 플립-플롭은 각각의 발진기 제어 입력에 연결되는 신호를 가진다.
디지털 위상 주파수 검출기는 발진기 출력에 연결되는 한 입력과 분주된 기준 클록 신호에 연결되는 다른 입력을 가지는 비동기 사이클 제어 발생기(asynchronous cycle control generator)를 더 포함한다. 제어 신호 발생기 이진 출력 제어 신호들은 기준 클록 신호의 주파수를 캡처(capture)하도록 고정되고 비동기 사이클 제어 발생기는 분주된 기준 신호에 관한 발진기 출력 신호의 위상에 응답한다.
초기에, 로직 지연 셀들과 로직 부하 소자들을 위한 다양한 이진 제어 신호들의 상태를 결정하기 위해 분주된 기준 클록 신호와 발진기 피드백를 비교하는 동안에 이진 검색이 수행될 수 있다. 이 이진 제어 신호들은 발진기 출력의 주파수와 위상을 조절한다. 발진기 출력 신호의 사이클들이 카운트되고, 소정 개수의 사이클들 후에 사이클 카운트가 리셋된다. 각각의 리셋 카운트에서 발진기 출력이 분주된 기준 클록 신호와 비교된다. 락 검출기(lock detector)는 락 출력 신호를 발생시키기 위해 입력 분주기와 출력 분주기의 분주율들에 응답한다. 만일 입력 분주기나 출력 분주기 중 어느 하나의 분주율에 있어서 변화가 검출되었다면, 언락 발생기(unlock generator)가 이진 검색을 재초기화하기 위해 리셋 신호를 출력할 것이다.
도 1의 블록도에 도시된 PLL 시스템은 기준 클록 입력 신호 "clkin"을 수신하고 출력 신호 "clkout"을 생성한다. PLL 회로는 커패시터, 저항, 또는 다른 아날로그 컴포넌트들이 전혀 없이 순수히 로직 컴포넌트들로 구성되는 모듈들을 포함한다. 분주기(12)는 입력 클록 신호 "clkin"을 수신하고 50%의 듀티 사이클(duty cycle)을 가지는 출력 클록 신호 "clk2r"을 생성하도록 입력 주파수를 2DR로 분주한다. 도 1에서, DR의 값은 입력 DR에 의해 설정되는 것에 따라 1 내지 15 사이에서 바뀔 수 있다. 출력 클록 신호 "clk2r"은 디지털 위상 주파수 검출기(DPFD)(14)의 입력에 연결된다. DPFD(14)는 디지털 제어 발진기(DCO)(16)에 의해 수신되는 이진 제어 신호들을 생성한다. 선택사항으로서 DCO 출력 신호 "dco_out"를 수신하고 저주파수의 출력 클록 신호를 발생시키기 위해 출력 클록 분주기(18)가 사용될 수 있다. 출력 분주기 값은 예를 들어 입력 DP에 의해 1, 2, 4, 8로 설정될 수 있다. 카운터(20)의 입력은 DCO(16)의 출력에 연결된다. 카운터(20)의 출력 "clkf"는 DPFD(14)로 인가된다. DCO 출력 신호 "dco_out"은 또한 DPFD(14)의 또 다른 입력에 연결된다. 분주기(12)는 또한 DCO 출력 신호 "dco_out"을 인에이블(enable)하는 출력 신호 "dco_en"을 발생시키며, 이 신호는 각각의 clk2r 사이클의 시작시에 DCO와 카운터(F)를 리셋하는 데 사용된다.
동작 동안에, DPFD(14)는 clk2r 신호를 카운터(20)로부터의 clkf 출력 신호와 비교함으로써 DCO 출력 클록 주파수 dco_out이 예상되는 것보다 높은지 낮은지 여부를 검출할 것이다. 만일 DCO 출력 클록 신호 dco_out이 수락할만한 범위 내에 있지 않다면, DPFD(14)는 디지털 제어 신호들 c, asc, 및 postc를 발생시키며, 이 신호들은 DCO 출력 클록 주파수를 증가시키거나 감소시키는 데 사용된다. 제어 신호들 c, asc, 및 postc는 이진수의 형태이다. 도 1의 예시적인 실시예에서, c는 14개의 이진 캐릭터들(binary characters) c[0] 내지 c[13]으로 구성되고, asc는 단일의 이진 캐릭터로 구성되는 반면 postc는 6개의 캐릭터들 postc0 내지 postc5를 가진다. DCO(디지털 제어 발진기)는 링 발진기이며, c, asc, postc의 값들에 의거하여 링 발진기 루프의 지연을 디지털 방식으로 변화시킴으로써 DCO 출력 클록 주파수가 조절될 수 있다.
입력 신호 "pll_en"이 하이(high)로 바뀔 때, 도 1의 PLL 시스템은 발진하기 시작할 것이다. 분주기(12)는 50% 듀티 사이클 클록으로 출력 클록 신호 clk2r을 생성하기 위해 입력 클록 신호 clkin을 2DR로 분주한다. 클록 신호 clk2r은 DPFD(14)로 입력된다. 분주기(12)에 의해 발생되는 dco_en 신호는 clk2r의 상승 에지(rising edge) 직전에 발생하는 아주 작은 펄스(예컨대, 대략 200ps)이다. dco_en 신호는 매 clk2r 사이클의 시작시에 DCO(16)와 카운터(20)를 리셋하는 데 사용된다.
DCO 출력 dco_out은 카운터(20)의 클록으로서 사용되는 고주파 신호이다. 카운터(20)는 매 clk2r 사이클의 초기에 0으로부터 카운트하기 시작할 것이다. 카운트가 DF[7:0]에 도달하면, 카운터의 출력 clkf는 하이로 바뀔 것이다. DF[7:0]은 8개 캐릭터의 사용자 정의 이진수이다. 도 6에 도시된 바와 같이, 분주기(12)로부터의 출력 신호 dco_en은 clk2r 클록 사이클의 상승 에지에서 clkf를 로우(low)로 리셋한다.
"clk2r"의 각각의 하강 에지에서, DPFD(14)는 clkf가 하이인지 로우인지 여부를 검출할 것이다. 만일 clkf가 하이이면, 이는 DCO 출력 클록 주파수가 예상보다 더 높다는 것을 의미한다. 만일 clkf가 로우이면, 이는 DCO 출력 클록 주파수가 예상보다 더 낮다는 것을 의미한다. 만일 DCO 출력 클록 주파수가 예상보다 더 높거나 또는 더 낮으면, DPFD(14)는 이에 따라 디지털 제어 비트들 c[13:0], asc, postc[5:0]를 조절할 것이며, 이들은 일정한 clk2r 사이클에서 clk2r 하강 에지와 clkf 상승 에지가 완벽하게 매칭(match)될 때까지 DCO 출력 주파수가 변하도록 만들 것이다. 그 상태에서, DCO 출력 클록 dco_out 주파수는 clkin 주파수의 DF/DR 배와 동일할 것이다. 출력 분주기(18) 클록 "pll_clk"의 주파수는 "clkin" 주파수의 (DF/DR)/2DP 배와 동일할 것이다. PLL 출력 "clkout"은 다중화기(multiplexer) (22)에 의해 발생된다. "bypass" 신호는 PLL 출력 클록 신호로서 pll_clk 입력이 제공될지 또는 clkin 입력이 제공될지 여부를 선택하기 위해 다중화기(22)를 제어하는 데 사용된다.
도 2는 도 1의 PLL 회로에 사용될 수 있는 DCO(16)의 자세한 회로도이다. DCO(16)는 주파수 조절가능한 출력 클록을 발생시키는 데 사용되는 링 발진기이다. 이 DCO는 완전히 로직 셀들로 구성되지만, 일부 트랜지스터 파라미터들을 튜닝하도록 설계된다. 일반적으로, DCO의 주파수는 링 발진기에 포함되는 지연 셀들의 개수를 선택하고 지연 셀 부하의 양을 다르게 함으로써 튜닝될 수 있다. 이러한 설계는 더 넓은 주파수 범위와 더 나은 해상도를 얻는 것을 가능하게 한다. c 제어 신호로부터의 c[13:10] 값들은 링 발진기에 포함되는 지연 셀들의 개수를 변화시키는 데 사용되는 반면, c 제어 신호로부터의 c[9:0] 값들은 지연 셀의 부하를 변화시키는 데 사용된다.
NAND 게이트들(30)(도면들에서 이들 중 일부만이 참조 번호들에 의해 표현됨)은 링 발진기를 위한 기본 지연 셀들로서 사용된다. 도 2에서, 기본 링 발진기 구성을 형성하기 위해 홀수개의 NAND 기본 지연 셀들이 사용된다. 구체적으로, c[13:10]이 모두 0일 때, N1, N2, N3, N4, N8, N9, N13이 링 발진기를 구성한다(도 2의 두꺼운 선을 참조). NAND 게이트 기본 지연 셀들을 사용하는 장점은 DCO가 아주 짧은 시간에 디스에이블(disable)되고 리셋되는 것을 가능하게 한다. 이는 어떠한 지터도 다음 clk2r 사이클에 축적되는 것을 방지하므로, 실질적으로 롱 텀 지터(long term jitter)를 감소시킨다. 예를 들면, clk2r 사이클의 시작시에 "dco_en" 상의 아주 짧은 음의 펄스(대략 200ps)는 DCO를 알려진 상태(W1=1, W2=0, W3=1, W4=0, W8=1, W9=0, W13=1)로 완전히 리셋할 수 있어서 어떠한 지터도 다음 clk2r 사이클에 축적되지 않을 것이다. 반면에, 만일 인버터들이 기본 지연 셀로서 사용된다고 하면, "EN" 펄스 폭이 전체 루프 지연보다 더 커져야 하며, 만일 더 크지 않다면 도 3a 및 3b에 예시된 바와 같이 링 발진기는 "EN" 펄스 후에 알려진 상태로부터 시작할 수 없다. 도 3a 및 3b는 각각 인버터 링 발진기 아키텍처(inverter ring oscillator architecture)와 NAND 링 발진기 아키텍처(NAND ring oscillator architecture)에 대한 로직 셀 선도이다.
DCO에는 링에 포함되도록 선택될 수 있는 3개의 LDC들(Large Delay Cells) (32)이 존재한다. 제어 신호들 c[13:12]는 얼마나 많은 LDC들이 링에 포함될지를 제어한다. c[13:12]의 조합(2'b00: 0, 2'b01:1, 2'b10:2, 2'b11:3)에 따라, 하나 이상의 LDC들이 링에 포함될 수 있거나 또는 3개의 LDC들 모두가 제외될 수 있다. DCO는 또한 링에 포함되도록 선택될 수 있는 3개의 SDC들(Small Delay Cells)(34)을 포함한다. 제어 신호들 c[11:10]은 얼마나 많은 SDC들이 링에 포함될지를 제어한다. c[11:10]의 조합(2'b00:0, 2'b01:1, 2'b10:2, 2'b11:3)에 따라, 하나 이상의 SDC들이 링에 포함될 수 있거나, 또는 3개의 SDC들 모두가 제외될 수 있다. 링에서 서로 다른 개수의 LDC들과 SDC들을 이용하여, 링 발진기 출력 클록의 주기가 그에 따라 변화될 것이다.
도 2에서 DCO는 또한 NAND 게이트들 N1, N2, N3, N8 및 N13 상에서 부하 양을 다르게 하는 데 사용되는 부하 셀들을 포함한다. NAND 게이트 N1, N2, N3의 출력에, 제어 신호들 c[9:6]에 따라 연결되는 부하 셀들(DL9, DL8, DL7, DL6)이 존재한다. 각각의 부하 셀에 대하여, 제어 신호 스위치 온(switch on)이나 스위치 오프(switch off)가 N1, N2, N3의 부하를 특정한 값으로 변화시킬 것이고, 이는 그에 따라 링 발진기 출력 클록의 주기가 변하도록 만들 것이다. NAND 게이트 N8의 출력에서, 제어 신호들 c[5:2]에 따라 연결되는 부하 셀들(DL5, DL4, DL3, DL2)이 존재한다. c[5:2]를 별개로 스위치 온이나 오프시키는 것은 링 발진기 출력 클록의 주기를 변화시키도록 N8의 부하를 변화시킬 것이다. NAND 게이트 N13의 출력에서, 또한 제어 신호들 c[1:0], postc[5:0], asc에 따라 연결되는 부하 셀들(DL1, DL0, DLA)이 존재한다. c[1:0], postc[5:0], asc를 스위치 온이나 오프시키는 것은 링 발진기 출력 클록의 주기를 변화시키도록 N13의 부하를 변화시킬 것이다.
c[13]에서부터 c[0]으로 가면서, DCO 출력 클록 주기 변화에 대한 가중치(weight)는 점점 더 작아진다. 이진 검색의 요구조건을 만족하기 위하여, c[13:0]에 대한 가중치는 조심스럽게 튜닝된다. 제어 신호들 "postc[5:0]"과 "asc"도 또한 지연 셀의 부하 제어 핀들이다. 제어 신호 asc는 사이클 제어에 사용되고, postc[5:0]는 PLL이 락된 후에 입력 클록 지터 공차(jitter tolerance)에 사용된다.
도 2에서 원으로 표시된 6개의 AND 셀들(36)은 사용되지 않는 셀들을 스위치 오프시켜서 DCO가 발진할 때 불필요한 전력 소모를 방지한다. 이 셀들은 글리치(glitch)를 제거하는 역할과 DCO 발진을 시작할 때 전체 루프가 차단되지 않도록 확실히 하는 역할을 한다. 2개의 신호들 "dco_en_w"와 "dco_en_n"이 dco_en으로부터 AND 셀들(36)에 의해 발생될 것이다. 신호 dco_en_w는 한 펄스로서 dco_en_n의 앞에서 로우로 바뀌고 dco_en_n의 뒤에 하이로 바뀐다. 신호 dco_en_w는 NAND 게이트 N1에 연결되는 반면, 신호 dco_en_n은 루프의 다른 NAND 게이트들에 연결된다. 따라서, DCO가 발진하기 시작할 때 전체 루프가 차단되지 않도록 확실히 하기 위해 그 출력 클록 글리치가 제거될 수 있다.
도 4는 도 1의 PLL 회로에서 사용될 수 있는 DPFD의 자세한 회로도이다. DPFD는 입력 신호들로서 DCO(16)으로부터 dco_out, 분주기(12)로부터 clk2r, 카운터(20)로부터 clkf, 그리고 rstn을 수신한다. 이 신호들은 DPFD(14)에 있는 다음의 회로 모듈들에 연결되거나 상호 작용한다.
plus_num 발생기(40)는 매 12개의 dco_out 사이클마다 얼마나 많은 dco_out 사이클들에 대하여 asc가 1'로직 상태로 설정되는지를 판별하는 데 도움을 주는 신호 plus_num[3:0]을 발생시킨다. asc 발생기(42)는 DCO(16)를 위해 출력 신호 "asc"를 발생시킨다. c 발생기(44)는 DCO(16)를 위해 출력 신호 c[13:0]를 발생시킨다. postc 발생기(46)는 DCO(16)를 위해 출력 신호 postc[5:0]를 발생시킨다. ud 발생기(48)는 신호들 uda와 ud_postc를 발생시키며, 이들은 DCO(16)이 더 빨리 또는 더 느리게 발진하는 것인지 여부를 표시한다. 락 검출기(50)는 PLL이 락된 것인지 여부를 검출한다. 언락 검출기(unlock detector)(52)는 PLL 락이 사라졌는지 아닌지 여부를 검출한다.
ud 발생기(48)는 clk2r 신호의 각각의 하강 에지에서 clkf가 하이인지 로인지를 점검한다. 만일 clkf가 하이이면, ud 발생기(48)로부터의 출력 신호 uda는 로직 '1' 상태일 것이고, 만일 그렇지 않으면 uda는 로직 '0' 상태일 것이다. uda 신호는 c 발생기(44)로 입력되고, 이는 pll_en이 인에이블된 후(하이로 스위치된 후) 각각의 clk2r 사이클에서 uda 값에 의거하여 c[13:0] 이진 출력 스트링(string)을 위한 값들을 발생시킨다.
도 5의 데이터 흐름도와 도 6에 도시된 파형들과 관련하여 동작이 더욱 상세하게 설명된다. c 발생기(44)는 c[13:0]에 대한 값들을 결정하고 빠른 락(fast lock)를 달성하기 위해 이진 검색(binary search)을 이용한다. 이진 검색이 시작될 때, 도 5의 단계(100)에서 c[13:0]과 c_ready는 모두 로직 상태 0으로 설정된다. 이 상태들은 도 5의 파형 설명에서 예시되어 있다. clk2r의 다음 상승 에지에서, c[13]은 단계(102)에서 로직 상태 1로 설정된다. clk2r의 하강 에지에서, uda 발생기(48)는 그 값을 업데이트할 것이다. 단계(104)는 uda 값에 대한 로직 판별 블록이다. clk2r의 다음 상승 에지에서, 만일 uda가 로직 상태 1에 있다면, 신호 c[13]은 로직 상태 1로 고정된다. 만일 그렇지 않다면, c[13]은 단계(106)에서 로직 상태 0으로 고정된다. 그와 동시에, 신호 c[12]가 로직 상태 1로 설정된다. 단계(108)는 N이 0과 동일한지 여부를 판별하는 로직 판별 블록이며, 이는 모든 c 신호 설정들을 통하여 검색이 진행되었는지를 표시한다. 만일 그렇지 않다면, N은 단계(110)에서 1만큼 감소되고 데이터 흐름은 단계(102)로 되돌아간다. 단계(108)에서 판별되는 바와 같이 c[0]가 고정될 때까지 c[12]와 나머지 c[11:0]에 대한 값을 고정하기 위해 단계들이 반복된다. 이 시점에서, 단계(112)에서 c_ready가 c 발생기(44)에 의해 하이로 바뀔 것이다. c[13]에서부터 c[0]까지, 각각의 제어 핀은 DCO 출력 클록 주기를 조절하기 위해 서로 다른 가중치를 가지며, c[13]은 가장 큰 가중치를 가지고 c[0]는 가장 작은 가중치를 가진다. 단계(114)는 이진 검색에서 얻어진 c 값들에 대해 PLL이 락된 것인지 여부를 판별하는 로직 판별 블록이다. 만일 시스템이 언락된 것이 아니면, 흐름은 단계(108)로 되돌아간다. 만일 시스템이 언락된 것으로 판별되면, 언락 검출기(52)는 흐름을 단계(100)로 되돌리도록 리셋 신호를 발생시킨다.
이론상, 신호 c[12]의 가중치는 신호 c[13]의 50%와 동일하여야 하고, 신호 c[11]의 가중치는 신호 c[12]의 50%와 동일하여야 하고, 기타 이와 같아서, 신호 c[0]의 가중치는 c[13]의 가중치의 1/213, 즉 0.012%와 동일할 것이다. 그러므로 극도의 정확성이 제공될 것이다. 하지만, 공정 편차, 온도 편차, 및 전압 편차들이 존재할 수 있다는 것을 고려하여, 실제 비율은 정확히 50%와 동일하지 않을 수 있다. 이러한 편차들이 악영향을 주지 않도록 확실히 하기 위해 비율은 약간 더 높게 조절될 수 있다. c[13] 내지 c[0]에 대한 가능한 서로 다른 가중치들(단위: ps)은 c[13] - 640, c[12] - 321, c[11] - 185, c[10] - 94.7, c[9] - 49.3, c[8] - 29.3, c[7] - 18.4, c[6] - 11.2, c[5] - 7.86, c[4] - 5.66, c[3] - 4.14, c[2] - 2.69, c[1] - 2.13, c[0] - 1.41과 같다.
"c[13:0]"의 값이 고정된 후에, 예상 주파수를 대략적으로 캡처한다. 하지만, 이 주파수는 아직 충분히 정확하지 않아서 추가의 튜닝이 이루어져야 한다. "c[0]"의 값을 변화시키는 것이 DCO 출력 클록 사이클 시간을 1.4ps 정도로 작게 조절할 수 있도록 DCO가 설계될 수 있다 하더라도, c 제어 신호에 의해 제공되는 1.4ps 튜닝 정확도는 여전히 불충분하다. 이는 피드백 카운터, 카운터(F)를 통하여 지나간 후에 지터가 배수되고 clk2r 주기 내의 마지막 dco_out 사이클에서 2*DF*1.4ps의 지터를 유발하도록 축적될 수 있기 때문이다. 2*DF*1.4ps의 지터는 매우 상당한 것이다.
DCO 출력 클록 지터를 감소시키거나 제거하기 위해, 다음의 방식으로 사이클 제어가 수행된다. PLL이 락될 때, clk2r의 하나의 주기 Tclk2r은 각각의 dco_out 주기 Tdco의 2*DF 배와 동일하다. c[0]가 스위치 오프, 즉 도 2의 DCO에 도시된 관련 DL0가 비활성화되고 DCO 링 발진기에 부하를 주지 않는다고 가정하면, 첫번째 2*DF-1 dco_out 사이클들은 각각 Tdco-1.4ps의 주기를 가질 것이다. dco_en이 clk2r의 하강 에지와 상승 에지에서 dco_out을 '0'으로 설정하기 때문에(도 7a 참조), dco_out의 2*DF 사이클들은 하나의 clk2r 주기 안으로 맞춰 들어가야 할 것이다. 그러므로, 참조 번호 "1"에 의해 표시된 dco_out의 마지막 사이클의 주기는 다음과 같을 것이다.
Tlcd = Tclk2r - (2*DF-1)(Tdco-1.4ps)
도 7a에 도시된 바와 같이, 이 마지막 dco_out 사이클의 주기는 그 앞의 다른 2*DF-1 사이클들에 비하면 더 긴 것이고 그 차이는 2*DF*1.4ps의 지터에 해당할 수 있다.
Tlcd - (Tdco-1.4ps) = Tclk2r - (2*DF-1)(Tdco-1.4ps) - (Tdco-1.4ps) = 2*DF* Tdco - (2*DF-1)(Tdco-1.4ps) - (Tdco-1.4ps) = 2*DF*1.4ps
유사하게, 만일 c[0]가 스위치 온된다면, 2*DF*1.4ps의 축적된 지터는 마지막 dco_out 사이클에도 역시 존재할 것이지만, 이 마지막 사이클의 주기는 그 앞의 다른 2*DF-1 사이클들에 비하면 더 짧을 것이다. c[0]와 관련된 부하 셀이 이미 크기에 있어서 아주 작기 때문에, 디바이스 축소를 통한 정확도 개선의 여지는 거의 없으므로 지터 문제를 해결하는 대체가능한 방법들이 선택되어야 한다.
DCO 출력 클록 지터를 감소시키기 위하여 사이클 제어(cycle control)로 지칭되는 새로운 방법이 이용된다. 일반적인 용어로, 사이클 제어는 dco_out 주파수가 목표치보다 더 빠른지 더 느린지 여부에 관한 "ud 발생기"로부터의 피드백에 응답하여 단일의 clk2r 시간 주기 내에서 일부 사이클들의 "dco_out" 시간 주기를 조절하는 것을 수반한다. 그러므로, 단일의 clk2r 사이클 내에서 설정들이 수정되지 않는 경우인 "c 발생기"에 의해 생성되는 c[13:0] 제어 신호들과 달리, "asc" 신호가 단일의 clk2r 사이클 내에서 다른 값들을 취하도록 함으로써 DCO에 적용되는 부하 설정들이 clk2r 주기 내에서 달라질 수 있다. 이는 DCO를 요구 주파수로 튜닝함에 있어서 더 큰 정밀도를 가능하게 한다.
DCO 출력 "락" 지터의 감소를 책임지는 신호는 도 4에 도시된 asc 발생기 모듈(42)에 의해 발생되는 출력 신호 asc이다. asc는 c[13] 내지 c[0]가 따라가는 clk2r의 주파수에 비해 더 높은 주파수를 가지는 dco_out의 클록을 따라간다. 이리하여, 하나의 clk2r 주기 내에서 asc 값이 여러 번 변화될 수 있다. asc가 스위치 온 될 때에는, asc 신호에 묶여진 DLA가 활성화되어 링 발진기의 속도를 늦추기 때문에 각각의 DCO 출력 클록 사이클의 주기는 고정된 양, 예컨대 2ps 만큼 증가될 것이다. 반면에, asc가 스위치 오프 될 때에는, DLA는 비활성화되고 조절이 전혀 이루어지지 않는다. 하나의 clk2r 사이클에서, 2*DF dco_out 사이클들이 존재하고, 만일 일정 퍼센트의 dco_out 사이클들에서 asc를 '1'로 설정하고 다른 dco_out 사이클들에서 asc를 '0'으로 설정하면, 하나의 clk2r 사이클에서 축적되는 지터는 상당히 감소될 것이다.
clk2r 주기 내의 dco_out 사이클들은 각각 12개의 dco_out 사이클들을 포함하는 서브세트로 그룹화된다(다른 개수들도 또한 적합할 수 있다). plus_num[3:0] 입력 신호의 값(이는 이진 스트링임)은 12개로 이루어진 각각의 서브세트 내에서 asc가 하이인 dco_out 사이클들의 개수를 결정한다. 도 4의 plus_num 발생기 모듈(40)은 clk2r 신호의 상승 에지에서 plus_num[3:0] 신호를 발생시킨다. 만일 uda가 clk2r 상승 에지에서 '1'과 동일하면, plus_num[3:0]은 1만큼 증가할 것이고, 이는 12개로 이루어진 각각의 서브세트 내에서 하나의 추가 dco_out 사이클에 대해 asc가 '1'일 것이라는 것을 의미하며, 만일 그렇지 않으면 plus_num[3:0]은 12개로 이루어진 각각의 서브세트 내에서 1만큼 감소할 것이다. 앞서 논의된 바와 같이, '1'의 uda 값은 dco_out 클록이 빠르다는 것을 가리키는 반면 '0'의 uda 값은 느리다는 것을 가리킨다. 그러므로, asc 조절은 dco_out이 빠른지 느린지 여부에 관한 uda 발생기의 표시에 의거한다.
이제 사이클 제어의 적용예를 도시한 도 7b의 예를 보면, uda가 왼쪽에서부터 첫번째 clk2r 사이클의 상승 에지에서 0이므로 asc는 6개의 dco_out 사이클 동안 하이로 있다. 한편, uda는 두번째 clk2r 사이클의 상승 에지에서 1이므로 asc는 7개의 dco_out 사이클 동안 하이로 있다.
clk2r 주기 내에서 dco_out 사이클들이 각각 12개의 dco_out 사이클들을 포함하는 서브세트들로 그룹화되고 dco_out 사이클에 대해 이루어지는 조절량이 2ps라고 가정하면, 사이클 제어를 이용함으로써 최대 지터는 (2*DF/12)*2ps로 감소될 수 있다. 이는 plus_num 값이 변화할 때 dco_out 사이클이 clk2r 주기 내에서 2*DF/12 만큼 조절되기 때문이다. dco_out의 최대 지터는 각각의 clk2r 주기의 마지막 dco_out 사이클에서 발생한다.
이진 검색 후에, c[13:0]이 고정되고(즉, 락됨), 사이클 제어 절차가 시작된다. 그런 다음, 락 검출기(50) 모듈이 매 clk2r 사이클마다 uda 신호가 로직 상태들 사이에 토글(toggle)될 지(0->1 또는 1->0) 여부를 검출할 것이다. 만일 uda가 3개의 연속된 clk2r 사이클 동안 반대 값으로 토글되면, 락 검출기(52)는 로직 하이의 락 신호를 발생시킬 것이고, 이는 PLL 시스템이 락된 것을 가리킨다. 그 후에, 만일 기준 입력 클록 주파수, 입력 분주기 비율 DR, 또는 출력 분주기 비율 DP가 변화된다면, 언락 검출기(52) 모듈이 clk2r과 clkf의 스큐(skew)가 지연 문턱값(threshold delay)보다 큰지 여부를 검출할 것이다. 만일 그렇다면, PLL 시스템을 리셋시키기 위해 짧은 양(short positive)의 펄스 unrockt_rst가 발생될 것이다. 락 신호는 로우의 로직 상태로 되돌아가고, PLL 시스템은 다시 c[13:0] 신호들을 고정하기 위해 이진 검색 절차을 재시작할 것이다. 시스템은 다시 최대 25개의 분주된 기준 클록 사이클들(clk2r) 안에 락된 상태에 도달할 수 있다.
PLL 시스템이 락 상태에 있는 동안에, postc 발생기 모듈(46)은 입력 클록 지터 공차를 증가시키도록 동작한다. postc 발생기 모듈의 기능은 이진 출력 신호 postc[5:0]를 발생시킴으로써 입력 클록 지터에 대한 PLL의 공차를 증가시키는 것이며, postc[5:0]는 DCO로 입력되어 DCO 주파수가 입력 클록 주파수(clkin)를 쫓아갈 수 있도록 DCO 주파수를 미미하게 조절하는데 사용된다.
현재 서술되는 실시예에서, postc[5:0]는 6 디지트(digit)의 이진 스트링이다. 도 2의 DCO 회로도에서 도시된 바와 같이, postc[5:0] 이진 스트링에서 각각의 디지트는 각각의 디지털 부하 DL0와 관련된다. '0'의 값은 관련 부하 셀을 비활성화하는 반면 '1'의 값은 그것을 활성화한다. postc 신호의 값은 ud 발생기로부터 postc 발생기로 입력되는 ud_postc[1:0] 신호의 값에 의거하여 변화될 수 있다. ud_postc[1:0] 신호의 값은 차례로 plus_num[3:0]과 uda의 조합에 의거하여 바뀐다. plus_num[3:0]이 4'b1011이고 uda가 '0'이면, ud_postc[1:0]는 2'b01일 것이다. "plus_num[3:0]"이 4'b0000이고 "uda"가 '1'이면, ud_postc[1:0]는 2'b10일 것이고, 그렇지 않으면 "ud_postc[1:0]"는 2'b00일 것이다. 그러므로, DCO 링 발진기에서 부하를 다르게 하는 것이 가능하며, 따라서 입력 클록 지터나 미미한 주파수 변화에 응답하여 DCO 출력 주파수를 조절하는 것이 가능하다.
도 8은 본 개시의 한 실시예에 따른 postc 발생기의 회로도이다. postc 발생기는 양방향 시프트 체인(bi-directional shift chain)이며, 여기서 ud_postc[1:0]는 시프트 체인이 오른쪽으로 시프트할지 왼쪽으로 시프트할지 여부를 제어하는 데 사용된다. 예를 들면, ud_postc[1:0]=2'b01 일 때, postc[0] 내지 postc[5] 체인은 오른쪽으로 시프트되고 도 8의 가장 왼쪽 출력은 1로 설정된다. 그러므로, 만일 postc[0:5]가 초기에 111000의 리셋 값을 가진다면, ud_postc[1:0]=2'b01 는 111100의 새로운 postc[0:5]를 만들 것이다. 반면에, ud_postc[1:0]=2'b10 일 때에는, postc[0] 내지 postc[5] 체인은 왼쪽으로 시프트되고 도 8의 가장 오른쪽 출력은 0으로 설정된다. 그러므로, 111000의 원래 값을 갖는 postc[0:5]는 110000으로 변화될 것이다. ud_postc=2'b00이나 2'b11일 때에는, postc[0:5]의 변화는 없다.
도 9는 전형적인 경우, 최상의 경우, 및 최악의 경우에 DCO 출력 클록 주파수 범위를 보여주도록 그래프로 나타낸 것이며, 모든 PVT 코너(corner)들에 대하여 DCO 주파수 튜닝 범위는 0.885GHz ~ 1.869GHz이다. 최상의 경우 PVT 코너는 -40C/1.1V/FF이다. 전형적인 경우의 PVT 코너는 25C/1.0V/TT이다. 최악의 경우 PVT 코너는 125C/0.9V/SS이다.
요약하면, 개시된 디지털 PLL 시스템은 매우 작은 칩 면적을 차지하면서 훌륭한 성능을 달성한다. 기존의 PLL의 배치들보다 더 작은 지터를 가지고 더 넓은 주파수 범위를 커버하도록 DCO 주파수를 디지털 방식으로 제어하기 위해 지연 셀 개수 조절, 지연 셀 부하 조절 및 사이클 제어가 수행된다. 가장 빠른 락을 달성하기 위해 이진 검색이 이용된다. PLL이 락된 후에, 기준 주파수의 변화를 쫓아가서 더 나은 입력 클록 지터 공차를 얻기 위해 시프트 스캔 체인(shift scan chain)이 사용된다. 본 PLL 시스템은 기본 지연 셀들로서 NAND 게이트들을 사용하며, 이는 아주 짧은 시간에 DCO를 완전히 디스에이블시키고 리셋할 수 있고, 그럼으로써 다음 기준 클록 사이클로 지터가 축적되는 것을 방지한다. 안정된 DCO 발진이 제공된다. 예를 들면, 개시된 실시예의 하나의 예로, PLL은 글로벌파운드리즈의 65nmG 공정을 사용하여 확인된 실리콘일 수 있고, PLL은 단지 5255um2만을 사용한다(즉, PLL 칩 면적의 3%). DCO 주파수는 모든 PVT 코너들에서 900MHz ~ 1.8GHz 범위에 있을 수 있다. DCO 주파수가 1.8GHz에 있을 때, 동작 전류는 단지 하나의 1.0V 전원을 사용하여 대략 1.0mA이다. 본 PLL은 50개의 분주된 기준 클록 사이클(10MHz 분주된 기준 클록에서 5us) 안에 매우 빨리 락될 수 있고, 그 출력 클록 지터는 40ps보다 더 작다.
본 개시에서, 본 발명의 바람직한 실시예들과 본 발명의 몇몇 다양한 예들만이 도시되고 서술되어 있다. 본 발명은 다양한 다른 조합들과 환경들에서 이용될 수 있으며 본 출원서에서 표현된 바와 같은 발명의 개념의 범위 안에서 변형되거나 수정될 수 있다는 것을 이해하여야 한다. 예를 들면, 균등한 로직 요소들이 서술된 것들을 대신할 수 있다는 것은 이미 고려된 사항이다.

Claims (20)

  1. 기준 클록 신호를 수신하기 위한 기준 클록 입력(reference clock input)과;
    조절가능한 클록 신호를 출력하도록 구성되는 디지털 제어 발진기(digital controlled oscillator)와; 그리고
    상기 기준 클록 입력과 상기 제어 발진기의 입력 사이에 연결되는 디지털 검출기(digital detector)를 포함하며, 상기 검출기는 상기 발진기의 출력에 연결되고, 상기 발전기 출력 클록 신호의 검출된 주파수에 따라 출력 동작 신호 주파수를 설정하기 위한 제어 신호들을 상기 발진기로 인가하도록 구성되며,
    상기 출력 신호의 위상은 각각의 입력 클록 사이클 동안에 상기 디지털 검출기 제어 신호들에 의해 선택적으로 조절되는
    위상 고정 루프(phase locked loop) 제어 시스템.
  2. 제1항에 있어서,
    상기 기준 클록 신호를 복수의 미리 설정된 분주율들(dividing rates) 중 하나로 분주하기 위해 상기 기준 클록 입력에 연결되는 입력 분주기(input divider)와; 그리고
    상기 발진기 출력 신호를 복수의 미리 설정된 분주율들 중 하나로 분주하기 위해 상기 발진기 출력에 연결되는 출력 분주기(output divider)
    를 더 포함하는 위상 고정 루프 제어 시스템.
  3. 제2항에 있어서,
    상기 입력 분주기는 상기 수신되는 기준 클록 신호에 대한 분주율을 선택하기 위한 제어 입력을 포함하고, 상기 출력 분주기는 상기 출력 신호에 대한 분주율을 선택하기 위한 제어 입력을 포함하는
    위상 고정 루프 제어 시스템.
  4. 제2항에 있어서,
    상기 디지털 검출기는 복수의 제어 신호 발생기 출력 단자들에서 각각 출력되는 복수의 이진 제어 신호들을 발생시키도록 구성되는 제어 신호 발생기를 포함하고,
    상기 발진기는 상기 제어 신호 발생기 출력 단자들에 각각 연결되는 입력들을 가지는 복수의 디코더 로직 셀들(decoder logic cells)을 포함하는
    위상 고정 루프 제어 시스템.
  5. 제4항에 있어서,
    상기 제어 신호 발생기는 상기 분주된 기준 클록 신호에 응답하는
    위상 고정 루프 제어 시스템.
  6. 제4항에 있어서,
    상기 발진기 출력에 연결되는 카운터(counter)를 더 포함하며,
    상기 디지털 검출기는 상기 입력 분주기에 연결되는 제1 입력과, 상기 카운터에 연결되는 제2 입력과, 그리고 상기 제어 신호 발생기에 연결되는 출력을 가지는 비교기(comparator)를 포함하는
    위상 고정 루프 제어 시스템.
  7. 제6항에 있어서,
    상기 디지털 검출기는 상기 입력 분주기에 연결되는 제1 입력과, 상기 비교기에 연결되는 제2 입력과, 그리고 상기 발진기에 연결되는 출력을 가지는 시프트 발생기(shift generator)를 포함하는
    위상 고정 루프 제어 시스템.
  8. 제7항에 있어서,
    상기 시프트 발생기는 직렬로 연결되는 복수의 플립-플롭들(flip-flops)을 포함하고, 상기 각각의 플립-플롭은 상기 발진기의 각각의 제어 입력에 연결되는 출력을 가지는
    위상 고정 루프 제어 시스템.
  9. 제4항에 있어서,
    상기 발진기는 제1 그룹의 높은 지연 셀들(large delay cells)과 제2 그룹의 낮은 지연 셀들(small delay cells)을 포함하는
    위상 고정 루프 제어 시스템.
  10. 제9항에 있어서,
    상기 디지털 제어 발진기(DCO)는 그 기본 지연 셀(basic delay cell)로서 NAND 게이트들을 포함하는
    위상 고정 루프 제어 시스템.
  11. 제9항에 있어서,
    상기 발진기는 상기 제어 신호 발생기의 출력 단자들에 각각 연결되는 입력들을 가지는 복수의 로직 부하 소자들(logic load elements)을 더 포함하고,
    상기 로직 소자들은 상기 출력 신호의 위상을 조절하기 위한 상기 제어 신호들을 수신하기 위해 상기 검출기에 연결되는
    위상 고정 루프 제어 시스템.
  12. 제4항에 있어서,
    상기 디지털 검출기는 상기 발진기 출력 신호에 연결되는 입력을 가지는 비동기 사이클 제어 발생기(asynchronous cycle control generator)를 더 포함하고,
    상기 제어 신호 발생기의 이진 출력 제어 신호들은 상기 기준 클록 신호의 주파수를 캡처(capture)하도록 고정되고, 상기 비동기 사이클 제어 발생기는 상기 분주된 기준 신호에 관한 상기 발진기 출력 신호의 위상에 응답하는
    위상 고정 루프 제어 시스템.
  13. 제12항에 있어서,
    상기 디지털 검출기는 락(lock) 출력 신호를 발생시키기 위해 상기 입력 분주기와 상기 출력 분주기의 상기 분주율들에 응답하는 락 검출기(lock detector)를 더 포함하는
    위상 고정 루프 제어 시스템.
  14. 제13항에 있어서,
    상기 디지털 검출기는 만일 상기 락 검출기에 의해 상기 입력 분주기나 출력 분주기 중 어느 하나의 상기 분주율들에 있어서 변화가 검출되었다면 상기 락 출력 신호에 응답하여 리셋 신호를 출력하기 위한 언락 발생기(unlock generator)를 더 포함하는
    위상 고정 루프 제어 시스템.
  15. 주파수와 위상에 있어서 기준 클록 신호와 락된 출력 신호를 발생시키기 위한 방법으로서,
    상기 출력 신호를 생성하기 위해 상기 기준 클록 신호를 디지털 링 발진기(digital ring oscillator)에 연결하는 단계와;
    상기 출력 신호의 상기 주파수를 설정하기 위해 상기 링 발진기에서 복수의 디코더 로직 셀들을 제어하는 단계와;
    상기 디코더 로직 셀들의 지연 부하를 조절하여 그에 따라 상기 출력 신호의 상기 위상을 변화시키기 위해 각각의 기준 클록 사이클 동안에 상기 링 발진기에서 복수의 로직 부하 셀들을 제어하는 단계
    를 포함하는 방법.
  16. 제15항에 있어서,
    상기 디코더 로직 셀들을 제어하는 단계는
    상기 발진기의 상기 출력 신호들의 사이클들을 카운트하고, 미리 설정된 카운트되는 사이클 구간들에서 상기 발진기의 신호를 상기 기준 신호와 비교하는 단계와, 그리고
    상기 비교하는 것에 응답하여 복수의 이진 제어 신호들을 발생시키는 단계를 포함하는 방법.
  17. 제16항에 있어서,
    상기 발생시키는 단계는 각각의 디코더 로직 셀에 대하여 이진 검색을 적용하는 것을 포함하는
    방법.
  18. 제17항에 있어서,
    상기 기준 클록 신호의 상기 주파수 레이트(frequency rate)에 있어서 변화를 감지하는 것과, 그리고
    상기 감지된 변화에 응답하여 상기 이진 검색을 리셋하는 것을 더 포함하는
    방법.
  19. 제15항에 있어서,
    상기 복수의 로직 부하 셀들을 제어하는 단계는 기준 클록 사이클 시간의 소정의 퍼센트 동안에 상기 로직 부하 셀들에 인가되는 이진 비동기 사이클 제어 신호의 상태를 변화시키는 것을 포함하는
    방법.
  20. 제19항에 있어서,
    상기 소정의 퍼센트는 선택적으로 미리 설정되는
    방법.
KR1020110096547A 2011-06-14 2011-09-23 디지털 위상 고정 루프 시스템 및 방법 KR20120138211A (ko)

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