JP6077290B2 - 半導体装置、無線通信端末及び半導体装置の制御方法 - Google Patents

半導体装置、無線通信端末及び半導体装置の制御方法 Download PDF

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Description

本発明は、ＰＬＬ回路等を含む高周波信号処理装置等の半導体装置、無線通信端末及び半導体装置の制御方法に関する。
無線通信端末等に用いられる高周波信号処理装置は、ディジタル型ＰＬＬ(Phase-Locked Loop)回路等のＰＬＬ回路を備えている。例えば、特許文献１には、ディジタル型ＰＬＬ回路の構成が開示されている。
特開２０１１−１５５６０１号公報
本願の発明者は、無線通信端末等に用いられる高周波信号処理装置の開発に際し、様々な課題を見出した。本願で開示される各実施の形態は、例えば、無線通信端末に好適な半導体装置を提供する。さらに詳細な特徴は、本明細書の記述及び添付図面によって明らかにされる。
本明細書に開示される一つの態様は、ＰＬＬ回路を含み、当該ＰＬＬ回路は、所定周波数成分のノイズ強度を検出するノイズ強度検出部と、前記ノイズ強度検出部によって検出されたノイズ強度に基づいて基準信号と分周信号との位相差を調整する位相差調整部と、を備える。
前記一実施の形態によれば、良質な半導体装置、無線通信端末、及び、半導体装置の制御方法を提供することができる。
実施の形態１にかかる無線通信端末の一例を示す外観図である。 実施の形態１にかかる無線通信端末の一例を示す外観図である。 実施の形態１にかかる無線通信端末の内部構造を示すブロック図である。 実施の形態１にかかる無線通信端末に設けられたＲＦサブシステムの具体的構成例を示すブロック図である。 実施の形態１にかかるディジタル型ＰＬＬ回路の構成例を示す図である。 実施の形態１にかかるディジタル型ＰＬＬ回路の動作を示すフローチャートである。 実施の形態１にかかるディジタル型ＰＬＬ回路の動作を説明するための図である。 位相差調整部ＣＴＬ１による位相差調整度合いとノイズ強度検出部ＦＴ１による検出結果（ノイズ強度）との関係を示す図である。 実施の形態２にかかるＰＬＬ回路の構成例を示す図である。 本発明者が検討したディジタル型ＰＬＬ回路の構成を示すブロック図である。 本発明者が検討したディジタル型ＰＬＬ回路の発振周波数と位相誤差との関係を示す図である。 本発明者が検討したディジタル型ＰＬＬ回路のオフセット周波数と位相雑音との関係を示す図である。 本発明者が検討したディジタル型ＰＬＬ回路のオフセット周波数と位相雑音との関係を示す図である。 本発明者が検討したディジタル型ＰＬＬ回路における周波数と電力（ノイズ）との関係を示す図である。
＜発明者による事前検討＞
実施の形態の説明をする前に、本発明者が事前検討した内容について説明する。
無線通信端末等に用いられる高周波信号処理装置は、上記したように、ディジタル型ＰＬＬ回路等のＰＬＬ回路を備えている。
図９は、本発明者が検討したディジタル型ＰＬＬ回路の構成を示すブロック図である。図９に示すディジタル型ＰＬＬ回路は、ディジタル位相差検出器ＤＰＦＤ、ディジタルローパスフィルタＤＬＰＦ、ディジタル制御発振器ＤＣＯ、増幅器ＡＭＰ、分周器ＤＩＶ１、及び、マルチモジュラスディバイダ（分周部）ＭＭＤを備える。
ディジタル位相差検出器ＤＰＦＤは、基準発振信号Ｆｒｅｆと分周発振信号Ｆｄｉｖとの位相差を検出する。ディジタルローパスフィルタＤＬＰＦは、ディジタル位相差検出器ＤＰＦＤの検出結果に応じたディジタルコード（制御信号）を出力する。ディジタル制御発振器ＤＣＯは、ディジタルローパスフィルタＤＬＰＦから出力されたディジタルコードに応じた周波数の発振信号Ｆｏｓｃ１を出力する。この発振信号Ｆｏｓｃ１は増幅器ＡＭＰによって増幅される。分周器ＤＩＶ１は、増幅器ＡＭＰによって増幅された発振信号Ｆｏｓｃ１を分周（例えば２分周）して発振信号Ｆｏｓｃ２として出力する。マルチモジュラスディバイダＭＭＤは、発振信号Ｆｏｓｃ２を少数以下の分周比で分周して分周発振信号Ｆｄｉｖとして出力する。
ここで、発振器系の信号（例えば、発振信号Ｆｏｓｃ１、Ｆｏｓｃ２）と基準信号（例えば、基準発振信号Ｆｒｅｆ）との間のカップリングにより、以下の式（１）で表されるスプリアス周波数Ｆｓｐｕｒにてスプリアスノイズが発生する。このカップリングは、例えば、発振器系の信号が電源電圧ＶＤＤや接地電圧ＶＳＳの信号線を介して基準信号側に伝搬することにより生じるものと考えられる。
Ｆｓｐｕｒ＝｜Ｎ×Ｆｏｓｃ−Ｍ×Ｆｒｅｆ｜ ・・・（１）
なお、Ｆｓｐｕｒはスプリアス周波数（スプリアスのオフセット周波数）を示し、Ｆｏｓｃは、発振器系の信号（例えば、発振信号Ｆｏｓｃ１，Ｆｏｓｃ２）の周波数を示し、Ｆｒｅｆは基準発振信号Ｆｒｅｆの周波数を示し、Ｍ，Ｎは何れも任意の整数を示す。
ここで、Ｆｓｐｕｒ，Ｍ，Ｎが小さいほどカップリングが強くなり、スプリアスノイズは大きくなる。このようなスプリアスノイズのうち特定チャネルにおいてディジタル型ＰＬＬ回路の帯域内に発生するスプリアスノイズは、ディジタルローパスフィルタＤＬＰＦで減衰しないため、当該特定チャネルにおける位相誤差特性を劣化させてしまう。つまり、図９のディジタル型ＰＬＬ回路は、特定チャネルにおいてＰＬＬ帯域内に発生するスプリアスノイズの影響により、当該特定チャネルにおける位相誤差特性を劣化させてしまうという問題があった。
図１０は、本発明者が検討したディジタル型ＰＬＬ回路の発振周波数と位相誤差との関係の一例を示す図である。図１０に示すように、位相誤差特性は、特定チャネルにおいて１［ｄｅｇｒｍｓ］以上劣化している。
図１１はスプリアス周波数がディジタルローパスフィルタＤＬＰＦのカットオフ周波数Ｆｃより高い場合を示している。この場合には、ディジタルローパスフィルタＤＬＰＦは、カットオフ周波数Ｆｃを十分に小さくして（例えば１０ＫＨｚ以下にして）、当該スプリアス周波数Ｆｓｐｕｒにて発生するスプリアスノイズを除去する（減衰させる）必要がある。しかしながら、カットオフ周波数Ｆｃを小さくするのは、狭帯域化によりセトリング時間（発振信号Ｆｏｓｃ１が安定するまでの時間）を長くしてしまうため好ましくない。
図１２はスプリアス周波数がディジタルローパスフィルタＤＬＰＦのカットオフ周波数Ｆｃより低い場合を示している。この場合には、スプリアス周波数を除去するためにカットオフ周波数Ｆｃを低くすることが考えられる。しかし、高周波信号処理装置においては、送信信号を大電力で出力する必要があるため、カットオフ周波数Ｆｃを低くすることはできない。言い換えると、当該ディジタル型ＰＬＬ回路を広帯域（例えば８０ＫＨｚ）にしておく必要があるため、当該スプリアス周波数Ｆｓｐｕｒにて発生するスプリアスノイズを除去することができない。
図１１及び図１２の例のように、特定チャネルにおいて発生するスプリアスノイズは、ディジタルローパスフィルタＤＬＰＦで除去されない場合がある。このような場合には、ディジタルローパスフィルタＤＬＰＦを用いる以外の方法でスプリアスノイズを抑制することで、特定チャネルにおける位相誤差特性の劣化を抑制することが求められる。
さらに、図９の例では、発振器系の信号（例えば、発振信号Ｆｏｓｃ１、Ｆｏｓｃ２）と基準信号（例えば、基準発振信号Ｖｒｅｆ）との間のカップリングのパスが複数（本例では２つ）存在する。それに伴い、式（１）によって求められるスプリアス周波数も複数存在する。
図１３は、本発明者が検討したディジタル型ＰＬＬ回路の周波数と電力（ノイズ）との関係を示す図である。図１３に示すように、基準発振信号ＦｒｅｆのＭ倍の高調波が発振器系の信号（ここではＦｏｓｃ１）Ｆｏｓｃの基本波にカップリングすることにより、大きなスプリアスノイズが発生する。
複数のスプリアスタイプが存在する場合、これら複数のスプリアスタイプのそれぞれにおいて大きなスプリアスノイズが発生し得る。このような場合には、対策が必要なスプリアスノイズを予め特定しておき、特定されたスプリアスノイズを抑制することで、特定チャネルにおける位相誤差特性の劣化を抑制することが求められる。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
＜実施の形態１＞
まず、図１Ａ及び図１Ｂを参照して、本実施の形態にかかる半導体装置が適用される電子機器として好適な無線通信端末の概要について説明する。図１Ａ及び図１Ｂは、無線通信端末５００の構成例を示す外観図である。なお、図１Ａ及び図１Ｂでは、無線通信端末５００がスマートフォンである場合について示している。しかしながら、無線通信端末５００は、フィーチャーフォン(例えば、折り畳み式の携帯電話端末)、携帯ゲーム端末、タブレットＰＣ(Personal Computer)、ノートＰＣ等のその他の無線通信端末であってもよい。また、当然のことながら、本実施の形態にかかる半導体装置は、無線通信端末以外に適用することも可能である。
図１Ａは、無線通信端末５００を形成する筐体５０１の一方の主面(前面)を示している。筐体５０１の前面には、ディスプレイデバイス５０２、タッチパネル５０３、幾つかの操作ボタン５０４、及び、カメラデバイス５０５が配置されている。一方、図１Ｂは、筐体５０１の他方の主面(背面)を示している。筐体５０１の背面には、カメラデバイス５０６が配置されている。
ディスプレイデバイス５０２は、ＬＣＤ(Liquid Crystal Display)やＯＬＥＤ(Organic Light-Emitting Diode)ディスプレイ等であり、その表示面が筐体５０１の前面に位置するように配置されている。タッチパネル５０３は、ディスプレイデバイス５０２の表示面を覆うように配置されるか、或いはディスプレイデバイス５０２の裏面側に配置され、ユーザーによる表示面への接触位置を検知する。つまり、ユーザーは、指や専用のペン(一般に、スタイラスと呼称される)等でディスプレイデバイス５０２の表示面に触れることで、無線通信端末５００を直感的に操作することができる。また、操作ボタン５０４は、無線通信端末５００に対する補助的な操作に用いられる。なお、無線通信端末によっては、このような操作ボタンが設けられないこともある。
カメラデバイス５０６は、そのレンズユニットが筐体５０１の背面に位置するように配置されたメインカメラである。一方、カメラデバイス５０５は、そのレンズユニットが筐体５０１の前面に位置するように配置されたサブカメラである。なお、無線通信端末によっては、このようなサブカメラが設けられないこともある。
＜無線通信端末５００の内部構成＞
続いて、図２を参照して、本実施の形態にかかる無線通信端末５００の内部構成を説明する。図２は、本実施の形態にかかる無線通信端末５００の内部構成の一例を示すブロック図である。図２に示すように、無線通信端末５００は、アプリケーションプロセッサ６０１、ベースバンドプロセッサ６０２、ＲＦ（Radio Frequency）サブシステム６０３、メモリ６０４、バッテリ６０５、パワーマネジメントＩＣ（ＰＭＩＣ：Power Management Integrated Circuit）６０６、表示部６０７、カメラ部６０８、操作入力部６０９、オーディオＩＣ６１０、マイク６１１、及び、スピーカ６１２を含む。
アプリケーションプロセッサ６０１は、メモリ６０４に格納されたプログラムを読み出して、無線通信端末５００の各種機能を実現するための処理を行う。例えば、アプリケーションプロセッサ６０１は、メモリ６０４からＯＳ（Operating System）プログラムを実行すると共に、このＯＳプログラムを動作基板とするアプリケーションプログラムを実行する。
ベースバンドプロセッサ６０２は、無線通信端末５００が送受信するデータに対して符号化（例えば、畳み込み符号やターボ符号等の誤り訂正符号化）処理又は復号化処理等を含むベースバンド処理を行う。より具体的には、ベースバンドプロセッサ６０２は、送信データをアプリケーションプロセッサ６０１から受け取り、受け取った送信データに対して符号化処理を施して、ＲＦサブシステム６０３に送信する。また、ベースバンドプロセッサ６０２は、ＲＦサブシステム６０３から受信データを受け取り、受け取った受信データに対して復号化処理を施してアプリケーションプロセッサ６０１に送信する。
ＲＦサブシステム６０３は、無線通信端末５００が送受信するデータに対する変調処理又は復調処理を行う。より具体的には、ＲＦサブシステム６０３は、ベースバンドプロセッサ６０２から受け取った送信データを搬送波により変調処理して送信信号を生成し、アンテナを介して送信信号を出力する。また、ＲＦサブシステム６０３は、アンテナを介して受信信号を受信し、受信信号を搬送波により復調処理して受信データを生成し、当該受信データをベースバンドプロセッサ６０２に送信する。
メモリ６０４は、アプリケーションプロセッサ６０１により利用されるプログラム及びデータを格納する。また、メモリ６０４は、電源が遮断されても記憶したデータを保持する不揮発性メモリと、電源が遮断された場合に記憶したデータがクリアされる揮発性メモリを含む。
バッテリ６０５は、電池であり、無線通信端末５００が外部電源によらずに動作する場合に利用される。なお、無線通信端末５００は、外部電源が接続されている場合においてもバッテリ６０５の電源を利用してもよい。また、バッテリ６０５としては、二次電池を利用することが好ましい。
パワーマネジメントＩＣ６０６は、バッテリ６０５又は外部電源から内部電源を生成する。この内部電源は、無線通信端末５００の各ブロックに与えられる。このとき、パワーマネジメントＩＣ６０６は、内部電源の供給を受けるブロック毎に内部電源の電圧を制御する。パワーマネジメントＩＣ６０６は、アプリケーションプロセッサ６０１からの指示に基づき内部電源の電圧制御を行う。さらに、パワーマネジメントＩＣ６０６は、ブロック毎に内部電源の供給と遮断とを制御することもできる。また、パワーマネジメントＩＣ６０６は、外部電源の供給がある場合、バッテリ６０５への充電制御も行う。
表示部６０７は、例えば、液晶表示装置であって、アプリケーションプロセッサ６０１における処理に従い様々な画像を表示する。表示部６０７において表示される画像には、ユーザーが無線通信端末５００に動作指示を与えるユーザーインタフェース画像、カメラ画像、動画等が表される。
カメラ部６０８は、アプリケーションプロセッサからの指示に従い、画像を取得する。操作入力部６０９は、ユーザーが操作して無線通信端末５００に操作指示を与えるユーザーインタフェースである。オーディオＩＣ６１０は、アプリケーションプロセッサ６０１から送信される音声データをデコードしてスピーカ６１２を駆動すると共に、マイク６１１から得た音声情報をエンコードして音声データを生成し、当該音声データをアプリケーションプロセッサ６０１に出力する。
＜ＲＦサブシステム６０３の具体的構成例＞
図３は、ＲＦサブシステム６０３の具体的構成例を示すブロック図である。図３に示すＲＦサブシステム６０３は、高周波信号処理装置ＲＦＩＣ、パワーアンプ回路（電力増幅回路）ＨＰＡ１，ＨＰＡ２、デュプレクサＤＰＸ、アンテナスイッチＡＮＴＳＷ、及び、アンテナＡＮＴ、を備える。なお、図３には、ベースバンドプロセッサ６０２も示されている。
特に限定はされないが、ベースバンドプロセッサ６０２及び高周波信号処理装置ＲＦＩＣは、それぞれＣＭＯＳ製造プロセスによって形成された個別の半導体チップによって実現され、パワーアンプ回路ＨＰＡ１，ＨＰＡ２、デュプレクサＤＰＸ、及び、アンテナスイッチＡＮＴＳＷは、例えば、１個のモジュール配線基板（代表的にはセラミック基板）上に複数の部品を適宜実装することで実現される。
<<高周波信号処理装置ＲＦＩＣ>>
高周波信号処理装置ＲＦＩＣは、送信回路ブロックＴＸＢＫ、受信回路ブロックＲＸＢＫ、及び、送受信共通の制御ユニットを備えている。当該制御ユニットの中には、マイクロコンピュータユニットＭＣＵ、送信用バス制御ユニットＢＳＣＴＬ＿ＴＸ、受信用バス制御ユニットＢＳＣＴＬ＿ＲＸ、リセット制御ユニットＲＳＣＴＬ、及び、フロントエンド制御ユニットＦＥＭＣＴＬが含まれている。マイクロコンピュータユニットＭＣＵは、中央演算処理回路（プロセッサユニット）やメモリユニット等を含み、ベースバンドプロセッサ６０２と適宜通信を行いながら高周波信号処理装置ＲＦＩＣ全体の制御を行う。
送信用バス制御ユニットＢＳＣＴＬ＿ＴＸは、送信回路ブロックＴＸＢＫ内の各種回路とバスを介して接続され、マイクロコンピュータユニットＭＣＵからの命令に基づいて送信回路ブロックＴＸＢＫの制御を行う。受信用バス制御ユニットＢＳＣＴＬ＿ＲＸは、受信回路ブロックＲＸＢＫ内の各種回路とバスを介して接続され、マイクロコンピュータユニットＭＣＵからの命令に基づいて受信回路ブロックＲＸＢＫの制御を行う。リセット制御ユニットＲＳＣＴＬは、例えば、電源投入を検出した際や外部から高周波信号処理装置ＲＦＩＣに向けたリセット命令を受けた場合に、高周波信号処理装置ＲＦＩＣ内の各種回路への電源供給や動作クロックの供給等を適宜制御する。フロントエンド制御ユニットＦＥＭＣＴＬは、送信用バス制御ユニットＢＳＣＴＬ＿ＴＸ，受信用バス制御ユニットＢＳＣＴＬ＿ＲＸを介してマイクロコンピュータユニットＭＣＵの制御を受け、例えば、パワーアンプ回路ＨＰＡ１，ＨＰＡ２の活性化・非活性化の制御や、アンテナスイッチＡＮＴＳＷの制御などを行う。
送信回路ブロックＴＸＢＫは、送信用ロジック回路ＬＯＧ＿ＴＸ、ＤＡコンバータＤＡＣ１〜ＤＡＣ３、送信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸ、送信用ミキサ回路ＭＩＸ＿ＴＸ１，ＭＩＸ＿ＴＸ２、可変利得増幅回路ＰＧＡ１及び自動パワー制御回路ＡＰＣを備えている。ＤＡコンバータＤＡＣ１、ミキサ回路ＭＩＸ＿ＴＸ１及び可変利得増幅回路ＰＧＡ１は、例えばＷ−ＣＤＭＡ（Wideband Code Division Multiple Access）（又はその拡張規格となるＨＳＤＰＡ：High Speed Downlink Packet Access）やＬＴＥ（Long Term Evolution）向けの処理回路となっている。ＤＡコンバータＤＡＣ２及びミキサ回路ＭＩＸ＿ＴＸ２は、例えばＧＳＭ（登録商標）（Global System for Mobile Communications）向けの処理回路となっている。
Ｗ−ＣＤＭＡ（ＨＳＤＰＡ）やＬＴＥでは、例えば７００ＭＨｚ帯〜２．６ＧＨｚ帯の間で規定された１０個を超える周波数帯が適宜使用される。Ｗ−ＣＤＭＡ（ＨＳＤＰＡ）では、ＱＰＳＫ（Quadrature Phase Shift Keying）、ＨＰＳＫ（Hybrid Phase Shift Keying）、１６ＱＡＭ（Quadrature Amplitude Modulation）等の位相・振幅変調方式が用いられ、ＬＴＥでは、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ等の位相・振幅変調方式が用いられる。ＧＳＭでは、例えば、８５０ＭＨｚ帯（ＧＳＭ８５０）、９００ＭＨｚ帯（ＧＳＭ９００）、１．８ＧＨｚ帯（ＤＣＳ（Digital Cellular System）１８００）、１．９ＧＨｚ帯（ＰＣＳ（Personal Communications Service）１９００）が使用される。ＧＳＭ８５０，ＧＳＭ９００はＧＳＭのロウバンド等と呼ばれ、ＤＣＳ１８００，ＰＣＳ１９００は、ＧＳＭのハイバンド等と呼ばれる。ＧＳＭでは、例えば、ＧＭＳＫ（Gaussian filtered Minimum Shift Keying）や８ＰＳＫ等の位相（周波数）変調方式が用いられる。
送信用ロジック回路ＬＯＧ＿ＴＸは、ベースバンドプロセッサ６０２からの送信データ信号（送信ベースバンド信号）を差動インタフェース回路ＬＶＤＳを介して受け、所定のディジタル処理（例えば１０Ｂ８Ｂ符号化や、変調用ディジタルベースバンド信号（位相情報等）の生成処理など）を行う。ＤＡコンバータＤＡＣ１は、送信用ロジック回路ＬＯＧ＿ＴＸからの変調用ディジタルベースバンド信号をアナログベースバンド信号ＴＸＤＡＴに変換する。ディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸは、所定の送信キャリア周波数を持つローカル信号（局部発振信号、キャリア信号）ＬＯ＿ＴＸを生成する。ミキサ回路ＭＩＸ＿ＴＸ１は、ＤＡコンバータＤＡＣ１からのアナログベースバンド信号ＴＸＤＡＴをディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸからのローカル信号ＬＯ＿ＴＸを用いて変調ならびにアップコンバート（周波数変換）する。可変利得増幅回路ＰＧＡ１は、ミキサ回路ＭＩＸ＿ＴＸ１の出力信号を所定のゲインで増幅し、パワーアンプ回路ＨＰＡ１に向けて出力する。
ＤＡコンバータＤＡＣ２は、送信用ロジック回路ＬＯＧ＿ＴＸからの変調用ディジタルベースバンド信号をアナログベースバンド信号ＴＸＤＡＴに変換する。ミキサ回路ＭＩＸ＿ＴＸ２は、ＤＡコンバータＤＡＣ２からのアナログベースバンド信号ＴＸＤＡＴをディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸからのローカル信号ＬＯ＿ＴＸを用いて変調ならびにアップコンバートし、パワーアンプ回路ＨＰＡ２に向けて出力する。自動パワー制御回路ＡＰＣは、パワーアンプ回路ＨＰＡ１，ＨＰＡ２の出力電力が目標値となるようにＤＡコンバータＤＡＣ３を介して制御する。なお、Ｗ−ＣＤＭＡ（ＨＳＤＰＡ）やＬＴＥでは、ＧＳＭモード（ＧＭＳＫ変調）での定包括線変調と異なり包括線変動が生じる変調方式が用いられるため、可変利得増幅回路ＰＧＡ１が備わっている。また、例えば、ディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸにおける送信キャリア周波数や、可変利得増幅回路ＰＧＡ１のゲインや、自動パワー制御回路ＡＰＣにおける出力電力の目標値は、送信用バス制御ユニットＢＳＣＴＬ＿ＴＸを介してマイクロコンピュータユニットＭＣＵによって設定される。
受信回路ブロックＲＸＢＫは、低雑音増幅回路ＬＮＡａ，ＬＮＡｂ、受信用ミキサ回路ＭＩＸ＿ＲＸａ，ＭＩＸ＿ＲＸｂ、ローパスフィルタＬＰＦａ，ＬＰＦｂ、可変利得増幅回路ＰＧＡａ，ＰＧＡｂ、ＡＤコンバータＡＤＣａ，ＡＤＣｂ、ディジタルフィルタＤＦＬＴａ，ＤＦＬＴｂ、受信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＲＸ、及び、受信用ロジック回路ＬＯＧ＿ＲＸを備えている。ここでは、所謂受信ダイバーシティ構成が採用されており、低雑音増幅回路〜ディジタルフィルタまでの経路が２系統設けられている。なお、受信ダイバーシティとは、複数のアンテナを用意し、入力を選択・合成することで信号強度を上げる仕組みである。
低雑音増幅回路ＬＮＡａ，ＬＮＡｂは、何れもデュプレクサＤＰＸ及びアンテナスイッチＡＮＴＳＷを介して入力された受信電力信号ＲＸを低雑音で増幅する。ディジタル型ＰＬＬ回路ＤＰＬＬ＿ＲＸは、所定の受信キャリア周波数を持つローカル信号（局部発振信号、キャリア信号）ＬＯ＿ＲＸを生成する。ミキサ回路ＭＩＸ＿ＲＸａ，ＭＩＸ＿ＲＸｂは、それぞれ低雑音増幅回路ＬＮＡａ，ＬＮＡｂの出力信号をディジタル型ＰＬＬ回路ＤＰＬＬ＿ＲＸからのローカル信号ＬＯ＿ＲＸを用いて復調ならびにダウンコンバート（周波数変換）し、アナログベースバンド信号ＲＸＤＡＴを出力する。ローパスフィルタＬＰＦａ，ＬＰＦｂは、それぞれミキサ回路ＭＩＸ＿ＲＸａ，ＭＩＸ＿ＲＸｂからのアナログベースバンド信号ＲＸＤＡＴにおける不要な高周波成分を除去する。
可変利得増幅回路ＰＧＡａ，ＰＧＡｂは、それぞれ、ローパスフィルタＬＰＦａ，ＬＰＦｂの出力信号をＡＤコンバータＡＤＣａ，ＡＤＣｂの入力レンジを加味したゲインで増幅する。ＡＤコンバータＡＤＣａ，ＡＤＣｂは、それぞれ可変利得増幅回路ＰＧＡａ，ＰＧＡｂからのアナログ信号をディジタルベースバンド信号に変換する。ディジタルフィルタＤＦＬＴａ，ＤＦＬＴｂは、それぞれＡＤコンバータＡＤＣａ，ＡＤＣｂからのディジタルベースバンド信号に対して、インタポレーション（interpolation）やデシメーション（decimation）といったフィルタリング処理を行う。受信用ロジック回路ＬＯＧ＿ＲＸは、ディジタルフィルタＤＦＬＴａ，ＤＦＬＴｂからのディジタル信号に対して所定のディジタル処理（例えば８Ｂ１０Ｂ復号化等）を行い、その結果を受信データ信号（受信ベースバンド信号）として差動インタフェース回路ＬＶＤＳを介してベースバンドプロセッサ６０２に出力する。なお、例えば、ディジタル型ＰＬＬ回路ＤＰＬＬ＿ＲＸにおける受信キャリア周波数は、受信用バス制御ユニットＢＳＣＴＬ＿ＲＸを介してマイクロコンピュータユニットＭＣＵによって設定される。
<<パワーアンプ回路ＨＰＡ１，ＨＰＡ２>>
パワーアンプ回路ＨＰＡ１，ＨＰＡ２は、例えばＬＤＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor）やＨＢＴ（Hetero-junction Bipolar Transistor）等によって実現される。パワーアンプ回路ＨＰＡ１は、前述した高周波信号処理装置ＲＦＩＣ内の可変利得増幅回路ＰＧＡ１の出力信号を増幅し、送信電力信号ＴＸとしてデュプレクサＤＰＸ及びアンテナスイッチＡＮＴＳＷに出力する。パワーアンプ回路ＨＰＡ２は、前述した高周波信号処理装置ＲＦＩＣ内の送信用ミキサ回路ＭＩＸ＿ＴＸ２の出力信号を増幅し、送信電力信号ＴＸとしてデュプレクサＤＰＸ及びアンテナスイッチＡＮＴＳＷに出力する。
なお、パワーアンプ回路ＨＰＡ１，ＨＰＡ２の出力ノードには、図示はしないが例えば電力検出回路（カプラ）等が設けられ、前述した自動パワー制御回路ＡＰＣは、当該電力検出回路の検出結果とマイクロコンピュータユニットＭＣＵからの目標値を比較することでパワーアンプ回路ＨＰＡ１，ＨＰＡ２の出力電力を制御する。また、ここでは、例えばＷ−ＣＤＭＡ等用として代表的に１個のパワーアンプ回路ＨＰＡ１が示されているが、実際には、７００ＭＨｚ帯〜２．６ＧＨｚ帯といった広い周波数帯に対応するため複数個のパワーアンプ回路ＨＰＡ１が設けられ、これに応じて高周波信号処理装置ＲＦＩＣ内のミキサ回路ＭＩＸ＿ＴＸ１等も複数個設けられる。これは、パワーアンプ回路ＨＰＡ２に関しても同様であり、さらに、高周波信号処理装置ＲＦＩＣ内の低雑音増幅回路ＬＮＡａ，ＬＮＡｂに関しても同様である。
<<デュプレクサＤＰＸ、アンテナスイッチＡＮＴＳＷ>>
デュプレクサＤＰＸは、例えば、ＳＭＤ（Surface Mount Device）部品やモジュール配線基板上の配線パターン等によって実現され、送信周波数帯と受信周波数帯の分離を行う。アンテナスイッチＡＮＴＳＷは、例えば、ガリウムヒ素（ＧａＡｓ）等の化合物半導体基板やＳＯＩ（Silicon on Insulator）基板等を用いたＭＭＩＣ（Monolithic Microwave IC）によって実現され、アンテナＡＮＴの接続先を適宜制御する。通常、アンテナＡＮＴと、送信電力信号ＴＸ又は受信電力信号ＲＸと、の結合は、ＧＳＭではＴＤＤ（Time Division Duplex）方式に伴いアンテナスイッチＡＮＴＳＷを介して行われ、Ｗ−ＣＤＭＡ，ＬＴＥではＦＤＤ（Frequency Division Duplex）方式に伴いデュプレクサＤＰＸを介して行われる。
このように、高周波信号処理装置ＲＦＩＣ内にディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸ，ＤＰＬＬ＿ＲＸを適用することで、小面積化、低電源電圧化、高性能化（高速化）等が図り易くなる。しかしながら、これらディジタル型ＰＬＬ回路は、上記したように、何も対策しなければ、特定チャネルにおいてＰＬＬ帯域内に発生するスプリアスノイズの影響により、当該特定チャネルにおける位相誤差特性を劣化させてしまう。そこで、実施の形態１にかかるディジタル型ＰＬＬ回路は、Ｆｒｅｆ，Ｆｏｓｃの位相差を調整することによりカップリング強度を抑制可能であることに着目して、この問題を解決している。以下、具体的に説明する。
＜実施の形態１にかかるディジタル型ＰＬＬ回路の具体的構成例＞
図４は、実施の形態１にかかるディジタル型ＰＬＬ回路１の構成例を示すブロック図である。図４に示すディジタル型ＰＬＬ回路１は、例えば、図３に示す高周波信号処理装置ＲＦＩＣに設けられたディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸ，ＤＰＬＬ＿ＲＸのそれぞれに適用される。
図４に示すディジタル型ＰＬＬ回路１は、ディジタル位相差検出器（位相差検出部）ＤＰＦＤ、周波数設定ロジック部ＬＯＧ＿ＦＳＥＴ、ディジタル制御発振器（発振部）ＤＣＯ、増幅器ＡＭＰ、分周器ＤＩＶ１、及び、マルチモジュラスディバイダ（分周部）ＭＭＤを備えている。
<<ディジタル位相差検出器ＤＰＦＤ>>
ディジタル位相差検出器ＤＰＦＤは、水晶発振回路等によって生成された基準発振周波数（例えば２６ＭＨｚ）を持つ基準発振信号（基準信号）Ｆｒｅｆと、マルチモジュラスディバイダＭＭＤによって生成された分周発振信号（分周信号）Ｆｄｉｖと、の位相差を検出する。
具体的には、ディジタル位相差検出器ＤＰＦＤは、電源レギュレータＬＤＯ、周波数差検出カウンタＦＣＮＴ、及び、時間差検出回路ＴＤＣを備える。電源レギュレータＬＤＯは、ディジタル型ＰＬＬ回路１の電源電圧を生成する。周波数差検出カウンタＦＣＮＴは、基準発振信号Ｆｒｅｆと分周発振信号Ｆｄｉｖとをそれぞれカウントすることで、その周波数差を検出する。時間差検出回路ＴＤＣは、例えば複数段の単位遅延回路（ＣＭＯＳインバータ回路）を有し、分周発振信号Ｆｄｉｖと基準発振信号Ｆｒｅｆとの位相差を検出する。具体的には、例えば分周発振信号Ｆｄｉｖを単位遅延回路で順次遅延させ、各単位遅延回路の出力を基準発振信号Ｆｒｅｆに同期してラッチし、このラッチ結果によって位相差を検出する。ＣＭＯＳ製造プロセスの微細化に伴い当該単位遅延回路の遅延量が小さくなるほど、位相差検出結果の高精度化が図れる。
<<周波数設定ロジック部ＬＯＧ＿ＦＳＥＴ>>
周波数設定ロジック部ＬＯＧ＿ＦＳＥＴは、自動バンド選択部ＡＢＳ、加算器ＡＤＤ、ディジタルローパスフィルタ（フィルタ）ＤＬＰＦ、デコーダＤＥＣ、ノイズ強度検出部ＦＴ１、及び、位相差調整部ＣＴＬ１を備えている。自動バンド選択部ＡＢＳは、例えば分周発振信号Ｆｄｉｖを基準発振信号Ｆｒｅｆでカウントすることで両者の周波数差を検出し、当該周波数差に応じたディジタルコードを持つトリミング信号（周波数調整信号）ＴＲＭを出力する。加算器ＡＤＤは、ディジタル位相差検出器ＤＰＦＤによる周波数差の検出結果（周波数差検出カウンタＦＣＮＴのディジタル出力）と位相差の検出結果（時間差検出回路ＴＤＣのディジタル出力）を合成する。
ディジタルローパスフィルタＤＬＰＦは、加算器ＡＤＤから出力されたディジタルコードに対して平均化処理を施す。デコーダＤＥＣは、ディジタルローパスフィルタＤＬＰＦの処理結果となるディジタルコード（制御信号）をデコード（コード変換）し、実際の周波数設定用のディジタルコード（例えば、スイッチのオン・オフ情報）となるファイン信号（周波数調整信号）ＦＮＥ及びフラクショナル信号（周波数調整信号）ＦＲＣを出力する。
ノイズ強度検出部ＦＴ１は、ディジタルローパスフィルタＤＬＰＦから出力されたディジタルコード（制御信号）に含まれる所定周波数成分のノイズ強度（スプリアスノイズの強度）ＳＬを検出する。例えば、ノイズ強度検出部ＦＴ１は、ディジタルローパスフィルタＤＬＰＦから出力されたディジタルコード（制御信号）に含まれる所定周波数成分をフーリエ変換することで、所定周波数におけるノイズ強度ＳＬを検出する。
位相差調整部ＣＴＬ１は、ノイズ強度検出部ＦＴ１の検出結果（所定周波数におけるノイズ強度ＳＬ）に基づいて基準発振信号Ｆｒｅｆと分周発振信号Ｆｄｉｖとの位相差を調整する。
具体的には、位相差調整モードにて、位相差調整部ＣＴＬ１は、複数の異なる調整幅でそれぞれ基準発振信号Ｆｒｅｆと分周発振信号Ｆｄｉｖとの位相差を調整する。また、位相差調整モードにて、ノイズ強度検出部ＦＴ１は、複数の異なる調整幅でそれぞれ位相差が調整された場合における複数のノイズ強度ＳＬを検出する。そして、通常動作モードにて、位相差調整部ＣＴＬ１は、複数のノイズ強度ＳＬのうち最小値を示すノイズ強度ＳＬに対応する調整幅で位相差調整する。つまり、位相差調整部ＣＴＬ１は、位相差調整後のノイズ強度検出部ＦＴ１の検出結果が最小値を示すように、基準発振信号Ｆｒｅｆと分周発振信号Ｆｄｉｖとの位相差を調整する。
図４の例では、位相差調整部ＣＴＬ１は、ノイズ強度検出部ＦＴ１の検出結果（所定周波数におけるノイズ強度ＳＬ）に基づいて調整信号（ディジタル値）を生成し、加算器ＡＤＤに対して出力している。加算器ＡＤＤは、ディジタル位相差検出器ＤＰＦＤの出力の合成結果（ディジタルコード）と、位相差調整部ＣＴＬ１からの調整信号（ディジタル値）と、加算して出力する。それにより、基準発振信号Ｖｒｅｆと分周発振信号Ｆｄｉｖとの位相差は調整信号（ディジタル値）に相当する位相差分だけ調整される。ノイズ強度検出部ＦＴ１及び位相差調整部ＣＴＬ１の詳細な動作については後述する。
<<ディジタル制御発振器ＤＣＯ>>
ディジタル制御発振器ＤＣＯは、クロスカップル接続（一方のゲートが他方のドレインに接続）された２個のＰＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ１，ＭＰ２と、クロスカップル接続された２個のＮＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ１，ＭＮ２と、コイルＬ１と、３系統の容量バンクＣＢＫ１〜ＣＢＫ３を備えている。トランジスタＭＰ１，ＭＰ２のソースは電源電圧ＶＤＤに接続され、トランジスタＭＮ１，ＭＮ２のソースは接地電源電圧ＶＳＳに接続され、トランジスタＭＰ１，ＭＮ１のドレインはノードＮｒｆｐに接続され、トランジスタＭＰ２，ＭＮ２のドレインはノードＮｒｆｎに接続される。
コイルＬ１は、ノードＮｒｆｐ，Ｎｒｆｎ間に接続される。容量バンクＣＢＫ１は、一端がノードＮｒｆｐに接続される容量素子（例えばＭＯＳ容量）Ｃ１１と、一端がノードＮｒｆｎに接続される容量素子Ｃ１２と、容量素子Ｃ１１の他端と容量素子Ｃ１２の他端の間に接続されるスイッチＳＷ１０を備えている。ここでは、容量素子Ｃ１１，Ｃ１２及びスイッチＳＷ１０からなる一組の回路が代表的に示されているが、実際には、このような回路がノードＮｒｆｐ，Ｎｒｆｎ間に複数組設けられる。そして、この各組に含まれるスイッチＳＷ１０のオン・オフが自動バンド選択部ＡＢＳからのトリミング信号ＴＲＭによって制御される。なお、各組に含まれる容量素子の容量値は、必ずしも同一である必要はなく、容量素子Ｃ１１（＝Ｃ１２）を基準として２倍、４倍、８倍、…等の重み付けが適宜なされていてもよい。
同様に、容量バンクＣＢＫ２は、一端がノードＮｒｆｐに接続される容量素子Ｃ２１と、一端がノードＮｒｆｎに接続される容量素子Ｃ２２と、容量素子Ｃ２１の他端と容量素子Ｃ２２の他端の間に接続されるスイッチＳＷ２０を備え、このような回路が、ノードＮｒｆｐ，Ｎｒｆｎ間に複数組設けられる。この各組に含まれるスイッチＳＷ２０のオン・オフは、デコーダＤＥＣからのファイン信号ＦＮＥによって制御される。同様に、容量バンクＣＢＫ３は、一端がノードＮｒｆｐに接続される容量素子Ｃ３１と、一端がノードＮｒｆｎに接続される容量素子Ｃ３２と、容量素子Ｃ３１の他端と容量素子Ｃ３２の他端の間に接続されるスイッチＳＷ３０を備え、このような回路が、ノードＮｒｆｐ，Ｎｒｆｎ間に複数組設けられる。この各組に含まれるスイッチＳＷ３０のオン・オフは、デコーダＤＥＣからのフラクショナル信号ＦＲＣによって制御される。
このようなディジタル制御発振器ＤＣＯは、コイルＬ１と容量バンクＣＢＫ１〜ＣＢＫ３によるＬＣ共振型の発振回路となっており、ノードＮｒｆｐ，Ｎｒｆｎに相補の発振信号Ｆｏｓｃ１を出力する。この際に、トランジスタＭＰ１，ＭＰ２ならびにトランジスタＭＮ１，ＭＮ２は負性抵抗として機能する。当該発振回路の発振周波数は、容量バンクＣＢＫ１〜ＣＢＫ３内の各スイッチのオン・オフによって制御され、スイッチがオンに制御された組に含まれる容量素子が発振周波数を定めるパラメータとして寄与する。ここで、容量バンクＣＢＫ１〜ＣＢＫ３内の各容量素子の関係は、Ｃ１１（＝Ｃ１２）＞Ｃ２１（＝Ｃ２２）＞Ｃ３１（＝Ｃ３２）となっており、例えば、トリミング信号ＴＲＭによって２ＭＨｚ単位、ファイン信号ＦＮＥによって２０ｋＨｚ単位、フラクショナル信号ＦＲＣによって１．２５ｋＨｚ単位でそれぞれ発振周波数が調整される。
<<分周器ＤＩＶ１>>
分周器ＤＩＶ１は、増幅器ＡＭＰによって増幅された発振信号Ｆｏｓｃ１を２分周して発振信号Ｆｏｓｃ２（例えば２ＧＨｚ程度）として出力する。なお、分周器ＤＩＶ１は、マルチモジュラスディバイダＭＭＤが動作可能な程度にまで発振信号の周波数を落とすために設けられたものであり、発振信号の周波数を落とす必要が無ければ設けられる必要はない。
<<マルチモジュラスディバイダＭＭＤ>>
マルチモジュラスディバイダＭＭＤは、発振信号Ｆｏｓｃ２を時系列的に変化する分周比で分周して平均化することで、当該発振信号Ｆｏｓｃ２を実質的に小数点以下の精度の分周比で分周して分周発振信号Ｆｄｉｖ（例えば２６ＭＨｚ程度）として出力する。
（本実施の形態にかかるディジタル型ＰＬＬ回路１の動作）
続いて、図５、図６及び図７を参照して、本実施の形態にかかるディジタル型ＰＬＬ回路１の動作について説明する。図５は、ディジタル型ＰＬＬ回路１の動作を示すフローチャートである。図６は、ディジタル型ＰＬＬ回路１の動作を説明するための図である。図７は、位相差調整部ＣＴＬ１による位相差調整度合いとノイズ強度検出部ＦＴ１による検出結果（所定周波数におけるノイズ強度ＳＬ）との関係を示す図である。なお、以下の説明で用いられる数値は特に断りがない限り１０進数で表記されている。
なお、ディジタル型ＰＬＬ回路１は、通常動作モードにて発振動作を行う前に、位相差調整モードにて、所定周波数で発生するスプリアスノイズの抑制を行っている。ここで、所定周波数とは、例えば、スプリアスノイズの影響により位相誤差特性が大きく劣化しているバンドのセンター周波数近傍の特定チャネル等である。以下では、主として、ディジタル型ＰＬＬ回路１の位相差調整モードにおける動作を説明する。
まず、初期状態では、ループ変数Ｉは"０"に設定され、ＰＦＤｏｆｆｓｅｔ（位相差調整部ＣＴＬ１による位相差調整度合い；調整信号の値）は"０"に設定され、ＭｉｎＳＬ（ノイズ強度ＳＬの最小値）はディジタルローパスフィルタＤＬＰＦから出力されるディジタルコード（ＤＣ）の最大値に設定される（図５のステップＳ１０１）。その後、ディジタル型ＰＬＬ回路１はキャリブレーション動作（位相差調整モードでの動作）を開始する（図５のステップＳ１０２）。
次に、ディジタルローパスフィルタＤＬＰＦは、基準発振信号Ｆｒｅｆと分周発振信号Ｆｄｉｖとの位相差に応じたディジタルコード（ＤＣ）を出力する（図５のステップＳ１０３）。
次に、ループ変数Ｉ＝８であるか否かが判断される（図５のステップＳ１０４）。例えば、ループ変数Ｉ＝８である場合（図５のステップＳ１０４のＹＥＳ）、ステップＳ１１０の処理に進む。他方、ループ変数Ｉ＝８でない場合（図５のステップＳ１０４のＮＯ）、ステップＳ１０５の処理に進む。ここで、ステップＳ１０４において、ループ変数Ｉを８と比較しているが、ループの回数に応じて８より小さな値又は大きな値と比較してもよい。
ここでは、ループ変数Ｉ＝０（Ｉ≠８）であるため（図５のステップＳ１０４のＮＯ）、ＰＦＤｏｆｆｓｅｔは６４（＝１６×Ｉ＋６４）ＬＳＢに設定される（図５のステップＳ１０５）。それにより、基準発振信号Ｖｒｅｆと分周発振信号Ｆｄｉｖとの位相差はディジタル値６４ＬＳＢに相当する位相差分だけ調整される（例えば、分周発振信号Ｆｄｉｖの位相が進められる）。
次に、ノイズ強度検出部ＦＴ１は、ディジタルローパスフィルタＤＬＰＦから出力されたディジタルコードに含まれる所定周波数成分をフーリエ変換して、所定周波数におけるノイズ強度（スプリアスノイズの強度）ＳＬを出力する（図５のステップＳ１０６）。本例では、図６及び図７に示すように、ＰＦＤｏｆｆｓｅｔ＝６４ＬＳＢの場合、ノイズ強度ＳＬ＝２００ＬＳＢを示している。
次に、ノイズ強度ＳＬ＜ＭｉｎＳＬであるか否かが判断される（図５のステップＳ１０７）。例えば、ノイズ強度ＳＬ＜ＭｉｎＳＬである場合（図５のステップＳ１０７のＹＥＳ）、ステップＳ１０８の処理に進む。他方、ノイズ強度ＳＬ＜ＭｉｎＳＬでない場合（図５のステップＳ１０７のＮＯ）、ステップＳ１０８の処理を行わずにステップＳ１０９の処理に進む。
ここでは、ノイズ強度ＳＬ（＝２００ＬＳＢ）＜ＭｉｎＳＬ（＝ＤＣの最大値）であるため（図５のステップＳ１０７のＹＥＳ）、ＭｉｎＳＬは２００ＬＳＢ（このときのノイズ強度ＳＬ）に設定され、ＭｉｎＯｆｆｓｅｔは６４ＬＳＢ（このときのＰＦＤｏｆｆｓｅｔ）に設定される（図５のステップＳ１０８）。
その後、ループ変数Ｉが"１"だけ増加して（図５のステップＳ１０９）、ステップＳ１０４の処理に戻る。ステップＳ１０４〜Ｓ１０９の処理は、ループ変数Ｉ＝８になるまで繰り返される。
本例では、図６及び図７に示すように、ＰＦＤｏｆｆｓｅｔ＝１６０ＬＳＢ（即ち、Ｉ＝６）の場合に、最も小さいノイズ強度ＳＬ＝２０ＬＳＢを示す。したがって、ループ変数Ｉ＝８になった時点では、ＭｉｎＳＬは２０ＬＳＢに設定され、ＭｉｎＯｆｆｓｅｔは１６０ＬＳＢに設定されている。
ループ変数Ｉ＝８になると（図５のステップＳ１０４のＹＥＳ）、ディジタル型ＰＬＬ回路１はキャリブレーション動作（位相差調整モードでの動作）を停止する（図５のステップＳ１１０）。そして、ディジタル型ＰＬＬ回路１は、通常動作モードでのＰＤＦｏｆｆｓｅｔ（位相差調整部ＣＴＬ１による位相差調整度合い；調整信号の値）を最終的なＭｉｎｏｆｆｓｅｔの値１６０ＬＳＢに設定する（図５のステップＳ１１１）。その後、ディジタル型ＰＬＬ回路１は、通常動作モードにて発振動作を開始する（図５のステップＳ１１２）。このような処理が行われることで、特定チャネル（所定周波数）において発生するスプリアスノイズが効果的に抑制される。
このように、本実施の形態にかかるディジタル型ＰＬＬ回路１は、特定チャネルにおいてＰＬＬ帯域内に発生するスプリアスノイズを抑制することができる。その結果、特定チャネルにおける位相誤差特性の劣化が抑制される。
なお、チャネル及びスプリアスタイプを事前に決めておけば、特定の周波数に対してのみフーリエ変換をすればよくなるため、回路規模は縮小される。
＜実施の形態２＞
図８は、実施の形態２にかかるＰＬＬ回路２の構成例を示すブロック図である。図８に示すＰＬＬ回路２は、図４に示すディジタル型ＰＬＬ回路１と異なり、一部にアナログ制御を取り入れたＰＬＬ回路である。以下、具体的に説明する。
図８に示すＰＬＬ回路２は、位相差検出器ＰＦＤ、ローパスフィルタ（フィルタ）ＬＰＦ、電圧制御発振器（発振部）ＶＣＯ、分周器（分周部）ＤＩＶ２、ＡＤコンバータＡＤＣ２、ノイズ強度検出部ＦＴ２、及び、位相差調整部ＣＴＬ２を備えている。
位相差検出器ＰＦＤは、基準発振信号Ｆｒｅｆと分周発振信号Ｆｄｉｖとの位相差を検出する。ローパスフィルタＬＰＦは、位相差検出器ＰＦＤの検出結果に応じた制御電圧を出力する。電圧制御発振器ＶＣＯは、制御電圧に応じた周波数の発振信号Ｆｏｓｃ１を出力する。分周器ＤＩＶ２は、発振信号Ｆｏｓｃ１を分周して分周発振信号Ｆｄｉｖとして出力する。
ＡＤコンバータＡＤＣ２は、ローパスフィルタＬＰＦから出力された制御電圧（アナログ信号）をディジタル信号に変換して出力する。
ノイズ強度検出部ＦＴ２は、ＡＤコンバータＡＤＣ２の出力信号に含まれる所定周波数成分のノイズ強度（スプリアスノイズの強度）ＳＬを検出する。例えば、ノイズ強度検出部ＦＴ２は、ＡＤコンバータＡＤＣ２の出力信号に含まれる所定周波数成分をフーリエ変換することで、所定周波数におけるノイズ強度ＳＬを検出する。
位相差調整部ＣＴＬ２は、ノイズ強度検出部ＦＴ２の検出結果（所定周波数におけるノイズ強度ＳＬ）に基づいて基準発振信号Ｆｒｅｆと分周発振信号Ｆｄｉｖとの位相差を調整する。
具体的には、位相差調整モードにて、位相差調整部ＣＴＬ２は、複数の異なる調整幅でそれぞれ基準発振信号Ｆｒｅｆと分周発振信号Ｆｄｉｖとの位相差を調整する。また、位相差調整モードにて、ノイズ強度検出部ＦＴ２は、複数の異なる調整幅でそれぞれ位相差が調整された場合における複数のノイズ強度ＳＬを検出する。そして、通常動作モードにて、位相差調整部ＣＴＬ２は、複数のノイズ強度ＳＬのうち最小値を示すノイズ強度ＳＬに対応する調整幅で位相差調整する。つまり、位相差調整部ＣＴＬ２は、位相差調整後のノイズ強度検出部ＦＴ２の検出結果が最小値を示すように、基準発振信号Ｆｒｅｆと分周発振信号Ｆｄｉｖとの位相差を調整する。それにより、特定チャネル（所定周波数）において発生するスプリアスノイズが効果的に抑制される。
このように、本実施の形態にかかるＰＬＬ回路２は、実施の形態１にかかるディジタル型ＰＬＬ回路１の場合と同様に、特定チャネルにおいてＰＬＬ帯域内に発生するスプリアスノイズを抑制することができる。その結果、特定チャネルにおける位相誤差特性の劣化が抑制される。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１ ディジタル型ＰＬＬ回路
２ ＰＬＬ回路
５００ 無線通信端末
５０１ 筐体
５０２ ディスプレイデバイス
５０３ タッチパネル
５０４ 操作ボタン
５０５，５０６ カメラデバイス
６０１ アプリケーションプロセッサ
６０２ ベースバンドプロセッサ
６０３ サブシステム
６０４ メモリ
６０５ バッテリ
６０６ パワーマネジメントＩＣ
６０７ 表示部
６０８ カメラ部
６０９ 操作入力部
６１０ オーディオＩＣ
６１１ マイク
６１２ スピーカ
ＡＢＳ 自動バンド選択部
ＡＤＣ２，ＡＤＣａ，ＡＤＣｂ ＡＤコンバータ
ＡＤＤ 加算器
ＡＮＴ アンテナ
ＡＮＴＳＷ アンテナスイッチ
ＡＰＣ 自動パワー制御回路
ＢＳＣＴＬ＿ＲＸ 受信用バス制御ユニット
ＢＳＣＴＬ＿ＴＸ 送信用バス制御ユニット
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２ 容量素子
ＣＢＫ１〜ＣＢＫ３ 容量バンク
ＣＴＬ１，ＣＴＬ２ 位相差調整部
ＤＡＣ１〜ＤＡＣ３ ＤＡコンバータ
ＤＣＯ ディジタル制御発振器
ＤＥＣ デコーダ
ＤＦＬＴａ，ＤＦＬＴｂ ディジタルフィルタ
ＤＩＶ１，ＤＩＶ２ 分周器
ＤＬＰＦ ディジタルローパスフィルタ
ＤＰＦＤ ディジタル位相差検出器
ＤＰＬＬ＿ＴＸ，ＤＰＬＬ＿ＲＸ ディジタル型ＰＬＬ回路
ＤＰＸ デュプレクサ
ＦＣＮＴ 周波数差検出カウンタ
ＦＥＭＣＴＬ フロントエンド制御ユニット
ＦＴ１，ＦＴ２ ノイズ強度検出部
ＨＰＡ１，ＨＰＡ２ パワーアンプ回路
Ｌ１ コイル
ＬＤＯ 電源レギュレータ
ＬＮＡａ，ＬＮＡｂ 低雑音増幅回路
ＬＯＧ＿ＦＳＥＴ 周波数設定ロジック部
ＬＯＧ＿ＲＸ 受信用ロジック回路
ＬＯＧ＿ＴＸ 送信用ロジック回路
ＬＰＦ，ＬＰＦａ，ＬＰＦｂ ローパスフィルタ
ＬＶＤＳ 差動インタフェース回路
ＭＣＵ マイクロコンピュータユニット
ＭＩＸ＿ＲＸａ，ＭＩＸ＿ＲＸｂ 受信用ミキサ回路
ＭＩＸ＿ＴＸ１，ＭＩＸ＿ＴＸ２ 送信用ミキサ回路
ＭＭＤ マルチモジュラスディバイダ
ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２ トランジスタ
ＰＧＡ１，ＰＧＡａ，ＰＧＡｂ 可変利得増幅回路
ＰＦＤ 位相比較器
ＲＦＩＣ 高周波信号処理装置
ＲＳＣＴＬ リセット制御ユニット
ＲＸＢＫ 受信回路ブロック
ＳＷ１０，ＳＷ２０，ＳＷ３０ スイッチ
ＴＤＣ 時間差検出回路
ＴＸＢＫ 送信回路ブロック
ＶＣＯ 電圧制御発振器

Claims (12)

  1. ＰＬＬ回路を備えた半導体装置、
    ここで前記ＰＬＬ回路は以下を含む：
    （ａ）基準信号と分周信号との位相差を検出する位相差検出部；
    （ｂ）前記位相差検出部の検出結果に応じた制御信号を出力するフィルタ；
    （ｃ）前記制御信号に応じた周波数の発振信号を出力する発振部；
    （ｄ）前記発振信号を分周して前記分周信号として出力する分周部；
    （ｅ）前記制御信号に含まれる所定周波数成分のノイズ強度を検出するノイズ強度検出部；及び
    （ｆ）前記ノイズ強度検出部によって検出されたノイズ強度が小さくなるように前記基準信号と前記分周信号との位相差を調整する位相差調整部。
  2. 前記ノイズ強度検出部は、前記制御信号に含まれる所定周波数成分をフーリエ変換することで前記ノイズ強度を検出する、請求項１に記載の半導体装置。
  3. 前記位相差調整部は、複数の異なる調整幅でそれぞれ位相差が調整された場合において検出された複数の前記ノイズ強度のうち最小値を示すノイズ強度に対応する調整幅で、前記基準信号と前記分周信号との位相差を調整する、請求項１に記載の半導体装置。
  4. 前記位相差調整部は、位相差調整後に前記ノイズ強度検出部により検出されたノイズ強度が最小値を示すように、前記基準信号と前記分周信号との位相差を調整する、請求項１に記載の半導体装置。
  5. 前記フィルタは、前記位相差検出部の検出結果に応じたディジタルコードを前記制御信号として出力するディジタルローパスフィルタであって、
    前記発振部は、前記制御信号としての前記ディジタルコードに応じた周波数の前記発振信号を出力するディジタル制御発振器である、請求項１に記載の半導体装置。
  6. 前記ＰＬＬ回路は、
    ＡＤコンバータをさらに備え、
    前記フィルタは、前記位相差検出部の検出結果に応じた電圧値の前記制御信号を出力するローパスフィルタであって、
    前記発振部は、前記制御信号の電圧値に応じた周波数の前記発振信号を出力する電圧制御発振器であって、
    前記ＡＤコンバータは、前記制御信号の電圧値をディジタル信号に変換し、
    前記ノイズ強度検出部は、前記ディジタル信号に含まれる所定周波数成分のノイズ強度を検出する、請求項１に記載の半導体装置。
  7. 前記発振信号に基づいてベースバンド信号を高周波信号に変調又は高周波信号をベースバンド信号に復調するミキサをさらに備えた請求項１に記載の半導体装置。
  8. 前記半導体装置を備えた請求項７に記載の無線通信端末。
  9. 以下の工程を含む、ＰＬＬ回路を備えた半導体装置の制御方法：
    （ａ）基準信号と分周信号との位相差を検出する工程;
    （ｂ）位相差の検出結果に応じた制御信号を出力する工程;
    （ｃ）前記制御信号に応じた周波数の発振信号を出力する工程;
    （ｄ）前記発振信号を分周して前記分周信号として出力する工程；
    （ｅ）前記制御信号に含まれる所定周波数成分のノイズ強度を検出する工程；
    （ｆ）検出された前記ノイズ強度が小さくなるように前記基準信号と前記分周信号との位相差を調整する工程。
  10. 前記制御信号に含まれる所定周波数成分をフーリエ変換することで前記ノイズ強度を検出する、請求項９に記載の半導体装置の制御方法。
  11. 複数の異なる調整幅でそれぞれ前記基準信号と前記分周信号との位相差を調整し、
    複数の異なる調整幅でそれぞれ位相差が調整された場合における複数の前記ノイズ強度を検出し、
    前記複数のノイズ強度のうち最小値を示すノイズ強度に対応する調整幅で、前記基準信号と前記分周信号との位相差を調整する、請求項９に記載の半導体装置の制御方法。
  12. 位相差調整後に検出されたノイズ強度が最小値を示すように、前記基準信号と前記分周信号との位相差を調整する、請求項９に記載の半導体装置の制御方法。
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