JP4198303B2 - Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ - Google Patents
Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ Download PDFInfo
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- 238000000034 method Methods 0.000 title claims description 11
- 230000008030 elimination Effects 0.000 title description 5
- 238000003379 elimination reaction Methods 0.000 title description 5
- 238000001914 filtration Methods 0.000 claims description 23
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 17
- 239000003990 capacitor Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000010295 mobile communication Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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Description
【０００１】
【発明の属する技術分野】
本発明は、Fractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法及びFractional-NＰＬＬ周波数シンセサイザに関するものである。
【０００２】
携帯電話機等の移動体通信機器にはＰＬＬ周波数シンセサイザが利用されている。そして、移動体通信機器に使用されるＰＬＬ周波数シンセサイザは、さらなる高集積、低消費電力及び高速チャネル切り替えが求められている。
【０００３】
【従来の技術】
近年、移動体通信機器に使用されるＰＬＬ周波数シンセサイザとして、高速チャネル切り替えに優れたFractional-N（分数分周）ＰＬＬ周波数シンセサイザが利用されている。図４は、そのFractional-NＰＬＬ周波数シンセサイザの一例を示すブロック回路図である。Fractional-NＰＬＬ周波数シンセサイザ５０は、位相比較器５１、チャージポンプ５２、ローパスフィルタ（ＬＰＦ）５３、電圧制御発振器（ＶＣＯ）５４、可変分周器５５a及びアキュームレータ５５ｂを備えている。
【０００４】
位相比較器５１は、基準信号ｆｒと比較信号ｆｐとの位相を比較し、その比較結果に基づく位相差信号ΦＲ，ΦＰをチャージポンプ５２に出力する。チャージポンプ５２は位相差信号ΦＲ，ΦＰに基づいた電圧信号ＤｏをＬＰＦ５３に出力する。ＬＰＦ５３は、チャージポンプ５２の電圧信号Ｄｏを平滑することにより高周波成分を除去した制御電圧信号をＶＣＯ５４に出力する。
【０００５】
ＶＣＯ５４は、この制御電圧信号の電圧値に応じた周波数信号ｆvcoを可変分周器５５aに出力する。可変分周器５５aは、アキュームレータ５５ｂからのオーバーフロー信号ＯＶＦを入力する毎に周波数信号ｆvcoの分周をＭ分周からＭ＋１分周に変更する分周を行って比較信号ｆｐを位相比較器５１に出力する。
【０００６】
このFractional-NＰＬＬ周波数シンセサイザ５０は、周波数信号ｆvcoを基準信号ｆｒより細かなステップで変更させることができる。ところで、従来のFractional-NＰＬＬ周波数シンセサイザ５０は、等価的に分数分周（分周値の平均）をしているために位相誤差を発生する。図５は、基準信号ｆｒが２００ｋＨｚ、周波数信号ｆvcoが８００．０２５ＭＨｚであって、１／８分周の分数分周のFractional-NＰＬＬ周波数シンセサイザのロック状態での、基準信号ｆｒと比較信号ｆｐのタイミングチャートである。
【０００７】
図５に示すように、ロック状態においても、基準信号ｆｒと比較信号ｆｐが２５ｋＨｚの周期で位相誤差Δｔ０〜Δｔ７を発生する。詳述すると、位相が一致（Δｔ０；位相誤差が0.000ナノ秒（ｎｓ））した基準信号ｆｒと比較信号ｆｐの次の基準信号ｆｒと比較信号ｆｐの第１の位相誤差Δｔ１が1.094ナノ秒（ｎｓ）、次の基準信号ｆｒと比較信号ｆｐの第２の位相誤差Δｔ２が0.938ナノ秒、次の基準信号ｆｒと比較信号ｆｐの第３の位相誤差Δｔ３が0.782ナノ秒、次の基準信号ｆｒと比較信号ｆｐの第４の位相誤差Δｔ４が0.626ナノ秒、次の基準信号ｆｒと比較信号ｆｐの第５の位相誤差Δｔ５が0.470ナノ秒、次の基準信号ｆｒと比較信号ｆｐの第６の位相誤差Δｔ６が0.314ナノ秒、次の基準信号ｆｒと比較信号ｆｐの第７の位相誤差Δｔ７が0.158ナノ秒、そして、次の基準信号ｆｒと比較信号ｆｐが再び位相が一致（Δｔ０）し、以後同じように基準信号ｆｒと比較信号ｆｐとの間で、位相誤差Δｔ０〜Δｔ７を周期的に発生する。
【０００８】
ロック状態において、この周期的に繰り返す位相誤差Δｔ０〜Δｔ７は、位相比較器５１からチャージポンプ５２に出力されるパルス波形の位相差信号ΦＰ，ΦＲのパルス幅の相違としてあらわれる。その結果、チャージポンプ５２はロック状態にもかかわらず電圧信号Ｄｏが変動する。この変動する電圧信号Ｄｏは時定数の小さいＬＰＦ５３で除去できないため、ＶＣＯ５４から出力される周波数信号ｆvcoは良好なスプリアスレベルを得ることができない。つまり、周期的に繰り返す位相誤差Δｔ０〜Δｔ７によって、スプリアスレベルの低下、即ちスプリアスの増大を招いていた。
【０００９】
そこで、周期的に繰り返す位相誤差Δｔ０〜Δｔ７によるスプリアスの増大を抑制するために、図４に示すように、スプリアスキャンセル回路５６を設けていた。スプリアスキャンセル回路５６は、チャージポンプ５２から出力される電圧信号Ｄｏについて、周期的に発生する位相誤差Δｔ０〜Δｔ７に基づいて変動する電圧信号Ｄｏと逆相の電圧波形のキャンセル信号を生成する。詳述すると、アキュームレータ５５ｂのデジタル値がその時々の位相誤差Δｔ０〜Δｔ７と比例することに着目し、スプリアスキャンセル回路５６は、アキュームレータ５５ｂからのその時々の位相誤差Δｔ０〜Δｔ７をスケーリングしたデジタル値を入力し、そのデジタル値をデジタル・アナログ変換回路にてアナログに変換して逆相のアナログの電圧波形を形成する。
【００１０】
そして、変動する電圧信号Ｄｏにスプリアスキャンセル回路５６が生成したキャンセル信号を重畳させることによって変動がキャンセル（除去）される。そして、変動がキャンセルされた電圧信号ＤｏはＬＰＦ５３を介してＶＣＯ５４に出力される。その結果、周期的に位相誤差Δｔ０〜Δｔ７が発生してもスプリアスが低減された周波数信号ｆvcoがＶＣＯ５４から出力されることになる。
【００１１】
【発明が解決しようとする課題】
ところで、スプリアスキャンセル回路５６は、デジタル・アナログ変換回路やアナログ回路を有しているために電源及び温度依存性が非常に高い。そのため、スプリアスキャンセル回路５６は、アキュームレータ５５ｂからのデジタル信号に基づいて周期的に発生する位相誤差Δｔ０〜Δｔ７を予測してキャンセル信号の電圧波形の生成する際、その時々の電源電圧の変動や、温度の変動によって完璧にスプリアスを削除するための電圧波形を生成することは困難であった。
【００１２】
また、スプリアスキャンセル回路５６は、デジタル・アナログ変換回路やアナログ回路を有しているために回路規模が大きくなるとともに、消費電力の増大につながっていた。
【００１３】
本発明は、上記問題点を解消するために、電源電圧の変動や、温度の変動に左右されることなく分数分周に伴う位相誤差によるスプリアスを低減でき、チャネル切替の高速化、高集積化。低消費電力化を図ることができるFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法及びFractional-NＰＬＬ周波数シンセサイザを提供することにある。
【００１４】
【課題を解決するための手段】
請求項１に記載の発明は、ロック状態おいて分数分周に伴う基準信号と比較信号との位相誤差に対して、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて、位相誤差のない基準信号と比較信号を第１の位相比較器に、位相誤差がある基準信号と比較信号を前記第１の位相比較器とは別の第２の位相比較器に振り分け、その第２の位相比較器から出力される位相差信号のパルス波形を消去して前記分数分周に伴う基準信号と比較信号との位相誤差を除去するようにしたことを要旨とする。
【００１６】
請求項２に記載の発明は、基準信号と分数分周された比較信号とを第１の位相比較器にて比較し、その第１の位相比較器から出力される位相差信号をチャージポンプにて電圧信号に変換し、その電圧信号をローパスフィルタにて平滑にして電圧制御信号として電圧制御発振器に出力し、その電圧制御発振器にて前記電圧制御信号に基づく周波数の周波数信号を可変分周器に出力するようにしたFractional-NＰＬＬ周波数シンセサイザであって、前記第１の位相比較器とは別の前記基準信号と前記比較信号とを入力し位相を比較する第２の位相比較器と、前記第２の位相比較器から出力される位相差信号のパルス波形を消去するフィルタリング回路と、ロック状態において分数分周に伴う基準信号と比較信号との位相誤差に対して、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて、位相誤差がある基準信号と比較信号を前記第２の位相比較器に、位相誤差のない基準信号と比較信号を前記第１の位相比較器に振り分ける選択回路とを備えたことを要旨とする。
【００１７】
請求項３に記載の発明は、請求項２に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、前記フィルタリング回路からの信号と第１の位相比較器からの位相差信号は、論理回路を介して前記チャージポンプに出力するようにした。
【００１８】
請求項４に記載の発明は、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第１の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第２の制御ループとを、前記所定の位相誤差範囲内の基準信号及び比較信号と、前記所定の位相誤差範囲外の基準信号及び比較信号と、の間で切り換え、前記第２の制御ループにおいて、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去するようにしたことを要旨とする。
【００１９】
請求項５に記載の発明は、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第１の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第２の制御ループと、前記第１の制御ループと前記第２の制御ループとを、前記所定の位相誤差範囲内の基準信号及び比較信号と、前記所定の位相誤差範囲外の基準信号及び比較信号と、の間で切り換える選択回路と、を有し、前記第２の制御ループは、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去するようにしたことを要旨とする。
【００２０】
請求項６に記載の発明は、請求項６に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、前記第２の制御ループはフィルタを含み、前記フィルタにより位相差信号のパルス波形を消去して、前記所定の位相誤差範囲外の位相誤差を除去するようにした。
【００２２】
（作用）
請求項１に記載の発明によれば、位相誤差がある基準信号と比較信号に基づく第２の位相比較器から出力されるパルス幅が異なる一対の位相差信号のパルス波形は消去される。従って、ロック状態において分数分周に伴う基準信号と比較信号との位相誤差が発生していても、スプリアスが低減された周波数信号を電圧制御発振器から出力することができる。
【００２３】
請求項２に記載の発明によれば、ロック状態において選択回路によって位相誤差がある基準信号と比較信号が第２の位相比較器に入力される。第２の位相比較器から出力される一対の位相差信号のパルス波形は、位相誤差を含む基準信号と比較信号に基づいてパルス幅が異なるパルス波形となる。パルス幅が異なるパルス波形の一対の位相差信号は、フィルタリング回路によって消去される。従って、ロック状態において分数分周に伴う基準信号と比較信号との位相誤差が発生していても、チャージポンプには第２の位相比較器から出力される一対の位相差信号のパルス波形が入力されない。その結果、ロック状態において位相誤差が発生してもスプリアスが低減された周波数信号を電圧制御発振器から出力することができる。
【００２４】
請求項３に記載の発明によれば、フィルタリング回路からの信号に基づく電圧信号及び第１の位相比較器からの位相差信号に基づく電圧信号を１つのチャージポンプにて生成することから、回路規模を小さくできる。
【００２５】
請求項４に記載の発明によれば、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第１の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第２の制御ループとが、前記所定の位相誤差範囲内の基準信号と、前記所定の位相誤差範囲外の基準信号と前記比較信号との間で切り換えられ、前記第２の制御ループにおいて、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去される。
【００２６】
請求項５に記載の発明によれば、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第１の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第２の制御ループと、前記第１の制御ループと前記第２の制御ループとを、前記所定の位相誤差範囲内の基準信号と、前記所定の位相誤差範囲外の基準信号と前記比較信号との間で切り換える選択回路と、を有し、前記第２の制御ループは、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差が除去される。
【００２７】
請求項６に記載の発明によれば、前記第２の制御ループにはフィルタが含まれ、前記フィルタにより位相差信号のパルス波形が消去されて、前記所定の位相誤差範囲外の位相誤差が除去される。
【００２８】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。図１は、半導体チップ上に形成されたFractional-NＰＬＬ周波数シンセサイザのブロック回路図を示す。Fractional-NＰＬＬ周波数シンセサイザは、選択回路１０、第１の位相比較器１１、第２の位相比較器１２、論理回路１３ａ、フィルタリング回路１３ｂ、チャージポンプ１４、ローパスフィルタ回路（以下、ＬＰＦという）１５、電圧制御発振器（以下、ＶＣＯという）１６、可変分周器１７ａ、アキュームレータ１７ｂ及び制御信号生成回路１８を有している。尚、本実施形態では、選択回路１０、第２の位相比較器１２及びフィルタリング回路１３ｂとで除去回路を構成している。
【００２９】
選択回路１０は、基準信号ｆｒ及び比較信号ｆｐを入力する。基準信号ｆｒは、図示しない発振器が生成したクロック信号を図示しない基準分周器にて所定の分周比にて分周して生成された信号である。比較信号ｆｐは、可変分周器１７ａが分周して生成した信号である。又、選択回路１０は制御信号生成回路１８からの制御信号ＣＮＴを入力し、該制御信号ＣＮＴに基づいて基準信号ｆｒ及び比較信号ｆｐを第１の位相比較器１１及び第２の位相比較器１２のいずれか一方に出力する。
【００３０】
詳述すると、選択回路１０は、４個のアンド回路２１〜２４と１個のインバータ回路２５を有している。第１のアンド回路２１は２入力のアンド回路であって、基準信号ｆｒ及び制御信号ＣＮＴを入力する。そして、第１のアンド回路２１は、制御信号ＣＮＴが高電位レベル（Ｈレベル）のとき基準信号ｆｒを第１の位相比較器１１に出力するとともに、制御信号ＣＮＴが低電位レベル（Ｌレベル）のとき第１の位相比較器１１への基準信号ｆｒの出力を停止する。
【００３１】
第２のアンド回路２２は２入力のアンド回路であって、比較信号ｆｐ及び制御信号ＣＮＴを入力する。そして、第２のアンド回路２２は、制御信号ＣＮＴがＨレベルのとき比較信号ｆｐを第１の位相比較器１１に出力するとともに、制御信号ＣＮＴがＬレベルのとき第１の位相比較器１１への比較信号ｆｐの出力を停止する。
【００３２】
第３のアンド回路２３は２入力のアンド回路であって、基準信号ｆｒ及びインバータ回路２５を介して制御信号ＣＮＴを入力する。そして、第３のアンド回路２３は、制御信号ＣＮＴがＬレベルのとき基準信号ｆｒを第２の位相比較器１２に出力するとともに、制御信号ＣＮＴがＨレベルのとき第２の位相比較器１２への基準信号ｆｒの出力を停止する。
【００３３】
第４のアンド回路２４は２入力のアンド回路であって、比較信号ｆｐ及びインバータ回路２５を介して制御信号ＣＮＴを入力する。そして、第４のアンド回路２４は、制御信号ＣＮＴがＬレベルのとき比較信号ｆｐを第２の位相比較器１２に出力するとともに、制御信号ＣＮＴがＨレベルのとき第２の位相比較器１２への比較信号ｆｐの出力を停止する。
【００３４】
つまり、制御信号ＣＮＴがＨレベルの場合には基準信号ｆｒ及び比較信号ｆｐは第１の位相比較器１１に出力され、制御信号ＣＮＴがＬレベルの場合には基準信号ｆｒ及び比較信号ｆｐは第２の位相比較器１２に出力される。
【００３５】
第１の位相比較器１１は、基準信号ｆｒと比較信号ｆｐとの位相差に応じたパルス波形の位相差信号ΦＲ１，ΦＰ１を出力する。詳述すると、基準信号ｆｒと比較信号ｆｐとの位相差がない時には、位相差信号ΦＲ１，ΦＰ１は基準信号ｆｒと比較信号ｆｐと同じタイミングでＨレベルからＬレベルに立ち下がるとともにＬレベルからＨレベルに立ち上がる。そして、位相が基準信号ｆｒより比較信号ｆｐのほうが進んでいる時には、その位相差分だけ位相差信号ΦＰ１が位相差信号ΦＲ１より先にＨレベルからＬレベルとなり、ＬレベルからＨレベルに立ち上がる時には位相差信号ΦＲ１，ΦＰ１は同時に立ち上がる。また、位相が比較信号ｆｐより基準信号ｆｒのほうが進んでいる時には、その位相差分だけ位相差信号ΦＲ１が位相差信号ΦＰ１より先にＨレベルからＬレベルとなり、ＬレベルからＨレベルに立ち上がる時には位相差信号ΦＲ１，ΦＰ１は同時に立ち上がる。なお、第１の位相比較器１１は、比較動作を行っていないときには位相差信号ΦＲ１，ΦＰ１のレベルをＨレベルに保持している。
【００３６】
第２の位相比較器１２は、第１の位相比較器１１と同様に、基準信号ｆｒと比較信号ｆｐとの位相差に応じたパルス波形の位相差信号ΦＲ２，ΦＰ２を出力する。詳述すると、基準信号ｆｒと比較信号ｆｐとの位相差がない時には、位相差信号ΦＲ２，ΦＰ２は基準信号ｆｒと比較信号ｆｐと同じタイミングでＨレベルからＬレベルに立ち下がるとともにＬレベルからＨレベルに立ち上がる。そして、位相が基準信号ｆｒより比較信号ｆｐのほうが進んでいる時には、その位相差分だけ位相差信号ΦＰ２が位相差信号ΦＲ２より先にＨレベルからＬレベルとなり、ＬレベルからＨレベルに立ち上がる時には位相差信号ΦＲ２，ΦＰ２は同時に立ち上がる。また、位相が比較信号ｆｐより基準信号ｆｒのほうが進んでいる時には、その位相差分だけ位相差信号ΦＲ２が位相差信号ΦＰ２より先にＨレベルからＬレベルとなり、ＬレベルからＨレベルに立ち上がる時には位相差信号ΦＲ２，ΦＰ２は同時に立ち上がる。なお、第２の位相比較器１２は、比較動作を行っていないときには位相差信号ΦＲ２，ΦＰ２のレベルをＨレベルに保持している。
【００３７】
第１の位相比較器１１の位相差信号ΦＲ１，ΦＰ１は論理回路１３ａに出力されるとともに、第２の位相比較器１２の位相差信号ΦＲ２，ΦＰ２はフィルタリング回路１３ｂを介して論理回路１３ａに出力される。
【００３８】
論理回路１３ａは２個のアンド回路２６，２７を有している。アンド回路２６は２入力のアンド回路であって、一方の入力端子は位相差信号ΦＲ１を出力する第１の位相比較器１１の出力端子に接続され、他方の入力端子は位相差信号ΦＲ２を出力する第２の位相比較器１２の出力端子に接続されている。
【００３９】
アンド回路２７は２入力のアンド回路であって、一方の入力端子は位相差信号ΦＰ１を出力する第１の位相比較器１１の出力端子に接続され、他方の入力端子は位相差信号ΦＰ２を出力する第２の位相比較器１２の出力端子に接続されている。
【００４０】
フィルタリング回路１３ｂは論理回路１３ａと第２の位相比較器１２との間に設けられている。フィルタリング回路１３ｂは２個の容量Ｃ１，Ｃ２を有している。
【００４１】
容量Ｃ１は、第２の位相比較器１２とアンド回路２６とを結ぶノードと接地間に接続されている。容量Ｃ１は、第２の位相比較器１２から出力される位相差信号ΦＲ２のパルス波形を吸収する。すなわち、図３に２点鎖線で示す第２の位相比較器１２に出力された位相差信号ΦＲ２のＬレベルのパルス波形は、容量Ｃ１にて消去される。従って、アンド回路２６には、Ｈレベルに保持されたままの位相差信号ΦＲ２が入力されている。
【００４２】
容量Ｃ２は、第２の位相比較器１２とアンド回路２７とを結ぶノードと接地間に接続されている。容量Ｃ２は、第２の位相比較器１２から出力される位相差信号ΦＰ２のパルス波形を吸収する。すなわち、図３に２点鎖線で示す第２の位相比較器１２に出力された位相差信号ΦＰ２のＬレベルのパルス波形は、容量Ｃ２にて消去される。従って、アンド回路２７には、Ｈレベルに保持されたままの位相差信号ΦＰ２が入力されている。
【００４３】
アンド回路２６の出力端子はチャージポンプ１４に接続されていて、該アンド回路２６は第１の位相比較器１１からのＬレベルの位相差信号ΦＲ１又は第２の位相比較器１２からのパルス波形が消去された位相差信号ΦＲ２をチャージポンプ１４に出力する。また、アンド回路２７の出力端子はチャージポンプ１４に接続されていて、該アンド回路２７は第１の位相比較器１１からのＬレベルの位相差信号ΦＰ１又は第２の位相比較器１２からのパルス波形が消去された位相差信号ΦＰ２をチャージポンプ１４に出力する。
【００４４】
チャージポンプ１４は、Ｌレベルの位相差信号ΦＲ１，ΦＰ１、又は、パルス波形が消去された位相差信号ΦＲ２，ΦＰ２を入力する。チャージポンプ１４は位相差信号ΦＰ１，ΦＲ１（位相差信号ΦＰ２，ΦＲ２）に基づいた電圧信号ＤｏをＬＰＦ１５に出力する。ＬＰＦ１５は、チャージポンプ１４の電圧信号Ｄｏを平滑にして制御電圧信号としてＶＣＯ１６に出力する。
【００４５】
ＶＣＯ１６は、この制御電圧信号の電圧値に応じた周波数信号ｆvcoを生成し、該周波数信号ｆvcoを外部回路に出力するとともに可変分周器１７ａに出力する。可変分周器１７ａは、アキュームレータ１７ｂからのオーバーフロー信号ＯＶＦを入力する毎に周波数信号ｆvcoの分周をＭ分周からＭ＋１分周に変更する分周を行って比較信号ｆｐを選択回路１０に出力する。アキュームレータ１７ｂは可変分周器１７ａの比較信号ｆｐをカウントしオーバーフローする毎にオーバーフロー信号ＯＶＦを同可変分周器１７ａに出力する。
【００４６】
本実施形態の、可変分周器１７aとアキュームレータ１７ｂは、説明の便宜上、従来のFractional-NＰＬＬ周波数シンセサイザ５０の可変分周器５５aとアキュームレータ５５ｂと同じにしている。従って、本実施形態のFractional-NＰＬＬ周波数シンセサイザは、周波数信号ｆvcoを基準信号ｆｒより細かなステップで変更させることが可能となる。しかしながら、Fractional-NＰＬＬ周波数シンセサイザは、従来のFractional-NＰＬＬ周波数シンセサイザ５０と同様に、等価的に分数分周（分周値の平均）をしているためにロック状態において、基準信号ｆｒと比較信号ｆｐとの間で前記図５に示した位相誤差Δｔ０〜Δｔ７を周期的に発生することになる。
【００４７】
そして、本実施形態では、前記フィルタリング回路１３ｂの容量Ｃ１，Ｃ２の大きさは、基準となる位相誤差としての位相誤差の最も大きい位相誤差Δｔ１（＝1.094ナノ秒）の基準信号ｆｒと比較信号ｆｐに基づく位相差信号ФＲ２，ФＰ２のパルス波形を吸収消去できる大きさの容量に設定している。従って、この容量Ｃ１，Ｃ２によって、位相誤差Δｔ１（＝1.094ナノ秒）以下の位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐに基づく位相差信号ФＲ２，ФＰ２のパルス波形は全て一律に吸収消去されることになる。
【００４８】
制御信号生成回路１８は、前記選択回路１０に出力する制御信号ＣＮＴを生成する。制御信号ＣＮＴは、基準信号ｆｒ及び比較信号ｆｐを第１の位相比較器１１又は第２の位相比較器１２の何れかに出力させるための選択制御信号である。制御信号生成回路１８は、周期的に発生する位相誤差Δｔ０〜Δｔ７を含むそれぞれの基準信号ｆｒと比較信号ｆｐの出力タイミングを検知し、その検出結果に基づいて制御信号ＣＮＴを出力する。
【００４９】
本実施形態では、制御信号生成回路１８は、アキュームレータ１７ｂからの信号に基づいて行われる。つまり、可変分周器１７aから位相誤差Δｔ０〜Δｔ７を周期的に発生する比較信号ｆｐについて、各位相誤差Δｔ０〜Δｔ７の比較信号ｆｐの発生タイミングをアキュームレータ１７ｂから求めることができ、その求めた発生タイミングの基づいて制御信号生成回路１８は制御信号ＣＮＴを生成する。
【００５０】
本実施形態では、制御信号ＣＮＴは、位相誤差Δｔ０〜Δｔ７を周期的に発生する比較信号ｆｐにおいて、位相誤差がないΔｔ０（＝0.000ナノ秒）のときの基準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に出力させ、基準となる位相誤差としての位相誤差Δｔ１以下の、即ち、位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐを第２の位相比較器１２に出力させる。詳述すると、制御信号生成回路１８は、図２に示すように、位相誤差Δｔ０（＝0.000ナノ秒）の基準信号ｆｒと比較信号ｆｐが出力されているときにはＨレベルの制御信号ＣＮＴを、位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐが出力されているときにはＬレベルの制御信号ＣＮＴを生成する。
【００５１】
つまり、制御信号生成回路１８は、可変分周器１７aから位相誤差Δｔ０〜Δｔ７を周期的に発生する比較信号ｆｐの出力タイミングにおいて、位相誤差Δｔ７（＝0.158ナノ秒）の比較信号ｆｐが出力された後であって位相誤差Δｔ０（＝0.000ナノ秒）となる比較信号ｆｐが出力される前にＨレベルとなり、位相誤差Δｔ０となる比較信号ｆｐが出力された後であって位相誤差Δｔ１（＝1.094ナノ秒）となる比較信号ｆｐが出力される前にＬレベルとなるタイミングの制御信号ＣＮＴを生成する。
【００５２】
次に、上記のように構成したFractional-NＰＬＬ周波数シンセサイザの作用について説明する。
今、ＰＬＬ周波数シンセサイザがロック状態にあって、図２に示すような、基準信号ｆｒとの間で周期的な位相誤差Δｔ０〜Δｔ７を発生する比較信号ｆｐが可変分周器１７ａから出力されている。そして、基準信号ｆｒに対して位相誤差Δｔ７の比較信号ｆｐが出力された後であって位相誤差Δｔ０となる比較信号ｆｐが出力される前から同位相誤差Δｔ０となる比較信号ｆｐが出力された後であって位相誤差Δｔ１となる比較信号ｆｐが出力される前までの間、制御信号生成回路１８からＨレベルの制御信号ＣＮＴが選択回路１０に出力される。
【００５３】
選択回路１０は、Ｈレベルの制御信号ＣＮＴに基づいて第１及び第２のアンド回路２１，２２を介して基準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に出力する。つまり、選択回路１０は位相誤差がない基準信号ｆｒと比較信号ｆｐ（ｆｐ１）を第１の位相比較器１１に出力する。従って、第１の位相比較器１１は、図３に示すように、立ち下がりと立ち上がりが一致するＬレベルの位相差信号ΦＲ１、ΦＰ１を出力する。
【００５４】
一方、Ｈレベルの制御信号ＣＮＴのとき、第３及び第４のアンド回路２３，２４を介して位相誤差がない基準信号ｆｒと比較信号ｆｐを第２の位相比較器１２に出力することはない。従って、第２の位相比較器１２はＬレベルの位相差信号ΦＲ２、ΦＰ２を出力することはない。
【００５５】
その結果、第１の位相比較器１１から出力されるＬレベルの位相差信号ΦＲ１、ΦＰ１が、アンド回路２６，２７を介してチャージポンプ１４を出力される。つまり、チャージポンプ１４には、位相誤差Δｔ０（＝0.000ナノ秒）の基準信号ｆｒと比較信号ｆｐに基づくＬレベルの位相差信号ΦＲ１、ΦＰ１が入力される。
【００５６】
次に、基準信号ｆｒに対して位相誤差Δｔ０の比較信号ｆｐが出力された後であって位相誤差Δｔ１となる比較信号ｆｐが出力される前から位相誤差Δｔ７となる比較信号ｆｐが出力された後であって次の位相誤差Δｔ０となる比較信号ｆｐが出力される前までの間、制御信号生成回路１８からＬレベルの制御信号ＣＮＴが選択回路１０に出力される。
【００５７】
選択回路１０は、Ｌレベルの制御信号ＣＮＴに基づいて第３及び第４のアンド回路２３，２４を介して基準信号ｆｒと比較信号ｆｐを第２の位相比較器１２に出力する。つまり、選択回路１０は位相誤差Δｔ１〜Δｔ７がある基準信号ｆｒと比較信号ｆｐ（ｆｐ２）を第２の位相比較器１２に出力する。従って、第２の位相比較器１２は、位相誤差に応じて立ち下がり不一致で立ち上がりが一致するＬレベルの位相差信号ΦＲ２、ΦＰ２を出力する。
【００５８】
一方、Ｌレベルの制御信号ＣＮＴのとき、第１及び第２のアンド回路２１，２２を介して位相誤差Δｔ１〜Δｔ７がある基準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に出力することはない。従って、第１の位相比較器１１は、前記したＬレベルの位相差信号ΦＲ２，ΦＰ２と同じ波形となる図３に２点鎖線で示すような、Ｌレベルの位相差信号ΦＲ１、ΦＰ１を出力することはない。
【００５９】
第２の位相比較器１２から出力された位相差信号ΦＲ２，ΦＰ２のパルス波形は、フィルタリング回路１３ｂの容量Ｃ１，Ｃ２によって吸収消去され、Ｈレベルのままの位相差信号ΦＲ２，ΦＰ２がアンド回路２６，２７を介してチャージポンプ１４を出力される。つまり、図３に２点鎖線で示す位相誤差Δｔ１〜Δｔ７がある基準信号ｆｒと比較信号ｆｐに基づく位相差信号ΦＲ２，ΦＰ２のＬレベルのパルス波形は、容量Ｃ１，Ｃ２によって消去される。つまり、位相誤差Δｔ１（＝1.094ナノ秒）以下の位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐに基づく位相差信号ФＲ２，ФＰ２のパルス波形は全て一律に除去される。
【００６０】
従って、チャージポンプ１４は、第１の位相比較器１１からのＬレベルの位相差信号ΦＰ１，ΦＲ１のみが入力され、第２の位相比較器１２からのＬレベルの位相差信号ΦＰ２，ΦＲ２は入力されないことから、出力される電圧信号Ｄｏの値に変動がみられない。つまり、ロック状態において、周期的な位相誤差Δｔ０〜Δｔ７を発生していても、チャージポンプ１４は変動のない電圧信号Ｄｏを出力する。
【００６１】
チャージポンプ１４からの電圧信号ＤｏはＬＰＦ１５に出力され、ＬＰＦ１５はこの電圧信号Ｄｏを平滑にして制御電圧信号としてＶＣＯ１６に出力する。そして、ＶＣＯ１６はこの制御電圧信号の電圧値に応じた周波数信号ｆvcoを生成し、該周波数信号ｆvcoを外部回路に出力するとともに可変分周器１７ａに出力する。従って、ＶＣＯ１６は、位相誤差Δｔ１〜Δｔ７が発生してもスプリアスが低減された周波数信号ｆvcoを出力することになる。そして、可変分周器１７ａはアキュームレータ１７ｂからのオーバーフロー信号ＯＶＦに基づいてこの周波数信号ｆvcoを分周比を変えて分周し比較信号ｆｐとして選択回路１０に出力し、ロック状態において以後同様な動作を繰り返す。
【００６２】
次に、上記実施形態のFractional-NＰＬＬ周波数シンセサイザの特徴を以下に記載する。
（１）本実施形態によれば、フィルタリング回路１３ｂの容量Ｃ１，Ｃ２の大きさを、位相誤差の最も大きい位相誤差Δｔ１の基準信号ｆｒと比較信号ｆｐに基づく位相差信号ФＲ２，ФＰ２のパルス波形を吸収消去できる大きさの容量に設定しただけで、同位相誤差Δｔ１以下の位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐに基づく位相差信号ФＲ２，ФＰ２のパルス波形が全て一律に吸収消去されるようにした。従って、従来のようにそれぞれの位相誤差に対して個々にキャンセルするための波形を生成する必要がなく、非常に簡単な構成で位相誤差を除去することができる。
【００６３】
（２）本実施形態によれば、ロック状態において、基準信号ｆｒに対して周期的な位相誤差Δｔ０〜Δｔ７を発生する比較信号ｆｐが可変分周器１７ａから出力されても、位相誤差のない（位相誤差Δｔ０（＝0.000ナノ秒）の基準信号ｆｒと比較信号ｆｐは、第１の位相比較器１１を介して位相差信号ΦＲ１，ΦＰ１としてチャージポンプ１４に出力される。
【００６４】
一方、位相誤差Δｔ１以下の位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐは、選択回路１０にて第２の位相比較器１２に出力される。そして、第２の位相比較器１２から出力される位相差信号ΦＲ２，ΦＰ２は、フィルタリング回路１３ｂの容量Ｃ１，Ｃ２によって吸収消去される。
【００６５】
従って、ロック状態において、周期的な位相誤差Δｔ１〜Δｔ７を発生していても、チャージポンプ１４は、位相誤差のない基準信号ｆｒと比較信号ｆｐに基づく第１の位相比較器１１からの位相差信号ΦＲ１，ΦＰ１を入力するだけなので、変動のない電圧信号Ｄｏを出力する。その結果、ＶＣＯ１６は、位相誤差Δｔ１〜Δｔ７が発生してもスプリアスが低減された周波数信号ｆvcoを出力することができる。
【００６６】
（３）しかも、本実施形態では、フィルタリング回路１３ｂの容量Ｃ１，Ｃ２によって位相差信号ΦＲ２，ΦＰ２のパルス波形を吸収消去するだけなので、従来のスプリアスキャンセル回路５６に比べて製造ばらつき、電源及び温度の依存性が非常に低く、製造ばらつき、電源電圧の変動、温度の変動等に左右されることなくスプリアスの低減を図ることができる。
【００６７】
（４）本実施形態では、選択回路１０、第２の位相比較器１２及びフィルタリング回路１３ｂを用いてスプリアスの低減を図った。従って、デジタル・アナログ変換回路やアナログ回路を有した回路規模が大きい従来のスプリアスキャンセル回路５６に比べて、その回路規模を小さくできるとともに消費電力の低減を図ることができる。
【００６８】
（５）本実施形態では、位相差信号ΦＲ１，ΦＰ１と位相差信号ΦＲ２，ΦＰ２をそれぞれアンド回路２６，２７（論理回路１３ａ）を介してチャージポンプ１４に出力した。すなわち、１つのチャージポンプ１４にて位相差信号ΦＲ１，ΦＰ１と位相差信号ΦＲ２，ΦＰ２に基づく電圧信号Ｄｏを生成したので、位相差信号ΦＲ１，ΦＰ１と位相差信号ΦＲ２，ΦＰ２のそれぞれについて独立のチャージポンプを設けるのに比べて回路規模を小さくできる。
【００６９】
尚、発明の実施の形態は、前記実施形態に限定されるのもではなく以下のように実施してもよい。
○前記実施形態では、フィルタリング回路１３ｂの容量Ｃ１，Ｃ２は固定であったが、可変容量Ｃ１，Ｃ２であってもよい。すなわち、各位相誤差Δｔ１〜Δｔ７の大きさは、ＰＬＬ周波数シンセサイザの状態、例えば基準信号ｆｒの変更、分数分周の分母の変更、ロック周波数の変更等で決まるため、その時々でＰＬＬ周波数シンセサイザの状態に応じて可変容量Ｃ１，Ｃ２を変更するようにしてよりきめの細かい完璧なスプリアスの低減を図るようにしてもよい。なお、可変容量Ｃ１，Ｃ２は、例えば複数の容量を並列に接続し、これをアナログスイッチで適宜選択してオン・オフさせることによって容量を可変するようにしてもよい。
【００７０】
○前記実施形態では、位相誤差Δｔ０の基準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に、位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐを第２の位相比較器１２に出力するように制御信号ＣＮＴで制御した。これを、例えば位相誤差Δｔ０と位相誤差Δｔ７の基準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に、位相誤差Δｔ１〜Δｔ６の基準信号ｆｒと比較信号ｆｐを第２の位相比較器１２に出力するように適宜変更して実施してもよい。
【００７１】
○前記実施形態の制御信号生成回路１８はアキュームレータ１７ｂからの信号に基づいて制御信号ＣＮＴを生成したが、周期的に発生する位相誤差Δｔ０〜Δｔ７を含むそれぞれの基準信号ｆｒと比較信号ｆｐの出力タイミングを検知できるのであればアキュームレータ１７ｂからの信号でなくてもよい。
【００７２】
○前記実施形態では、選択回路１０、第２の位相比較器１２及びフィルタリング回路１３ｂとで除去回路を構成したが、これに限定されるものではなく、要はFractional-N周波数シンセサイザがロック状態において、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を一律に除去することができればどんな回路でもよい。
【００７３】
以上の様々な実施形態をまとめると、以下のようになる。
（付記１） ロック状態おいて分数分周に伴って位相比較器に入力される基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を一律に除去するようにしたことを特徴とするFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法。
（付記２） 付記１に記載のFractional-NＰＬＬ周波数シンセサイザの位相誤差吸収方法において、
位相比較器から出力される位相差信号であって基準となる位相誤差以下の位相誤差を一律に除去するようにしたことを特徴とするFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法。
（付記３） ロック状態おいて分数分周に伴って位相比較器に入力される基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差の基準信号と比較信号を前記位相比較器とは別の第２の位相比較器に入力し、その第２の位相比較器から出力される位相差信号のパルス波形を消去して前記分数分周に伴う基準信号と比較信号との位相誤差を除去するようにしたことを特徴とするFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法。
（付記４） 付記３に記載のFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法において、
前記基準となる位相誤差の大きさは、Fractional-NＰＬＬ周波数シンセサイザの状態に応じて変更することを特徴とするFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法。
（付記５） 基準信号と分数分周された比較信号とを位相比較器にて比較し、その位相比較器から出力される位相差信号をチャージポンプにて電圧信号に変換し、その電圧信号をローパスフィルタにて平滑にして電圧制御信号として電圧制御発振器に出力し、その電圧制御発振器にて前記電圧制御信号に基づく周波数の周波数信号を可変分周器に出力するようにしたFractional-NＰＬＬ周波数シンセサイザであって、
ロック状態おいて分数分周に伴って位相比較器に入力される基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を一律に除去する除去回路を設けたことを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記６） 基準信号と分数分周された比較信号とを第１の位相比較器にて比較し、その第１の位相比較器から出力される位相差信号をチャージポンプにて電圧信号に変換し、その電圧信号をローパスフィルタにて平滑にして電圧制御信号として電圧制御発振器に出力し、その電圧制御発振器にて前記電圧制御信号に基づく周波数の周波数信号を可変分周器に出力するようにしたFractional-NＰＬＬ周波数シンセサイザであって、
前記第１の位相比較器とは別の前記基準信号と前記比較信号とを入力し位相を比較する第２の位相比較器と、
前記第２の位相比較器から出力される位相差信号のパルス波形を消去するフィルタリング回路と、
ロック状態において分数分周に伴う基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を含む基準信号と比較信号を前記第２の位相比較器に、位相誤差のない基準信号と比較信号を前記第１の位相比較器に振り分ける選択回路と
を備えたことを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記７） 付記６に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、前記フィルタリング回路は、容量であることを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記８） 付記７に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、前記容量は、可変容量であることを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記９） 付記８に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、前記可変容量は、ＰＬＬ周波数シンセサイザの状態に応じて変更される可変容量であることを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記１０） 付記６〜９のいずれか１つに記載のFractional-NＰＬＬ周波数シンセサイザにおいて、
前記フィルタリング回路からの信号と第１の位相比較器からの位相差信号は、論理回路を介して前記チャージポンプに出力するようにしたことを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記１１） 付記６に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、
前記選択回路は、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて第１の位相比較器又は第２の位相比較器をいずれかに基準信号と比較信号を出力させることを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
【００７４】
【発明の効果】
請求項１〜８に記載の発明によれば、ロック状態において分数分周に伴う位相誤差が発生してもスプリアスを低減できるとともに、Fractional-N周波数シンセサイザの高速化、高集積化、低電流化を図ることができる。
【図面の簡単な説明】
【図１】一実施形態のFractional-NＰＬＬ周波数シンセサイザを説明するためのブロック回路図
【図２】同じくFractional-NＰＬＬ周波数シンセサイザのタイミングチャート図
【図３】同じくチャージポンプに入力される信号の波形図
【図４】従来のFractional-NＰＬＬ周波数シンセサイザのブロック回路図
【図５】ロック状態での位相誤差を説明するためのタイミングチャート図
【符号の説明】
１０ 選択回路
１１ 第１の位相比較器
１２ 第２の位相比較器
１３ａ 論理回路
１３ｂ フィルタリング回路
１４ チャージポンプ
１５ ローパスフィルタ回路（ＬＰＦ）
１６ 電圧制御発振器（ＶＣＯ）
１７ａ 可変分周器
１７ｂ アキュームレータ
１８ 制御信号生成回路
ｆｒ 基準信号
ｆｐ 比較信号
Δｔ０〜Δｔ７ 位相誤差
ＣＮＴ 制御信号
ΦＲ１，ΦＰ１，ΦＲ２，ΦＰ２ 位相差信号
Ｃ１，Ｃ２ 容量
ｆvco 周波数信号
【発明の属する技術分野】
本発明は、Fractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法及びFractional-NＰＬＬ周波数シンセサイザに関するものである。
【０００２】
携帯電話機等の移動体通信機器にはＰＬＬ周波数シンセサイザが利用されている。そして、移動体通信機器に使用されるＰＬＬ周波数シンセサイザは、さらなる高集積、低消費電力及び高速チャネル切り替えが求められている。
【０００３】
【従来の技術】
近年、移動体通信機器に使用されるＰＬＬ周波数シンセサイザとして、高速チャネル切り替えに優れたFractional-N（分数分周）ＰＬＬ周波数シンセサイザが利用されている。図４は、そのFractional-NＰＬＬ周波数シンセサイザの一例を示すブロック回路図である。Fractional-NＰＬＬ周波数シンセサイザ５０は、位相比較器５１、チャージポンプ５２、ローパスフィルタ（ＬＰＦ）５３、電圧制御発振器（ＶＣＯ）５４、可変分周器５５a及びアキュームレータ５５ｂを備えている。
【０００４】
位相比較器５１は、基準信号ｆｒと比較信号ｆｐとの位相を比較し、その比較結果に基づく位相差信号ΦＲ，ΦＰをチャージポンプ５２に出力する。チャージポンプ５２は位相差信号ΦＲ，ΦＰに基づいた電圧信号ＤｏをＬＰＦ５３に出力する。ＬＰＦ５３は、チャージポンプ５２の電圧信号Ｄｏを平滑することにより高周波成分を除去した制御電圧信号をＶＣＯ５４に出力する。
【０００５】
ＶＣＯ５４は、この制御電圧信号の電圧値に応じた周波数信号ｆvcoを可変分周器５５aに出力する。可変分周器５５aは、アキュームレータ５５ｂからのオーバーフロー信号ＯＶＦを入力する毎に周波数信号ｆvcoの分周をＭ分周からＭ＋１分周に変更する分周を行って比較信号ｆｐを位相比較器５１に出力する。
【０００６】
このFractional-NＰＬＬ周波数シンセサイザ５０は、周波数信号ｆvcoを基準信号ｆｒより細かなステップで変更させることができる。ところで、従来のFractional-NＰＬＬ周波数シンセサイザ５０は、等価的に分数分周（分周値の平均）をしているために位相誤差を発生する。図５は、基準信号ｆｒが２００ｋＨｚ、周波数信号ｆvcoが８００．０２５ＭＨｚであって、１／８分周の分数分周のFractional-NＰＬＬ周波数シンセサイザのロック状態での、基準信号ｆｒと比較信号ｆｐのタイミングチャートである。
【０００７】
図５に示すように、ロック状態においても、基準信号ｆｒと比較信号ｆｐが２５ｋＨｚの周期で位相誤差Δｔ０〜Δｔ７を発生する。詳述すると、位相が一致（Δｔ０；位相誤差が0.000ナノ秒（ｎｓ））した基準信号ｆｒと比較信号ｆｐの次の基準信号ｆｒと比較信号ｆｐの第１の位相誤差Δｔ１が1.094ナノ秒（ｎｓ）、次の基準信号ｆｒと比較信号ｆｐの第２の位相誤差Δｔ２が0.938ナノ秒、次の基準信号ｆｒと比較信号ｆｐの第３の位相誤差Δｔ３が0.782ナノ秒、次の基準信号ｆｒと比較信号ｆｐの第４の位相誤差Δｔ４が0.626ナノ秒、次の基準信号ｆｒと比較信号ｆｐの第５の位相誤差Δｔ５が0.470ナノ秒、次の基準信号ｆｒと比較信号ｆｐの第６の位相誤差Δｔ６が0.314ナノ秒、次の基準信号ｆｒと比較信号ｆｐの第７の位相誤差Δｔ７が0.158ナノ秒、そして、次の基準信号ｆｒと比較信号ｆｐが再び位相が一致（Δｔ０）し、以後同じように基準信号ｆｒと比較信号ｆｐとの間で、位相誤差Δｔ０〜Δｔ７を周期的に発生する。
【０００８】
ロック状態において、この周期的に繰り返す位相誤差Δｔ０〜Δｔ７は、位相比較器５１からチャージポンプ５２に出力されるパルス波形の位相差信号ΦＰ，ΦＲのパルス幅の相違としてあらわれる。その結果、チャージポンプ５２はロック状態にもかかわらず電圧信号Ｄｏが変動する。この変動する電圧信号Ｄｏは時定数の小さいＬＰＦ５３で除去できないため、ＶＣＯ５４から出力される周波数信号ｆvcoは良好なスプリアスレベルを得ることができない。つまり、周期的に繰り返す位相誤差Δｔ０〜Δｔ７によって、スプリアスレベルの低下、即ちスプリアスの増大を招いていた。
【０００９】
そこで、周期的に繰り返す位相誤差Δｔ０〜Δｔ７によるスプリアスの増大を抑制するために、図４に示すように、スプリアスキャンセル回路５６を設けていた。スプリアスキャンセル回路５６は、チャージポンプ５２から出力される電圧信号Ｄｏについて、周期的に発生する位相誤差Δｔ０〜Δｔ７に基づいて変動する電圧信号Ｄｏと逆相の電圧波形のキャンセル信号を生成する。詳述すると、アキュームレータ５５ｂのデジタル値がその時々の位相誤差Δｔ０〜Δｔ７と比例することに着目し、スプリアスキャンセル回路５６は、アキュームレータ５５ｂからのその時々の位相誤差Δｔ０〜Δｔ７をスケーリングしたデジタル値を入力し、そのデジタル値をデジタル・アナログ変換回路にてアナログに変換して逆相のアナログの電圧波形を形成する。
【００１０】
そして、変動する電圧信号Ｄｏにスプリアスキャンセル回路５６が生成したキャンセル信号を重畳させることによって変動がキャンセル（除去）される。そして、変動がキャンセルされた電圧信号ＤｏはＬＰＦ５３を介してＶＣＯ５４に出力される。その結果、周期的に位相誤差Δｔ０〜Δｔ７が発生してもスプリアスが低減された周波数信号ｆvcoがＶＣＯ５４から出力されることになる。
【００１１】
【発明が解決しようとする課題】
ところで、スプリアスキャンセル回路５６は、デジタル・アナログ変換回路やアナログ回路を有しているために電源及び温度依存性が非常に高い。そのため、スプリアスキャンセル回路５６は、アキュームレータ５５ｂからのデジタル信号に基づいて周期的に発生する位相誤差Δｔ０〜Δｔ７を予測してキャンセル信号の電圧波形の生成する際、その時々の電源電圧の変動や、温度の変動によって完璧にスプリアスを削除するための電圧波形を生成することは困難であった。
【００１２】
また、スプリアスキャンセル回路５６は、デジタル・アナログ変換回路やアナログ回路を有しているために回路規模が大きくなるとともに、消費電力の増大につながっていた。
【００１３】
本発明は、上記問題点を解消するために、電源電圧の変動や、温度の変動に左右されることなく分数分周に伴う位相誤差によるスプリアスを低減でき、チャネル切替の高速化、高集積化。低消費電力化を図ることができるFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法及びFractional-NＰＬＬ周波数シンセサイザを提供することにある。
【００１４】
【課題を解決するための手段】
請求項１に記載の発明は、ロック状態おいて分数分周に伴う基準信号と比較信号との位相誤差に対して、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて、位相誤差のない基準信号と比較信号を第１の位相比較器に、位相誤差がある基準信号と比較信号を前記第１の位相比較器とは別の第２の位相比較器に振り分け、その第２の位相比較器から出力される位相差信号のパルス波形を消去して前記分数分周に伴う基準信号と比較信号との位相誤差を除去するようにしたことを要旨とする。
【００１６】
請求項２に記載の発明は、基準信号と分数分周された比較信号とを第１の位相比較器にて比較し、その第１の位相比較器から出力される位相差信号をチャージポンプにて電圧信号に変換し、その電圧信号をローパスフィルタにて平滑にして電圧制御信号として電圧制御発振器に出力し、その電圧制御発振器にて前記電圧制御信号に基づく周波数の周波数信号を可変分周器に出力するようにしたFractional-NＰＬＬ周波数シンセサイザであって、前記第１の位相比較器とは別の前記基準信号と前記比較信号とを入力し位相を比較する第２の位相比較器と、前記第２の位相比較器から出力される位相差信号のパルス波形を消去するフィルタリング回路と、ロック状態において分数分周に伴う基準信号と比較信号との位相誤差に対して、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて、位相誤差がある基準信号と比較信号を前記第２の位相比較器に、位相誤差のない基準信号と比較信号を前記第１の位相比較器に振り分ける選択回路とを備えたことを要旨とする。
【００１７】
請求項３に記載の発明は、請求項２に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、前記フィルタリング回路からの信号と第１の位相比較器からの位相差信号は、論理回路を介して前記チャージポンプに出力するようにした。
【００１８】
請求項４に記載の発明は、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第１の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第２の制御ループとを、前記所定の位相誤差範囲内の基準信号及び比較信号と、前記所定の位相誤差範囲外の基準信号及び比較信号と、の間で切り換え、前記第２の制御ループにおいて、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去するようにしたことを要旨とする。
【００１９】
請求項５に記載の発明は、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第１の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第２の制御ループと、前記第１の制御ループと前記第２の制御ループとを、前記所定の位相誤差範囲内の基準信号及び比較信号と、前記所定の位相誤差範囲外の基準信号及び比較信号と、の間で切り換える選択回路と、を有し、前記第２の制御ループは、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去するようにしたことを要旨とする。
【００２０】
請求項６に記載の発明は、請求項６に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、前記第２の制御ループはフィルタを含み、前記フィルタにより位相差信号のパルス波形を消去して、前記所定の位相誤差範囲外の位相誤差を除去するようにした。
【００２２】
（作用）
請求項１に記載の発明によれば、位相誤差がある基準信号と比較信号に基づく第２の位相比較器から出力されるパルス幅が異なる一対の位相差信号のパルス波形は消去される。従って、ロック状態において分数分周に伴う基準信号と比較信号との位相誤差が発生していても、スプリアスが低減された周波数信号を電圧制御発振器から出力することができる。
【００２３】
請求項２に記載の発明によれば、ロック状態において選択回路によって位相誤差がある基準信号と比較信号が第２の位相比較器に入力される。第２の位相比較器から出力される一対の位相差信号のパルス波形は、位相誤差を含む基準信号と比較信号に基づいてパルス幅が異なるパルス波形となる。パルス幅が異なるパルス波形の一対の位相差信号は、フィルタリング回路によって消去される。従って、ロック状態において分数分周に伴う基準信号と比較信号との位相誤差が発生していても、チャージポンプには第２の位相比較器から出力される一対の位相差信号のパルス波形が入力されない。その結果、ロック状態において位相誤差が発生してもスプリアスが低減された周波数信号を電圧制御発振器から出力することができる。
【００２４】
請求項３に記載の発明によれば、フィルタリング回路からの信号に基づく電圧信号及び第１の位相比較器からの位相差信号に基づく電圧信号を１つのチャージポンプにて生成することから、回路規模を小さくできる。
【００２５】
請求項４に記載の発明によれば、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第１の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第２の制御ループとが、前記所定の位相誤差範囲内の基準信号と、前記所定の位相誤差範囲外の基準信号と前記比較信号との間で切り換えられ、前記第２の制御ループにおいて、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去される。
【００２６】
請求項５に記載の発明によれば、ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第１の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第２の制御ループと、前記第１の制御ループと前記第２の制御ループとを、前記所定の位相誤差範囲内の基準信号と、前記所定の位相誤差範囲外の基準信号と前記比較信号との間で切り換える選択回路と、を有し、前記第２の制御ループは、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差が除去される。
【００２７】
請求項６に記載の発明によれば、前記第２の制御ループにはフィルタが含まれ、前記フィルタにより位相差信号のパルス波形が消去されて、前記所定の位相誤差範囲外の位相誤差が除去される。
【００２８】
【発明の実施の形態】
以下、本発明を具体化した一実施形態を図面に従って説明する。図１は、半導体チップ上に形成されたFractional-NＰＬＬ周波数シンセサイザのブロック回路図を示す。Fractional-NＰＬＬ周波数シンセサイザは、選択回路１０、第１の位相比較器１１、第２の位相比較器１２、論理回路１３ａ、フィルタリング回路１３ｂ、チャージポンプ１４、ローパスフィルタ回路（以下、ＬＰＦという）１５、電圧制御発振器（以下、ＶＣＯという）１６、可変分周器１７ａ、アキュームレータ１７ｂ及び制御信号生成回路１８を有している。尚、本実施形態では、選択回路１０、第２の位相比較器１２及びフィルタリング回路１３ｂとで除去回路を構成している。
【００２９】
選択回路１０は、基準信号ｆｒ及び比較信号ｆｐを入力する。基準信号ｆｒは、図示しない発振器が生成したクロック信号を図示しない基準分周器にて所定の分周比にて分周して生成された信号である。比較信号ｆｐは、可変分周器１７ａが分周して生成した信号である。又、選択回路１０は制御信号生成回路１８からの制御信号ＣＮＴを入力し、該制御信号ＣＮＴに基づいて基準信号ｆｒ及び比較信号ｆｐを第１の位相比較器１１及び第２の位相比較器１２のいずれか一方に出力する。
【００３０】
詳述すると、選択回路１０は、４個のアンド回路２１〜２４と１個のインバータ回路２５を有している。第１のアンド回路２１は２入力のアンド回路であって、基準信号ｆｒ及び制御信号ＣＮＴを入力する。そして、第１のアンド回路２１は、制御信号ＣＮＴが高電位レベル（Ｈレベル）のとき基準信号ｆｒを第１の位相比較器１１に出力するとともに、制御信号ＣＮＴが低電位レベル（Ｌレベル）のとき第１の位相比較器１１への基準信号ｆｒの出力を停止する。
【００３１】
第２のアンド回路２２は２入力のアンド回路であって、比較信号ｆｐ及び制御信号ＣＮＴを入力する。そして、第２のアンド回路２２は、制御信号ＣＮＴがＨレベルのとき比較信号ｆｐを第１の位相比較器１１に出力するとともに、制御信号ＣＮＴがＬレベルのとき第１の位相比較器１１への比較信号ｆｐの出力を停止する。
【００３２】
第３のアンド回路２３は２入力のアンド回路であって、基準信号ｆｒ及びインバータ回路２５を介して制御信号ＣＮＴを入力する。そして、第３のアンド回路２３は、制御信号ＣＮＴがＬレベルのとき基準信号ｆｒを第２の位相比較器１２に出力するとともに、制御信号ＣＮＴがＨレベルのとき第２の位相比較器１２への基準信号ｆｒの出力を停止する。
【００３３】
第４のアンド回路２４は２入力のアンド回路であって、比較信号ｆｐ及びインバータ回路２５を介して制御信号ＣＮＴを入力する。そして、第４のアンド回路２４は、制御信号ＣＮＴがＬレベルのとき比較信号ｆｐを第２の位相比較器１２に出力するとともに、制御信号ＣＮＴがＨレベルのとき第２の位相比較器１２への比較信号ｆｐの出力を停止する。
【００３４】
つまり、制御信号ＣＮＴがＨレベルの場合には基準信号ｆｒ及び比較信号ｆｐは第１の位相比較器１１に出力され、制御信号ＣＮＴがＬレベルの場合には基準信号ｆｒ及び比較信号ｆｐは第２の位相比較器１２に出力される。
【００３５】
第１の位相比較器１１は、基準信号ｆｒと比較信号ｆｐとの位相差に応じたパルス波形の位相差信号ΦＲ１，ΦＰ１を出力する。詳述すると、基準信号ｆｒと比較信号ｆｐとの位相差がない時には、位相差信号ΦＲ１，ΦＰ１は基準信号ｆｒと比較信号ｆｐと同じタイミングでＨレベルからＬレベルに立ち下がるとともにＬレベルからＨレベルに立ち上がる。そして、位相が基準信号ｆｒより比較信号ｆｐのほうが進んでいる時には、その位相差分だけ位相差信号ΦＰ１が位相差信号ΦＲ１より先にＨレベルからＬレベルとなり、ＬレベルからＨレベルに立ち上がる時には位相差信号ΦＲ１，ΦＰ１は同時に立ち上がる。また、位相が比較信号ｆｐより基準信号ｆｒのほうが進んでいる時には、その位相差分だけ位相差信号ΦＲ１が位相差信号ΦＰ１より先にＨレベルからＬレベルとなり、ＬレベルからＨレベルに立ち上がる時には位相差信号ΦＲ１，ΦＰ１は同時に立ち上がる。なお、第１の位相比較器１１は、比較動作を行っていないときには位相差信号ΦＲ１，ΦＰ１のレベルをＨレベルに保持している。
【００３６】
第２の位相比較器１２は、第１の位相比較器１１と同様に、基準信号ｆｒと比較信号ｆｐとの位相差に応じたパルス波形の位相差信号ΦＲ２，ΦＰ２を出力する。詳述すると、基準信号ｆｒと比較信号ｆｐとの位相差がない時には、位相差信号ΦＲ２，ΦＰ２は基準信号ｆｒと比較信号ｆｐと同じタイミングでＨレベルからＬレベルに立ち下がるとともにＬレベルからＨレベルに立ち上がる。そして、位相が基準信号ｆｒより比較信号ｆｐのほうが進んでいる時には、その位相差分だけ位相差信号ΦＰ２が位相差信号ΦＲ２より先にＨレベルからＬレベルとなり、ＬレベルからＨレベルに立ち上がる時には位相差信号ΦＲ２，ΦＰ２は同時に立ち上がる。また、位相が比較信号ｆｐより基準信号ｆｒのほうが進んでいる時には、その位相差分だけ位相差信号ΦＲ２が位相差信号ΦＰ２より先にＨレベルからＬレベルとなり、ＬレベルからＨレベルに立ち上がる時には位相差信号ΦＲ２，ΦＰ２は同時に立ち上がる。なお、第２の位相比較器１２は、比較動作を行っていないときには位相差信号ΦＲ２，ΦＰ２のレベルをＨレベルに保持している。
【００３７】
第１の位相比較器１１の位相差信号ΦＲ１，ΦＰ１は論理回路１３ａに出力されるとともに、第２の位相比較器１２の位相差信号ΦＲ２，ΦＰ２はフィルタリング回路１３ｂを介して論理回路１３ａに出力される。
【００３８】
論理回路１３ａは２個のアンド回路２６，２７を有している。アンド回路２６は２入力のアンド回路であって、一方の入力端子は位相差信号ΦＲ１を出力する第１の位相比較器１１の出力端子に接続され、他方の入力端子は位相差信号ΦＲ２を出力する第２の位相比較器１２の出力端子に接続されている。
【００３９】
アンド回路２７は２入力のアンド回路であって、一方の入力端子は位相差信号ΦＰ１を出力する第１の位相比較器１１の出力端子に接続され、他方の入力端子は位相差信号ΦＰ２を出力する第２の位相比較器１２の出力端子に接続されている。
【００４０】
フィルタリング回路１３ｂは論理回路１３ａと第２の位相比較器１２との間に設けられている。フィルタリング回路１３ｂは２個の容量Ｃ１，Ｃ２を有している。
【００４１】
容量Ｃ１は、第２の位相比較器１２とアンド回路２６とを結ぶノードと接地間に接続されている。容量Ｃ１は、第２の位相比較器１２から出力される位相差信号ΦＲ２のパルス波形を吸収する。すなわち、図３に２点鎖線で示す第２の位相比較器１２に出力された位相差信号ΦＲ２のＬレベルのパルス波形は、容量Ｃ１にて消去される。従って、アンド回路２６には、Ｈレベルに保持されたままの位相差信号ΦＲ２が入力されている。
【００４２】
容量Ｃ２は、第２の位相比較器１２とアンド回路２７とを結ぶノードと接地間に接続されている。容量Ｃ２は、第２の位相比較器１２から出力される位相差信号ΦＰ２のパルス波形を吸収する。すなわち、図３に２点鎖線で示す第２の位相比較器１２に出力された位相差信号ΦＰ２のＬレベルのパルス波形は、容量Ｃ２にて消去される。従って、アンド回路２７には、Ｈレベルに保持されたままの位相差信号ΦＰ２が入力されている。
【００４３】
アンド回路２６の出力端子はチャージポンプ１４に接続されていて、該アンド回路２６は第１の位相比較器１１からのＬレベルの位相差信号ΦＲ１又は第２の位相比較器１２からのパルス波形が消去された位相差信号ΦＲ２をチャージポンプ１４に出力する。また、アンド回路２７の出力端子はチャージポンプ１４に接続されていて、該アンド回路２７は第１の位相比較器１１からのＬレベルの位相差信号ΦＰ１又は第２の位相比較器１２からのパルス波形が消去された位相差信号ΦＰ２をチャージポンプ１４に出力する。
【００４４】
チャージポンプ１４は、Ｌレベルの位相差信号ΦＲ１，ΦＰ１、又は、パルス波形が消去された位相差信号ΦＲ２，ΦＰ２を入力する。チャージポンプ１４は位相差信号ΦＰ１，ΦＲ１（位相差信号ΦＰ２，ΦＲ２）に基づいた電圧信号ＤｏをＬＰＦ１５に出力する。ＬＰＦ１５は、チャージポンプ１４の電圧信号Ｄｏを平滑にして制御電圧信号としてＶＣＯ１６に出力する。
【００４５】
ＶＣＯ１６は、この制御電圧信号の電圧値に応じた周波数信号ｆvcoを生成し、該周波数信号ｆvcoを外部回路に出力するとともに可変分周器１７ａに出力する。可変分周器１７ａは、アキュームレータ１７ｂからのオーバーフロー信号ＯＶＦを入力する毎に周波数信号ｆvcoの分周をＭ分周からＭ＋１分周に変更する分周を行って比較信号ｆｐを選択回路１０に出力する。アキュームレータ１７ｂは可変分周器１７ａの比較信号ｆｐをカウントしオーバーフローする毎にオーバーフロー信号ＯＶＦを同可変分周器１７ａに出力する。
【００４６】
本実施形態の、可変分周器１７aとアキュームレータ１７ｂは、説明の便宜上、従来のFractional-NＰＬＬ周波数シンセサイザ５０の可変分周器５５aとアキュームレータ５５ｂと同じにしている。従って、本実施形態のFractional-NＰＬＬ周波数シンセサイザは、周波数信号ｆvcoを基準信号ｆｒより細かなステップで変更させることが可能となる。しかしながら、Fractional-NＰＬＬ周波数シンセサイザは、従来のFractional-NＰＬＬ周波数シンセサイザ５０と同様に、等価的に分数分周（分周値の平均）をしているためにロック状態において、基準信号ｆｒと比較信号ｆｐとの間で前記図５に示した位相誤差Δｔ０〜Δｔ７を周期的に発生することになる。
【００４７】
そして、本実施形態では、前記フィルタリング回路１３ｂの容量Ｃ１，Ｃ２の大きさは、基準となる位相誤差としての位相誤差の最も大きい位相誤差Δｔ１（＝1.094ナノ秒）の基準信号ｆｒと比較信号ｆｐに基づく位相差信号ФＲ２，ФＰ２のパルス波形を吸収消去できる大きさの容量に設定している。従って、この容量Ｃ１，Ｃ２によって、位相誤差Δｔ１（＝1.094ナノ秒）以下の位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐに基づく位相差信号ФＲ２，ФＰ２のパルス波形は全て一律に吸収消去されることになる。
【００４８】
制御信号生成回路１８は、前記選択回路１０に出力する制御信号ＣＮＴを生成する。制御信号ＣＮＴは、基準信号ｆｒ及び比較信号ｆｐを第１の位相比較器１１又は第２の位相比較器１２の何れかに出力させるための選択制御信号である。制御信号生成回路１８は、周期的に発生する位相誤差Δｔ０〜Δｔ７を含むそれぞれの基準信号ｆｒと比較信号ｆｐの出力タイミングを検知し、その検出結果に基づいて制御信号ＣＮＴを出力する。
【００４９】
本実施形態では、制御信号生成回路１８は、アキュームレータ１７ｂからの信号に基づいて行われる。つまり、可変分周器１７aから位相誤差Δｔ０〜Δｔ７を周期的に発生する比較信号ｆｐについて、各位相誤差Δｔ０〜Δｔ７の比較信号ｆｐの発生タイミングをアキュームレータ１７ｂから求めることができ、その求めた発生タイミングの基づいて制御信号生成回路１８は制御信号ＣＮＴを生成する。
【００５０】
本実施形態では、制御信号ＣＮＴは、位相誤差Δｔ０〜Δｔ７を周期的に発生する比較信号ｆｐにおいて、位相誤差がないΔｔ０（＝0.000ナノ秒）のときの基準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に出力させ、基準となる位相誤差としての位相誤差Δｔ１以下の、即ち、位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐを第２の位相比較器１２に出力させる。詳述すると、制御信号生成回路１８は、図２に示すように、位相誤差Δｔ０（＝0.000ナノ秒）の基準信号ｆｒと比較信号ｆｐが出力されているときにはＨレベルの制御信号ＣＮＴを、位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐが出力されているときにはＬレベルの制御信号ＣＮＴを生成する。
【００５１】
つまり、制御信号生成回路１８は、可変分周器１７aから位相誤差Δｔ０〜Δｔ７を周期的に発生する比較信号ｆｐの出力タイミングにおいて、位相誤差Δｔ７（＝0.158ナノ秒）の比較信号ｆｐが出力された後であって位相誤差Δｔ０（＝0.000ナノ秒）となる比較信号ｆｐが出力される前にＨレベルとなり、位相誤差Δｔ０となる比較信号ｆｐが出力された後であって位相誤差Δｔ１（＝1.094ナノ秒）となる比較信号ｆｐが出力される前にＬレベルとなるタイミングの制御信号ＣＮＴを生成する。
【００５２】
次に、上記のように構成したFractional-NＰＬＬ周波数シンセサイザの作用について説明する。
今、ＰＬＬ周波数シンセサイザがロック状態にあって、図２に示すような、基準信号ｆｒとの間で周期的な位相誤差Δｔ０〜Δｔ７を発生する比較信号ｆｐが可変分周器１７ａから出力されている。そして、基準信号ｆｒに対して位相誤差Δｔ７の比較信号ｆｐが出力された後であって位相誤差Δｔ０となる比較信号ｆｐが出力される前から同位相誤差Δｔ０となる比較信号ｆｐが出力された後であって位相誤差Δｔ１となる比較信号ｆｐが出力される前までの間、制御信号生成回路１８からＨレベルの制御信号ＣＮＴが選択回路１０に出力される。
【００５３】
選択回路１０は、Ｈレベルの制御信号ＣＮＴに基づいて第１及び第２のアンド回路２１，２２を介して基準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に出力する。つまり、選択回路１０は位相誤差がない基準信号ｆｒと比較信号ｆｐ（ｆｐ１）を第１の位相比較器１１に出力する。従って、第１の位相比較器１１は、図３に示すように、立ち下がりと立ち上がりが一致するＬレベルの位相差信号ΦＲ１、ΦＰ１を出力する。
【００５４】
一方、Ｈレベルの制御信号ＣＮＴのとき、第３及び第４のアンド回路２３，２４を介して位相誤差がない基準信号ｆｒと比較信号ｆｐを第２の位相比較器１２に出力することはない。従って、第２の位相比較器１２はＬレベルの位相差信号ΦＲ２、ΦＰ２を出力することはない。
【００５５】
その結果、第１の位相比較器１１から出力されるＬレベルの位相差信号ΦＲ１、ΦＰ１が、アンド回路２６，２７を介してチャージポンプ１４を出力される。つまり、チャージポンプ１４には、位相誤差Δｔ０（＝0.000ナノ秒）の基準信号ｆｒと比較信号ｆｐに基づくＬレベルの位相差信号ΦＲ１、ΦＰ１が入力される。
【００５６】
次に、基準信号ｆｒに対して位相誤差Δｔ０の比較信号ｆｐが出力された後であって位相誤差Δｔ１となる比較信号ｆｐが出力される前から位相誤差Δｔ７となる比較信号ｆｐが出力された後であって次の位相誤差Δｔ０となる比較信号ｆｐが出力される前までの間、制御信号生成回路１８からＬレベルの制御信号ＣＮＴが選択回路１０に出力される。
【００５７】
選択回路１０は、Ｌレベルの制御信号ＣＮＴに基づいて第３及び第４のアンド回路２３，２４を介して基準信号ｆｒと比較信号ｆｐを第２の位相比較器１２に出力する。つまり、選択回路１０は位相誤差Δｔ１〜Δｔ７がある基準信号ｆｒと比較信号ｆｐ（ｆｐ２）を第２の位相比較器１２に出力する。従って、第２の位相比較器１２は、位相誤差に応じて立ち下がり不一致で立ち上がりが一致するＬレベルの位相差信号ΦＲ２、ΦＰ２を出力する。
【００５８】
一方、Ｌレベルの制御信号ＣＮＴのとき、第１及び第２のアンド回路２１，２２を介して位相誤差Δｔ１〜Δｔ７がある基準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に出力することはない。従って、第１の位相比較器１１は、前記したＬレベルの位相差信号ΦＲ２，ΦＰ２と同じ波形となる図３に２点鎖線で示すような、Ｌレベルの位相差信号ΦＲ１、ΦＰ１を出力することはない。
【００５９】
第２の位相比較器１２から出力された位相差信号ΦＲ２，ΦＰ２のパルス波形は、フィルタリング回路１３ｂの容量Ｃ１，Ｃ２によって吸収消去され、Ｈレベルのままの位相差信号ΦＲ２，ΦＰ２がアンド回路２６，２７を介してチャージポンプ１４を出力される。つまり、図３に２点鎖線で示す位相誤差Δｔ１〜Δｔ７がある基準信号ｆｒと比較信号ｆｐに基づく位相差信号ΦＲ２，ΦＰ２のＬレベルのパルス波形は、容量Ｃ１，Ｃ２によって消去される。つまり、位相誤差Δｔ１（＝1.094ナノ秒）以下の位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐに基づく位相差信号ФＲ２，ФＰ２のパルス波形は全て一律に除去される。
【００６０】
従って、チャージポンプ１４は、第１の位相比較器１１からのＬレベルの位相差信号ΦＰ１，ΦＲ１のみが入力され、第２の位相比較器１２からのＬレベルの位相差信号ΦＰ２，ΦＲ２は入力されないことから、出力される電圧信号Ｄｏの値に変動がみられない。つまり、ロック状態において、周期的な位相誤差Δｔ０〜Δｔ７を発生していても、チャージポンプ１４は変動のない電圧信号Ｄｏを出力する。
【００６１】
チャージポンプ１４からの電圧信号ＤｏはＬＰＦ１５に出力され、ＬＰＦ１５はこの電圧信号Ｄｏを平滑にして制御電圧信号としてＶＣＯ１６に出力する。そして、ＶＣＯ１６はこの制御電圧信号の電圧値に応じた周波数信号ｆvcoを生成し、該周波数信号ｆvcoを外部回路に出力するとともに可変分周器１７ａに出力する。従って、ＶＣＯ１６は、位相誤差Δｔ１〜Δｔ７が発生してもスプリアスが低減された周波数信号ｆvcoを出力することになる。そして、可変分周器１７ａはアキュームレータ１７ｂからのオーバーフロー信号ＯＶＦに基づいてこの周波数信号ｆvcoを分周比を変えて分周し比較信号ｆｐとして選択回路１０に出力し、ロック状態において以後同様な動作を繰り返す。
【００６２】
次に、上記実施形態のFractional-NＰＬＬ周波数シンセサイザの特徴を以下に記載する。
（１）本実施形態によれば、フィルタリング回路１３ｂの容量Ｃ１，Ｃ２の大きさを、位相誤差の最も大きい位相誤差Δｔ１の基準信号ｆｒと比較信号ｆｐに基づく位相差信号ФＲ２，ФＰ２のパルス波形を吸収消去できる大きさの容量に設定しただけで、同位相誤差Δｔ１以下の位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐに基づく位相差信号ФＲ２，ФＰ２のパルス波形が全て一律に吸収消去されるようにした。従って、従来のようにそれぞれの位相誤差に対して個々にキャンセルするための波形を生成する必要がなく、非常に簡単な構成で位相誤差を除去することができる。
【００６３】
（２）本実施形態によれば、ロック状態において、基準信号ｆｒに対して周期的な位相誤差Δｔ０〜Δｔ７を発生する比較信号ｆｐが可変分周器１７ａから出力されても、位相誤差のない（位相誤差Δｔ０（＝0.000ナノ秒）の基準信号ｆｒと比較信号ｆｐは、第１の位相比較器１１を介して位相差信号ΦＲ１，ΦＰ１としてチャージポンプ１４に出力される。
【００６４】
一方、位相誤差Δｔ１以下の位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐは、選択回路１０にて第２の位相比較器１２に出力される。そして、第２の位相比較器１２から出力される位相差信号ΦＲ２，ΦＰ２は、フィルタリング回路１３ｂの容量Ｃ１，Ｃ２によって吸収消去される。
【００６５】
従って、ロック状態において、周期的な位相誤差Δｔ１〜Δｔ７を発生していても、チャージポンプ１４は、位相誤差のない基準信号ｆｒと比較信号ｆｐに基づく第１の位相比較器１１からの位相差信号ΦＲ１，ΦＰ１を入力するだけなので、変動のない電圧信号Ｄｏを出力する。その結果、ＶＣＯ１６は、位相誤差Δｔ１〜Δｔ７が発生してもスプリアスが低減された周波数信号ｆvcoを出力することができる。
【００６６】
（３）しかも、本実施形態では、フィルタリング回路１３ｂの容量Ｃ１，Ｃ２によって位相差信号ΦＲ２，ΦＰ２のパルス波形を吸収消去するだけなので、従来のスプリアスキャンセル回路５６に比べて製造ばらつき、電源及び温度の依存性が非常に低く、製造ばらつき、電源電圧の変動、温度の変動等に左右されることなくスプリアスの低減を図ることができる。
【００６７】
（４）本実施形態では、選択回路１０、第２の位相比較器１２及びフィルタリング回路１３ｂを用いてスプリアスの低減を図った。従って、デジタル・アナログ変換回路やアナログ回路を有した回路規模が大きい従来のスプリアスキャンセル回路５６に比べて、その回路規模を小さくできるとともに消費電力の低減を図ることができる。
【００６８】
（５）本実施形態では、位相差信号ΦＲ１，ΦＰ１と位相差信号ΦＲ２，ΦＰ２をそれぞれアンド回路２６，２７（論理回路１３ａ）を介してチャージポンプ１４に出力した。すなわち、１つのチャージポンプ１４にて位相差信号ΦＲ１，ΦＰ１と位相差信号ΦＲ２，ΦＰ２に基づく電圧信号Ｄｏを生成したので、位相差信号ΦＲ１，ΦＰ１と位相差信号ΦＲ２，ΦＰ２のそれぞれについて独立のチャージポンプを設けるのに比べて回路規模を小さくできる。
【００６９】
尚、発明の実施の形態は、前記実施形態に限定されるのもではなく以下のように実施してもよい。
○前記実施形態では、フィルタリング回路１３ｂの容量Ｃ１，Ｃ２は固定であったが、可変容量Ｃ１，Ｃ２であってもよい。すなわち、各位相誤差Δｔ１〜Δｔ７の大きさは、ＰＬＬ周波数シンセサイザの状態、例えば基準信号ｆｒの変更、分数分周の分母の変更、ロック周波数の変更等で決まるため、その時々でＰＬＬ周波数シンセサイザの状態に応じて可変容量Ｃ１，Ｃ２を変更するようにしてよりきめの細かい完璧なスプリアスの低減を図るようにしてもよい。なお、可変容量Ｃ１，Ｃ２は、例えば複数の容量を並列に接続し、これをアナログスイッチで適宜選択してオン・オフさせることによって容量を可変するようにしてもよい。
【００７０】
○前記実施形態では、位相誤差Δｔ０の基準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に、位相誤差Δｔ１〜Δｔ７の基準信号ｆｒと比較信号ｆｐを第２の位相比較器１２に出力するように制御信号ＣＮＴで制御した。これを、例えば位相誤差Δｔ０と位相誤差Δｔ７の基準信号ｆｒと比較信号ｆｐを第１の位相比較器１１に、位相誤差Δｔ１〜Δｔ６の基準信号ｆｒと比較信号ｆｐを第２の位相比較器１２に出力するように適宜変更して実施してもよい。
【００７１】
○前記実施形態の制御信号生成回路１８はアキュームレータ１７ｂからの信号に基づいて制御信号ＣＮＴを生成したが、周期的に発生する位相誤差Δｔ０〜Δｔ７を含むそれぞれの基準信号ｆｒと比較信号ｆｐの出力タイミングを検知できるのであればアキュームレータ１７ｂからの信号でなくてもよい。
【００７２】
○前記実施形態では、選択回路１０、第２の位相比較器１２及びフィルタリング回路１３ｂとで除去回路を構成したが、これに限定されるものではなく、要はFractional-N周波数シンセサイザがロック状態において、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を一律に除去することができればどんな回路でもよい。
【００７３】
以上の様々な実施形態をまとめると、以下のようになる。
（付記１） ロック状態おいて分数分周に伴って位相比較器に入力される基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を一律に除去するようにしたことを特徴とするFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法。
（付記２） 付記１に記載のFractional-NＰＬＬ周波数シンセサイザの位相誤差吸収方法において、
位相比較器から出力される位相差信号であって基準となる位相誤差以下の位相誤差を一律に除去するようにしたことを特徴とするFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法。
（付記３） ロック状態おいて分数分周に伴って位相比較器に入力される基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差の基準信号と比較信号を前記位相比較器とは別の第２の位相比較器に入力し、その第２の位相比較器から出力される位相差信号のパルス波形を消去して前記分数分周に伴う基準信号と比較信号との位相誤差を除去するようにしたことを特徴とするFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法。
（付記４） 付記３に記載のFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法において、
前記基準となる位相誤差の大きさは、Fractional-NＰＬＬ周波数シンセサイザの状態に応じて変更することを特徴とするFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法。
（付記５） 基準信号と分数分周された比較信号とを位相比較器にて比較し、その位相比較器から出力される位相差信号をチャージポンプにて電圧信号に変換し、その電圧信号をローパスフィルタにて平滑にして電圧制御信号として電圧制御発振器に出力し、その電圧制御発振器にて前記電圧制御信号に基づく周波数の周波数信号を可変分周器に出力するようにしたFractional-NＰＬＬ周波数シンセサイザであって、
ロック状態おいて分数分周に伴って位相比較器に入力される基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を一律に除去する除去回路を設けたことを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記６） 基準信号と分数分周された比較信号とを第１の位相比較器にて比較し、その第１の位相比較器から出力される位相差信号をチャージポンプにて電圧信号に変換し、その電圧信号をローパスフィルタにて平滑にして電圧制御信号として電圧制御発振器に出力し、その電圧制御発振器にて前記電圧制御信号に基づく周波数の周波数信号を可変分周器に出力するようにしたFractional-NＰＬＬ周波数シンセサイザであって、
前記第１の位相比較器とは別の前記基準信号と前記比較信号とを入力し位相を比較する第２の位相比較器と、
前記第２の位相比較器から出力される位相差信号のパルス波形を消去するフィルタリング回路と、
ロック状態において分数分周に伴う基準信号と比較信号との位相誤差に対して、所定の位相誤差を基準としてその基準となる位相誤差以下の位相誤差を含む基準信号と比較信号を前記第２の位相比較器に、位相誤差のない基準信号と比較信号を前記第１の位相比較器に振り分ける選択回路と
を備えたことを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記７） 付記６に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、前記フィルタリング回路は、容量であることを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記８） 付記７に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、前記容量は、可変容量であることを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記９） 付記８に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、前記可変容量は、ＰＬＬ周波数シンセサイザの状態に応じて変更される可変容量であることを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記１０） 付記６〜９のいずれか１つに記載のFractional-NＰＬＬ周波数シンセサイザにおいて、
前記フィルタリング回路からの信号と第１の位相比較器からの位相差信号は、論理回路を介して前記チャージポンプに出力するようにしたことを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
（付記１１） 付記６に記載のFractional-NＰＬＬ周波数シンセサイザにおいて、
前記選択回路は、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて第１の位相比較器又は第２の位相比較器をいずれかに基準信号と比較信号を出力させることを特徴とするFractional-NＰＬＬ周波数シンセサイザ。
【００７４】
【発明の効果】
請求項１〜８に記載の発明によれば、ロック状態において分数分周に伴う位相誤差が発生してもスプリアスを低減できるとともに、Fractional-N周波数シンセサイザの高速化、高集積化、低電流化を図ることができる。
【図面の簡単な説明】
【図１】一実施形態のFractional-NＰＬＬ周波数シンセサイザを説明するためのブロック回路図
【図２】同じくFractional-NＰＬＬ周波数シンセサイザのタイミングチャート図
【図３】同じくチャージポンプに入力される信号の波形図
【図４】従来のFractional-NＰＬＬ周波数シンセサイザのブロック回路図
【図５】ロック状態での位相誤差を説明するためのタイミングチャート図
【符号の説明】
１０ 選択回路
１１ 第１の位相比較器
１２ 第２の位相比較器
１３ａ 論理回路
１３ｂ フィルタリング回路
１４ チャージポンプ
１５ ローパスフィルタ回路（ＬＰＦ）
１６ 電圧制御発振器（ＶＣＯ）
１７ａ 可変分周器
１７ｂ アキュームレータ
１８ 制御信号生成回路
ｆｒ 基準信号
ｆｐ 比較信号
Δｔ０〜Δｔ７ 位相誤差
ＣＮＴ 制御信号
ΦＲ１，ΦＰ１，ΦＲ２，ΦＰ２ 位相差信号
Ｃ１，Ｃ２ 容量
ｆvco 周波数信号
Claims (6)
- ロック状態おいて分数分周に伴う基準信号と比較信号との位相誤差に対して、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて、位相誤差のない基準信号と比較信号を第１の位相比較器に、位相誤差がある基準信号と比較信号を前記第１の位相比較器とは別の第２の位相比較器に振り分け、その第２の位相比較器から出力される位相差信号のパルス波形を消去して前記分数分周に伴う基準信号と比較信号との位相誤差を除去するようにしたことを特徴とするFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法。
- 基準信号と分数分周された比較信号とを第１の位相比較器にて比較し、その第１の位相比較器から出力される位相差信号をチャージポンプにて電圧信号に変換し、その電圧信号をローパスフィルタにて平滑にして電圧制御信号として電圧制御発振器に出力し、その電圧制御発振器にて前記電圧制御信号に基づく周波数の周波数信号を可変分周器に出力するようにした Fractional-N ＰＬＬ周波数シンセサイザであって、
前記第１の位相比較器とは別の前記基準信号と前記比較信号とを入力し位相を比較する第２の位相比較器と、
前記第２の位相比較器から出力される位相差信号のパルス波形を消去するフィルタリング回路と、
ロック状態において分数分周に伴う基準信号と比較信号との位相誤差に対して、周期的に発生する位相誤差を含むそれぞれの基準信号と比較信号の出力タイミングを検知する制御信号生成回路からの制御信号に基づいて、位相誤差がある基準信号と比較信号を前記第２の位相比較器に、位相誤差のない基準信号と比較信号を前記第１の位相比較器に振り分ける選択回路と
を備えたことを特徴とする Fractional-N ＰＬＬ周波数シンセサイザ。 - 請求項２に記載の Fractional-N ＰＬＬ周波数シンセサイザにおいて、
前記フィルタリング回路からの信号と第１の位相比較器からの位相差信号は、論理回路を介して前記チャージポンプに出力するようにしたことを特徴とする Fractional-N ＰＬＬ周波数シンセサイザ。 - ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第１の制御ループと、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第２の制御ループとを、前記所定の位相誤差範囲内の基準信号及び比較信号と、前記所定の位相誤差範囲外の基準信号及び比較信号と、の間で切り換え、
前記第２の制御ループにおいて、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去する
ことを特徴とするFractional-NＰＬＬ周波数シンセサイザの位相誤差除去方法。 - ロック状態における分数分周に応じて発生する所定の位相誤差範囲内の基準信号と比較信号との位相比較を行う第１の制御ループと、
前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較を行う第２の制御ループと、
前記第１の制御ループと前記第２の制御ループとを、前記所定の位相誤差範囲内の基準信号及び比較信号と、前記所定の位相誤差範囲外の基準信号及び比較信号と、の間で切り換える選択回路と、
を有し、
前記第２の制御ループは、前記所定の位相誤差範囲外の基準信号及び前記比較信号との位相比較に応じた位相差信号のパルス波形を消去して前記所定の位相誤差範囲外の位相誤差を除去する
ことを特徴とするFractional-NＰＬＬ周波数シンセサイザ。 - 前記第２の制御ループはフィルタを含み、
前記フィルタにより位相差信号のパルス波形を消去して、前記所定の位相誤差範囲外の位相誤差を除去することを特徴とする請求項５記載の Fractional-N ＰＬＬ周波数シンセサイザ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000179470A JP4198303B2 (ja) | 2000-06-15 | 2000-06-15 | Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ |
| US09/809,208 US6515525B2 (en) | 2000-06-15 | 2001-03-16 | Fractional-N-PLL frequency synthesizer and phase error canceling method therefor |
| EP01304160A EP1164701B1 (en) | 2000-06-15 | 2001-05-09 | Fractional-N-PLL frequency synthesizer and phase error canceling method therefor |
| DE60122970T DE60122970T2 (de) | 2000-06-15 | 2001-05-09 | Frequenzsynthesizer mit gebrochenem Teilverhältnis und Verfahren zur Phasenfehlerunterdrückung dafür |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000179470A JP4198303B2 (ja) | 2000-06-15 | 2000-06-15 | Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001358584A JP2001358584A (ja) | 2001-12-26 |
| JP4198303B2 true JP4198303B2 (ja) | 2008-12-17 |
Family
ID=18680744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000179470A Expired - Fee Related JP4198303B2 (ja) | 2000-06-15 | 2000-06-15 | Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6515525B2 (ja) |
| EP (1) | EP1164701B1 (ja) |
| JP (1) | JP4198303B2 (ja) |
| DE (1) | DE60122970T2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3605023B2 (ja) * | 2000-10-05 | 2004-12-22 | 山形日本電気株式会社 | クロック生成回路 |
| JP2002217723A (ja) * | 2001-01-23 | 2002-08-02 | Mitsubishi Electric Corp | 小数点分周方式ｐｌｌ周波数シンセサイザ |
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| JP4431015B2 (ja) | 2004-09-09 | 2010-03-10 | 株式会社ルネサステクノロジ | 位相同期ループ回路 |
| KR100684053B1 (ko) | 2005-02-14 | 2007-02-16 | 삼성전자주식회사 | 시그마 델타 변조 장치, 이를 이용한 주파수 합성기 및 분수 분주 주파수 합성 방법 |
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| JP4805706B2 (ja) * | 2006-03-24 | 2011-11-02 | 日本電波工業株式会社 | 恒温型の水晶発振器 |
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| JP6077290B2 (ja) * | 2012-12-06 | 2017-02-08 | ルネサスエレクトロニクス株式会社 | 半導体装置、無線通信端末及び半導体装置の制御方法 |
| US9202660B2 (en) | 2013-03-13 | 2015-12-01 | Teledyne Wireless, Llc | Asymmetrical slow wave structures to eliminate backward wave oscillations in wideband traveling wave tubes |
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| US9225348B2 (en) | 2014-01-10 | 2015-12-29 | International Business Machines Corporation | Prediction based digital control for fractional-N PLLs |
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| US11038521B1 (en) | 2020-02-28 | 2021-06-15 | Silicon Laboratories Inc. | Spur and quantization noise cancellation for PLLS with non-linear phase detection |
| US11316522B2 (en) | 2020-06-15 | 2022-04-26 | Silicon Laboratories Inc. | Correction for period error in a reference clock signal |
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-
2000
- 2000-06-15 JP JP2000179470A patent/JP4198303B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-16 US US09/809,208 patent/US6515525B2/en not_active Expired - Lifetime
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| EP1164701A3 (en) | 2004-04-14 |
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| A131 | Notification of reasons for refusal |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
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| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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