JP2002118461A - Ｐｌｌ回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
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-
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- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0898—Details of the current generators the source or sink current values being variable
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 高Ｃ／Ｎ特性を確保しつつ、任意の設定時間
でロックアップタイムの高速化を図ることが可能となる
ＰＬＬ回路を提供する。 【解決手段】 外部から入力された分周比設定データに
基づいて設定された設定時間の時間内で、ファストロッ
クタイマ回路７より出力されるタイマ信号ｆｌｏｓｗに
同期してチャージポンプ回路２の出力電流信号Ｉｃｐの
電流値Ｉｃｐ［Ａ］が切り替えることで、ファストロッ
クタイマ回路７から出力されるタイマ信号ｆｌｏｓｗが
高レベルのときは、ローパスフィルタ３に供給される電
流量Ｉｃｐ［Ａ］を大きな値に設定し、高速ロックアッ
プ化が図り、また、ファストロックタイマ回路７から出
力されるタイマ信号ｆｌｏｓｗが低レベルのときは、ロ
ーパスフィルタ３に供給される電流量Ｉｃｐ［Ａ］を小
さく抑え、高Ｃ／Ｎ化を図る。
でロックアップタイムの高速化を図ることが可能となる
ＰＬＬ回路を提供する。 【解決手段】 外部から入力された分周比設定データに
基づいて設定された設定時間の時間内で、ファストロッ
クタイマ回路７より出力されるタイマ信号ｆｌｏｓｗに
同期してチャージポンプ回路２の出力電流信号Ｉｃｐの
電流値Ｉｃｐ［Ａ］が切り替えることで、ファストロッ
クタイマ回路７から出力されるタイマ信号ｆｌｏｓｗが
高レベルのときは、ローパスフィルタ３に供給される電
流量Ｉｃｐ［Ａ］を大きな値に設定し、高速ロックアッ
プ化が図り、また、ファストロックタイマ回路７から出
力されるタイマ信号ｆｌｏｓｗが低レベルのときは、ロ
ーパスフィルタ３に供給される電流量Ｉｃｐ［Ａ］を小
さく抑え、高Ｃ／Ｎ化を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop ）回路に関し、特に、ＰＬＬロック前後でチ
ャージポンプ回路の出力電流を切り替えるＰＬＬ回路に
関する。
cked Loop ）回路に関し、特に、ＰＬＬロック前後でチ
ャージポンプ回路の出力電流を切り替えるＰＬＬ回路に
関する。
【０００２】
【従来の技術】近年、半導体集積回路技術の著しい進歩
に伴い、機能素子であるＰＬＬ（Phase Locked Loop ）
回路が注目され始めた。
に伴い、機能素子であるＰＬＬ（Phase Locked Loop ）
回路が注目され始めた。
【０００３】このＰＬＬ回路とは、発振器の引き込み現
象を利用して、電圧制御発振器からの出力周波数と位相
とが、入力信号の周波数と位相とに応答するように構成
された回路であり、アナログ技術とディジタル技術とを
融合させる画期的な回路である。
象を利用して、電圧制御発振器からの出力周波数と位相
とが、入力信号の周波数と位相とに応答するように構成
された回路であり、アナログ技術とディジタル技術とを
融合させる画期的な回路である。
【０００４】このようなＰＬＬ回路を応用したものに、
ＰＬＬ周波数シンセサイザ回路がある。このＰＬＬ周波
数シンセサイザ回路は、一般的に、移動体通信システ
ム、ＴＶ・ＢＳ・ＣＳ放送のチューナ等に使用されてい
るものであり、アナログ信号として送信されてきた情報
をディジタル信号に変換するまでのインタフェースとし
て活用されている。
ＰＬＬ周波数シンセサイザ回路がある。このＰＬＬ周波
数シンセサイザ回路は、一般的に、移動体通信システ
ム、ＴＶ・ＢＳ・ＣＳ放送のチューナ等に使用されてい
るものであり、アナログ信号として送信されてきた情報
をディジタル信号に変換するまでのインタフェースとし
て活用されている。
【０００５】中でも近年の携帯電話等における移動体通
信システムでは、デジタル通信化や多チャンネル化等の
動向が著しく、これに伴い、ＰＬＬ回路の小型・小電力
化はもちろんのこと、ＰＬＬ回路におけるデータ通信へ
の対応やチャネル切り替え時の高速化が要求されてい
る。
信システムでは、デジタル通信化や多チャンネル化等の
動向が著しく、これに伴い、ＰＬＬ回路の小型・小電力
化はもちろんのこと、ＰＬＬ回路におけるデータ通信へ
の対応やチャネル切り替え時の高速化が要求されてい
る。
【０００６】このような要求に応えるためには、ＰＬＬ
回路において、チャネル切り替え後の周波数が安定する
までの時間、即ち周波数ロックアップタイムの高速化に
多大に影響を及ぼすチャージポンプ回路の出力電流切り
替えタイミングの高速化を達成する必要がある。
回路において、チャネル切り替え後の周波数が安定する
までの時間、即ち周波数ロックアップタイムの高速化に
多大に影響を及ぼすチャージポンプ回路の出力電流切り
替えタイミングの高速化を達成する必要がある。
【０００７】（従来のＰＬＬ回路の説明）ここで、図１
４に、従来技術によるＰＬＬ回路の構成を示す。図１４
を参照すると、従来技術によるＰＬＬ回路は、周波数ｆ
ｓ［Ｈｚ］の基準信号fsを出力する水晶発振器１００
と、この水晶発振器１００より出力された基準信号fsを
１／Ｒ分周してリファレンス信号fs/Rを発生させる分周
器（１／Ｒ）２００と、入力された２つの信号（リファ
レンス信号fs/R、発振分周信号f0/N）の位相差に対応す
る電圧（位相差信号PDU 、PDD ）を発生させる位相比較
器（ＰＤ）３００と、ローパスフィルタ（ＬＰＦ）５０
０が有するコンデンサに電荷を蓄えるためのチャージポ
ンプ回路（ＣＰ）４００と、チャージポンプ回路４００
より入力された出力電流信号Icp において高周波数成分
を除去し、波形を整形するローパスフィルタ（ＬＰＦ）
５００と、ローパスフィルタ５００より入力された制御
電圧信号CCの電圧値に従って発振する電圧制御発振器
（ＶＣＯ）６００と、ＶＣＯ６００から出力された周波
数ｆ０［Ｈｚ］の発振信号f0を、外部からの指示に従っ
て１／Ｎ分周するプログラマブル分周器（１／Ｎ）７０
０と、このプログラマブル分周器７００の分周数Ｎを決
定するデータインタフェース（Ｄａｔａ Ｉｎｔｅｒｆ
ａｃｅ）８００と、位相比較器（ＰＤ）３００に入力さ
れた２つの信号（リファレンス信号fs/R、発振分周信号
f0/N）の同期が図られたか否かを検出するロック検出回
路（ＬＯＣＫ）９００と、を有して構成されている。
４に、従来技術によるＰＬＬ回路の構成を示す。図１４
を参照すると、従来技術によるＰＬＬ回路は、周波数ｆ
ｓ［Ｈｚ］の基準信号fsを出力する水晶発振器１００
と、この水晶発振器１００より出力された基準信号fsを
１／Ｒ分周してリファレンス信号fs/Rを発生させる分周
器（１／Ｒ）２００と、入力された２つの信号（リファ
レンス信号fs/R、発振分周信号f0/N）の位相差に対応す
る電圧（位相差信号PDU 、PDD ）を発生させる位相比較
器（ＰＤ）３００と、ローパスフィルタ（ＬＰＦ）５０
０が有するコンデンサに電荷を蓄えるためのチャージポ
ンプ回路（ＣＰ）４００と、チャージポンプ回路４００
より入力された出力電流信号Icp において高周波数成分
を除去し、波形を整形するローパスフィルタ（ＬＰＦ）
５００と、ローパスフィルタ５００より入力された制御
電圧信号CCの電圧値に従って発振する電圧制御発振器
（ＶＣＯ）６００と、ＶＣＯ６００から出力された周波
数ｆ０［Ｈｚ］の発振信号f0を、外部からの指示に従っ
て１／Ｎ分周するプログラマブル分周器（１／Ｎ）７０
０と、このプログラマブル分周器７００の分周数Ｎを決
定するデータインタフェース（Ｄａｔａ Ｉｎｔｅｒｆ
ａｃｅ）８００と、位相比較器（ＰＤ）３００に入力さ
れた２つの信号（リファレンス信号fs/R、発振分周信号
f0/N）の同期が図られたか否かを検出するロック検出回
路（ＬＯＣＫ）９００と、を有して構成されている。
【０００８】この構成において、位相比較器３００は、
水晶発振器１００から出力され、分周器２００で１／Ｒ
分周された周波数ｆｓ／Ｒ［Ｈｚ］のリファレンス信号
fs/Rと、電圧制御発振器６００から出力され、プログラ
マブル分周器７００により１／Ｎ分周された周波数ｆ０
／Ｎ［Ｈｚ］の発振分周信号f0/Nと、を比較し、この比
較の結果に基づいて位相差信号PDU 及びPDD を出力す
る。
水晶発振器１００から出力され、分周器２００で１／Ｒ
分周された周波数ｆｓ／Ｒ［Ｈｚ］のリファレンス信号
fs/Rと、電圧制御発振器６００から出力され、プログラ
マブル分周器７００により１／Ｎ分周された周波数ｆ０
／Ｎ［Ｈｚ］の発振分周信号f0/Nと、を比較し、この比
較の結果に基づいて位相差信号PDU 及びPDD を出力す
る。
【０００９】チャージポンプ回路４００は、この位相差
信号PDU 及びPDD が入力されると、ロック検出回路９０
０から入力される一定周期のロック信号Ioswに基づいて
出力電流信号Icp の電流値Ｉｃｐ［Ａ］を切り替える。
信号PDU 及びPDD が入力されると、ロック検出回路９０
０から入力される一定周期のロック信号Ioswに基づいて
出力電流信号Icp の電流値Ｉｃｐ［Ａ］を切り替える。
【００１０】その後、この出力電流信号Icp は、ローパ
スフィルタ５００を介することで、高周波成分が除去さ
れ、波形整形がされた電圧値ＣＣ［Ｖ］の制御電圧信号
CCとなり、電圧制御発振器６００に入力される。
スフィルタ５００を介することで、高周波成分が除去さ
れ、波形整形がされた電圧値ＣＣ［Ｖ］の制御電圧信号
CCとなり、電圧制御発振器６００に入力される。
【００１１】このように、位相比較器３００における、
周波数ｆｓ［Ｈｚ］の基準信号fsを１／Ｒ分周した周波
数ｆｓ／Ｒ［Ｈｚ］のリファレンス信号fs/Rと電圧制御
発振器６００から出力された周波数ｆ０［Ｈｚ］の信号
を１／Ｎ分周した周波数ｆ０／Ｎ［Ｈｚ］の発振分周信
号f0/Nとの位相差に基づいて電圧制御発振器６００へ入
力される制御電圧信号CCに補正をかけることで、図１４
に示すＰＬＬ回路は、ＰＬＬ制御を実行している。
周波数ｆｓ［Ｈｚ］の基準信号fsを１／Ｒ分周した周波
数ｆｓ／Ｒ［Ｈｚ］のリファレンス信号fs/Rと電圧制御
発振器６００から出力された周波数ｆ０［Ｈｚ］の信号
を１／Ｎ分周した周波数ｆ０／Ｎ［Ｈｚ］の発振分周信
号f0/Nとの位相差に基づいて電圧制御発振器６００へ入
力される制御電圧信号CCに補正をかけることで、図１４
に示すＰＬＬ回路は、ＰＬＬ制御を実行している。
【００１２】このような構成を有するＰＬＬ回路の特性
として、特に重要視されるパラメータとしては、チャネ
ル（周波数）を切り替えることにより生じる位相ずれを
解消する周波数安定時間、即ち周波数ロックアップタイ
ムと、電圧制御発振器６００から出力される発振信号f0
における正規の信号の純度を示すキャリアノイズ、即ち
Ｃ／Ｎとがある。
として、特に重要視されるパラメータとしては、チャネ
ル（周波数）を切り替えることにより生じる位相ずれを
解消する周波数安定時間、即ち周波数ロックアップタイ
ムと、電圧制御発振器６００から出力される発振信号f0
における正規の信号の純度を示すキャリアノイズ、即ち
Ｃ／Ｎとがある。
【００１３】これら、周波数ロックアップタイムとＣ／
Ｎとの両特性は、チャージポンプ回路４００の出力電流
信号Icp の電流値Ｉｃｐ［Ａ］と、ローパスフィルタ５
００のフィルタ定数と、プログラマブル分周器７００の
分周比Ｎと、等により求められるＰＬＬ回路のダンピン
グファクタにより決定される。
Ｎとの両特性は、チャージポンプ回路４００の出力電流
信号Icp の電流値Ｉｃｐ［Ａ］と、ローパスフィルタ５
００のフィルタ定数と、プログラマブル分周器７００の
分周比Ｎと、等により求められるＰＬＬ回路のダンピン
グファクタにより決定される。
【００１４】従って、チャージポンプ回路４００の出力
電流信号Icp の電流値Ｉｃｐ［Ａ］を大きくすると、ロ
ーパスフィルタ５００を構成するコンデンサを急速に充
放電するため、ダンピングファクタは大きくなり、これ
に対し、出力電流信号Icp の電流値Ｉｃｐ［Ａ］を小さ
くすると、上記のコンデンサを緩やかに充放電するた
め、ダンピングファクタは小さくなる。
電流信号Icp の電流値Ｉｃｐ［Ａ］を大きくすると、ロ
ーパスフィルタ５００を構成するコンデンサを急速に充
放電するため、ダンピングファクタは大きくなり、これ
に対し、出力電流信号Icp の電流値Ｉｃｐ［Ａ］を小さ
くすると、上記のコンデンサを緩やかに充放電するた
め、ダンピングファクタは小さくなる。
【００１５】ここで、ＰＬＬ回路において、ダンピング
ファクタが大きい場合、安定状態に向かって急速に収束
するため、ロックアップタイムは短時間となるものの、
安定状態に移行する過渡状態において激しく状態が変化
するため、大きなノイズ成分が発生し、Ｃ／Ｎが悪化す
る。
ファクタが大きい場合、安定状態に向かって急速に収束
するため、ロックアップタイムは短時間となるものの、
安定状態に移行する過渡状態において激しく状態が変化
するため、大きなノイズ成分が発生し、Ｃ／Ｎが悪化す
る。
【００１６】また、ＰＬＬ回路において、ダンピングフ
ァクタが小さい場合、緩やかに安定状態へ移行するた
め、ロックアップタイムは長時間となるものの、過渡状
態における状態の変化が少ないため、発生するノイズが
少なく、Ｃ／Ｎが改善される。
ァクタが小さい場合、緩やかに安定状態へ移行するた
め、ロックアップタイムは長時間となるものの、過渡状
態における状態の変化が少ないため、発生するノイズが
少なく、Ｃ／Ｎが改善される。
【００１７】このように、一般的にロックアップタイム
を高速化することと、Ｃ／Ｎを改善することと、は相反
する関係となる。
を高速化することと、Ｃ／Ｎを改善することと、は相反
する関係となる。
【００１８】従って、相反する両者の特性を同時に満た
すために、従来技術では、チャージポンプ回路４００を
電流駆動型に構成することで、ＰＬＬロック前の高速切
り替えと、ＰＬＬロック後のノイズ特性の向上と、を図
っていた。
すために、従来技術では、チャージポンプ回路４００を
電流駆動型に構成することで、ＰＬＬロック前の高速切
り替えと、ＰＬＬロック後のノイズ特性の向上と、を図
っていた。
【００１９】（従来のチャージポンプ回路の説明）この
ような動作をするためのチャージポンプ回路４００を、
図１５を用いて詳細に説明する。
ような動作をするためのチャージポンプ回路４００を、
図１５を用いて詳細に説明する。
【００２０】図１５を参照すると、従来技術によるチャ
ージポンプ回路４００は、位相比較器３００から出力さ
れた位相差信号PDU の入力段として、Ｐ−ＭＯＳＦＥＴ
Q401が設けられ、また、位相比較器３００から出力され
た位相差信号PDD の入力段として、インバータINV401を
介してＮ−ＭＯＳＦＥＴQ402が設けられている。
ージポンプ回路４００は、位相比較器３００から出力さ
れた位相差信号PDU の入力段として、Ｐ−ＭＯＳＦＥＴ
Q401が設けられ、また、位相比較器３００から出力され
た位相差信号PDD の入力段として、インバータINV401を
介してＮ−ＭＯＳＦＥＴQ402が設けられている。
【００２１】ここで、Ｐ−ＭＯＳＦＥＴQ401の基盤は、
ソースに接続されており、且つこのソースは、定電流回
路I402を介して電源電圧Ｖが接続されている。また、Ｎ
−ＭＯＳＦＥＴQ402の基盤は、ソースに接続されてお
り、且つこのソースは、定電流源I403を介して接地され
ている。
ソースに接続されており、且つこのソースは、定電流回
路I402を介して電源電圧Ｖが接続されている。また、Ｎ
−ＭＯＳＦＥＴQ402の基盤は、ソースに接続されてお
り、且つこのソースは、定電流源I403を介して接地され
ている。
【００２２】また、チャージポンプ回路４００は、ロッ
ク検出回路９００から出力されたロック信号Ioswに応じ
て切り替わるスイッチSW401 と、一方がスイッチSW401
に接続され、他の一方が接地されている定電流回路I401
と、このスイッチSW401 及び定電流回路I401と並列に構
成された定電流回路I400と、を有して構成されている。
ク検出回路９００から出力されたロック信号Ioswに応じ
て切り替わるスイッチSW401 と、一方がスイッチSW401
に接続され、他の一方が接地されている定電流回路I401
と、このスイッチSW401 及び定電流回路I401と並列に構
成された定電流回路I400と、を有して構成されている。
【００２３】更に、スイッチSW401 における、定電流回
路I401に接続されていない一方と、定電流回路I400の接
地されていない一方とは、それぞれ定電流回路I402及び
I403に入力され、この定電流回路I400及びI401を流れる
電流に従って、定電流回路I402及びI403が導通させる電
流を制限するように構成されている。
路I401に接続されていない一方と、定電流回路I400の接
地されていない一方とは、それぞれ定電流回路I402及び
I403に入力され、この定電流回路I400及びI401を流れる
電流に従って、定電流回路I402及びI403が導通させる電
流を制限するように構成されている。
【００２４】このように構成されることで、従来技術に
よるチャージポンプ回路４００は、図１６に示すように
動作する。即ち、チャージポンプ回路４００は、ロック
検出回路９００よりロック信号IoswがスイッチSW401 へ
入力されるアンロック時には、定電流回路I401に流れる
電流Ｉ４０１と定電流回路I400に流れる電流Ｉ４００と
を加算した値の電流（Ｉ４００＋Ｉ４０１）を出力電流
信号Icp としてローパスフィルタ５００へ出力し、ま
た、ロック検出回路９００よりロック信号Ioswがスイッ
チSW401 へ入力されないロック時には、定電流回路I400
に流れる電流Ｉ４００のみを出力電流信号Icp としてロ
ーパスフィルタ５００へ出力するように、出力電流信号
Icp の電流値Ｉｃｐ［Ａ］を切り替えることにより良好
な特性を得ている。
よるチャージポンプ回路４００は、図１６に示すように
動作する。即ち、チャージポンプ回路４００は、ロック
検出回路９００よりロック信号IoswがスイッチSW401 へ
入力されるアンロック時には、定電流回路I401に流れる
電流Ｉ４０１と定電流回路I400に流れる電流Ｉ４００と
を加算した値の電流（Ｉ４００＋Ｉ４０１）を出力電流
信号Icp としてローパスフィルタ５００へ出力し、ま
た、ロック検出回路９００よりロック信号Ioswがスイッ
チSW401 へ入力されないロック時には、定電流回路I400
に流れる電流Ｉ４００のみを出力電流信号Icp としてロ
ーパスフィルタ５００へ出力するように、出力電流信号
Icp の電流値Ｉｃｐ［Ａ］を切り替えることにより良好
な特性を得ている。
【００２５】従って、アンロック状態では、チャージポ
ンプ回路４００から出力される供給電流量が大きな値に
設定されるためロックアップタイムが短縮され、また、
ロック状態では、この供給電流量が低く抑えられるため
良好なＣ／Ｎ特性が得られている。
ンプ回路４００から出力される供給電流量が大きな値に
設定されるためロックアップタイムが短縮され、また、
ロック状態では、この供給電流量が低く抑えられるため
良好なＣ／Ｎ特性が得られている。
【００２６】
【発明が解決しようとする課題】しかしながら、上記従
来技術によるＰＬＬ回路では、チャージポンプ回路４０
０から出力される出力電流Icp の切り替えるタイミング
を、ロック検出回路９００から一定周期に出力されるロ
ック信号Ioswを基に、一定時間内で供給される電流量が
切り替えられるように構成されているため、位相比較器
３００における両信号の位相差の状態に応じた任意の時
間設定が行えず、このため、外付けフィルタであるロー
パスフィルタ５００のフィルタ定数の設定にダンピング
ファクタが大きく左右され、相反するロックアップタイ
ムとＣ／Ｎとの特性を十分に満足することが困難となる
問題を有していた。
来技術によるＰＬＬ回路では、チャージポンプ回路４０
０から出力される出力電流Icp の切り替えるタイミング
を、ロック検出回路９００から一定周期に出力されるロ
ック信号Ioswを基に、一定時間内で供給される電流量が
切り替えられるように構成されているため、位相比較器
３００における両信号の位相差の状態に応じた任意の時
間設定が行えず、このため、外付けフィルタであるロー
パスフィルタ５００のフィルタ定数の設定にダンピング
ファクタが大きく左右され、相反するロックアップタイ
ムとＣ／Ｎとの特性を十分に満足することが困難となる
問題を有していた。
【００２７】更に、従来技術によるＰＬＬ回路では、上
記と同様な理由により、アンロック時の時間軸を一定の
値しか設定できないため、アンロック時のループゲイン
変動に応じた最適なダンピングファクタの設定が不可能
であるという問題を有している。
記と同様な理由により、アンロック時の時間軸を一定の
値しか設定できないため、アンロック時のループゲイン
変動に応じた最適なダンピングファクタの設定が不可能
であるという問題を有している。
【００２８】従って、本発明は、上記問題に鑑みなされ
たもので、チャージポンプ回路からの出力電流の切り替
えを、位相比較器における両信号の位相状態に応じた周
期に設定するように構成することで、高Ｃ／Ｎ特性を確
保しつつ、任意の設定時間でロックアップタイムの高速
化を図ることが可能となるＰＬＬ回路を提供することを
目的とする。
たもので、チャージポンプ回路からの出力電流の切り替
えを、位相比較器における両信号の位相状態に応じた周
期に設定するように構成することで、高Ｃ／Ｎ特性を確
保しつつ、任意の設定時間でロックアップタイムの高速
化を図ることが可能となるＰＬＬ回路を提供することを
目的とする。
【００２９】
【課題を解決するための手段】係る目的を達成するため
に、請求項１記載の発明は、入力される２つの信号の位
相差に基づいて位相差信号を出力する位相比較手段と、
位相差信号に基づいて任意の電流値である出力電流信号
を出力するチャージポンプ手段と、チャージポンプ手段
から出力される出力電流信号の電流値を切り替えるファ
ストロックタイマ手段と、を有し、ファストロックタイ
マ手段は、２つの信号がロックアップする前後で出力電
流信号の電流値を切り替えることを特徴とする。
に、請求項１記載の発明は、入力される２つの信号の位
相差に基づいて位相差信号を出力する位相比較手段と、
位相差信号に基づいて任意の電流値である出力電流信号
を出力するチャージポンプ手段と、チャージポンプ手段
から出力される出力電流信号の電流値を切り替えるファ
ストロックタイマ手段と、を有し、ファストロックタイ
マ手段は、２つの信号がロックアップする前後で出力電
流信号の電流値を切り替えることを特徴とする。
【００３０】また、請求項２記載の発明は、入力される
発振器制御信号の電圧値に基づいて発振信号を出力する
電圧制御発振手段と、発振信号を外部から入力された分
周比設定データに従って分周し、発振分周信号を出力す
るプログラマブル分周手段と、発振分周信号とリファレ
ンス信号との位相差に基づいて位相差信号を出力する位
相比較手段と、位相差信号に基づいて任意の電流値であ
る出力電流信号を出力するチャージポンプ手段と、出力
電流信号を所定のループバンド幅に基づいて積分処理し
て高周波成分を除去し、発振器制御信号を出力するロー
パスフィルタリング手段と、チャージポンプ手段から出
力される出力電流信号の電流値を切り替えるファストロ
ックタイマ手段と、を有することを特徴とする。
発振器制御信号の電圧値に基づいて発振信号を出力する
電圧制御発振手段と、発振信号を外部から入力された分
周比設定データに従って分周し、発振分周信号を出力す
るプログラマブル分周手段と、発振分周信号とリファレ
ンス信号との位相差に基づいて位相差信号を出力する位
相比較手段と、位相差信号に基づいて任意の電流値であ
る出力電流信号を出力するチャージポンプ手段と、出力
電流信号を所定のループバンド幅に基づいて積分処理し
て高周波成分を除去し、発振器制御信号を出力するロー
パスフィルタリング手段と、チャージポンプ手段から出
力される出力電流信号の電流値を切り替えるファストロ
ックタイマ手段と、を有することを特徴とする。
【００３１】また、請求項３記載の発明によれば、請求
項１記載のＰＬＬ回路において、外部から入力されるデ
ータを基に出力電流信号の電流値を切り替える第１の指
示をファストロックタイマ手段に与える第１のデータイ
ンタフェース手段をさらに有し、ファストロックタイマ
手段は、第１の指示に基づいて出力電流信号の電流値を
切り替えることを特徴とする。
項１記載のＰＬＬ回路において、外部から入力されるデ
ータを基に出力電流信号の電流値を切り替える第１の指
示をファストロックタイマ手段に与える第１のデータイ
ンタフェース手段をさらに有し、ファストロックタイマ
手段は、第１の指示に基づいて出力電流信号の電流値を
切り替えることを特徴とする。
【００３２】また、請求項４記載の発明によれば、請求
項２記載のＰＬＬ回路において、分周比設定データを基
に出力電流信号の電流値を切り替える第１の指示をファ
ストロックタイマ手段に与える第１のデータインタフェ
ース手段をさらに有し、ファストロックタイマ手段は、
第１の指示に基づいて出力電流信号の電流値を切り替え
ることを特徴とする。
項２記載のＰＬＬ回路において、分周比設定データを基
に出力電流信号の電流値を切り替える第１の指示をファ
ストロックタイマ手段に与える第１のデータインタフェ
ース手段をさらに有し、ファストロックタイマ手段は、
第１の指示に基づいて出力電流信号の電流値を切り替え
ることを特徴とする。
【００３３】また、請求項５記載の発明によれば、請求
項４記載のＰＬＬ回路において、分周比設定データは、
外部回路との同期を図るためのクロック信号と、出力電
流信号の電流値を切り替える期間を指定するデータ信号
と、出力電流信号の電流値を切り替えるタイミングを指
定するイネーブル信号と、を含んで構成されることを特
徴とする。
項４記載のＰＬＬ回路において、分周比設定データは、
外部回路との同期を図るためのクロック信号と、出力電
流信号の電流値を切り替える期間を指定するデータ信号
と、出力電流信号の電流値を切り替えるタイミングを指
定するイネーブル信号と、を含んで構成されることを特
徴とする。
【００３４】また、請求項６記載の発明によれば、請求
項５記載のＰＬＬ回路において、イネーブル信号は、リ
ファレンス信号の周波数を切り替えるタイミングと同期
したタイミングを指定することを特徴とする。
項５記載のＰＬＬ回路において、イネーブル信号は、リ
ファレンス信号の周波数を切り替えるタイミングと同期
したタイミングを指定することを特徴とする。
【００３５】また、請求項７記載の発明によれば、請求
項３または４記載のＰＬＬ回路において、第１の指示
は、ファストロックタイマ手段に出力電流信号の電流値
を所定の期間、高い値に切り替えさせることを特徴とす
る。
項３または４記載のＰＬＬ回路において、第１の指示
は、ファストロックタイマ手段に出力電流信号の電流値
を所定の期間、高い値に切り替えさせることを特徴とす
る。
【００３６】また、請求項８記載の発明によれば、請求
項５から７のいずれか１項に記載のＰＬＬ回路におい
て、ファストロックタイマ手段は、第１の指示を基にリ
ファレンス信号のカウント値及び出力電流信号の電流値
を切り替えるタイミングを特定し、特定したタイミング
を始点としてリファレンス信号をカウント値数、カウン
トする期間、出力電流信号の電流値を切り替えることを
特徴とする。
項５から７のいずれか１項に記載のＰＬＬ回路におい
て、ファストロックタイマ手段は、第１の指示を基にリ
ファレンス信号のカウント値及び出力電流信号の電流値
を切り替えるタイミングを特定し、特定したタイミング
を始点としてリファレンス信号をカウント値数、カウン
トする期間、出力電流信号の電流値を切り替えることを
特徴とする。
【００３７】また、請求項９記載の発明によれば、請求
項２から８のいずれか１項に記載のＰＬＬ回路におい
て、ローパスフィルタリング手段の所定のループバンド
幅を切り替えるフィルタ切替手段をさらに有することを
特徴とする。
項２から８のいずれか１項に記載のＰＬＬ回路におい
て、ローパスフィルタリング手段の所定のループバンド
幅を切り替えるフィルタ切替手段をさらに有することを
特徴とする。
【００３８】また、請求項１０記載の発明によれば、請
求項９記載のＰＬＬ回路において、外部から入力される
データを基に所定のループバンド幅を切り替える第２の
指示をフィルタ切替手段に与える第２のデータインタフ
ェース手段をさらに有し、フィルタ切替手段は、第２の
指示に基づいて所定のループバンド幅を切り替えること
を特徴とする。
求項９記載のＰＬＬ回路において、外部から入力される
データを基に所定のループバンド幅を切り替える第２の
指示をフィルタ切替手段に与える第２のデータインタフ
ェース手段をさらに有し、フィルタ切替手段は、第２の
指示に基づいて所定のループバンド幅を切り替えること
を特徴とする。
【００３９】また、請求項１１記載の発明によれば、請
求項９記載のＰＬＬ回路において、分周比設定データを
基に出力電流信号の電流値を切り替える第２の指示をフ
ィルタ切替手段に与える第２のデータインタフェース手
段をさらに有し、フィルタ切替手段は、第２の指示に基
づいて所定のループバンド幅を切り替えることを特徴と
する。
求項９記載のＰＬＬ回路において、分周比設定データを
基に出力電流信号の電流値を切り替える第２の指示をフ
ィルタ切替手段に与える第２のデータインタフェース手
段をさらに有し、フィルタ切替手段は、第２の指示に基
づいて所定のループバンド幅を切り替えることを特徴と
する。
【００４０】また、請求項１２記載の発明によれば、請
求項９記載のＰＬＬ回路において、フィルタ切替手段
は、出力電流信号の電流値が切り替えられるタイミング
と同期して所定のループバンド幅を切り替えることを特
徴とする。
求項９記載のＰＬＬ回路において、フィルタ切替手段
は、出力電流信号の電流値が切り替えられるタイミング
と同期して所定のループバンド幅を切り替えることを特
徴とする。
【００４１】また、請求項１３記載の発明によれば、請
求項１０または１１記載のＰＬＬ回路において、第２の
指示は、ローパスフィルタリング手段のループバンド幅
を所定の期間、短い値に切り替えさせることを特徴とす
る。
求項１０または１１記載のＰＬＬ回路において、第２の
指示は、ローパスフィルタリング手段のループバンド幅
を所定の期間、短い値に切り替えさせることを特徴とす
る。
【００４２】また、請求項１４記載の発明によれば、請
求項１０または１１記載のＰＬＬ回路において、フィル
タ切替手段は、第２の指示を基にリファレンス信号のカ
ウント値及び所定のループバンド幅を切り替えるタイミ
ングを特定し、特定したタイミングを始点としてリファ
レンス信号をカウント値数、カウントする期間、所定の
ループバンド幅を切り替えることを特徴とする。
求項１０または１１記載のＰＬＬ回路において、フィル
タ切替手段は、第２の指示を基にリファレンス信号のカ
ウント値及び所定のループバンド幅を切り替えるタイミ
ングを特定し、特定したタイミングを始点としてリファ
レンス信号をカウント値数、カウントする期間、所定の
ループバンド幅を切り替えることを特徴とする。
【００４３】また、請求項１５記載の発明によれば、請
求項５記載のＰＬＬ回路において、データインタフェー
ス手段は、クロック信号を受信して外部回路との同期を
図り、更に、図られた外部回路との同期を基にデータ信
号を取込み、取り込んだデータ信号をファストロックタ
イマ手段に出力するシフトレジスタ手段と、シフトレジ
スタ手段により出力されるデータ信号の有効部分を指定
し、更に、出力電流信号の電流値を切り替えるタイミン
グを指定するラッチ・リセット信号を出力するイネーブ
ルカウンタ手段と、を含んで構成され、ファストロック
タイマ手段は、シフトレジスタ手段から出力されたデー
タ信号を、イネーブルカウンタ手段から出力されたラッ
チ・リセット信号に基づいてラッチさせ、１つ以上のカ
ウント値設定信号を出力するデータラッチ手段と、１つ
以上のカウント値設定信号を基にカウント値を設定し、
ラッチ・リセット信号が入力されたタイミングを始点と
してリファレンス信号をカウント値数、カウントする期
間、出力電流信号の電流値を切り替えるためのタイマ信
号を出力するプログラマブルカウント手段と、を含んで
構成され、チャージポンプ手段は、タイマ信号が出力さ
れている期間、出力電流信号の電流値を切り替える出力
電流信号スイッチ手段を含んで構成されることを特徴と
する。
求項５記載のＰＬＬ回路において、データインタフェー
ス手段は、クロック信号を受信して外部回路との同期を
図り、更に、図られた外部回路との同期を基にデータ信
号を取込み、取り込んだデータ信号をファストロックタ
イマ手段に出力するシフトレジスタ手段と、シフトレジ
スタ手段により出力されるデータ信号の有効部分を指定
し、更に、出力電流信号の電流値を切り替えるタイミン
グを指定するラッチ・リセット信号を出力するイネーブ
ルカウンタ手段と、を含んで構成され、ファストロック
タイマ手段は、シフトレジスタ手段から出力されたデー
タ信号を、イネーブルカウンタ手段から出力されたラッ
チ・リセット信号に基づいてラッチさせ、１つ以上のカ
ウント値設定信号を出力するデータラッチ手段と、１つ
以上のカウント値設定信号を基にカウント値を設定し、
ラッチ・リセット信号が入力されたタイミングを始点と
してリファレンス信号をカウント値数、カウントする期
間、出力電流信号の電流値を切り替えるためのタイマ信
号を出力するプログラマブルカウント手段と、を含んで
構成され、チャージポンプ手段は、タイマ信号が出力さ
れている期間、出力電流信号の電流値を切り替える出力
電流信号スイッチ手段を含んで構成されることを特徴と
する。
【００４４】また、請求項１６記載の発明によれば、請
求項１５記載のＰＬＬ回路において、出力電流信号スイ
ッチ手段は、第１のスイッチと、並列に構成された２つ
の定電流回路とを含んで構成され、タイマ信号は、第１
のスイッチに入力され、第１のスイッチは、タイマ信号
が入力されていない期間、２つの定電流回路のうち、い
ずれか１つへ流れる電流を遮断させ、チャージポンプ手
段は、２つの定電流回路に流れる電流の合計値に基づい
て出力電流信号の電流値を決定することを特徴とする。
求項１５記載のＰＬＬ回路において、出力電流信号スイ
ッチ手段は、第１のスイッチと、並列に構成された２つ
の定電流回路とを含んで構成され、タイマ信号は、第１
のスイッチに入力され、第１のスイッチは、タイマ信号
が入力されていない期間、２つの定電流回路のうち、い
ずれか１つへ流れる電流を遮断させ、チャージポンプ手
段は、２つの定電流回路に流れる電流の合計値に基づい
て出力電流信号の電流値を決定することを特徴とする。
【００４５】また、請求項１７記載の発明によれば、請
求項１６記載のＰＬＬ回路において、出力電流信号の電
流値は、２つの定電流回路を流れる電流の合計値である
ことを特徴とする。
求項１６記載のＰＬＬ回路において、出力電流信号の電
流値は、２つの定電流回路を流れる電流の合計値である
ことを特徴とする。
【００４６】また、請求項１８記載の発明によれば、請
求項１６記載のＰＬＬ回路において、タイマ信号は、出
力電流信号の電流値を切り替える期間、ハイレベルであ
り、また、出力電流信号の電流値を切り替える期間外、
ローレベルであり、第１のスイッチは、第１のＮ−ＭＯ
ＳＦＥＴを含んで構成され、タイマ信号は、第１のＮ−
ＭＯＳＦＥＴのゲートに印加されることを特徴とする。
求項１６記載のＰＬＬ回路において、タイマ信号は、出
力電流信号の電流値を切り替える期間、ハイレベルであ
り、また、出力電流信号の電流値を切り替える期間外、
ローレベルであり、第１のスイッチは、第１のＮ−ＭＯ
ＳＦＥＴを含んで構成され、タイマ信号は、第１のＮ−
ＭＯＳＦＥＴのゲートに印加されることを特徴とする。
【００４７】また、請求項１９記載の発明によれば、請
求項５記載のＰＬＬ回路において、データインタフェー
ス手段は、クロック信号を受信して外部回路との同期を
図り、更に、図られた外部回路との同期を基にデータ信
号を取込み、取り込んだデータ信号をファストロックタ
イマ手段に出力するシフトレジスタ手段と、シフトレジ
スタ手段により出力されるデータ信号の有効部分を指定
し、更に、出力電流信号の電流値を切り替えるタイミン
グを指定するラッチ・リセット信号を出力するイネーブ
ルカウンタ手段と、を含んで構成され、フィルタ切替手
段は、シフトレジスタ手段から出力されたデータ信号
を、イネーブルカウンタ手段から出力されたラッチ・リ
セット信号に基づいてラッチさせ、１つ以上のカウント
値設定信号を出力するデータラッチ手段と、１つ以上の
カウント値設定信号を基にカウント値を設定し、ラッチ
・リセット信号が入力されたタイミングを始点としてリ
ファレンス信号をカウント値数、カウントする期間、所
定のループバンド幅を切り替えるためのタイマ信号を出
力するプログラマブルカウント手段と、を含んで構成さ
れ、ローパスフィルタリング手段は、タイマ信号が出力
されている期間、所定のループバンド幅を切り替えるル
ープバンド幅スイッチ手段を含んで構成されることを特
徴とする。
求項５記載のＰＬＬ回路において、データインタフェー
ス手段は、クロック信号を受信して外部回路との同期を
図り、更に、図られた外部回路との同期を基にデータ信
号を取込み、取り込んだデータ信号をファストロックタ
イマ手段に出力するシフトレジスタ手段と、シフトレジ
スタ手段により出力されるデータ信号の有効部分を指定
し、更に、出力電流信号の電流値を切り替えるタイミン
グを指定するラッチ・リセット信号を出力するイネーブ
ルカウンタ手段と、を含んで構成され、フィルタ切替手
段は、シフトレジスタ手段から出力されたデータ信号
を、イネーブルカウンタ手段から出力されたラッチ・リ
セット信号に基づいてラッチさせ、１つ以上のカウント
値設定信号を出力するデータラッチ手段と、１つ以上の
カウント値設定信号を基にカウント値を設定し、ラッチ
・リセット信号が入力されたタイミングを始点としてリ
ファレンス信号をカウント値数、カウントする期間、所
定のループバンド幅を切り替えるためのタイマ信号を出
力するプログラマブルカウント手段と、を含んで構成さ
れ、ローパスフィルタリング手段は、タイマ信号が出力
されている期間、所定のループバンド幅を切り替えるル
ープバンド幅スイッチ手段を含んで構成されることを特
徴とする。
【００４８】また、請求項２０記載の発明によれば、請
求項１９記載のＰＬＬ回路において、ループバンド幅ス
イッチ手段は、第２のスイッチと、並列に接続された２
つの抵抗とを含んで構成され、タイマ信号は、第２のス
イッチに入力され、第２のスイッチは、タイマ信号が入
力されていない期間、２つの抵抗のうち、いずれか１つ
へ流れる電流を遮断させ、ローパスフィルタリング手段
のループバンド幅は、並列に接続された抵抗全体の抵抗
値に依存して決定されることを特徴とする。
求項１９記載のＰＬＬ回路において、ループバンド幅ス
イッチ手段は、第２のスイッチと、並列に接続された２
つの抵抗とを含んで構成され、タイマ信号は、第２のス
イッチに入力され、第２のスイッチは、タイマ信号が入
力されていない期間、２つの抵抗のうち、いずれか１つ
へ流れる電流を遮断させ、ローパスフィルタリング手段
のループバンド幅は、並列に接続された抵抗全体の抵抗
値に依存して決定されることを特徴とする。
【００４９】また、請求項２１記載の発明によれば、請
求項２０記載のＰＬＬ回路において、タイマ信号は、所
定のループバンド幅を切り替える期間、ハイレベルであ
り、また、所定のループバンド幅を切り替える期間外、
ローレベルであり、第２のスイッチは、第２のＮ−ＭＯ
ＳＦＥＴを含んで構成され、タイマ信号は、第２のＮ−
ＭＯＳＦＥＴのゲートに印加されることを特徴とする。
求項２０記載のＰＬＬ回路において、タイマ信号は、所
定のループバンド幅を切り替える期間、ハイレベルであ
り、また、所定のループバンド幅を切り替える期間外、
ローレベルであり、第２のスイッチは、第２のＮ−ＭＯ
ＳＦＥＴを含んで構成され、タイマ信号は、第２のＮ−
ＭＯＳＦＥＴのゲートに印加されることを特徴とする。
【００５０】また、請求項２２記載の発明によれば、請
求項１５または１９記載のＰＬＬ回路において、プログ
ラマブルカウント手段は、第１から第ｎのフリップフロ
ップを含んで構成され、第１から第ｎのフリップフロッ
プ各々のＱバー出力は、各々のフリップフロップに設け
られているＤ入力に入力され、１つ以上のカウント値設
定信号の種類は、フリップフロップの数と同数であり、
且つ、各々リファレンス信号及びラッチ・リセット信号
と論理積が取られ、論理積の結果は、各々異なるフリッ
プフロップのＳ入力に入力され、第１のフリップフロッ
プのＣｐ入力には、リファレンス信号が入力され、第ｋ
（１＜ｋ≦ｎ）のフリップフロップのＣｐ入力には、リ
ファレンス信号と第１から第ｋ−１のフリップフロップ
各々のＱバー出力との論理積の結果が入力され、プログ
ラマブルカウンタ手段は、第１から第ｎのフリップフロ
ップのＱバー出力全ての論理積を反転した値を、タイマ
信号として出力することを特徴とする。
求項１５または１９記載のＰＬＬ回路において、プログ
ラマブルカウント手段は、第１から第ｎのフリップフロ
ップを含んで構成され、第１から第ｎのフリップフロッ
プ各々のＱバー出力は、各々のフリップフロップに設け
られているＤ入力に入力され、１つ以上のカウント値設
定信号の種類は、フリップフロップの数と同数であり、
且つ、各々リファレンス信号及びラッチ・リセット信号
と論理積が取られ、論理積の結果は、各々異なるフリッ
プフロップのＳ入力に入力され、第１のフリップフロッ
プのＣｐ入力には、リファレンス信号が入力され、第ｋ
（１＜ｋ≦ｎ）のフリップフロップのＣｐ入力には、リ
ファレンス信号と第１から第ｋ−１のフリップフロップ
各々のＱバー出力との論理積の結果が入力され、プログ
ラマブルカウンタ手段は、第１から第ｎのフリップフロ
ップのＱバー出力全ての論理積を反転した値を、タイマ
信号として出力することを特徴とする。
【００５１】また、請求項２３記載の発明によれば、請
求項２２記載のＰＬＬ回路において、フリップフロップ
は、セット・リセット・Ｄ−フリップフロップであるこ
とを特徴とする。
求項２２記載のＰＬＬ回路において、フリップフロップ
は、セット・リセット・Ｄ−フリップフロップであるこ
とを特徴とする。
【００５２】また、請求項２４記載の発明によれば、請
求項２２記載のＰＬＬ回路において、フリップフロップ
の数及びカウント値設定信号の種類は、４つであり、カ
ウント値は、リファレンス信号の０周期分から１５周期
分までの１６階調であることを特徴とする。
求項２２記載のＰＬＬ回路において、フリップフロップ
の数及びカウント値設定信号の種類は、４つであり、カ
ウント値は、リファレンス信号の０周期分から１５周期
分までの１６階調であることを特徴とする。
【００５３】
【発明の実施の形態】先ず、本発明のＰＬＬ回路を説明
するにあたり、その概要を説明すると、本発明のＰＬＬ
回路は、入力された信号（以下ではこれを基準信号とし
ている）と、内部における電圧制御発振器（ＶＣＯ）が
発振した信号と、が位相同期（Lock-in ）する前後で、
チャージポンプ回路（ＣＰ）がローパスフィルタ（ＬＰ
Ｆ）に供給する電流の電流量を切り替えるＰＬＬ回路に
おいて、この電流量を切り替えるためのファストロック
タイマ回路（Fast Lock Timer ）を設けたことを特徴と
している。
するにあたり、その概要を説明すると、本発明のＰＬＬ
回路は、入力された信号（以下ではこれを基準信号とし
ている）と、内部における電圧制御発振器（ＶＣＯ）が
発振した信号と、が位相同期（Lock-in ）する前後で、
チャージポンプ回路（ＣＰ）がローパスフィルタ（ＬＰ
Ｆ）に供給する電流の電流量を切り替えるＰＬＬ回路に
おいて、この電流量を切り替えるためのファストロック
タイマ回路（Fast Lock Timer ）を設けたことを特徴と
している。
【００５４】このファストロックタイマ回路は、基準信
号fsを１／Ｒ分周したものを更に任意の分周数でカウン
トすることにより、任意の時間でチャージポンプ回路の
出力電流を切り替え、ロックアップ時にローパスフィル
タへ十分な電流量を供給し、ロック時に必要十分な電流
量をローパスフィルタへ供給することを可能にするもの
である。
号fsを１／Ｒ分周したものを更に任意の分周数でカウン
トすることにより、任意の時間でチャージポンプ回路の
出力電流を切り替え、ロックアップ時にローパスフィル
タへ十分な電流量を供給し、ロック時に必要十分な電流
量をローパスフィルタへ供給することを可能にするもの
である。
【００５５】この構成により、本発明では、ＰＬＬ回路
が基準信号に対して電圧制御発振器からの信号の引き込
み過程を、任意の時間軸により決定することを可能とし
ている。このため、本発明ではローパスフィルタのフィ
ルタ定数に左右されずにロックアップタイムの高速化及
び微調整を図ることが可能となる。以下、図面を用い
て、本発明のＰＬＬ回路を詳細に説明する。
が基準信号に対して電圧制御発振器からの信号の引き込
み過程を、任意の時間軸により決定することを可能とし
ている。このため、本発明ではローパスフィルタのフィ
ルタ定数に左右されずにロックアップタイムの高速化及
び微調整を図ることが可能となる。以下、図面を用い
て、本発明のＰＬＬ回路を詳細に説明する。
【００５６】〔第１の実施形態〕先ず、本発明の第１の
実施形態を図面を用いて詳細に説明する。図１は、第１
の実施形態によるＰＬＬ回路の構成を示すブロック図で
ある。
実施形態を図面を用いて詳細に説明する。図１は、第１
の実施形態によるＰＬＬ回路の構成を示すブロック図で
ある。
【００５７】｛第１の実施形態の全体構成｝ （ＰＬＬ回路の構成：図１）図１を参照すると、本実施
形態によるＰＬＬ回路は、大まかな構成要素として、入
力された２つの信号の位相を比較し、この比較の結果に
基づく電圧を位相差信号PDU 及びPDD として出力する位
相比較器（ＰＤ）１と、位相比較器１から入力された位
相差信号PDU 及びPDD に従って異なる電流量の出力電流
信号Icp を出力するチャージポンプ回路（ＣＰ）２と、
チャージポンプ回路２から入力された出力電流信号Icp
を積分処理することで、高周波成分を除去し、波形を直
流（ＤＣ）成分に整形して発振器制御信号CCとして出力
するローパスフィルタ（ＬＰＦ）３と、ローパスフィル
タ３から出力された発振器制御信号CCに基づいて発振信
号f0を出力する電圧制御発振器（ＶＣＯ）４と、電圧制
御発振器４から入力された発振信号f0を外部から入力さ
れた任意の分周数Ｎにより１／Ｎ分周するプログラマブ
ル分周器（１／Ｎ）５と、このプログラマブル分周器５
に外部から指示された分周数Ｎを設定するデータインタ
フェース（Data Interface）６と、外部から指示された
カウント値Ｍを基にチャージポンプ回路２から出力され
る出力電流信号Icp の電流値を変化させるファストロッ
クタイマ回路（Fast Lock Timer ）７と、を有して構成
される。
形態によるＰＬＬ回路は、大まかな構成要素として、入
力された２つの信号の位相を比較し、この比較の結果に
基づく電圧を位相差信号PDU 及びPDD として出力する位
相比較器（ＰＤ）１と、位相比較器１から入力された位
相差信号PDU 及びPDD に従って異なる電流量の出力電流
信号Icp を出力するチャージポンプ回路（ＣＰ）２と、
チャージポンプ回路２から入力された出力電流信号Icp
を積分処理することで、高周波成分を除去し、波形を直
流（ＤＣ）成分に整形して発振器制御信号CCとして出力
するローパスフィルタ（ＬＰＦ）３と、ローパスフィル
タ３から出力された発振器制御信号CCに基づいて発振信
号f0を出力する電圧制御発振器（ＶＣＯ）４と、電圧制
御発振器４から入力された発振信号f0を外部から入力さ
れた任意の分周数Ｎにより１／Ｎ分周するプログラマブ
ル分周器（１／Ｎ）５と、このプログラマブル分周器５
に外部から指示された分周数Ｎを設定するデータインタ
フェース（Data Interface）６と、外部から指示された
カウント値Ｍを基にチャージポンプ回路２から出力され
る出力電流信号Icp の電流値を変化させるファストロッ
クタイマ回路（Fast Lock Timer ）７と、を有して構成
される。
【００５８】上記構成において、位相比較器１に入力さ
れる２つの信号は、図１に示すＰＬＬ回路外部から入力
される周波数ｆｓ［Ｈｚ］の基準信号fsが分周数Ｒで分
周された周波数ｆｓ／Ｒ［Ｈｚ］のリファレンス信号fs
/Rと、プログラマブル分周器５から出力される周波数ｆ
０／Ｎ［Ｈｚ］の発振分周信号f0/Nと、である。従っ
て、位相比較器１は、リファレンス信号fs/Rと発振分周
信号f0/Nとの位相を比較し、この比較の結果に基づい
て、位相差信号PDU 及びPDD を出力する。
れる２つの信号は、図１に示すＰＬＬ回路外部から入力
される周波数ｆｓ［Ｈｚ］の基準信号fsが分周数Ｒで分
周された周波数ｆｓ／Ｒ［Ｈｚ］のリファレンス信号fs
/Rと、プログラマブル分周器５から出力される周波数ｆ
０／Ｎ［Ｈｚ］の発振分周信号f0/Nと、である。従っ
て、位相比較器１は、リファレンス信号fs/Rと発振分周
信号f0/Nとの位相を比較し、この比較の結果に基づい
て、位相差信号PDU 及びPDD を出力する。
【００５９】（位相比較器１の構成：図２）図２は、一
般的に使用される位相比較器１の回路構成を示す回路図
である。図２を参照すると、本実施形態で用いられる位
相比較器１は、９つのＮＡＮＤゲートNAND1 〜NAND9 を
有して構成されている。
般的に使用される位相比較器１の回路構成を示す回路図
である。図２を参照すると、本実施形態で用いられる位
相比較器１は、９つのＮＡＮＤゲートNAND1 〜NAND9 を
有して構成されている。
【００６０】この構成において、ＮＡＮＤゲートNAND2
及びNAND3 とＮＡＮＤゲートNAND4及びNAND5 とは、そ
れぞれリセット・セット・フリップフロップR-S-FF1 及
びR-S-FF2 を形成し、それぞれＮＡＮＤゲートNAND1 及
びＮＡＮＤゲートNAND6 から出力される信号によるチャ
タリングを防止する。
及びNAND3 とＮＡＮＤゲートNAND4及びNAND5 とは、そ
れぞれリセット・セット・フリップフロップR-S-FF1 及
びR-S-FF2 を形成し、それぞれＮＡＮＤゲートNAND1 及
びＮＡＮＤゲートNAND6 から出力される信号によるチャ
タリングを防止する。
【００６１】ここで、チャタリングとは、機械的な接点
において、ローレベル“Ｌ”とハイレベル“Ｈ”とを切
り替える時に生じる雑音電圧のことであり、切り替え時
の誤作動の原因となるものである。
において、ローレベル“Ｌ”とハイレベル“Ｈ”とを切
り替える時に生じる雑音電圧のことであり、切り替え時
の誤作動の原因となるものである。
【００６２】従って、位相比較器１では、入力される２
つの信号の正負が入れ代わる時に生じるチャタリングを
リセット・セット・フリップフロップ型にそれぞれ接続
した４つのＮＡＮＤゲートNAND2 〜NAND5 により解消し
ている。
つの信号の正負が入れ代わる時に生じるチャタリングを
リセット・セット・フリップフロップ型にそれぞれ接続
した４つのＮＡＮＤゲートNAND2 〜NAND5 により解消し
ている。
【００６３】このように構成されたリセット・セット・
フリップフロップR-S-FF1 及びR-S-FF2 からの出力は、
それぞれＮＡＮＤゲートNAND7 、NAND8 、NAND9 へ入力
されるよう構成される。
フリップフロップR-S-FF1 及びR-S-FF2 からの出力は、
それぞれＮＡＮＤゲートNAND7 、NAND8 、NAND9 へ入力
されるよう構成される。
【００６４】また、ＮＡＮＤゲートNAND7 の入力へは、
リファレンス信号fs/RとＮＡＮＤゲートNAND8 の出力と
が入力されるＮＡＮＤゲートNAND1 の出力と、発振分周
信号f0/NとＮＡＮＤゲートNAND9 の出力とが入力される
ＮＡＮＤゲートNAND6 の出力と、が更に入力され、ま
た、ＮＡＮＤゲートNAND7 の出力は、ＮＡＮＤゲートNA
ND8 及びNAND9 の入力と、リセット・セット・フリップ
フロップR-S-FF1 及びR-S-FF2 をそれぞれ構成するＮＡ
ＮＤゲートNAND3 及びNAND4 の入力と、へ分岐されてい
る。
リファレンス信号fs/RとＮＡＮＤゲートNAND8 の出力と
が入力されるＮＡＮＤゲートNAND1 の出力と、発振分周
信号f0/NとＮＡＮＤゲートNAND9 の出力とが入力される
ＮＡＮＤゲートNAND6 の出力と、が更に入力され、ま
た、ＮＡＮＤゲートNAND7 の出力は、ＮＡＮＤゲートNA
ND8 及びNAND9 の入力と、リセット・セット・フリップ
フロップR-S-FF1 及びR-S-FF2 をそれぞれ構成するＮＡ
ＮＤゲートNAND3 及びNAND4 の入力と、へ分岐されてい
る。
【００６５】また、ＮＡＮＤゲートNAND8 の入力へは、
ＮＡＮＤゲートNAND1 の出力の他に、リセット・セット
・フリップフロップR-S-FF1 の出力とＮＡＮＤゲートNA
ND7の出力とが入力され、ＮＡＮＤゲートNAND9 の入力
へは、ＮＡＮＤゲートNAND6の出力の他に、リセット・
セット・フリップフロップR-S-FF2 の出力とＮＡＮＤゲ
ートNAND7 の出力とが接続される。
ＮＡＮＤゲートNAND1 の出力の他に、リセット・セット
・フリップフロップR-S-FF1 の出力とＮＡＮＤゲートNA
ND7の出力とが入力され、ＮＡＮＤゲートNAND9 の入力
へは、ＮＡＮＤゲートNAND6の出力の他に、リセット・
セット・フリップフロップR-S-FF2 の出力とＮＡＮＤゲ
ートNAND7 の出力とが接続される。
【００６６】このような構成において、例えば、図３に
示すような位相の異なる２つの信号（リファレンス信号
fs/R及び発振分周信号f0/N）がそれぞれ入力された場
合、図２に示す位相比較器１からの出力される位相差信
号PDU 及びPDD は、図３に示すような信号となる。その
後、出力された位相差信号PDU 及びPDD は、それぞれ図
１に示すように、チャージポンプ回路２へ入力される。
示すような位相の異なる２つの信号（リファレンス信号
fs/R及び発振分周信号f0/N）がそれぞれ入力された場
合、図２に示す位相比較器１からの出力される位相差信
号PDU 及びPDD は、図３に示すような信号となる。その
後、出力された位相差信号PDU 及びPDD は、それぞれ図
１に示すように、チャージポンプ回路２へ入力される。
【００６７】ここで、図１を参照すると、本発明による
チャージポンプ回路２は、位相差信号PDD の入力段に、
インバータINV1が設けられており、更に、Ｐ−ＭＯＳＦ
ＥＴQ1と、Ｎ−ＭＯＳＦＥＴQ2と、定電流回路I0、I1、
I2、及びI3と、スイッチSW1と、を有して構成されてい
る。
チャージポンプ回路２は、位相差信号PDD の入力段に、
インバータINV1が設けられており、更に、Ｐ−ＭＯＳＦ
ＥＴQ1と、Ｎ−ＭＯＳＦＥＴQ2と、定電流回路I0、I1、
I2、及びI3と、スイッチSW1と、を有して構成されてい
る。
【００６８】（チャージポンプ回路２の構成：図４）こ
の構成によるチャージポンプ回路２の回路構成を図４に
詳細に示す。図４を参照すると、本実施形態によるチャ
ージポンプ回路２は、位相差信号PDU の入力段にＰ−Ｍ
ＯＳ型のＦＥＴQ1が設けられ、これに対して、位相差信
号PDD の入力段にインバータINV1を設けることで、入力
される位相差信号PDD の電圧値を反転させて、後段に設
けたＮ−ＭＯＳ型のＦＥＴQ2のゲート電極へ入力される
よう構成されている。
の構成によるチャージポンプ回路２の回路構成を図４に
詳細に示す。図４を参照すると、本実施形態によるチャ
ージポンプ回路２は、位相差信号PDU の入力段にＰ−Ｍ
ＯＳ型のＦＥＴQ1が設けられ、これに対して、位相差信
号PDD の入力段にインバータINV1を設けることで、入力
される位相差信号PDD の電圧値を反転させて、後段に設
けたＮ−ＭＯＳ型のＦＥＴQ2のゲート電極へ入力される
よう構成されている。
【００６９】更に、本実施形態によるチャージポンプ回
路２は、３つのＰ−ＭＯＳＦＥＴQ3、Q4、及びQ5と、３
つのＮ−ＭＯＳＦＥＴQ6、Q7、及びQ8と、抵抗R1及びR2
と、を有して構成されている。
路２は、３つのＰ−ＭＯＳＦＥＴQ3、Q4、及びQ5と、３
つのＮ−ＭＯＳＦＥＴQ6、Q7、及びQ8と、抵抗R1及びR2
と、を有して構成されている。
【００７０】本構成において、Ｐ−ＭＯＳＦＥＴQ1とＮ
−ＭＯＳＦＥＴQ2とは、それぞれのドレインが接続され
たＣ−ＭＯＳ型のインピーダンス変換回路２１を構成し
ている。このインピーダンス変換回路２１は、入力イン
ピーダンスを無限大とし、これに対して、出力インピー
ダンスをオン（導通）／オフ（遮断）時に切り替えると
いう効果も奏する。
−ＭＯＳＦＥＴQ2とは、それぞれのドレインが接続され
たＣ−ＭＯＳ型のインピーダンス変換回路２１を構成し
ている。このインピーダンス変換回路２１は、入力イン
ピーダンスを無限大とし、これに対して、出力インピー
ダンスをオン（導通）／オフ（遮断）時に切り替えると
いう効果も奏する。
【００７１】また、Ｐ−ＭＯＳＦＥＴQ3、Q4、及びQ5
は、それぞれのゲートがＰ−ＭＯＳＦＥＴQ3のドレイン
と接続されたカレントミラー構成の定電流回路２２を構
成するもので、図１における定電流回路I2に相当するも
のである。この定電流回路２２は、上記のインピーダン
ス変換回路２１の負荷抵抗であり、Ｐ−ＭＯＳＦＥＴQ1
がオン状態の時の出力インピーダンスとなり、出力に一
定の電流量を供給するよう動作する。
は、それぞれのゲートがＰ−ＭＯＳＦＥＴQ3のドレイン
と接続されたカレントミラー構成の定電流回路２２を構
成するもので、図１における定電流回路I2に相当するも
のである。この定電流回路２２は、上記のインピーダン
ス変換回路２１の負荷抵抗であり、Ｐ−ＭＯＳＦＥＴQ1
がオン状態の時の出力インピーダンスとなり、出力に一
定の電流量を供給するよう動作する。
【００７２】また、この定電流回路２２を構成するＰ−
ＭＯＳＦＥＴQ4のドレインは、定電流回路２３を構成す
るＮ−ＭＯＳＦＥＴQ6及びQ7のゲートとＮ−ＭＯＳＦＥ
ＴQ7のドレインとに接続されている。
ＭＯＳＦＥＴQ4のドレインは、定電流回路２３を構成す
るＮ−ＭＯＳＦＥＴQ6及びQ7のゲートとＮ−ＭＯＳＦＥ
ＴQ7のドレインとに接続されている。
【００７３】この定電流回路２３は、図１における定電
流回路I3と相当するものである。更に定電流回路２３
も、上記のインピーダンス変換回路２１の負荷抵抗であ
り、Ｎ−ＭＯＳＦＥＴQ6がオン状態の時の出力インピー
ダンスとなり、出力に一定の電流量を供給するよう動作
する。
流回路I3と相当するものである。更に定電流回路２３
も、上記のインピーダンス変換回路２１の負荷抵抗であ
り、Ｎ−ＭＯＳＦＥＴQ6がオン状態の時の出力インピー
ダンスとなり、出力に一定の電流量を供給するよう動作
する。
【００７４】また、Ｎ−ＭＯＳＦＥＴQ8は、図１におけ
るスイッチSW1 を構成するものであり、外部のファスト
ロックタイマ回路７からタイマ信号flosw が入力される
ことでオン状態となり、抵抗R1に電流が流れる状態にす
る。
るスイッチSW1 を構成するものであり、外部のファスト
ロックタイマ回路７からタイマ信号flosw が入力される
ことでオン状態となり、抵抗R1に電流が流れる状態にす
る。
【００７５】ここで、抵抗R1及びR2はそれぞれ図１中に
おける定電流回路I0及びI1を構成するものであり、抵抗
R1には電流I1が、抵抗R2には電流I0が、それぞれ流れ
る。
おける定電流回路I0及びI1を構成するものであり、抵抗
R1には電流I1が、抵抗R2には電流I0が、それぞれ流れ
る。
【００７６】従って、ファストロックタイマ回路７から
タイマ信号flosw が入力された場合、定電流回路２２に
流れる電流量の絶対値は電流(I0+I1) となり、また、タ
イマ信号flosw が入力されていない場合、定電流回路２
２に流れる電流量の絶対値は電流I0となる。
タイマ信号flosw が入力された場合、定電流回路２２に
流れる電流量の絶対値は電流(I0+I1) となり、また、タ
イマ信号flosw が入力されていない場合、定電流回路２
２に流れる電流量の絶対値は電流I0となる。
【００７７】但し、位相比較器１より位相差信号PDU が
入力された場合、チャージポンプ回路２は、正の電流量
を出力し、これに対して、位相差信号PDD が入力された
場合、チャージポンプ回路２は、負の電流量を出力する
よう動作する。
入力された場合、チャージポンプ回路２は、正の電流量
を出力し、これに対して、位相差信号PDD が入力された
場合、チャージポンプ回路２は、負の電流量を出力する
よう動作する。
【００７８】従って、ファストロックタイマ回路７から
タイマ信号flosw が入力されている状態において、位相
比較器１から位相差信号PDU が入力された場合、チャー
ジポンプ回路２から出力される出力電流信号Icp の電流
量は抵抗R1及びR2に流れる電流量の合計（I0+I1 ）であ
り、位相比較器１から位相差信号PDD が入力された場
合、チャージポンプ回路２から出力される出力電流信号
Icp の電流量は抵抗R1及びR2に流れる電流量の合計の負
の値（-(I0+I1)）である。
タイマ信号flosw が入力されている状態において、位相
比較器１から位相差信号PDU が入力された場合、チャー
ジポンプ回路２から出力される出力電流信号Icp の電流
量は抵抗R1及びR2に流れる電流量の合計（I0+I1 ）であ
り、位相比較器１から位相差信号PDD が入力された場
合、チャージポンプ回路２から出力される出力電流信号
Icp の電流量は抵抗R1及びR2に流れる電流量の合計の負
の値（-(I0+I1)）である。
【００７９】これに対して、ファストロックタイマ回路
７からタイマ信号flosw が入力されていない状態におい
て、位相比較器１から位相差信号PDU が入力された場
合、チャージポンプ回路２から出力される出力電流信号
Icp の電流量は抵抗R2に流れる電流量（I0）であり、位
相比較器１から位相差信号PDD が入力された場合、チャ
ージポンプ回路２から出力される出力電流信号Icp の電
流量は抵抗R1に流れる電流量の負の値（-I0 ）である。
７からタイマ信号flosw が入力されていない状態におい
て、位相比較器１から位相差信号PDU が入力された場
合、チャージポンプ回路２から出力される出力電流信号
Icp の電流量は抵抗R2に流れる電流量（I0）であり、位
相比較器１から位相差信号PDD が入力された場合、チャ
ージポンプ回路２から出力される出力電流信号Icp の電
流量は抵抗R1に流れる電流量の負の値（-I0 ）である。
【００８０】（位相比較器１の入力信号及びチャージポ
ンプ回路２の出力信号：図３）また、チャージポンプ回
路２から出力される出力電流信号Icp を、図３を用いて
説明する。但し、タイマ信号flosw については図３の説
明において触れず、後述において説明することとする。
ンプ回路２の出力信号：図３）また、チャージポンプ回
路２から出力される出力電流信号Icp を、図３を用いて
説明する。但し、タイマ信号flosw については図３の説
明において触れず、後述において説明することとする。
【００８１】ここで、位相比較器１に入力される２つの
信号を、説明の都合上、それぞれリファレンス信号fs/R
と発振分周信号f0/Nとすると、位相比較器１より出力さ
れる位相差信号PDU は、リファレンス信号fs/Rが立ち上
がりのタイミングで立ち下がり、発振分周信号f0/Nが立
ち上がるタイミングで立ち上がる。これにより、位相比
較器１は、入力された２つの信号において、リファレン
ス信号fs/Rの位相が発振分周信号f0/Nの位相よりも進ん
でいる場合に位相差信号PDU を出力する。
信号を、説明の都合上、それぞれリファレンス信号fs/R
と発振分周信号f0/Nとすると、位相比較器１より出力さ
れる位相差信号PDU は、リファレンス信号fs/Rが立ち上
がりのタイミングで立ち下がり、発振分周信号f0/Nが立
ち上がるタイミングで立ち上がる。これにより、位相比
較器１は、入力された２つの信号において、リファレン
ス信号fs/Rの位相が発振分周信号f0/Nの位相よりも進ん
でいる場合に位相差信号PDU を出力する。
【００８２】これに対して、位相差信号PDD は、発振分
周信号f0/Nの立ち上がりで立ち下がり、リファレンス信
号fs/Rが立ち上がるタイミングで立ち上がる。これによ
り、位相比較器１は、入力された２つの信号において、
発振分周信号f0/Nの位相がリファレンス信号fs/Rの位相
よりも進んでいる場合に位相差信号PDD を出力する。
周信号f0/Nの立ち上がりで立ち下がり、リファレンス信
号fs/Rが立ち上がるタイミングで立ち上がる。これによ
り、位相比較器１は、入力された２つの信号において、
発振分周信号f0/Nの位相がリファレンス信号fs/Rの位相
よりも進んでいる場合に位相差信号PDD を出力する。
【００８３】ここで、位相差信号PDU 及びPDD は、通常
の状態を“Ｚ”レベルとし、リファレンス信号fs/R若し
くは発振分周信号f0/Nが立ち上がり後に“Ｌ”レベルと
なるものとする。
の状態を“Ｚ”レベルとし、リファレンス信号fs/R若し
くは発振分周信号f0/Nが立ち上がり後に“Ｌ”レベルと
なるものとする。
【００８４】従って、上記のように出力された２つの位
相差信号PDU 及びPDD において、位相差信号PDU は、そ
のままチャージポンプ回路２におけるＰ−ＭＯＳＦＥＴ
Q1のゲートへ入力され、これに対して、位相差信号PDD
は、インバータINV1により電圧レベルが反転されてＮ−
ＭＯＳＦＥＴQ2のゲートに入力される。
相差信号PDU 及びPDD において、位相差信号PDU は、そ
のままチャージポンプ回路２におけるＰ−ＭＯＳＦＥＴ
Q1のゲートへ入力され、これに対して、位相差信号PDD
は、インバータINV1により電圧レベルが反転されてＮ−
ＭＯＳＦＥＴQ2のゲートに入力される。
【００８５】このように構成されると、チャージポンプ
回路２におけるＰ−ＭＯＳＦＥＴQ1は、ゲートに位相差
信号PDU が入力されることで、位相差信号PDU が“Ｌ”
レベルのとき、即ち、発振分周信号f0/Nの位相がリファ
レンス信号fs/Rの位相よりも遅れている場合に、オン状
態となり、定電流回路I2から供給される電流を出力電流
信号Icp として出力する。
回路２におけるＰ−ＭＯＳＦＥＴQ1は、ゲートに位相差
信号PDU が入力されることで、位相差信号PDU が“Ｌ”
レベルのとき、即ち、発振分周信号f0/Nの位相がリファ
レンス信号fs/Rの位相よりも遅れている場合に、オン状
態となり、定電流回路I2から供給される電流を出力電流
信号Icp として出力する。
【００８６】また同様に、チャージポンプ回路２におけ
るＮ−ＭＯＳＦＥＴQ2は、ゲートにインバータINV1によ
り反転された位相差信号PDD が入力されることで、位相
差信号f0/Nが“Ｌ”レベルのとき、即ち、リファレンス
信号fs/Rの位相が発振分周信号f0/Nの位相よりも遅れて
いる場合に、オン状態となり、定電流回路I3から供給さ
れる電流を出力電流Icp として出力する。
るＮ−ＭＯＳＦＥＴQ2は、ゲートにインバータINV1によ
り反転された位相差信号PDD が入力されることで、位相
差信号f0/Nが“Ｌ”レベルのとき、即ち、リファレンス
信号fs/Rの位相が発振分周信号f0/Nの位相よりも遅れて
いる場合に、オン状態となり、定電流回路I3から供給さ
れる電流を出力電流Icp として出力する。
【００８７】ここで、定電流回路I3から供給される電流
は負の電流である。従って、チャージポンプ回路２から
出力される出力電流信号Icp は、図３に示すように、Ｐ
−ＭＯＳＦＥＴQ1がオン状態のときに正の出力電流信号
Icp を出力し、これに対して、Ｎ−ＭＯＳＦＥＴQ2がオ
ン状態のときに負の出力電流信号Icp を出力するよう動
作する。
は負の電流である。従って、チャージポンプ回路２から
出力される出力電流信号Icp は、図３に示すように、Ｐ
−ＭＯＳＦＥＴQ1がオン状態のときに正の出力電流信号
Icp を出力し、これに対して、Ｎ−ＭＯＳＦＥＴQ2がオ
ン状態のときに負の出力電流信号Icp を出力するよう動
作する。
【００８８】このように出力された出力電流信号Icp
は、図１におけるローパスフィルタ３に入力され、積分
処理される。この積分処理により、出力電流信号Icp
は、高周波成分が除去され、波形が直流成分に整形され
て、電圧レベルがＣＣ［Ｖ］の発振器制御信号CCとして
出力される。
は、図１におけるローパスフィルタ３に入力され、積分
処理される。この積分処理により、出力電流信号Icp
は、高周波成分が除去され、波形が直流成分に整形され
て、電圧レベルがＣＣ［Ｖ］の発振器制御信号CCとして
出力される。
【００８９】上記のことから、電圧制御発振器４より出
力される発振信号f0は、位相比較器１における２つの信
号の位相差に基づくものであることが明らかである。
力される発振信号f0は、位相比較器１における２つの信
号の位相差に基づくものであることが明らかである。
【００９０】また、電圧制御発振器４より出力された発
振信号f0は、プログラマブル分周器５に入力される。こ
のプログラマブル分周器５は、データインタフェース
（DataInterface）６から入力される信号により分周数
Ｎを決定し、発振信号f0を１／Ｎ分周する。従って、位
相比較器１では、基準信号fsが１／Ｒ分周されたリファ
レンス信号fs/Rと発振信号f0が１／Ｎ分周された発振分
周信号f0/Nとを比較するよう構成される。これは、本実
施形態によるＰＬＬ回路において、実質的に位相同期が
図られる２つの信号の周波数の比が（Ｎ／Ｒ）となるこ
とを示している。
振信号f0は、プログラマブル分周器５に入力される。こ
のプログラマブル分周器５は、データインタフェース
（DataInterface）６から入力される信号により分周数
Ｎを決定し、発振信号f0を１／Ｎ分周する。従って、位
相比較器１では、基準信号fsが１／Ｒ分周されたリファ
レンス信号fs/Rと発振信号f0が１／Ｎ分周された発振分
周信号f0/Nとを比較するよう構成される。これは、本実
施形態によるＰＬＬ回路において、実質的に位相同期が
図られる２つの信号の周波数の比が（Ｎ／Ｒ）となるこ
とを示している。
【００９１】（データインタフェース６の構成：図４）
また、上記のデータインタフェース６の構成を図４に示
す。図４を参照すると、本実施形態によるデータインタ
フェース６は、シフトレジスタ（Shift Register）SR1
とイネーブルカウンタ（Enable Counter）EC1 とを有し
て構成されている。ここで、シフトレジスタSR1 には、
分周比設定データにおけるクロック信号（Clock ）とデ
ータ信号（Data）とが入力され、イネーブルカウンタEC
1 には、イネーブル信号（Enable）が入力されるよう構
成される。但し、この分周比設定データによりプログラ
マブル分周器５及びファストロックタイマ回路７に設定
される分周数Ｎ及びカウント値Ｍは、任意の値である。
即ち、この値は、本実施形態によるＰＬＬ回路が出力す
る周波数をモニタリングした結果に基づくものであった
り、また、予め状況に合わせて設定されているものであ
ったりする。
また、上記のデータインタフェース６の構成を図４に示
す。図４を参照すると、本実施形態によるデータインタ
フェース６は、シフトレジスタ（Shift Register）SR1
とイネーブルカウンタ（Enable Counter）EC1 とを有し
て構成されている。ここで、シフトレジスタSR1 には、
分周比設定データにおけるクロック信号（Clock ）とデ
ータ信号（Data）とが入力され、イネーブルカウンタEC
1 には、イネーブル信号（Enable）が入力されるよう構
成される。但し、この分周比設定データによりプログラ
マブル分周器５及びファストロックタイマ回路７に設定
される分周数Ｎ及びカウント値Ｍは、任意の値である。
即ち、この値は、本実施形態によるＰＬＬ回路が出力す
る周波数をモニタリングした結果に基づくものであった
り、また、予め状況に合わせて設定されているものであ
ったりする。
【００９２】また、上記の分周比設定データは、本実施
形態においては、データインタフェース６と外部構成と
のビット同期用のクロック信号（Clock ）と、ｎビット
のシリアルデータから成るデータ信号（Dara）と、デー
タ信号の有効部分を指定するイネーブル信号（Enable）
と、を含んで構成されているものである。
形態においては、データインタフェース６と外部構成と
のビット同期用のクロック信号（Clock ）と、ｎビット
のシリアルデータから成るデータ信号（Dara）と、デー
タ信号の有効部分を指定するイネーブル信号（Enable）
と、を含んで構成されているものである。
【００９３】従って、シフトレジスタSR1 は、外部から
入力されたクロック信号（Clock ）を基に、外部とのビ
ット同期を図り、この同期に従ってデータ信号（Data）
を取り込むよう動作し、これと並行して、イネーブルカ
ウンタEC1 へ入力されたイネーブル信号（Enable）に従
って、取り込むデータ信号（Data）における有効部分を
判断し、プログラマブル分周器５に設定する分周数Ｎを
決定するよう動作する。
入力されたクロック信号（Clock ）を基に、外部とのビ
ット同期を図り、この同期に従ってデータ信号（Data）
を取り込むよう動作し、これと並行して、イネーブルカ
ウンタEC1 へ入力されたイネーブル信号（Enable）に従
って、取り込むデータ信号（Data）における有効部分を
判断し、プログラマブル分周器５に設定する分周数Ｎを
決定するよう動作する。
【００９４】即ち、データインタフェース６は、シフト
レジスタSR1 で受信されたデータ信号（Data）からプロ
グラマブル分周器５に分周数Ｎを設定するためのデータ
とファストロックタイマ回路７にカウント値Ｍを設定す
るためのデータとを取り出し、各々のデータを図１にお
けるプログラマブル分周器５及びファストロックタイマ
回路７に出力するのと並行して、イネーブルカウンタEC
1 で受信されたイネーブル信号（Enable）を上記のプロ
グラマブル分周器５及びファストロックタイマ回路７に
ラッチ信号（Latch ）若しくはリセット信号（Reset ）
として出力する。
レジスタSR1 で受信されたデータ信号（Data）からプロ
グラマブル分周器５に分周数Ｎを設定するためのデータ
とファストロックタイマ回路７にカウント値Ｍを設定す
るためのデータとを取り出し、各々のデータを図１にお
けるプログラマブル分周器５及びファストロックタイマ
回路７に出力するのと並行して、イネーブルカウンタEC
1 で受信されたイネーブル信号（Enable）を上記のプロ
グラマブル分周器５及びファストロックタイマ回路７に
ラッチ信号（Latch ）若しくはリセット信号（Reset ）
として出力する。
【００９５】これにより、本実施形態におけるプログラ
マブル分周器５には、発振分周信号f0/Nの分周数が設定
され、また、ファストロックタイマ回路７には、後述の
ように、リファレンス信号fs/Rのカウント値Ｍが設定さ
れる。
マブル分周器５には、発振分周信号f0/Nの分周数が設定
され、また、ファストロックタイマ回路７には、後述の
ように、リファレンス信号fs/Rのカウント値Ｍが設定さ
れる。
【００９６】上記の説明において、プログラマブル分周
器５に設定される分周数Ｎとファストロックタイマ回路
７に設定されるカウント値Ｍとは、共に同一の分周比設
定データを基として求められている。これらを同一のデ
ータインタフェース６を介して設定するにあたり、本実
施形態では、分周比設定データにおいて分周数Ｎを設定
するためのデータ領域とカウント値Ｍを設定するための
データ領域とを各々異なるビット領域として構成してい
る。このようなデータ（ビット）構成は、従来技術にお
いて多々使用されているため、本実施形態では特に限定
して説明することを省略する。
器５に設定される分周数Ｎとファストロックタイマ回路
７に設定されるカウント値Ｍとは、共に同一の分周比設
定データを基として求められている。これらを同一のデ
ータインタフェース６を介して設定するにあたり、本実
施形態では、分周比設定データにおいて分周数Ｎを設定
するためのデータ領域とカウント値Ｍを設定するための
データ領域とを各々異なるビット領域として構成してい
る。このようなデータ（ビット）構成は、従来技術にお
いて多々使用されているため、本実施形態では特に限定
して説明することを省略する。
【００９７】また、本発明は、チャージポンプ回路２か
ら出力される出力電流信号Icp の電流レベルを、周波数
引き込み時（アンロック時）と位相同期過程（ロック
時）とにおいて切り替える、即ち、アンロック（ロック
アップ）時にはチャージポンプ回路２から比較的高い電
流を流出させ、ロック時においては比較的低い電流を流
出させるように構成することで、ロックアップタイムを
短縮し、更に、高いＣ／Ｎ特性が図られることを実現す
るためのものである。
ら出力される出力電流信号Icp の電流レベルを、周波数
引き込み時（アンロック時）と位相同期過程（ロック
時）とにおいて切り替える、即ち、アンロック（ロック
アップ）時にはチャージポンプ回路２から比較的高い電
流を流出させ、ロック時においては比較的低い電流を流
出させるように構成することで、ロックアップタイムを
短縮し、更に、高いＣ／Ｎ特性が図られることを実現す
るためのものである。
【００９８】（ファストロックタイマ回路７の構成：図
４）上記のようなアンロック時とロック時とで、ローパ
スフィルタ３に供給する電流の値を切り替えるために、
第１の実施形態によるＰＬＬ回路には、新たにファスト
ロックタイマ回路（Fast Lock Timer ）７が設けられて
いる。このファストロックタイマ回路７は、図４に示す
ように、データインタフェース６より入力された分周比
設定データを格納するデータラッチ回路（Data Latch）
DL1 と、このデータラッチ回路DL1 によりラッチされた
データ（分周比設定データ）を格納し、この格納したデ
ータを基としてカウント値Ｍが設定されるｍビットのプ
ログラマブルカウンタ（Programable Counter ）PC1
と、を有して構成され、データインタフェース６におけ
るシフトレジスタSR1 から出力されたラッチされたデー
タ（ラッチデータ：Latch ）をデータラッチ回路DL1 で
受信し、このラッチデータを基に、入力されるリファレ
ンス信号fs/RをプログラマブルカウンタPC1 によりカウ
ントさせるよう動作する。
４）上記のようなアンロック時とロック時とで、ローパ
スフィルタ３に供給する電流の値を切り替えるために、
第１の実施形態によるＰＬＬ回路には、新たにファスト
ロックタイマ回路（Fast Lock Timer ）７が設けられて
いる。このファストロックタイマ回路７は、図４に示す
ように、データインタフェース６より入力された分周比
設定データを格納するデータラッチ回路（Data Latch）
DL1 と、このデータラッチ回路DL1 によりラッチされた
データ（分周比設定データ）を格納し、この格納したデ
ータを基としてカウント値Ｍが設定されるｍビットのプ
ログラマブルカウンタ（Programable Counter ）PC1
と、を有して構成され、データインタフェース６におけ
るシフトレジスタSR1 から出力されたラッチされたデー
タ（ラッチデータ：Latch ）をデータラッチ回路DL1 で
受信し、このラッチデータを基に、入力されるリファレ
ンス信号fs/RをプログラマブルカウンタPC1 によりカウ
ントさせるよう動作する。
【００９９】このとき、イネーブルカウンタEC1 から入
力される信号は、データラッチ回路DL1 へラッチデータ
の有効部分を指定するラッチ信号（Latch ）、及び、プ
ログラマブルカウンタPC1 に設定されるカウント値Ｍを
リセットするためのリセット信号（Reset ）として機能
する。
力される信号は、データラッチ回路DL1 へラッチデータ
の有効部分を指定するラッチ信号（Latch ）、及び、プ
ログラマブルカウンタPC1 に設定されるカウント値Ｍを
リセットするためのリセット信号（Reset ）として機能
する。
【０１００】更に、上記におけるデータラッチDL1 から
出力される、プログラマブルカウンタPC1 のカウント値
Ｍを設定する信号は、後述においてカウント値設定信号
FLKとしている。但し、以下の説明では、プログラマブ
ルカウンタPC1 に設定される最大のカウント値Ｍを“１
５”としているため、本実施形態の説明では、カウント
値設定信号FLK をカウント値設定信号FLK1〜FLK4として
いる。
出力される、プログラマブルカウンタPC1 のカウント値
Ｍを設定する信号は、後述においてカウント値設定信号
FLKとしている。但し、以下の説明では、プログラマブ
ルカウンタPC1 に設定される最大のカウント値Ｍを“１
５”としているため、本実施形態の説明では、カウント
値設定信号FLK をカウント値設定信号FLK1〜FLK4として
いる。
【０１０１】・プログラマブルカウンタPC1 の構成：図
５ 上記のようなファストロックタイマ回路７を構成するプ
ログラマブルカウンタPC1 の回路構成例を図５を用いて
詳細に説明する。図５を参照すると、本実施形態による
プログラマブルカウンタPC1 は、２つの入力が設けられ
ており、一方の入力にリセット信号（Reset ）としてイ
ネーブル信号（Enable）が入力され、他の一方の入力に
カウント対象のリファレンス信号fs/Rが入力される。
５ 上記のようなファストロックタイマ回路７を構成するプ
ログラマブルカウンタPC1 の回路構成例を図５を用いて
詳細に説明する。図５を参照すると、本実施形態による
プログラマブルカウンタPC1 は、２つの入力が設けられ
ており、一方の入力にリセット信号（Reset ）としてイ
ネーブル信号（Enable）が入力され、他の一方の入力に
カウント対象のリファレンス信号fs/Rが入力される。
【０１０２】上記のように入力されたリファレンス信号
fs/Rは分岐され、一方がインバータINV10 、他方がＮＡ
ＮＤ回路NAND16〜NAND23それぞれに入力される。
fs/Rは分岐され、一方がインバータINV10 、他方がＮＡ
ＮＤ回路NAND16〜NAND23それぞれに入力される。
【０１０３】更に、インバータINV10 に入力された一方
のリファレンス信号fs/Rは、次にＮＡＮＤ回路NAND10を
介してインバータINV11 に入力される。その後、インバ
ータINV11 から出力されたリファレンス信号fs/Rは、イ
ンバータINV12 及びインバータINV13 を介してセット・
リセット・Ｄ−フリップフロップSR-D-FF1のＣｐ入力
へ、ＮＡＮＤ回路NAND13によりセット・リセット・Ｄ−
フリップフロップSR-D-FF1のＱバー（図中、文字にアッ
パーラインが付加されているものを“バー”と表現す
る）出力と理論積が取られたのちインバータINV14 を介
してセット・リセット・Ｄ−フリップフロップSR-D-FF2
のＣｐ入力へ、ＮＡＮＤ回路NAND14によりセット・リセ
ット・Ｄ−フリップフロップSR-D-FF1及びSR-D-FF2各々
のＱバー出力と理論積が取られたのちインバータINV15
を介してセット・リセット・Ｄ−フリップフロップSR-D
-FF3のＣｐ入力へ、更にＮＡＮＤ回路NAND15によりセッ
ト・リセット・Ｄ−フリップフロップSR-D-FF1及びSR-D
-FF2及びSR-D-FF3各々のＱバー出力と理論積が取られた
のちインバータINV16 を介してセット・リセット・Ｄ−
フリップフロップSR-D-FF4のＣｐ入力へ、それぞれ入力
される。
のリファレンス信号fs/Rは、次にＮＡＮＤ回路NAND10を
介してインバータINV11 に入力される。その後、インバ
ータINV11 から出力されたリファレンス信号fs/Rは、イ
ンバータINV12 及びインバータINV13 を介してセット・
リセット・Ｄ−フリップフロップSR-D-FF1のＣｐ入力
へ、ＮＡＮＤ回路NAND13によりセット・リセット・Ｄ−
フリップフロップSR-D-FF1のＱバー（図中、文字にアッ
パーラインが付加されているものを“バー”と表現す
る）出力と理論積が取られたのちインバータINV14 を介
してセット・リセット・Ｄ−フリップフロップSR-D-FF2
のＣｐ入力へ、ＮＡＮＤ回路NAND14によりセット・リセ
ット・Ｄ−フリップフロップSR-D-FF1及びSR-D-FF2各々
のＱバー出力と理論積が取られたのちインバータINV15
を介してセット・リセット・Ｄ−フリップフロップSR-D
-FF3のＣｐ入力へ、更にＮＡＮＤ回路NAND15によりセッ
ト・リセット・Ｄ−フリップフロップSR-D-FF1及びSR-D
-FF2及びSR-D-FF3各々のＱバー出力と理論積が取られた
のちインバータINV16 を介してセット・リセット・Ｄ−
フリップフロップSR-D-FF4のＣｐ入力へ、それぞれ入力
される。
【０１０４】また、上記においてイネーブル信号Enable
は、上記のリファレンス信号fs/Rと同様にＮＡＮＤ回路
NAND16〜NAND23それぞれに入力される。
は、上記のリファレンス信号fs/Rと同様にＮＡＮＤ回路
NAND16〜NAND23それぞれに入力される。
【０１０５】更に、上記構成におけるＮＡＮＤ回路NAND
16、NAND18、NAND20、NAND22には、データラッチ回路DL
1 から出力されたカウント値設定信号FLK1、FLK2、FLK
3、FLK4がそれぞれ入力される。ここで、データラッチ
回路DL1 から出力されるカウント値設定信号FLK1、FLK
2、FLK3、FLK4は、それぞれデータインタフェース６の
シフトレジスタSR1 を介して受信したデータ信号がラッ
チされたものである。また、このラッチされたデータ
は、それぞれ専用線（バス）を介してカウント値設定信
号FLK1〜FLK4としてプログラマブルカウンタPC1 に入力
される。また、プログラマブルカウンタPC1 において、
ＮＡＮＤ回路NAND16にはカウント値設定信号FLK1が入力
され、ＮＡＮＤ回路NAND18にはカウント値設定信号FLK2
が入力され、ＮＡＮＤ回路NAND20にはカウント値設定信
号FLK3が入力され、更に、ＮＡＮＤ回路NAND22にはカウ
ント値設定信号FLK4が入力されるよう構成される。
16、NAND18、NAND20、NAND22には、データラッチ回路DL
1 から出力されたカウント値設定信号FLK1、FLK2、FLK
3、FLK4がそれぞれ入力される。ここで、データラッチ
回路DL1 から出力されるカウント値設定信号FLK1、FLK
2、FLK3、FLK4は、それぞれデータインタフェース６の
シフトレジスタSR1 を介して受信したデータ信号がラッ
チされたものである。また、このラッチされたデータ
は、それぞれ専用線（バス）を介してカウント値設定信
号FLK1〜FLK4としてプログラマブルカウンタPC1 に入力
される。また、プログラマブルカウンタPC1 において、
ＮＡＮＤ回路NAND16にはカウント値設定信号FLK1が入力
され、ＮＡＮＤ回路NAND18にはカウント値設定信号FLK2
が入力され、ＮＡＮＤ回路NAND20にはカウント値設定信
号FLK3が入力され、更に、ＮＡＮＤ回路NAND22にはカウ
ント値設定信号FLK4が入力されるよう構成される。
【０１０６】ここで、図５に示すプログラマブルカウン
タPC1 の構成例では、カウント値Ｍとして設定される数
値の最大値が“１５”とされており、カウント値設定信
号FLK1〜FLK4により、プログラマブルカウンタPC1 のカ
ウント値Ｍが“１”から“１５”までの自然数となるよ
うに構成されている。即ち、図５におけるカウント値設
定信号FLK1として“１”が入力されるとカウント値Ｍに
“１”が加算され、カウント値設定信号FLK2として
“１”が入力されるとカウント値Ｍに“２”が入力さ
れ、カウント値設定信号FLK3として“１”が入力される
とカウント値Ｍに“４”が加算され、更にカウント値設
定信号FLK4として“１”が入力されるとカウント値Ｍに
“８”が加算される。従って、プログラマブルカウンタ
PC1 に設定されるカウント値Ｍは、これらの加算される
値の組み合わせにより“１”から“１５”までの自然数
に設定される。これは、例えばカウント値Ｍとして“Ｍ
＝１”を設定する場合、カウント値設定信号FLK1のみが
“１”として入力され、また、カウント値Ｍとして“Ｍ
＝１５”が設定される場合、カウント値設定信号FLK1〜
FLK4の全てが“１”として入力されるよう構成されてい
るということである。
タPC1 の構成例では、カウント値Ｍとして設定される数
値の最大値が“１５”とされており、カウント値設定信
号FLK1〜FLK4により、プログラマブルカウンタPC1 のカ
ウント値Ｍが“１”から“１５”までの自然数となるよ
うに構成されている。即ち、図５におけるカウント値設
定信号FLK1として“１”が入力されるとカウント値Ｍに
“１”が加算され、カウント値設定信号FLK2として
“１”が入力されるとカウント値Ｍに“２”が入力さ
れ、カウント値設定信号FLK3として“１”が入力される
とカウント値Ｍに“４”が加算され、更にカウント値設
定信号FLK4として“１”が入力されるとカウント値Ｍに
“８”が加算される。従って、プログラマブルカウンタ
PC1 に設定されるカウント値Ｍは、これらの加算される
値の組み合わせにより“１”から“１５”までの自然数
に設定される。これは、例えばカウント値Ｍとして“Ｍ
＝１”を設定する場合、カウント値設定信号FLK1のみが
“１”として入力され、また、カウント値Ｍとして“Ｍ
＝１５”が設定される場合、カウント値設定信号FLK1〜
FLK4の全てが“１”として入力されるよう構成されてい
るということである。
【０１０７】また、各セット・リセット・Ｄ−フリップ
SR-D-FF1〜SR-D-FF4の各Ｓバー入力は、それぞれ接続さ
れているＮＡＮＤ回路NAND16、NAND18、NAND20、NAND22
から出力された信号を反転して受信する。また同様に、
上記の各セット・リセット・Ｄ−フリップフロップSR-D
-FF1〜SR-D-FF4の各Ｒバー入力は、それぞれ接続されて
いるＮＡＮＤ回路NAND17、NAND19、NAND21、NAND23から
出力された信号を反転して受信する。
SR-D-FF1〜SR-D-FF4の各Ｓバー入力は、それぞれ接続さ
れているＮＡＮＤ回路NAND16、NAND18、NAND20、NAND22
から出力された信号を反転して受信する。また同様に、
上記の各セット・リセット・Ｄ−フリップフロップSR-D
-FF1〜SR-D-FF4の各Ｒバー入力は、それぞれ接続されて
いるＮＡＮＤ回路NAND17、NAND19、NAND21、NAND23から
出力された信号を反転して受信する。
【０１０８】更に、上記の各セット・リセット・Ｄ−フ
リップフロップSR-D-FF1〜SR-D-FF4の各Ｃｐ入力には、
各々インバータINV13 、INV14 、INV15 、INV16 から出
力された信号が入力され、また、同各セット・リセット
・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4の各Ｄ入力
には、同各セット・リセット・Ｄ−フリップフロップSR
-D-FF1〜SR-D-FF4のＱバー出力が接続される。
リップフロップSR-D-FF1〜SR-D-FF4の各Ｃｐ入力には、
各々インバータINV13 、INV14 、INV15 、INV16 から出
力された信号が入力され、また、同各セット・リセット
・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4の各Ｄ入力
には、同各セット・リセット・Ｄ−フリップフロップSR
-D-FF1〜SR-D-FF4のＱバー出力が接続される。
【０１０９】更に、上記において、各セット・リセット
・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4のＱバー出
力から出力された信号は、それぞれＮＡＮＤ回路NAND11
により理論積が取られ、この理論積の反転した値がファ
ストロックタイマ回路７の出力信号（タイマ信号）flos
w として出力される。
・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4のＱバー出
力から出力された信号は、それぞれＮＡＮＤ回路NAND11
により理論積が取られ、この理論積の反転した値がファ
ストロックタイマ回路７の出力信号（タイマ信号）flos
w として出力される。
【０１１０】このように構成されることで、ファストロ
ックタイマ回路７は、データインタフェース６より入力
されるイネーブル信号Enableの立ち上がりを始点として
プログラマブルカウンタPC1 においてリファレンス信号
fs/Rの立ち上がりの数をカウントし、この立ち上がりの
回数が設定されたカウント値Ｍに達するまで、チャージ
ポンプ回路２へタイマ信号flosw を出力するよう動作す
る。
ックタイマ回路７は、データインタフェース６より入力
されるイネーブル信号Enableの立ち上がりを始点として
プログラマブルカウンタPC1 においてリファレンス信号
fs/Rの立ち上がりの数をカウントし、この立ち上がりの
回数が設定されたカウント値Ｍに達するまで、チャージ
ポンプ回路２へタイマ信号flosw を出力するよう動作す
る。
【０１１１】また、このタイマ信号flosw は、チャージ
ポンプ回路２におけるスイッチSW1を構成するＮ−ＭＯ
ＳＦＥＴQ8のゲートに入力され、これにより、チャージ
ポンプ回路２から出力される出力電流信号Icp の電流量
の絶対値が｜Ｉ０＋Ｉ１｜となる。
ポンプ回路２におけるスイッチSW1を構成するＮ−ＭＯ
ＳＦＥＴQ8のゲートに入力され、これにより、チャージ
ポンプ回路２から出力される出力電流信号Icp の電流量
の絶対値が｜Ｉ０＋Ｉ１｜となる。
【０１１２】これは、本実施形態におけるチャージポン
プ回路２が電流駆動型として構成され、ロック時とアン
ロック時とで出力電流信号Icp を異なる電流値Icp （(I
0+I1) 若しくは(I0)）により出力するよう構成されてい
るためである。また、この電流値Icp の切り替えは、タ
イマ信号flosw がスイッチSW1 に入力されることにより
実現されている。
プ回路２が電流駆動型として構成され、ロック時とアン
ロック時とで出力電流信号Icp を異なる電流値Icp （(I
0+I1) 若しくは(I0)）により出力するよう構成されてい
るためである。また、この電流値Icp の切り替えは、タ
イマ信号flosw がスイッチSW1 に入力されることにより
実現されている。
【０１１３】従って、本実施形態では、ファストロック
タイマ回路７から出力されるタイマ信号flosw に同期し
て、チャージポンプ回路２の出力電流信号Icp の電流値
Ｉｃｐ［Ａ］が切り替えられる。即ち、タイマ信号flos
w が高レベルのときは、チャージポンプ回路２からロー
パスフィルタ３に供給される電流量Ｉｃｐ［Ａ］が大き
な値に設定され、これにより、ロックアップタイムの短
縮が図られる。これに対して、タイマ信号flosw が低レ
ベルのときは、ローパスフィルタ３に供給される電流量
Ｉｃｐが小さく抑えられ、これにより、高いＣ／Ｎ特性
が図られる。
タイマ回路７から出力されるタイマ信号flosw に同期し
て、チャージポンプ回路２の出力電流信号Icp の電流値
Ｉｃｐ［Ａ］が切り替えられる。即ち、タイマ信号flos
w が高レベルのときは、チャージポンプ回路２からロー
パスフィルタ３に供給される電流量Ｉｃｐ［Ａ］が大き
な値に設定され、これにより、ロックアップタイムの短
縮が図られる。これに対して、タイマ信号flosw が低レ
ベルのときは、ローパスフィルタ３に供給される電流量
Ｉｃｐが小さく抑えられ、これにより、高いＣ／Ｎ特性
が図られる。
【０１１４】｛第１の実施形態による動作｝次に、上記
した第１の実施形態による動作について、図面を用いて
詳細に説明する。
した第１の実施形態による動作について、図面を用いて
詳細に説明する。
【０１１５】本動作の説明において、先ず、図６に示す
タイミングチャートを用いる。図６は、第１の実施形態
における各信号の時間動作を示すタイミングチャートで
ある。図６において、“PLL Frequency ”は、基準信号
fsの周波数を示している。従って、本実施形態による動
作の説明では、ＰＬＬ回路が同調すべきチャネル周波
数、即ち、基準信号fsを１／Ｒ分周したリファレンス信
号fs/Rのチャネル周波数が、ｆ１［Ｈｚ］からｆ２［Ｈ
ｚ］に切り替えられた場合について説明するものであ
る。
タイミングチャートを用いる。図６は、第１の実施形態
における各信号の時間動作を示すタイミングチャートで
ある。図６において、“PLL Frequency ”は、基準信号
fsの周波数を示している。従って、本実施形態による動
作の説明では、ＰＬＬ回路が同調すべきチャネル周波
数、即ち、基準信号fsを１／Ｒ分周したリファレンス信
号fs/Rのチャネル周波数が、ｆ１［Ｈｚ］からｆ２［Ｈ
ｚ］に切り替えられた場合について説明するものであ
る。
【０１１６】また、“従来のCP Current Condition”
は、図１４に示すＰＬＬ回路において、チャージポンプ
回路４００が出力する信号の電流量の変化の様子であ
る。従って、従来技術によるチャージポンプ回路４００
では、リファレンス信号fs/Rのチャネル周波数がｆ１
［Ｈｚ］からｆ２［Ｈｚ］に変化した場合、ＰＬＬ回路
がアンロック状態となり、この期間中、比較的大きな電
流量がチャージポンプ回路４００から出力され、ロック
状態後にチャージポンプ回路４００から出力される信号
の電流量が抑えられるように動作している。このため、
従来技術によるＰＬＬ回路では、ロックアップが安定状
態に収束する直前の段階においても、比較的大きな電流
量がローパスフィルタ５００に供給されるよう構成され
ているため、ロックアップの高速化が妨げられるという
問題を有していた。
は、図１４に示すＰＬＬ回路において、チャージポンプ
回路４００が出力する信号の電流量の変化の様子であ
る。従って、従来技術によるチャージポンプ回路４００
では、リファレンス信号fs/Rのチャネル周波数がｆ１
［Ｈｚ］からｆ２［Ｈｚ］に変化した場合、ＰＬＬ回路
がアンロック状態となり、この期間中、比較的大きな電
流量がチャージポンプ回路４００から出力され、ロック
状態後にチャージポンプ回路４００から出力される信号
の電流量が抑えられるように動作している。このため、
従来技術によるＰＬＬ回路では、ロックアップが安定状
態に収束する直前の段階においても、比較的大きな電流
量がローパスフィルタ５００に供給されるよう構成され
ているため、ロックアップの高速化が妨げられるという
問題を有していた。
【０１１７】また、図６における“Data”、“Clock
”、及び“Enable”は、上記で説明したように、外部
から入力される分周比設定データに含まれるものであ
り、図１におけるプログラマブル分周器５の分周数及び
ファストロックタイマ回路７のカウント値Ｍを決定する
ための信号である。更に、上記においてデータ信号Data
は、ＰＬＬ回路が同調すべきチャネル周波数がｆ１［Ｈ
ｚ］からｆ２［Ｈｚ］に切り替えられる処理の前に外部
から図１におけるデータインタフェース６へクロック信
号Clock と同時に入力される。
”、及び“Enable”は、上記で説明したように、外部
から入力される分周比設定データに含まれるものであ
り、図１におけるプログラマブル分周器５の分周数及び
ファストロックタイマ回路７のカウント値Ｍを決定する
ための信号である。更に、上記においてデータ信号Data
は、ＰＬＬ回路が同調すべきチャネル周波数がｆ１［Ｈ
ｚ］からｆ２［Ｈｚ］に切り替えられる処理の前に外部
から図１におけるデータインタフェース６へクロック信
号Clock と同時に入力される。
【０１１８】その後、この入力されたデータ信号Dataに
おいて、プログラマブル分周器５の分周数Ｎを設定する
ためのデータは、プログラマブル分周器５へ出力され、
また、ファストロックタイマ回路７のカウント値Ｍを設
定するためのデータは、ファストロックタイマ回路７へ
出力される。このように各々の設定として出力されたデ
ータを受信したプログラマブル分周器５及びファストロ
ックタイマ回路７では、プログラマブル分周器５におい
て発振信号f0を分周するための分周数Ｎが設定され、ま
た、ファストロックタイマ回路７において、リファレン
ス信号fs/Rのカウントするための値（カウント値Ｍ）と
して設定される。
おいて、プログラマブル分周器５の分周数Ｎを設定する
ためのデータは、プログラマブル分周器５へ出力され、
また、ファストロックタイマ回路７のカウント値Ｍを設
定するためのデータは、ファストロックタイマ回路７へ
出力される。このように各々の設定として出力されたデ
ータを受信したプログラマブル分周器５及びファストロ
ックタイマ回路７では、プログラマブル分周器５におい
て発振信号f0を分周するための分周数Ｎが設定され、ま
た、ファストロックタイマ回路７において、リファレン
ス信号fs/Rのカウントするための値（カウント値Ｍ）と
して設定される。
【０１１９】また、上記のように、プログラマブル分周
器５及びファストロックタイマ回路７に設定された分周
数Ｎ及びカウント値Ｍは、後にデータインタフェース６
から各回路（プログラマブル分周器５及びファストロッ
クタイマ回路７）にイネーブル信号Enableが入力された
時点で有効となり、これにより、プログラマブル分周器
５では、発振信号f0の分周が開始され、また、ファスト
ロックタイマ回路７では、リファレンス信号fs/Rのカウ
ントが開始される。但し、図６からも明らかなように、
イネーブル信号EnableがプログラマブルカウンタPC1 に
入力されるタイミングは、発振信号f0がロックすべき周
波数がＦ１［Ｈｚ］からＦ２［Ｈｚ］に切り替えられる
タイミングと同一である。これにより、本実施形態によ
るチャージポンプ回路２は、発振信号f0の周波数が切り
替えられたタイミングと同時に出力電流信号Icp の電流
値を切り替えるよう動作することが可能となる。
器５及びファストロックタイマ回路７に設定された分周
数Ｎ及びカウント値Ｍは、後にデータインタフェース６
から各回路（プログラマブル分周器５及びファストロッ
クタイマ回路７）にイネーブル信号Enableが入力された
時点で有効となり、これにより、プログラマブル分周器
５では、発振信号f0の分周が開始され、また、ファスト
ロックタイマ回路７では、リファレンス信号fs/Rのカウ
ントが開始される。但し、図６からも明らかなように、
イネーブル信号EnableがプログラマブルカウンタPC1 に
入力されるタイミングは、発振信号f0がロックすべき周
波数がＦ１［Ｈｚ］からＦ２［Ｈｚ］に切り替えられる
タイミングと同一である。これにより、本実施形態によ
るチャージポンプ回路２は、発振信号f0の周波数が切り
替えられたタイミングと同時に出力電流信号Icp の電流
値を切り替えるよう動作することが可能となる。
【０１２０】更に、カウント値Ｍが設定されると、ファ
ストロックタイマ回路７は、リファレンス信号fs/Rのカ
ウント値Ｍが上記のように設定されたカウント値Ｍに到
達するまでタイマ信号flosw をチャージポンプ回路２の
スイッチSW1 へ出力する。これにより、チャージポンプ
回路２からローパスフィルタ３へ供給される出力電流信
号Icp の電流値が比較的大きな値（｜Ｉ０＋Ｉ１｜）に
切り替えられる。
ストロックタイマ回路７は、リファレンス信号fs/Rのカ
ウント値Ｍが上記のように設定されたカウント値Ｍに到
達するまでタイマ信号flosw をチャージポンプ回路２の
スイッチSW1 へ出力する。これにより、チャージポンプ
回路２からローパスフィルタ３へ供給される出力電流信
号Icp の電流値が比較的大きな値（｜Ｉ０＋Ｉ１｜）に
切り替えられる。
【０１２１】また、図６における“SR-D-FF1”、“SR-D
-FF2”、“SR-D-FF3”、及び“SR-D-FF4”は、それぞれ
ファストロックタイマ回路７におけるプログラマブルカ
ウンタPC1 を構成するセット・リセット・Ｄ−フリップ
フロップのＱバー出力からの出力信号である。ここで、
このファストロックタイマ回路７を構成するプログラマ
ブルカウンタPC1 の回路動作を図５及び図７を用いて詳
細に説明する。
-FF2”、“SR-D-FF3”、及び“SR-D-FF4”は、それぞれ
ファストロックタイマ回路７におけるプログラマブルカ
ウンタPC1 を構成するセット・リセット・Ｄ−フリップ
フロップのＱバー出力からの出力信号である。ここで、
このファストロックタイマ回路７を構成するプログラマ
ブルカウンタPC1 の回路動作を図５及び図７を用いて詳
細に説明する。
【０１２２】・プログラマブルカウンタPC1 の動作（Ｍ
＝８） ここで、本実施形態によるファストロックタイマ回路７
におけるプログラマブルカウンタPC1 の動作を説明する
ために、プログラマブルカウンタPC1 がリファレンス信
号fs/Rを８周期カウントするよう設定されている場合に
ついて例を揚げるものとする。
＝８） ここで、本実施形態によるファストロックタイマ回路７
におけるプログラマブルカウンタPC1 の動作を説明する
ために、プログラマブルカウンタPC1 がリファレンス信
号fs/Rを８周期カウントするよう設定されている場合に
ついて例を揚げるものとする。
【０１２３】このように設定するためには、ファストロ
ックタイマ回路７におけるデータラッチ回路DL1 から出
力されるデータ信号（これを信号FLK1〜FLK4としてい
る）ににより、プログラマブルカウンタPC1 を構成する
セット・リセット・Ｄ−フリップフロップSR-D-FF4〜SR
-D-FF4を目的に応じて動作させる必要がある。即ち、本
実施形態におけるプログラマブルカウンタPC1 に対して
は、カウント値設定信号FLK4を“１”として入力し、他
のカウント値設定信号FLK1〜FLK3を“０”として入力す
る必要がある。これにより、本実施形態で示すプログラ
マブルカウンタPC1 には、上記で説明したように“８”
がカウント値Ｍとして設定される。以下、このようにカ
ウント値Ｍが設定される動作を図７を用いて説明する。
ックタイマ回路７におけるデータラッチ回路DL1 から出
力されるデータ信号（これを信号FLK1〜FLK4としてい
る）ににより、プログラマブルカウンタPC1 を構成する
セット・リセット・Ｄ−フリップフロップSR-D-FF4〜SR
-D-FF4を目的に応じて動作させる必要がある。即ち、本
実施形態におけるプログラマブルカウンタPC1 に対して
は、カウント値設定信号FLK4を“１”として入力し、他
のカウント値設定信号FLK1〜FLK3を“０”として入力す
る必要がある。これにより、本実施形態で示すプログラ
マブルカウンタPC1 には、上記で説明したように“８”
がカウント値Ｍとして設定される。以下、このようにカ
ウント値Ｍが設定される動作を図７を用いて説明する。
【０１２４】図７に示すように、本実施形態における本
動作例を説明するために、データラッチ回路DL1 から出
力される信号FLK1〜FLK4は、それぞれ信号FLK1〜FLK3が
低レベル（これを“０”とする）であり、信号FLK4のみ
が高レベル（これを“１”とする）とされる。
動作例を説明するために、データラッチ回路DL1 から出
力される信号FLK1〜FLK4は、それぞれ信号FLK1〜FLK3が
低レベル（これを“０”とする）であり、信号FLK4のみ
が高レベル（これを“１”とする）とされる。
【０１２５】上記の信号FLK1〜FLK4が入力された状態に
おいて、イネーブル信号Enableがリセット信号Reset と
して入力されると、ＮＡＮＤ回路NAND16、NAND18、NAND
20は全ての期間において“１”を出力し、これに対し
て、ＮＡＮＤ回路NAND22はリセット信号Reset が“１”
である期間においてリファレンス信号fs/Rが“１”であ
る期間、“０”を出力し、この期間以外は“１”を出力
するよう動作する。
おいて、イネーブル信号Enableがリセット信号Reset と
して入力されると、ＮＡＮＤ回路NAND16、NAND18、NAND
20は全ての期間において“１”を出力し、これに対し
て、ＮＡＮＤ回路NAND22はリセット信号Reset が“１”
である期間においてリファレンス信号fs/Rが“１”であ
る期間、“０”を出力し、この期間以外は“１”を出力
するよう動作する。
【０１２６】また、これに伴い、ＮＡＮＤ回路NAND17、
NAND19、NAND21はリセット信号Reset が“１”である期
間においてリファレンス信号fs/Rが“１”である期間、
“０”を出力し、この期間以外は“１”を出力する。こ
れに対して、ＮＡＮＤ回路NAND23は全ての期間において
“１”を出力する。
NAND19、NAND21はリセット信号Reset が“１”である期
間においてリファレンス信号fs/Rが“１”である期間、
“０”を出力し、この期間以外は“１”を出力する。こ
れに対して、ＮＡＮＤ回路NAND23は全ての期間において
“１”を出力する。
【０１２７】このように、各ＮＡＮＤ回路NAND16〜NAND
23からの出力は、ＮＡＮＤ回路NAND16、NAND18、NAND2
0、NAND22からの出力であれば、各々セット・リセット
・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4のＳバー入
力に、また、ＮＡＮＤ回路NAND17、NAND19、NAND21、NA
ND23であれば、各々セット・リセット・Ｄ−フリップフ
ロップSR-D-FF1〜SR-D-FF4のＲバー入力に、入力され
る。
23からの出力は、ＮＡＮＤ回路NAND16、NAND18、NAND2
0、NAND22からの出力であれば、各々セット・リセット
・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4のＳバー入
力に、また、ＮＡＮＤ回路NAND17、NAND19、NAND21、NA
ND23であれば、各々セット・リセット・Ｄ−フリップフ
ロップSR-D-FF1〜SR-D-FF4のＲバー入力に、入力され
る。
【０１２８】ここで、上記の各Ｓバー入力及びＲバー入
力は、それぞれゲートにＮＡＮＤ回路が設けられてお
り、入力された信号を反転して受信するよう構成されて
いる。
力は、それぞれゲートにＮＡＮＤ回路が設けられてお
り、入力された信号を反転して受信するよう構成されて
いる。
【０１２９】従って、セット・リセット・Ｄ−フリップ
フロップSR-D-FF1〜SR-D-FF4側で認識される各ＮＡＮＤ
回路からの電圧レベルは、セット・リセット・Ｄ−フリ
ップフロップSR-D-FF1〜SR-D-FF3側では、Ｓバー入力が
全ての期間において“０”であり、また、Ｒバー入力が
リセット信号Reset が“１”である期間においてリファ
レンス信号fs/Rが“１”である期間、“１”であり、こ
の期間以外は“０”である。これに対して、セット・リ
セット・Ｄ−フリップフロップSR-D-FF4側では、Ｓバー
入力がリセット信号Reset が“１”である期間において
リファレンス信号fs/Rが“１”である期間、“１”であ
り、この期間以外は“０”である。
フロップSR-D-FF1〜SR-D-FF4側で認識される各ＮＡＮＤ
回路からの電圧レベルは、セット・リセット・Ｄ−フリ
ップフロップSR-D-FF1〜SR-D-FF3側では、Ｓバー入力が
全ての期間において“０”であり、また、Ｒバー入力が
リセット信号Reset が“１”である期間においてリファ
レンス信号fs/Rが“１”である期間、“１”であり、こ
の期間以外は“０”である。これに対して、セット・リ
セット・Ｄ−フリップフロップSR-D-FF4側では、Ｓバー
入力がリセット信号Reset が“１”である期間において
リファレンス信号fs/Rが“１”である期間、“１”であ
り、この期間以外は“０”である。
【０１３０】このように信号が入力されると、先ず、セ
ット・リセット・Ｄ−フリップフロップSR-D-FF1〜SR-D
-FF3はＱバー出力を“１”とし、セット・リセット・Ｄ
−フリップフロップSR-D-FF4はＱバー出力を“０”とす
る。
ット・リセット・Ｄ−フリップフロップSR-D-FF1〜SR-D
-FF3はＱバー出力を“１”とし、セット・リセット・Ｄ
−フリップフロップSR-D-FF4はＱバー出力を“０”とす
る。
【０１３１】その後、セット・リセット・Ｄ−フリップ
フロップSR-D-FF1のＱバー出力から出力される信号は、
セット・リセット・Ｄ−フリップフロップSR-D-FF1のＣ
ｐ入力にストローブ信号としてインバータINV13 から出
力された“ＩＮＶ１３”が入力されるため、図７におけ
る“SRD-FF1 Ｑバー”のように、“ＩＮＶ１３”の立ち
下がりエッジ（ダウンエッジ）に反応して“SRD-FF1 Ｑ
バー”の電圧レベル“１”と“０”とが切り替えられ、
これにより、リファレンス信号fs/Rの周期が実質的に２
分周されたものとなる。
フロップSR-D-FF1のＱバー出力から出力される信号は、
セット・リセット・Ｄ−フリップフロップSR-D-FF1のＣ
ｐ入力にストローブ信号としてインバータINV13 から出
力された“ＩＮＶ１３”が入力されるため、図７におけ
る“SRD-FF1 Ｑバー”のように、“ＩＮＶ１３”の立ち
下がりエッジ（ダウンエッジ）に反応して“SRD-FF1 Ｑ
バー”の電圧レベル“１”と“０”とが切り替えられ、
これにより、リファレンス信号fs/Rの周期が実質的に２
分周されたものとなる。
【０１３２】次に、セット・リセット・Ｄ−フリップフ
ロップSR-D-FF1のＱバー出力からの出力は、ＮＡＮＤ回
路NAND13によりリファレンス信号fs/Rとの理論積が取ら
れ、インバータINV14 を介してセット・リセット・Ｄ−
フリップフロップSR-D-FF2のストローブ信号としてＣｐ
入力に入力される。この信号が図７中の“ＩＮＶ１４”
に相当するものである。従って、セット・リセット・Ｄ
−フリップフロップSR-D-FF2は、この“ＩＮＶ１４”の
信号のダウンエッジに従って、Ｑバー出力から出力する
信号“SRD-FF2 Ｑバー”を“１”から“０”へ若しくは
“０”から“１”へ切り替える。
ロップSR-D-FF1のＱバー出力からの出力は、ＮＡＮＤ回
路NAND13によりリファレンス信号fs/Rとの理論積が取ら
れ、インバータINV14 を介してセット・リセット・Ｄ−
フリップフロップSR-D-FF2のストローブ信号としてＣｐ
入力に入力される。この信号が図７中の“ＩＮＶ１４”
に相当するものである。従って、セット・リセット・Ｄ
−フリップフロップSR-D-FF2は、この“ＩＮＶ１４”の
信号のダウンエッジに従って、Ｑバー出力から出力する
信号“SRD-FF2 Ｑバー”を“１”から“０”へ若しくは
“０”から“１”へ切り替える。
【０１３３】また、このように出力された“SRD-FF2 Ｑ
バー”は、ＮＡＮＤ回路NAND14によりリファレンス信号
fs/Rとセット・リセット・Ｄ−フリップフロップSR-D-F
F1のＱバーから出力された“SRD-FF1 Ｑバー”との理論
積が取られ、インバータINV15 を介してセット・リセッ
ト・Ｄ−フリップフロップSR-D-FF3のストローブ信号と
してＣｐ入力に入力される。この信号が図７中の“ＩＮ
Ｖ１５”に相当するものである。従って、セット・リセ
ット・Ｄ−フリップフロップSR-D-FF3は、この“ＩＮＶ
１５”の信号のダウンエッジに従って、Ｑバー出力から
出力する信号“SRD-FF3 Ｑバー”を“１”から“０”へ
若しくは“０”から“１”へ切り替える。
バー”は、ＮＡＮＤ回路NAND14によりリファレンス信号
fs/Rとセット・リセット・Ｄ−フリップフロップSR-D-F
F1のＱバーから出力された“SRD-FF1 Ｑバー”との理論
積が取られ、インバータINV15 を介してセット・リセッ
ト・Ｄ−フリップフロップSR-D-FF3のストローブ信号と
してＣｐ入力に入力される。この信号が図７中の“ＩＮ
Ｖ１５”に相当するものである。従って、セット・リセ
ット・Ｄ−フリップフロップSR-D-FF3は、この“ＩＮＶ
１５”の信号のダウンエッジに従って、Ｑバー出力から
出力する信号“SRD-FF3 Ｑバー”を“１”から“０”へ
若しくは“０”から“１”へ切り替える。
【０１３４】更に、上記のように出力された“SRD-FF3
Ｑバー”は、ＮＡＮＤ回路NAND15によりリファレンス信
号fs/Rとセット・リセット・Ｄ−フリップフロップSR-D
-FF1及びSR-D-FF2各々のＱバーから出力された“SRD-FF
1 Ｑバー”及び“SRD-FF2 Ｑバー”との理論積が取ら
れ、インバータINV16 を介してセット・リセット・Ｄ−
フリップフロップSR-D-FF4のストローブ信号としてＣｐ
入力に入力される。この信号が図７中の“ＩＮＶ１６”
に相当するものである。従って、セット・リセット・Ｄ
−フリップフロップSR-D-FF4は、この“ＩＮＶ１６”の
信号のダウンエッジに従って、Ｑバー出力から出力する
信号“SRD-FF4 Ｑバー”を“１”から“０”へ若しくは
“０”から“１”へ切り替える。
Ｑバー”は、ＮＡＮＤ回路NAND15によりリファレンス信
号fs/Rとセット・リセット・Ｄ−フリップフロップSR-D
-FF1及びSR-D-FF2各々のＱバーから出力された“SRD-FF
1 Ｑバー”及び“SRD-FF2 Ｑバー”との理論積が取ら
れ、インバータINV16 を介してセット・リセット・Ｄ−
フリップフロップSR-D-FF4のストローブ信号としてＣｐ
入力に入力される。この信号が図７中の“ＩＮＶ１６”
に相当するものである。従って、セット・リセット・Ｄ
−フリップフロップSR-D-FF4は、この“ＩＮＶ１６”の
信号のダウンエッジに従って、Ｑバー出力から出力する
信号“SRD-FF4 Ｑバー”を“１”から“０”へ若しくは
“０”から“１”へ切り替える。
【０１３５】このように、各セット・リセット・Ｄ−フ
リップフロップから出力された信号“SRD-FF1 Ｑバー”
〜“SRD-FF4 Ｑバー”は、次にＮＡＮＤ回路NAND11に入
力され、各々に対して理論積が取られ、その後、ファス
トロックタイマ回路７からの出力であるタイマ信号flos
w として出力される。
リップフロップから出力された信号“SRD-FF1 Ｑバー”
〜“SRD-FF4 Ｑバー”は、次にＮＡＮＤ回路NAND11に入
力され、各々に対して理論積が取られ、その後、ファス
トロックタイマ回路７からの出力であるタイマ信号flos
w として出力される。
【０１３６】この時、各々のセット・リセット・Ｄ−フ
リップフロップから出力される信号“SRD-FF1 Ｑバー”
〜“SRD-FF4 Ｑバー”の論理積は、リファレンス信号fs
/Rを８分周する期間、“０”となるため、この値の反転
値は、リファレンス信号fs/Rを８分周する期間、“１”
となる。
リップフロップから出力される信号“SRD-FF1 Ｑバー”
〜“SRD-FF4 Ｑバー”の論理積は、リファレンス信号fs
/Rを８分周する期間、“０”となるため、この値の反転
値は、リファレンス信号fs/Rを８分周する期間、“１”
となる。
【０１３７】従って、本動作例では、ＮＡＮＤ回路NAND
11から出力されるタイマ信号floswは、“SRD-FF4 Ｑバ
ー”が“０”である期間のみ、“１”となる。
11から出力されるタイマ信号floswは、“SRD-FF4 Ｑバ
ー”が“０”である期間のみ、“１”となる。
【０１３８】更に、タイマ信号flosw は、図６における
“Fast Lock Timer Out(=flosw) ”である。上記のよう
な構成は、図６に示されているように、タイマ信号flos
w が出力されている（高レベルとなっている）期間、チ
ャージポンプ回路２から出力される出力電流信号Icp の
電流量Ｉｃｐが、（Ｉｃｐ＝Ｉ０＋Ｉ１）となり、この
期間以外の出力電流信号Icp の電流量Ｉｃｐが、（Ｉｃ
ｐ＝Ｉ０）となることからも明らかである。また、この
チャージポンプ回路２から出力される出力電流信号Icp
の電流量の変化は、図６における“CP Current Conditi
on”により示されている。
“Fast Lock Timer Out(=flosw) ”である。上記のよう
な構成は、図６に示されているように、タイマ信号flos
w が出力されている（高レベルとなっている）期間、チ
ャージポンプ回路２から出力される出力電流信号Icp の
電流量Ｉｃｐが、（Ｉｃｐ＝Ｉ０＋Ｉ１）となり、この
期間以外の出力電流信号Icp の電流量Ｉｃｐが、（Ｉｃ
ｐ＝Ｉ０）となることからも明らかである。また、この
チャージポンプ回路２から出力される出力電流信号Icp
の電流量の変化は、図６における“CP Current Conditi
on”により示されている。
【０１３９】上記のような構成を有することで、データ
インタフェース６は、取り込んだデータ信号に基づきプ
ログラマブル分周器５及びファストロックタイマ回路７
に設定する分周数Ｎ及びカウント値Ｍをそれぞれ決定
し、この決定した分周数Ｎをプログラマブル分周器５及
びファストロックタイマ回路７へ出力する。これに対し
て、上記のようにカウント値Ｍが設定されたファストロ
ックタイマ回路７は、平行してデータインタフェース６
のイネーブルカウンタEC1 より入力されたイネーブル信
号の立ち上がりを受けてプログラマブルカウンタPC1 に
おけるカウント値Ｍを初期化して新たにカウントを開始
する。その後、ファストロックタイマ回路７は、リファ
レンス信号fs/Rを“Ｍ”周期分、カウント値Ｍするま
で、タイマ信号flosw を出力する。
インタフェース６は、取り込んだデータ信号に基づきプ
ログラマブル分周器５及びファストロックタイマ回路７
に設定する分周数Ｎ及びカウント値Ｍをそれぞれ決定
し、この決定した分周数Ｎをプログラマブル分周器５及
びファストロックタイマ回路７へ出力する。これに対し
て、上記のようにカウント値Ｍが設定されたファストロ
ックタイマ回路７は、平行してデータインタフェース６
のイネーブルカウンタEC1 より入力されたイネーブル信
号の立ち上がりを受けてプログラマブルカウンタPC1 に
おけるカウント値Ｍを初期化して新たにカウントを開始
する。その後、ファストロックタイマ回路７は、リファ
レンス信号fs/Rを“Ｍ”周期分、カウント値Ｍするま
で、タイマ信号flosw を出力する。
【０１４０】従って、出力電流信号Icp が高レベル（Ic
p ＝I0＋I1）の期間、即ち、ファストロックタイマ回路
７からタイマ信号flosw が出力されている期間、本実施
形態によるＰＬＬ回路では、高速ロックアップ化が図ら
れ、これに対して、出力電流信号Icp が低レベル（Icp
＝I0）の期間、即ち、ファストロックタイマ回路７から
タイマ信号flosw が出力されていない期間、本発明によ
るＰＬＬ回路では、高Ｃ／Ｎ化が図られることとなる。
p ＝I0＋I1）の期間、即ち、ファストロックタイマ回路
７からタイマ信号flosw が出力されている期間、本実施
形態によるＰＬＬ回路では、高速ロックアップ化が図ら
れ、これに対して、出力電流信号Icp が低レベル（Icp
＝I0）の期間、即ち、ファストロックタイマ回路７から
タイマ信号flosw が出力されていない期間、本発明によ
るＰＬＬ回路では、高Ｃ／Ｎ化が図られることとなる。
【０１４１】また、図６に示したタイミングチャートで
は、上記におけるカウント値Ｍに８（Ｍ＝８）が設定さ
れた場合について示すものである。従って、ｍビットの
プログラマブルカウンタPC1 の出力信号を利用すること
により、このプログラマブルカウンタPC1 から出力され
た出力信号がファストロックタイマ回路７の出力信号fl
osw （＝タイマ信号）となり、この時のファストロック
タイマ回路７の設定時間Ｔが｛１／（リファレンス信号
の周波数）×Ｍ｝となる（Ｔ＝｛１／（fs/R）×
Ｍ｝）。
は、上記におけるカウント値Ｍに８（Ｍ＝８）が設定さ
れた場合について示すものである。従って、ｍビットの
プログラマブルカウンタPC1 の出力信号を利用すること
により、このプログラマブルカウンタPC1 から出力され
た出力信号がファストロックタイマ回路７の出力信号fl
osw （＝タイマ信号）となり、この時のファストロック
タイマ回路７の設定時間Ｔが｛１／（リファレンス信号
の周波数）×Ｍ｝となる（Ｔ＝｛１／（fs/R）×
Ｍ｝）。
【０１４２】上記では、ファストロックタイマ回路７の
プログラマブルカウンタPC1 に設定されるカウント値Ｍ
がＭ＝８である場合について説明したが、これを例えば
カウント値Ｍ＝１，若しくは１５として設定した場合そ
れぞれにおけるプログラマブルカウンタPC1 の動作を図
８及び図９を用いてそれぞれ詳細に説明する。
プログラマブルカウンタPC1 に設定されるカウント値Ｍ
がＭ＝８である場合について説明したが、これを例えば
カウント値Ｍ＝１，若しくは１５として設定した場合そ
れぞれにおけるプログラマブルカウンタPC1 の動作を図
８及び図９を用いてそれぞれ詳細に説明する。
【０１４３】・プログラマブルカウンタPC1 の動作（Ｍ
＝１）例えば、図５に示すプログラマブルカウンタPC1
にカウント値Ｍ＝１を設定する場合、カウント値設定信
号FLK1〜FLK4は、それぞれ図８に示すように、カウント
値設定信号FLK1のみが“１”とされ、その他のカウント
値設定信号FLK2〜FLK4は、全て“０”とされる。
＝１）例えば、図５に示すプログラマブルカウンタPC1
にカウント値Ｍ＝１を設定する場合、カウント値設定信
号FLK1〜FLK4は、それぞれ図８に示すように、カウント
値設定信号FLK1のみが“１”とされ、その他のカウント
値設定信号FLK2〜FLK4は、全て“０”とされる。
【０１４４】従って、本設定例では、セット・リセット
・Ｄ−フリップフロップSR-D-FF1のＳバー入力に入力さ
れる信号、即ち、ＮＡＮＤ回路NAND16から出力される信
号は、リセット信号Reset が入力されている期間であっ
てリファレンス信号fs/Rが“１”である期間、“０”と
なり、この期間以外は“１”となる。
・Ｄ−フリップフロップSR-D-FF1のＳバー入力に入力さ
れる信号、即ち、ＮＡＮＤ回路NAND16から出力される信
号は、リセット信号Reset が入力されている期間であっ
てリファレンス信号fs/Rが“１”である期間、“０”と
なり、この期間以外は“１”となる。
【０１４５】これに対して、セット・リセット・Ｄ−フ
リップフロップSR-D-FF2〜SR-D-FF4のＳバー入力に入力
される信号、即ち、ＮＡＮＤ回路NAND18、NAND20、NAND
22から出力される信号は、全ての期間において“１”と
なる。
リップフロップSR-D-FF2〜SR-D-FF4のＳバー入力に入力
される信号、即ち、ＮＡＮＤ回路NAND18、NAND20、NAND
22から出力される信号は、全ての期間において“１”と
なる。
【０１４６】また、セット・リセット・Ｄ−フリップフ
ロップSR-D-FF1のＲバー入力に入力される信号、即ち、
ＮＡＮＤ回路NAND17から出力される信号は、リセット信
号Reset が入力されている期間であってリファレンス信
号fs/Rが入力されている期間、“０”となり、この期間
以外は“１”となる。
ロップSR-D-FF1のＲバー入力に入力される信号、即ち、
ＮＡＮＤ回路NAND17から出力される信号は、リセット信
号Reset が入力されている期間であってリファレンス信
号fs/Rが入力されている期間、“０”となり、この期間
以外は“１”となる。
【０１４７】これに対して、セット・リセット・Ｄ−フ
リップフロップSR-D-FF2〜SR-D-FF4のＲバー入力に入力
される信号、即ち、ＮＡＮＤ回路NAND19、NAND21、NAND
23から出力される信号は、全ての期間において“１”と
なる。
リップフロップSR-D-FF2〜SR-D-FF4のＲバー入力に入力
される信号、即ち、ＮＡＮＤ回路NAND19、NAND21、NAND
23から出力される信号は、全ての期間において“１”と
なる。
【０１４８】従って、セット・リセット・Ｄ−フリップ
フロップSR-D-FF1のＱバー出力から出力される信号“SR
D-FF Ｑバー”は、Ｓバー入力に入力される信号が
“１”となることにより“０”に固定され、また、セッ
ト・リセット・Ｄ−フリップフロップSR-D-FF2〜SR-D-F
F4各々のＱバー出力から出力される信号“SRD-FF2 Ｑバ
ー”〜“SRD-FF4 Ｑバー”は、Ｒバー入力に入力されて
いる信号が“１”となることで“１”に固定される。
フロップSR-D-FF1のＱバー出力から出力される信号“SR
D-FF Ｑバー”は、Ｓバー入力に入力される信号が
“１”となることにより“０”に固定され、また、セッ
ト・リセット・Ｄ−フリップフロップSR-D-FF2〜SR-D-F
F4各々のＱバー出力から出力される信号“SRD-FF2 Ｑバ
ー”〜“SRD-FF4 Ｑバー”は、Ｒバー入力に入力されて
いる信号が“１”となることで“１”に固定される。
【０１４９】その後、セット・リセット・Ｄ−フリップ
フロップSR-D-FF1のＱバー出力から出力される信号は、
インバータINV13 、即ち、リファレンス信号fs/Rの立ち
上がりを受けて“１”に反転する。このように反転され
た信号“SRD-FF1 Ｑバー”は、その後、リファレンス信
号fs/Rとの論理積が取られ、ストローブ信号（インバー
タINV14 の出力）としてセット・リセット・Ｄ−フリッ
プフロップSR-D-FF2のＣｐ入力に入力される。
フロップSR-D-FF1のＱバー出力から出力される信号は、
インバータINV13 、即ち、リファレンス信号fs/Rの立ち
上がりを受けて“１”に反転する。このように反転され
た信号“SRD-FF1 Ｑバー”は、その後、リファレンス信
号fs/Rとの論理積が取られ、ストローブ信号（インバー
タINV14 の出力）としてセット・リセット・Ｄ−フリッ
プフロップSR-D-FF2のＣｐ入力に入力される。
【０１５０】これに対して、セット・リセット・Ｄ−フ
リップフロップSR-D-FF2のＣｐ入力、即ち、インバータ
INV14 から出力される信号“ＩＮＶ１４”は、全ての期
間において“０”となるため、セット・リセット・Ｄ−
フリップフロップSR-D-FF2のＱバー出力から出力される
信号“SRD-FF2 Ｑバー”は、“１”に固定されたまま変
化しない。
リップフロップSR-D-FF2のＣｐ入力、即ち、インバータ
INV14 から出力される信号“ＩＮＶ１４”は、全ての期
間において“０”となるため、セット・リセット・Ｄ−
フリップフロップSR-D-FF2のＱバー出力から出力される
信号“SRD-FF2 Ｑバー”は、“１”に固定されたまま変
化しない。
【０１５１】更に、セット・リセット・Ｄ−フリップフ
ロップSR-D-FF3及びSR-D-FF4に対しても、各々のＣｐ入
力にストローブ信号として入力される信号が全ての期間
において“０”となるため、各々のセット・リセット・
Ｄ−フリップフロップSR-D-FF3及びSR-D-FF4のＱバー出
力から出力される信号は、“１”に固定されたままとな
る。
ロップSR-D-FF3及びSR-D-FF4に対しても、各々のＣｐ入
力にストローブ信号として入力される信号が全ての期間
において“０”となるため、各々のセット・リセット・
Ｄ−フリップフロップSR-D-FF3及びSR-D-FF4のＱバー出
力から出力される信号は、“１”に固定されたままとな
る。
【０１５２】従って、このように各々のセット・リセッ
ト・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4のＱバー
出力から出力された信号の論理積の反転値を出力するＮ
ＡＮＤ回路NAND11の出力波、図８に示すように、リファ
レンス信号fs/Rを１分周する期間において“１”を出力
するよう動作する。即ち、本動作例では、プログラマブ
ルカウンタPC1 から出力されるタイマ信号flosw は、リ
ファレンス信号fs/Rの１周期分、出力される。これは、
即ち、カウント値設定信号FLK1〜FLK4を全て“１”に設
定した場合に、プログラマブルカウンタPC1 に設定され
るカウント値ＭがＭ＝１となることを示している。
ト・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4のＱバー
出力から出力された信号の論理積の反転値を出力するＮ
ＡＮＤ回路NAND11の出力波、図８に示すように、リファ
レンス信号fs/Rを１分周する期間において“１”を出力
するよう動作する。即ち、本動作例では、プログラマブ
ルカウンタPC1 から出力されるタイマ信号flosw は、リ
ファレンス信号fs/Rの１周期分、出力される。これは、
即ち、カウント値設定信号FLK1〜FLK4を全て“１”に設
定した場合に、プログラマブルカウンタPC1 に設定され
るカウント値ＭがＭ＝１となることを示している。
【０１５３】・プログラマブルカウンタPC1 の動作（Ｍ
＝１５） また、上記に対して次に、プログラマブルカウンタPC1
にカウント値Ｍ＝１５を設定する場合について、以下に
図９を用いて説明する。
＝１５） また、上記に対して次に、プログラマブルカウンタPC1
にカウント値Ｍ＝１５を設定する場合について、以下に
図９を用いて説明する。
【０１５４】この場合、データラッチ回路DL1 から入力
されるカウント値設定信号FLK1〜FLK4は、全てのカウン
ト値設定信号FLK1〜FLK4が“１”となる。
されるカウント値設定信号FLK1〜FLK4は、全てのカウン
ト値設定信号FLK1〜FLK4が“１”となる。
【０１５５】従って、本設定例では、各々のセット・リ
セット・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4のＳ
バー入力に入力される信号、即ち、ＮＡＮＤ回路NAND1
6、NAND18、NAND20、NAND22から出力される信号は、リ
セット信号Reset が入力されている期間であってリファ
レンス信号fs/Rが“１”である期間、“０”となり、こ
の期間以外は“１”となる。
セット・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4のＳ
バー入力に入力される信号、即ち、ＮＡＮＤ回路NAND1
6、NAND18、NAND20、NAND22から出力される信号は、リ
セット信号Reset が入力されている期間であってリファ
レンス信号fs/Rが“１”である期間、“０”となり、こ
の期間以外は“１”となる。
【０１５６】また、各々のセット・リセット・Ｄ−フリ
ップフロップSR-D-FF1〜SR-D-FF4のＲバー入力に入力さ
れる信号、即ち、ＮＡＮＤ回路NAND17、NAND19、NAND2
1、NAND23から出力される信号は、全ての期間において
“１”となる。
ップフロップSR-D-FF1〜SR-D-FF4のＲバー入力に入力さ
れる信号、即ち、ＮＡＮＤ回路NAND17、NAND19、NAND2
1、NAND23から出力される信号は、全ての期間において
“１”となる。
【０１５７】ここで、上述にもあるように、セット・リ
セット・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4のＳ
バー入力及びＱバー入力は、それぞれゲートにインバー
タが設けられているため、それぞれで認識される信号
は、図１９に示すようになる。
セット・Ｄ−フリップフロップSR-D-FF1〜SR-D-FF4のＳ
バー入力及びＱバー入力は、それぞれゲートにインバー
タが設けられているため、それぞれで認識される信号
は、図１９に示すようになる。
【０１５８】また、それぞれのセット・リセット・Ｄ−
フリップフロップSR-D-FF1〜SR-D-FF4のＱバー出力から
出力される信号も上記と同様の動作により、決定されて
いる。
フリップフロップSR-D-FF1〜SR-D-FF4のＱバー出力から
出力される信号も上記と同様の動作により、決定されて
いる。
【０１５９】従って、本設定例では、ＮＡＮＤ回路NAND
11から出力される信号、即ち、それぞれのＱバー出力の
論理積の反転値は、図９に示すように、リファレンス信
号fs/Rを１５周期分周した期間“１”となり、その後、
“０”となるように動作する。これは、プログラマブル
カウンタPC1 にカウント値Ｍ＝１５が設定されたという
ことである。
11から出力される信号、即ち、それぞれのＱバー出力の
論理積の反転値は、図９に示すように、リファレンス信
号fs/Rを１５周期分周した期間“１”となり、その後、
“０”となるように動作する。これは、プログラマブル
カウンタPC1 にカウント値Ｍ＝１５が設定されたという
ことである。
【０１６０】（チャージポンプ回路２の動作：図６）ま
た、上記のようにファストロックタイマ回路７からタイ
マ信号flosw が入力された場合のチャージポンプ回路２
の動作を図６に示すタイミングチャートを用いて詳細に
説明する。このタイミングチャートを説明するにあたっ
てプログラマブルカウンタPC1 に設定されているカウン
ト値ＭはＭ＝８である。
た、上記のようにファストロックタイマ回路７からタイ
マ信号flosw が入力された場合のチャージポンプ回路２
の動作を図６に示すタイミングチャートを用いて詳細に
説明する。このタイミングチャートを説明するにあたっ
てプログラマブルカウンタPC1 に設定されているカウン
ト値ＭはＭ＝８である。
【０１６１】図６を参照すると、ファストロックタイマ
回路７のタイマ信号flosw に同期してチャージポンプ回
路２の出力電流信号Icp の電流値Ｉｃｐ［Ａ］を切り替
える。即ち、タイマ信号flosw が高レベル（flosw ＝Ｈ
ｉｇｈ）の期間には、チャージポンプ回路２におけるス
イッチSW1 がオン（導通）状態となり、ローパスフィル
タ３に供給される電流量が大きな値（Icp ＝I0＋I1）に
設定され、その後、タイマ信号flosw が低レベル（flos
w ＝Ｌｏｗ）となった期間には、チャージポンプ回路２
にけるスイッチSW1 がオフ（遮断）状態となり、ローパ
スフィルタ３に供給される電流量が小さな値（Icp ＝I
0）に設定される。
回路７のタイマ信号flosw に同期してチャージポンプ回
路２の出力電流信号Icp の電流値Ｉｃｐ［Ａ］を切り替
える。即ち、タイマ信号flosw が高レベル（flosw ＝Ｈ
ｉｇｈ）の期間には、チャージポンプ回路２におけるス
イッチSW1 がオン（導通）状態となり、ローパスフィル
タ３に供給される電流量が大きな値（Icp ＝I0＋I1）に
設定され、その後、タイマ信号flosw が低レベル（flos
w ＝Ｌｏｗ）となった期間には、チャージポンプ回路２
にけるスイッチSW1 がオフ（遮断）状態となり、ローパ
スフィルタ３に供給される電流量が小さな値（Icp ＝I
0）に設定される。
【０１６２】これにより、タイマ信号flosw が高レベル
の期間は、ロックアップタイムが短縮され、また、タイ
マ信号flosw が低レベルの期間は、高いＣ／Ｎ化が図ら
れるように動作するよう構成されている。
の期間は、ロックアップタイムが短縮され、また、タイ
マ信号flosw が低レベルの期間は、高いＣ／Ｎ化が図ら
れるように動作するよう構成されている。
【０１６３】（ＰＬＬ回路全体としての動作：図６）更
に図１に示したＰＬＬ回路全体としての周波数動作につ
いて図６を用いて詳細に説明する。図６を参照すると、
本実施形態によるＰＬＬ回路は、同調すべき発振信号f0
の周波数がｆ１［Ｈｚ］のチャネル設定からｆ２［Ｈ
ｚ］のチャネル設定へ切り替えられている。ファストロ
ックタイマ回路７は、この切り替え時に同期して、入力
されているイネーブル信号Enableが立ち上がることで、
プログラマブルカウンタPC1 のカウント値Ｍをリセット
し、新たにカウントをスタートさせる。このとき、上述
のように、チャージポンプ回路２のスイッチSW1 へは、
タイマ信号flosw が入力され、チャージポンプ回路２か
ら出力される出力電流信号Icp の電流量Ｉｃｐ［Ａ］が
比較的大きな値（Icp ＝I0＋I1）に変化する。これによ
り、ＰＬＬ回路全体におけるダンピングファクタが通常
よりも大きな値に変化し、安定状態に向かって急速に収
束し、発振信号f0（周波数ｆ２［Ｈｚ］）へのロックア
ップタイムが短縮される。
に図１に示したＰＬＬ回路全体としての周波数動作につ
いて図６を用いて詳細に説明する。図６を参照すると、
本実施形態によるＰＬＬ回路は、同調すべき発振信号f0
の周波数がｆ１［Ｈｚ］のチャネル設定からｆ２［Ｈ
ｚ］のチャネル設定へ切り替えられている。ファストロ
ックタイマ回路７は、この切り替え時に同期して、入力
されているイネーブル信号Enableが立ち上がることで、
プログラマブルカウンタPC1 のカウント値Ｍをリセット
し、新たにカウントをスタートさせる。このとき、上述
のように、チャージポンプ回路２のスイッチSW1 へは、
タイマ信号flosw が入力され、チャージポンプ回路２か
ら出力される出力電流信号Icp の電流量Ｉｃｐ［Ａ］が
比較的大きな値（Icp ＝I0＋I1）に変化する。これによ
り、ＰＬＬ回路全体におけるダンピングファクタが通常
よりも大きな値に変化し、安定状態に向かって急速に収
束し、発振信号f0（周波数ｆ２［Ｈｚ］）へのロックア
ップタイムが短縮される。
【０１６４】その後、上記のようにファストロックタイ
マ回路７によるタイマ信号flosw の出力時間（タイマ時
間）の経過後はＰＬＬ回路がロック状態であるために、
ファストロックタイマ回路７は、タイマ信号flosw を低
レベルに変化させて、チャージポンプ回路２におけるス
イッチSW1 を遮断状態にする。これにより、チャージポ
ンプ回路２から出力される出力電流信号Icp の電流量Ｉ
ｃｐ［Ａ］が小さな値に変化する。従って、ＰＬＬ回路
全体のダンピングファクタが小さな値となり、ＰＬＬ回
路全体が安定状態を保つよう動作し、ＰＬＬ回路全体の
Ｃ／Ｎが向上する。
マ回路７によるタイマ信号flosw の出力時間（タイマ時
間）の経過後はＰＬＬ回路がロック状態であるために、
ファストロックタイマ回路７は、タイマ信号flosw を低
レベルに変化させて、チャージポンプ回路２におけるス
イッチSW1 を遮断状態にする。これにより、チャージポ
ンプ回路２から出力される出力電流信号Icp の電流量Ｉ
ｃｐ［Ａ］が小さな値に変化する。従って、ＰＬＬ回路
全体のダンピングファクタが小さな値となり、ＰＬＬ回
路全体が安定状態を保つよう動作し、ＰＬＬ回路全体の
Ｃ／Ｎが向上する。
【０１６５】｛第１の実施形態による効果｝このように
構成・動作することで、本実施形態によるＰＬＬ回路
は、チャネル（周波数）切り替え時において、ファスト
ロックタイマ回路７によるタイマ時間の設定を自由に変
化させることが可能となり、チャージポンプ回路２から
出力される出力電流信号Icp の電流量Ｉｃｐ［Ａ］の切
り替えを任意の時間軸で制御することが可能となる。こ
れは、本実施形態により、任意の時間軸でロックアップ
タイムを設定することが可能となり、更に、より向上さ
れたＣ／Ｎ特性を発揮させることが可能となることを意
味している。
構成・動作することで、本実施形態によるＰＬＬ回路
は、チャネル（周波数）切り替え時において、ファスト
ロックタイマ回路７によるタイマ時間の設定を自由に変
化させることが可能となり、チャージポンプ回路２から
出力される出力電流信号Icp の電流量Ｉｃｐ［Ａ］の切
り替えを任意の時間軸で制御することが可能となる。こ
れは、本実施形態により、任意の時間軸でロックアップ
タイムを設定することが可能となり、更に、より向上さ
れたＣ／Ｎ特性を発揮させることが可能となることを意
味している。
【０１６６】このような効果が発揮できる理由は、アン
ロック時のループゲインの変動に対して、ロックアップ
タイムの高速化を図るために、ローパスフィルタ３の構
成要素であるコンデンサに十分な電流量が供給されるよ
う構成されているためである。即ち、本実施形態では、
最適なダンピングファクタを設定することが可能であ
る。
ロック時のループゲインの変動に対して、ロックアップ
タイムの高速化を図るために、ローパスフィルタ３の構
成要素であるコンデンサに十分な電流量が供給されるよ
う構成されているためである。即ち、本実施形態では、
最適なダンピングファクタを設定することが可能であ
る。
【０１６７】更に、本実施形態によるＰＬＬ回路では、
ローパスフィルタ３に供給する電流量の切り替えを任意
の時間軸で設定することが可能なように構成しているた
め、このローパスフィルタ３のフィルタ定数の設定に左
右されることなく、ロックアップタイムの短縮とＣ／Ｎ
特性の向上を図ることが可能である。
ローパスフィルタ３に供給する電流量の切り替えを任意
の時間軸で設定することが可能なように構成しているた
め、このローパスフィルタ３のフィルタ定数の設定に左
右されることなく、ロックアップタイムの短縮とＣ／Ｎ
特性の向上を図ることが可能である。
【０１６８】〔第２の実施形態〕次に、本発明による第
２の実施形態について、図面を用いて詳細に説明する。
第２の実施形態では、主な基本構成を上述の第１の実施
形態と同様としているが、第１の実施形態におけるファ
ストロックタイマ回路１７の出力信号flosw （タイマ信
号）の出力先、即ち、プログラマブルカウンタPC1 の出
力先に新たに異なる構成が設けれている。
２の実施形態について、図面を用いて詳細に説明する。
第２の実施形態では、主な基本構成を上述の第１の実施
形態と同様としているが、第１の実施形態におけるファ
ストロックタイマ回路１７の出力信号flosw （タイマ信
号）の出力先、即ち、プログラマブルカウンタPC1 の出
力先に新たに異なる構成が設けれている。
【０１６９】（構成の説明：図１０）以下に、図１０を
用いて本実施形態によるＰＬＬ回路の構成を詳細に説明
する。図１０は、本実施形態によるＰＬＬ回路の構成を
示すブロック図である。
用いて本実施形態によるＰＬＬ回路の構成を詳細に説明
する。図１０は、本実施形態によるＰＬＬ回路の構成を
示すブロック図である。
【０１７０】図１０を参照すると、本実施形態によるＰ
ＬＬ回路は、第１の実施形態で示したＰＬＬ回路と同様
な構成として、位相比較器（ＰＤ）１と、チャージポン
プ回路（ＣＰ）２と、電圧制御発振器（ＶＣＯ）４と、
プログラマブル分周器（１／Ｎ）５と、データインタフ
ェース（Data Interface）６と、を有して構成されてい
る。これらの構成及び動作は、第１の実施形態と同様で
あるため、本実施形態では詳細な説明を省略する。
ＬＬ回路は、第１の実施形態で示したＰＬＬ回路と同様
な構成として、位相比較器（ＰＤ）１と、チャージポン
プ回路（ＣＰ）２と、電圧制御発振器（ＶＣＯ）４と、
プログラマブル分周器（１／Ｎ）５と、データインタフ
ェース（Data Interface）６と、を有して構成されてい
る。これらの構成及び動作は、第１の実施形態と同様で
あるため、本実施形態では詳細な説明を省略する。
【０１７１】また、残りの構成として、ローパスフィル
タ（ＬＰＦ）１３とファストロックタイマ回路（Fast L
ock Timer ）１７とがあるが、これらは本実施形態特有
の構成となっている。即ち、ファストロックタイマ回路
１７及びローパスフィルタ１３において、プログラマブ
ルカウンタPC1 から出力されるタイマ信号flosw が、ロ
ーパスフィルタ１３におけるフィルタ定数を切り替える
信号flksw （フィルタ切替信号）の発生に利用されるよ
う構成されている。従って、第２の実施形態では、ロー
パスフィルタ１３のフィルタ定数がＰＬＬロック前後で
切り替えられるように構成されており、これにより、ロ
ックアップタイムの短縮と高Ｃ／Ｎ化とを、第１の実施
形態より更に可能にしている。これらの動作を、以下に
図面を用いて詳細に説明する。
タ（ＬＰＦ）１３とファストロックタイマ回路（Fast L
ock Timer ）１７とがあるが、これらは本実施形態特有
の構成となっている。即ち、ファストロックタイマ回路
１７及びローパスフィルタ１３において、プログラマブ
ルカウンタPC1 から出力されるタイマ信号flosw が、ロ
ーパスフィルタ１３におけるフィルタ定数を切り替える
信号flksw （フィルタ切替信号）の発生に利用されるよ
う構成されている。従って、第２の実施形態では、ロー
パスフィルタ１３のフィルタ定数がＰＬＬロック前後で
切り替えられるように構成されており、これにより、ロ
ックアップタイムの短縮と高Ｃ／Ｎ化とを、第１の実施
形態より更に可能にしている。これらの動作を、以下に
図面を用いて詳細に説明する。
【０１７２】（ファストロックタイマ回路１７の構成：
図１１）図１１には、本実施形態によるチャージポンプ
回路２とローパスフィルタ１３とファストロックタイマ
回路１７との回路構成が示されている。ここでは、上記
においてファストロックタイマ回路１７の構成を説明す
る。
図１１）図１１には、本実施形態によるチャージポンプ
回路２とローパスフィルタ１３とファストロックタイマ
回路１７との回路構成が示されている。ここでは、上記
においてファストロックタイマ回路１７の構成を説明す
る。
【０１７３】図１１を参照すると、本実施形態によるフ
ァストロックタイマ回路１７は、第１の実施形態と同様
にプログラマブルカウンタPC1 とデータラッチ回路DL1
とを有して構成されている。このプログラマブルカウン
タPC1 及びデータラッチ回路Dl1 の構成及び動作は、第
１の実施形態で示したものと同様である。但し、本実施
形態では、プログラマブルカウンタPC1 の出力段、即
ち、タイマ信号flosw の出力が２つに分岐され、一方が
第１の実施形態と同様にチャージポンプ回路２のスイッ
チSW1 （Ｎ−ＭＯＳＦＥＴQ8のゲート）に入力され、他
の一方が、新たにファストロックタイマ回路１７内に設
けられたＮ型ＭＯＳＦＥＴQ9のゲートに接続されてい
る。
ァストロックタイマ回路１７は、第１の実施形態と同様
にプログラマブルカウンタPC1 とデータラッチ回路DL1
とを有して構成されている。このプログラマブルカウン
タPC1 及びデータラッチ回路Dl1 の構成及び動作は、第
１の実施形態で示したものと同様である。但し、本実施
形態では、プログラマブルカウンタPC1 の出力段、即
ち、タイマ信号flosw の出力が２つに分岐され、一方が
第１の実施形態と同様にチャージポンプ回路２のスイッ
チSW1 （Ｎ−ＭＯＳＦＥＴQ8のゲート）に入力され、他
の一方が、新たにファストロックタイマ回路１７内に設
けられたＮ型ＭＯＳＦＥＴQ9のゲートに接続されてい
る。
【０１７４】更に、このＮ−ＭＯＳＦＥＴQ9のソース及
びドレインは、それぞれグランド（アース）若しくはロ
ーパスフィルタ１３を構成する抵抗R3に接続されてい
る。
びドレインは、それぞれグランド（アース）若しくはロ
ーパスフィルタ１３を構成する抵抗R3に接続されてい
る。
【０１７５】従って、本構成によれば、プログラマブル
カウンタPC1 からタイマ信号floswが出力されている期
間、新たに設けられたＮ−ＭＯＳＦＥＴQ9が導通状態と
なり、フィルタ切替信号flksw が発生するように構成さ
れている。これにより、タイマ信号flosw が出力されて
いる期間、ローパスフィルタのフィルタ特性が変化し、
短縮化されたロックアップタイムと高いＣ／Ｎ特性とを
実現している。
カウンタPC1 からタイマ信号floswが出力されている期
間、新たに設けられたＮ−ＭＯＳＦＥＴQ9が導通状態と
なり、フィルタ切替信号flksw が発生するように構成さ
れている。これにより、タイマ信号flosw が出力されて
いる期間、ローパスフィルタのフィルタ特性が変化し、
短縮化されたロックアップタイムと高いＣ／Ｎ特性とを
実現している。
【０１７６】（ＰｈａｓｅＮｏｉｓｅ特性：図１２）こ
こで、本実施形態においてローパスフィルタ１３のフィ
ルタ特性を変化させる理由を、以下に図面を用いて詳細
に説明する。
こで、本実施形態においてローパスフィルタ１３のフィ
ルタ特性を変化させる理由を、以下に図面を用いて詳細
に説明する。
【０１７７】従来、ＰＬＬ回路の特性を決定する最も重
要なパラメータは２つ存在する。１つはループバンド幅
であり、もう１つは位相余裕である。この２つのパラメ
ータは、共にＰＬＬ回路におけるＰＬＬループの安定度
を決定するものである。更に、ＰＬＬ回路の諸特性であ
るＰｈａｓｅＮｏｉｓｅ特性とロックアップタイム特性
とも、この２つのパラメータで決定されるものである。
要なパラメータは２つ存在する。１つはループバンド幅
であり、もう１つは位相余裕である。この２つのパラメ
ータは、共にＰＬＬ回路におけるＰＬＬループの安定度
を決定するものである。更に、ＰＬＬ回路の諸特性であ
るＰｈａｓｅＮｏｉｓｅ特性とロックアップタイム特性
とも、この２つのパラメータで決定されるものである。
【０１７８】ここで、ＰｈａｓｅＮｏｉｓｅ特性は、ロ
ーパスフィルタ１３のフィルタ特性を決定する１つのパ
ラメータであるループバンド幅（Loop-Bandwidth）で決
定される。更に、このループバンド幅は、ローパスフィ
ルタ１３の構成を替えることで比較的自由に変更するこ
とが可能なものである。
ーパスフィルタ１３のフィルタ特性を決定する１つのパ
ラメータであるループバンド幅（Loop-Bandwidth）で決
定される。更に、このループバンド幅は、ローパスフィ
ルタ１３の構成を替えることで比較的自由に変更するこ
とが可能なものである。
【０１７９】しかしながら、ＰｈａｓｅＮｏｉｓｅ特性
とロックアップタイムとは、ループバンド幅の変更に際
して相反する性質を示すものである。このことを図１２
を用いて説明する。図１２は、ループバンド幅（Loop-B
andwidth）の周波数に対するＰｈａｓｅＮｏｉｓｅ特性
（Phase Noise ）及びロックアップタイム（Lock-upTim
e）の依存性を示すグラフである。
とロックアップタイムとは、ループバンド幅の変更に際
して相反する性質を示すものである。このことを図１２
を用いて説明する。図１２は、ループバンド幅（Loop-B
andwidth）の周波数に対するＰｈａｓｅＮｏｉｓｅ特性
（Phase Noise ）及びロックアップタイム（Lock-upTim
e）の依存性を示すグラフである。
【０１８０】図１２を参照すると、横軸にループバンド
幅（Loop-Bandwidth）［ＫＨｚ］が取られており、これ
に対して縦軸にＰｈａｓｅＮｏｉｓｅ特性（Phase Nois
e ）［ｄＢｃ／Ｈｚ］とロックアップタイム（Lock-up
Time）［ｍｓ］とが取られている。
幅（Loop-Bandwidth）［ＫＨｚ］が取られており、これ
に対して縦軸にＰｈａｓｅＮｏｉｓｅ特性（Phase Nois
e ）［ｄＢｃ／Ｈｚ］とロックアップタイム（Lock-up
Time）［ｍｓ］とが取られている。
【０１８１】この図からも明らかなように、Ｐｈａｓｅ
Ｎｏｉｓｅ特性はループバンド幅が短くなる、即ち、周
波数が低くなるに連れて良好な値を示している。これに
対して、ロックアップタイムはループバンド幅が長くな
る、即ち、周波数が高くなるに連れて良好な値を示して
いる。
Ｎｏｉｓｅ特性はループバンド幅が短くなる、即ち、周
波数が低くなるに連れて良好な値を示している。これに
対して、ロックアップタイムはループバンド幅が長くな
る、即ち、周波数が高くなるに連れて良好な値を示して
いる。
【０１８２】従って、ＰｈａｓｅＮｏｉｓｅ特性を改善
するためにローパスフィルタ１３のループバンド幅が短
くなるよう構成すると、ＰＬＬ回路のロックアップタイ
ムは長くなり、これに対して、ロックアップタイムを短
縮するためにローパスフィルタ１３のループバンド幅が
長くなるよう構成すると、ＰＬＬ回路のＰｈａｓｅＮｏ
ｉｓｅ特性は悪化する。
するためにローパスフィルタ１３のループバンド幅が短
くなるよう構成すると、ＰＬＬ回路のロックアップタイ
ムは長くなり、これに対して、ロックアップタイムを短
縮するためにローパスフィルタ１３のループバンド幅が
長くなるよう構成すると、ＰＬＬ回路のＰｈａｓｅＮｏ
ｉｓｅ特性は悪化する。
【０１８３】従って、本実施形態では、上記のような相
反する特性による矛盾を解消するために、ローパスフィ
ルタ１３の直列に接続された抵抗及びコンデンサの構成
を並列に２段に構成し、ＰＬＬロック前後でループバン
ド幅を切り替えるように構成する。
反する特性による矛盾を解消するために、ローパスフィ
ルタ１３の直列に接続された抵抗及びコンデンサの構成
を並列に２段に構成し、ＰＬＬロック前後でループバン
ド幅を切り替えるように構成する。
【０１８４】（ローパスフィルタ１３の構成：図１１）
ここで、図１１に示す本実施形態によるローパスフィル
タ１３の回路構成を参照すると、２つのコンデンサC1及
びC2と２つの抵抗R3及びR4とを有して構成されている。
ここで、図１１に示す本実施形態によるローパスフィル
タ１３の回路構成を参照すると、２つのコンデンサC1及
びC2と２つの抵抗R3及びR4とを有して構成されている。
【０１８５】この構成において、配線的にチャージポン
プ回路２側に構成されたコンデンサC1は、一方の端が出
力電流信号Icp が導通する導線に接続され、もう一方の
端がグランド（アース）に接続される。通常、１次のロ
ーパスフィルタの構成としては以上のような構成のみで
あるが、本実施形態では上記の導線とグランド間にコン
デンサC1と並列にもう１つのコンデンサC2が設けられ、
２次のローパスフィルタの構成としている。
プ回路２側に構成されたコンデンサC1は、一方の端が出
力電流信号Icp が導通する導線に接続され、もう一方の
端がグランド（アース）に接続される。通常、１次のロ
ーパスフィルタの構成としては以上のような構成のみで
あるが、本実施形態では上記の導線とグランド間にコン
デンサC1と並列にもう１つのコンデンサC2が設けられ、
２次のローパスフィルタの構成としている。
【０１８６】このコンデンサC2は、一方の端がコンデン
サC1と同様に出力電流信号Icp が導通する導線に接続さ
れ、他の一方の端が、コンデンサC2とグランド間に並列
に構成された抵抗R3及びR4それぞれに接続されている。
サC1と同様に出力電流信号Icp が導通する導線に接続さ
れ、他の一方の端が、コンデンサC2とグランド間に並列
に構成された抵抗R3及びR4それぞれに接続されている。
【０１８７】また、上記の抵抗R4は、上記のように一方
がコンデンサC2に接続され、他の一方がグランドに接続
されている。これに対して、抵抗R3は、一方がコンデン
サC2に接続され、他の一方がＰ−ＭＯＳＦＥＴQ9を介し
てグランドに接続されている。
がコンデンサC2に接続され、他の一方がグランドに接続
されている。これに対して、抵抗R3は、一方がコンデン
サC2に接続され、他の一方がＰ−ＭＯＳＦＥＴQ9を介し
てグランドに接続されている。
【０１８８】ここで、Ｎ−ＭＯＳＦＥＴQ9は、上述のよ
うにプログラマブルカウンタPC1 からタイマ信号flosw
が出力されている期間、導通状態となるように構成され
ている。
うにプログラマブルカウンタPC1 からタイマ信号flosw
が出力されている期間、導通状態となるように構成され
ている。
【０１８９】従って、本実施形態によるローパスフィル
タ１３は、アンロック状態時において、タイマ信号flos
w が高レベル（ｆｌｏｓｗ＝Ｈｉｇｈ）の期間、Ｎ−Ｍ
ＯＳＦＥＴQ9がオン（導通）状態となるため、ローパス
フィルタ１３において抵抗R4に並列に接続された抵抗R3
に電流が導通し、抵抗R3を伝達するフィルタ切替信号fl
ksw が発生するため、ローパスフィルタ１３全体の抵抗
値ＲがＲ＝（Ｒ３×Ｒ４）／（Ｒ３＋Ｒ４）［Ω］とな
り、ループバンド幅が大きく設定される。これに対し、
ロック状態時において、タイマ信号flosw が低レベル
（ｆｌｏｓｗ＝Ｌｏｗ）の期間、Ｎ−ＭＯＳＦＥＴQ9が
オフ（遮断）状態となるため、ローパスフィルタ１３に
おいて抵抗R3に電流が流れず、ローパスフィルタ１３の
抵抗値がＲ４のみとなり、ループバンド幅が小さく設定
される。
タ１３は、アンロック状態時において、タイマ信号flos
w が高レベル（ｆｌｏｓｗ＝Ｈｉｇｈ）の期間、Ｎ−Ｍ
ＯＳＦＥＴQ9がオン（導通）状態となるため、ローパス
フィルタ１３において抵抗R4に並列に接続された抵抗R3
に電流が導通し、抵抗R3を伝達するフィルタ切替信号fl
ksw が発生するため、ローパスフィルタ１３全体の抵抗
値ＲがＲ＝（Ｒ３×Ｒ４）／（Ｒ３＋Ｒ４）［Ω］とな
り、ループバンド幅が大きく設定される。これに対し、
ロック状態時において、タイマ信号flosw が低レベル
（ｆｌｏｓｗ＝Ｌｏｗ）の期間、Ｎ−ＭＯＳＦＥＴQ9が
オフ（遮断）状態となるため、ローパスフィルタ１３に
おいて抵抗R3に電流が流れず、ローパスフィルタ１３の
抵抗値がＲ４のみとなり、ループバンド幅が小さく設定
される。
【０１９０】（第２の実施形態の動作：図１３）次に、
本実施形態によるＰＬＬ回路の動作を、図１３のタイミ
ングチャートを用いて詳細に説明する。但し、図１３の
説明において、ファストロックタイマ回路１７を構成す
るプログラマブルカウンタPC1 に設定されるカウント値
Ｍは、Ｍ＝８とする。
本実施形態によるＰＬＬ回路の動作を、図１３のタイミ
ングチャートを用いて詳細に説明する。但し、図１３の
説明において、ファストロックタイマ回路１７を構成す
るプログラマブルカウンタPC1 に設定されるカウント値
Ｍは、Ｍ＝８とする。
【０１９１】図１３を参照すると、説明の都合により、
本実施形態において用いられるデータ信号Data、クロッ
ク信号Clock 、イネーブル信号Enable（リセット信号Re
set）、リファレンス信号fs/R、及びプログラマブルカ
ウンタPC1 におけるセット・リセット・Ｄ−フリップフ
ロップSR-D-FF4のＱバー出力から出力される信号“SRD-
FF4 Ｑバー”は、第１の実施形態と同様なものとなる。
本実施形態において用いられるデータ信号Data、クロッ
ク信号Clock 、イネーブル信号Enable（リセット信号Re
set）、リファレンス信号fs/R、及びプログラマブルカ
ウンタPC1 におけるセット・リセット・Ｄ−フリップフ
ロップSR-D-FF4のＱバー出力から出力される信号“SRD-
FF4 Ｑバー”は、第１の実施形態と同様なものとなる。
【０１９２】このような構成において、ファストロック
タイマ回路１７のプログラマブルカウンタPC1 から出力
されるタイマ信号flosw は、第１の実施形態と同様に、
リファレンス信号fs/Rを８カウントする期間において
“１”として出力される。
タイマ回路１７のプログラマブルカウンタPC1 から出力
されるタイマ信号flosw は、第１の実施形態と同様に、
リファレンス信号fs/Rを８カウントする期間において
“１”として出力される。
【０１９３】本実施形態において、このように出力され
たタイマ信号flosw は、第１の実施形態と同様に、チャ
ージポンプ回路２のスイッチSW1 に入力される。また、
これと同時に、本実施形態においてタイマ信号flosw
は、ファストロックタイマ回路１７に新たに設けられた
スイッチSW2 （Ｎ−ＭＯＳＦＥＴQ9）に入力される。
たタイマ信号flosw は、第１の実施形態と同様に、チャ
ージポンプ回路２のスイッチSW1 に入力される。また、
これと同時に、本実施形態においてタイマ信号flosw
は、ファストロックタイマ回路１７に新たに設けられた
スイッチSW2 （Ｎ−ＭＯＳＦＥＴQ9）に入力される。
【０１９４】タイマ信号flosw がＮ−ＭＯＳＦＥＴQ9
（スイッチSW2 ）のゲートに入力されると、このスイッ
チSW2 はオン状態（導通状態）となり抵抗R3に電流が流
れる。このとき流れる信号は、上述にもあるようにフィ
ルタ切替信号flksw である（図中“Filter Constant Ch
ange Signal ”）。また、このときローパスフィルタ１
３におけるコンデンサC2及びグランド間は、抵抗R3と抵
抗R4とが並列に接続された状態となるため、この間にお
ける抵抗値Ｒは、Ｒ＝Ｒ３×Ｒ４／（Ｒ３＋Ｒ４）とな
る（図中“Value of Resistance between C2 and GN
D”）。但し、フィルタ切替信号flksw が出力されてい
ない状態におけるコンデンサC2とグランドとの間の抵抗
値は抵抗R4の値、即ち、抵抗値Ｒ＝Ｒ４である。従っ
て、タイマ信号flosw が“１”のときと“０”のときと
では、“１”のときの方がコンデンサC2−グランド間の
抵抗値Ｒが小さい値となる。
（スイッチSW2 ）のゲートに入力されると、このスイッ
チSW2 はオン状態（導通状態）となり抵抗R3に電流が流
れる。このとき流れる信号は、上述にもあるようにフィ
ルタ切替信号flksw である（図中“Filter Constant Ch
ange Signal ”）。また、このときローパスフィルタ１
３におけるコンデンサC2及びグランド間は、抵抗R3と抵
抗R4とが並列に接続された状態となるため、この間にお
ける抵抗値Ｒは、Ｒ＝Ｒ３×Ｒ４／（Ｒ３＋Ｒ４）とな
る（図中“Value of Resistance between C2 and GN
D”）。但し、フィルタ切替信号flksw が出力されてい
ない状態におけるコンデンサC2とグランドとの間の抵抗
値は抵抗R4の値、即ち、抵抗値Ｒ＝Ｒ４である。従っ
て、タイマ信号flosw が“１”のときと“０”のときと
では、“１”のときの方がコンデンサC2−グランド間の
抵抗値Ｒが小さい値となる。
【０１９５】このようにコンデンサC2とグランドとの間
の抵抗値Ｒが小さくなると、ローパスフィルタ１３の時
定数τが小さくなり、これによりループバンド幅（Loop
-Bandwidth）が大きくなる。
の抵抗値Ｒが小さくなると、ローパスフィルタ１３の時
定数τが小さくなり、これによりループバンド幅（Loop
-Bandwidth）が大きくなる。
【０１９６】従って、図１２に示すように、タイマ信号
flosw が出力されている期間では、ループバンド幅が比
較的大きな値となることによりロックアップタイムが短
縮化され、これに対してタイマ信号flosw が出力されて
いない期間では、ループバンド幅が比較的小さな値とな
ることから、良好なＣ／Ｎ特性が得られる。これは、第
１の実施形態に対して更なる効果を奏するものである。
flosw が出力されている期間では、ループバンド幅が比
較的大きな値となることによりロックアップタイムが短
縮化され、これに対してタイマ信号flosw が出力されて
いない期間では、ループバンド幅が比較的小さな値とな
ることから、良好なＣ／Ｎ特性が得られる。これは、第
１の実施形態に対して更なる効果を奏するものである。
【０１９７】
【発明の効果】｛第１の実施形態の効果｝以上、説明し
たように、本発明の第１の実施形態によるＰＬＬ回路で
は、チャネル（周波数）切り替え時において、ファスト
ロックタイマ回路のタイマ設定により時間軸を自由に可
変することが可能となるため、チャージポンプ回路より
供給される電流値の切り替えを任意の時間軸で制御する
ことが可能となる。
たように、本発明の第１の実施形態によるＰＬＬ回路で
は、チャネル（周波数）切り替え時において、ファスト
ロックタイマ回路のタイマ設定により時間軸を自由に可
変することが可能となるため、チャージポンプ回路より
供給される電流値の切り替えを任意の時間軸で制御する
ことが可能となる。
【０１９８】従って、アンロック時のループゲインの変
動に対して、ローパスフィルタ３を構成するコンデンサ
に十分な電流量を供給し、最適なダンピングファクタを
設定することが可能となる。
動に対して、ローパスフィルタ３を構成するコンデンサ
に十分な電流量を供給し、最適なダンピングファクタを
設定することが可能となる。
【０１９９】更に、第１の実施形態によるＰＬＬ回路で
は、時間軸を自由に設定することが可能となるように構
成されているため、ローパスフィルタのフィルタ定数の
設定に左右されず、ロックアップタイムの高速化と、微
調整が図れるという効果も奏する。
は、時間軸を自由に設定することが可能となるように構
成されているため、ローパスフィルタのフィルタ定数の
設定に左右されず、ロックアップタイムの高速化と、微
調整が図れるという効果も奏する。
【０２００】｛第２の実施形態の効果｝また、本発明の
第２の実施形態によるＰＬＬ回路では、第１の実施形態
に対して、更にＰＬＬ回路の最も重要なパラメータであ
るＰＬＬループの安定度を向上するという効果が得られ
る。
第２の実施形態によるＰＬＬ回路では、第１の実施形態
に対して、更にＰＬＬ回路の最も重要なパラメータであ
るＰＬＬループの安定度を向上するという効果が得られ
る。
【図１】本発明の第１の実施形態によるＰＬＬ回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】一般的に使用される位相比較器１の回路構成を
示す回路図である。
示す回路図である。
【図３】図２に示す位相比較器１にリファレンス信号fs
/Rと発振分周信号f0/Rが入力された場合に位相比較器１
から出力される位相差信号PDU 及びPDD とチャージポン
プ回路２から出力される出力電流信号Icp とを示すタイ
ミングチャートである。
/Rと発振分周信号f0/Rが入力された場合に位相比較器１
から出力される位相差信号PDU 及びPDD とチャージポン
プ回路２から出力される出力電流信号Icp とを示すタイ
ミングチャートである。
【図４】本発明の第１の実施形態によるチャージポンプ
回路２の回路構成を示す回路図である。
回路２の回路構成を示す回路図である。
【図５】本発明の第１の実施形態によるファストロック
タイマ回路７を構成するプログラマブルカウンタPC1 の
回路構成例を示す回路図である。
タイマ回路７を構成するプログラマブルカウンタPC1 の
回路構成例を示す回路図である。
【図６】本発明の第１の実施形態における各信号の時間
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【図７】本発明の第１の実施形態によるファストロック
タイマ回路７を構成するプログラマブルカウンタPC1 の
回路動作を示すタイミングチャートであり、カウント値
ＭにＭ＝８が設定された場合の動作を示すタイミングチ
ャートである。
タイマ回路７を構成するプログラマブルカウンタPC1 の
回路動作を示すタイミングチャートであり、カウント値
ＭにＭ＝８が設定された場合の動作を示すタイミングチ
ャートである。
【図８】本発明の第１の実施形態によるファストロック
タイマ回路７を構成するプログラマブルカウンタPC1 の
回路動作を示すタイミングチャートであり、カウント値
ＭにＭ＝１が設定された場合の動作を示すタイミングチ
ャートである。
タイマ回路７を構成するプログラマブルカウンタPC1 の
回路動作を示すタイミングチャートであり、カウント値
ＭにＭ＝１が設定された場合の動作を示すタイミングチ
ャートである。
【図９】本発明の第１の実施形態によるファストロック
タイマ回路７を構成するプログラマブルカウンタPC1 の
回路動作を示すタイミングチャートであり、カウント値
ＭにＭ＝１５が設定された場合の動作を示すタイミング
チャートである。
タイマ回路７を構成するプログラマブルカウンタPC1 の
回路動作を示すタイミングチャートであり、カウント値
ＭにＭ＝１５が設定された場合の動作を示すタイミング
チャートである。
【図１０】本発明の第２の実施形態によるＰＬＬ回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１１】本発明の第２の実施形態によるチャージポン
プ回路２とローパスフィルタ１３とファストロックタイ
マ回路１７との回路構成を示す回路図である。
プ回路２とローパスフィルタ１３とファストロックタイ
マ回路１７との回路構成を示す回路図である。
【図１２】ループバンド幅（Loop-Bandwidth）の周波数
に対するＰｈａｓｅＮｏｉｓｅ特性（Phase Noise ）及
びロックアップタイム（Lock-up Time）の依存性を示す
グラフである。
に対するＰｈａｓｅＮｏｉｓｅ特性（Phase Noise ）及
びロックアップタイム（Lock-up Time）の依存性を示す
グラフである。
【図１３】本発明の第２の実施形態における各信号の時
間動作を示すタイミングチャートである。
間動作を示すタイミングチャートである。
【図１４】従来技術によるＰＬＬ回路の構成を示すブロ
ック図である。
ック図である。
【図１５】従来技術によるチャージポンプ回路２００の
回路構成を示す回路図である。
回路構成を示す回路図である。
【図１６】従来技術によるＰＬＬ回路の各信号の時間動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
１ 位相比較器（ＰＣ） ２ チャージポンプ回路（ＣＰ） ３、１３ ローパスフィルタ（ＬＰＦ） ４ 電圧制御発振器（ＶＣＯ） ５ プログラマブル分周器（１／Ｎ） ６ データインタフェース（Data Interface） ７、１７ ファストロックタイマ回路（Fast Lock Time
r ） ２１ インピーダンス変換回路 ２２、２３、I0〜I3 定電流回路 CC 発振器制御信号 Clock クロック信号 Data データ信号 DL1 データラッチ回路（Data Latch） EC1 イネーブルカウンタ（Enable Counter） Enable イネーブル信号 FLK1〜FLK4 カウント値設定信号 f0 発振信号 f0/N 発振分周信号 flksw フィルタ切替信号 flosw タイマ信号 fs、F1、F2 基準信号 fs/R リファレンス信号 Icp 出力電流信号 INV1、INV10 〜INV16 インバータ Latch ラッチ信号 NAND1 〜NAND23 ＮＡＮＤ回路 PC1 プログラマブルカウンタ（Programable Counter
） PDU 、PDD 位相差信号 Q1、Q3、Q4、Q5 Ｐ−ＭＯＳＦＥＴ Q2、Q6、Q7、Q8、Q9 Ｎ−ＭＯＳＦＥＴ R-S-FF1 、R-S-FF2 リセット・セット・フリップフロ
ップ R1〜R4 抵抗 Reset リセット信号 SR-D-FF1〜SR-D-FF4 セット・リセット・Ｄ−フリップ
フロップ SR1 シフトレジスタ（Shift Register） SW1 、SW2 スイッチ Vcc 電源電圧
r ） ２１ インピーダンス変換回路 ２２、２３、I0〜I3 定電流回路 CC 発振器制御信号 Clock クロック信号 Data データ信号 DL1 データラッチ回路（Data Latch） EC1 イネーブルカウンタ（Enable Counter） Enable イネーブル信号 FLK1〜FLK4 カウント値設定信号 f0 発振信号 f0/N 発振分周信号 flksw フィルタ切替信号 flosw タイマ信号 fs、F1、F2 基準信号 fs/R リファレンス信号 Icp 出力電流信号 INV1、INV10 〜INV16 インバータ Latch ラッチ信号 NAND1 〜NAND23 ＮＡＮＤ回路 PC1 プログラマブルカウンタ（Programable Counter
） PDU 、PDD 位相差信号 Q1、Q3、Q4、Q5 Ｐ−ＭＯＳＦＥＴ Q2、Q6、Q7、Q8、Q9 Ｎ−ＭＯＳＦＥＴ R-S-FF1 、R-S-FF2 リセット・セット・フリップフロ
ップ R1〜R4 抵抗 Reset リセット信号 SR-D-FF1〜SR-D-FF4 セット・リセット・Ｄ−フリップ
フロップ SR1 シフトレジスタ（Shift Register） SW1 、SW2 スイッチ Vcc 電源電圧
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 BB01 CC01 CC24 CC38 CC41 CC53 DD08 DD32 DD43 DD46 EE19 GG15 HH03 JJ08 KK03 LL00 LL02 PP03 QQ09 RR12 RR20 SS01 5K047 AA02 AA03 GG02 MM28 MM33 MM46 MM53 MM55 MM56 MM63
Claims (24)
- 【請求項１】 入力される２つの信号の位相差に基づい
て位相差信号を出力する位相比較手段と、 前記位相差信号に基づいて任意の電流値である出力電流
信号を出力するチャージポンプ手段と、 該チャージポンプ手段から出力される前記出力電流信号
の電流値を切り替えるファストロックタイマ手段と、 を有し、 前記ファストロックタイマ手段は、前記２つの信号がロ
ックアップする前後で前記出力電流信号の電流値を切り
替えることを特徴とするＰＬＬ回路。 - 【請求項２】 入力される発振器制御信号の電圧値に基
づいて発振信号を出力する電圧制御発振手段と、 前記発振信号を外部から入力された分周比設定データに
従って分周し、発振分周信号を出力するプログラマブル
分周手段と、 前記発振分周信号とリファレンス信号との位相差に基づ
いて位相差信号を出力する位相比較手段と、 前記位相差信号に基づいて任意の電流値である出力電流
信号を出力するチャージポンプ手段と、 前記出力電流信号を所定のループバンド幅に基づいて積
分処理して高周波成分を除去し、前記発振器制御信号を
出力するローパスフィルタリング手段と、 前記チャージポンプ手段から出力される前記出力電流信
号の電流値を切り替えるファストロックタイマ手段と、 を有することを特徴とするＰＬＬ回路。 - 【請求項３】 外部から入力されるデータを基に前記出
力電流信号の電流値を切り替える第１の指示を前記ファ
ストロックタイマ手段に与える第１のデータインタフェ
ース手段をさらに有し、 前記ファストロックタイマ手段は、前記第１の指示に基
づいて前記出力電流信号の電流値を切り替えることを特
徴とする請求項１記載のＰＬＬ回路。 - 【請求項４】 前記分周比設定データを基に前記出力電
流信号の電流値を切り替える第１の指示を前記ファスト
ロックタイマ手段に与える第１のデータインタフェース
手段をさらに有し、 前記ファストロックタイマ手段は、前記第１の指示に基
づいて前記出力電流信号の電流値を切り替えることを特
徴とする請求項２記載のＰＬＬ回路。 - 【請求項５】 前記分周比設定データは、外部回路との
同期を図るためのクロック信号と、前記出力電流信号の
電流値を切り替える期間を指定するデータ信号と、前記
出力電流信号の電流値を切り替えるタイミングを指定す
るイネーブル信号と、を含んで構成されることを特徴と
する請求項４記載のＰＬＬ回路。 - 【請求項６】 前記イネーブル信号は、前記リファレン
ス信号の周波数を切り替えるタイミングと同期したタイ
ミングを指定することを特徴とする請求項５記載のＰＬ
Ｌ回路。 - 【請求項７】 前記第１の指示は、前記ファストロック
タイマ手段に前記出力電流信号の電流値を所定の期間、
高い値に切り替えさせることを特徴とする請求項３また
は４記載のＰＬＬ回路。 - 【請求項８】 前記ファストロックタイマ手段は、前記
第１の指示を基に前記リファレンス信号のカウント値及
び前記出力電流信号の電流値を切り替えるタイミングを
特定し、特定した前記タイミングを始点として前記リフ
ァレンス信号を前記カウント値数、カウントする期間、
前記出力電流信号の電流値を切り替えることを特徴とす
る請求項５から７のいずれか１項に記載のＰＬＬ回路。 - 【請求項９】 前記ローパスフィルタリング手段の前記
所定のループバンド幅を切り替えるフィルタ切替手段を
さらに有することを特徴とする請求項２から８のいずれ
か１項に記載のＰＬＬ回路。 - 【請求項１０】 外部から入力されるデータを基に前記
所定のループバンド幅を切り替える第２の指示を前記フ
ィルタ切替手段に与える第２のデータインタフェース手
段をさらに有し、 前記フィルタ切替手段は、前記第２の指示に基づいて前
記所定のループバンド幅を切り替えることを特徴とする
請求項９記載のＰＬＬ回路。 - 【請求項１１】 前記分周比設定データを基に前記出力
電流信号の電流値を切り替える第２の指示を前記フィル
タ切替手段に与える第２のデータインタフェース手段を
さらに有し、 前記フィルタ切替手段は、前記第２の指示に基づいて前
記所定のループバンド幅を切り替えることを特徴とする
請求項９記載のＰＬＬ回路。 - 【請求項１２】 前記フィルタ切替手段は、前記出力電
流信号の電流値が切り替えられるタイミングと同期して
前記所定のループバンド幅を切り替えることを特徴とす
る請求項９記載のＰＬＬ回路。 - 【請求項１３】 前記第２の指示は、前記ローパスフィ
ルタリング手段のループバンド幅を所定の期間、短い値
に切り替えさせることを特徴とする請求項１０または１
１記載のＰＬＬ回路。 - 【請求項１４】 前記フィルタ切替手段は、前記第２の
指示を基に前記リファレンス信号のカウント値及び前記
所定のループバンド幅を切り替えるタイミングを特定
し、特定した前記タイミングを始点として前記リファレ
ンス信号を前記カウント値数、カウントする期間、前記
所定のループバンド幅を切り替えることを特徴とする請
求項１０または１１記載のＰＬＬ回路。 - 【請求項１５】 前記データインタフェース手段は、 前記クロック信号を受信して外部回路との同期を図り、
更に、図られた前記外部回路との同期を基に前記データ
信号を取込み、取り込んだ前記データ信号を前記ファス
トロックタイマ手段に出力するシフトレジスタ手段と、 該シフトレジスタ手段により出力される前記データ信号
の有効部分を指定し、更に、前記出力電流信号の電流値
を切り替えるタイミングを指定するラッチ・リセット信
号を出力するイネーブルカウンタ手段と、を含んで構成
され、 前記ファストロックタイマ手段は、 前記シフトレジスタ手段から出力された前記データ信号
を、前記イネーブルカウンタ手段から出力されたラッチ
・リセット信号に基づいてラッチさせ、１つ以上のカウ
ント値設定信号を出力するデータラッチ手段と、 １つ以上の前記カウント値設定信号を基に前記カウント
値を設定し、前記ラッチ・リセット信号が入力されたタ
イミングを始点として前記リファレンス信号を前記カウ
ント値数、カウントする期間、前記出力電流信号の電流
値を切り替えるためのタイマ信号を出力するプログラマ
ブルカウント手段と、を含んで構成され、 前記チャージポンプ手段は、 前記タイマ信号が出力されている期間、前記出力電流信
号の電流値を切り替える出力電流信号スイッチ手段を含
んで構成されることを特徴とする請求項５記載のＰＬＬ
回路。 - 【請求項１６】 前記出力電流信号スイッチ手段は、第
１のスイッチと、並列に構成された２つの定電流回路と
を含んで構成され、 前記タイマ信号は、前記第１のスイッチに入力され、 前記第１のスイッチは、前記タイマ信号が入力されてい
ない期間、前記２つの定電流回路のうち、いずれか１つ
へ流れる電流を遮断させ、 前記チャージポンプ手段は、前記２つの定電流回路に流
れる電流の合計値に基づいて前記出力電流信号の電流値
を決定することを特徴とする請求項１５記載のＰＬＬ回
路。 - 【請求項１７】 前記出力電流信号の電流値は、前記２
つの定電流回路を流れる電流の合計値であることを特徴
とする請求項１６記載のＰＬＬ回路。 - 【請求項１８】 前記タイマ信号は、前記出力電流信号
の電流値を切り替える期間、ハイレベルであり、また、
前記出力電流信号の電流値を切り替える期間外、ローレ
ベルであり、 前記第１のスイッチは、第１のＮ−ＭＯＳＦＥＴを含ん
で構成され、 前記タイマ信号は、前記第１のＮ−ＭＯＳＦＥＴのゲー
トに印加されることを特徴とする請求項１６記載のＰＬ
Ｌ回路。 - 【請求項１９】 前記データインタフェース手段は、 前記クロック信号を受信して外部回路との同期を図り、
更に、図られた前記外部回路との同期を基に前記データ
信号を取込み、取り込んだ前記データ信号を前記ファス
トロックタイマ手段に出力するシフトレジスタ手段と、 該シフトレジスタ手段により出力される前記データ信号
の有効部分を指定し、更に、前記出力電流信号の電流値
を切り替えるタイミングを指定するラッチ・リセット信
号を出力するイネーブルカウンタ手段と、を含んで構成
され、 前記フィルタ切替手段は、 前記シフトレジスタ手段から出力された前記データ信号
を、前記イネーブルカウンタ手段から出力されたラッチ
・リセット信号に基づいてラッチさせ、１つ以上のカウ
ント値設定信号を出力するデータラッチ手段と、 １つ以上の前記カウント値設定信号を基に前記カウント
値を設定し、前記ラッチ・リセット信号が入力されたタ
イミングを始点として前記リファレンス信号を前記カウ
ント値数、カウントする期間、前記所定のループバンド
幅を切り替えるためのタイマ信号を出力するプログラマ
ブルカウント手段と、を含んで構成され、 前記ローパスフィルタリング手段は、 前記タイマ信号が出力されている期間、前記所定のルー
プバンド幅を切り替えるループバンド幅スイッチ手段を
含んで構成されることを特徴とする請求項５記載のＰＬ
Ｌ回路。 - 【請求項２０】 前記ループバンド幅スイッチ手段は、
第２のスイッチと、並列に接続された２つの抵抗とを含
んで構成され、 前記タイマ信号は、前記第２のスイッチに入力され、 前記第２のスイッチは、前記タイマ信号が入力されてい
ない期間、前記２つの抵抗のうち、いずれか１つへ流れ
る電流を遮断させ、 前記ローパスフィルタリング手段のループバンド幅は、
前記並列に接続された抵抗全体の抵抗値に依存して決定
されることを特徴とする請求項１９記載のＰＬＬ回路。 - 【請求項２１】 前記タイマ信号は、前記所定のループ
バンド幅を切り替える期間、ハイレベルであり、また、
前記所定のループバンド幅を切り替える期間外、ローレ
ベルであり、 前記第２のスイッチは、第２のＮ−ＭＯＳＦＥＴを含ん
で構成され、 前記タイマ信号は、前記第２のＮ−ＭＯＳＦＥＴのゲー
トに印加されることを特徴とする請求項２０記載のＰＬ
Ｌ回路。 - 【請求項２２】 前記プログラマブルカウント手段は、
第１から第ｎのフリップフロップを含んで構成され、 前記第１から第ｎのフリップフロップ各々のＱバー出力
は、各々のフリップフロップに設けられているＤ入力に
入力され、 １つ以上の前記カウント値設定信号の種類は、前記フリ
ップフロップの数と同数であり、且つ、各々前記リファ
レンス信号及び前記ラッチ・リセット信号と論理積が取
られ、 該論理積の結果は、各々異なる前記フリップフロップの
Ｓ入力に入力され、 前記第１のフリップフロップのＣｐ入力には、前記リフ
ァレンス信号が入力され、 前記第ｋ（１＜ｋ≦ｎ）のフリップフロップのＣｐ入力
には、前記リファレンス信号と前記第１から第ｋ−１の
フリップフロップ各々のＱバー出力との論理積の結果が
入力され、 前記プログラマブルカウンタ手段は、前記第１から第ｎ
のフリップフロップのＱバー出力全ての論理積を反転し
た値を、前記タイマ信号として出力することを特徴とす
る請求項１５または１９記載のＰＬＬ回路。 - 【請求項２３】 前記フリップフロップは、セット・リ
セット・Ｄ−フリップフロップであることを特徴とする
請求項２２記載のＰＬＬ回路。 - 【請求項２４】 前記フリップフロップの数及び前記カ
ウント値設定信号の種類は、４つであり、前記カウント
値は、前記リファレンス信号の０周期分から１５周期分
までの１６階調であることを特徴とする請求項２２記載
のＰＬＬ回路。
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