JP2001069002A - 位相同期回路、および、それを用いたシンセサイザ、通信装置 - Google Patents

Abstract

(57)【要約】 【課題】位相同期回路における入力クロックの同期に必
要なエッジのみを検出し、異常入力クロック入力時や電
源投入時でも、同期時間が短く、また、安定した出力ク
ロックを供給できる位相同期回路を提供すること。 【解決手段】位相同期回路において出力クロックを分周
する出力分周カウンタの出力値から、エッジ検出パルス
を生成し、入力クロックの位相同期に必要なエッジのみ
を検出した入力分周クロックと出力分周クロックを位相
比較器に入力することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相同期回路にお
ける入力クロックの同期エッジを検出する方法、およ
び、それを用いたシンセサイザ、通信装置に関する。

【０００２】

【従来の技術】従来より、位相同期回路において、入力
クロックと位相同期出力クロックの周波数比が整数倍と
ならない場合は、その最大公約周波数まで分周して位相
比較器に入力し、位相同期回路を構成するのが一般的で
ある。また、この分周機能としてはＩＣ化が容易なこと
から論理カウンタにて構成するのが一般的である。

【０００３】図５は上記従来例の一例である位相同期回
路の回路構成である。まず周波数ｆｉｎの入力クロック
１９を入力分周カウンタ２０にてＭカウントすることで
Ｍ分周した周波数ｆｉｎ／Ｍの入力分周クロック２１を
生成する。また周波数ｆｏｕｔの出力クロック２７を出
力分周カウンタ２８にてＮカウントすることでＮ分周し
た周波数ｆｏｕｔ／Ｎの出力分周クロック２９を生成
し、入力分周クロック２１と出力分周クロック２９との
位相誤差を位相比較器２２にて検出して、検出した位相
誤差信号２３をループフィルタ２４にて電圧制御信号２
５に変換し、電圧制御信号２５にて電圧制御発振器２６
を周波数制御することで、入力分周クロック２１と出力
分周クロック２９との位相同期を行う回路となってい
る。この場合、出力クロック２７の周波数ｆｏｕｔは
（数１）で表され、入力クロック２１をＮ／Ｍ逓倍する
回路として機能する。

【０００４】ｆｏｕｔ＝ｆｉｎ×Ｎ／Ｍ …（数１） 例えば、位相比較器２２が立上りエッジ同期のＲＳ−Ｆ
Ｆ型位相比較器の場合、位相同期時には入力分周クロッ
ク２１と出力分周クロック２９の位相関係が図６の通
り、出力分周クロック２９の立上りエッジ４４に対し、
入力分周クロック２１の立上りエッジ４０の位相が１８
０゜ずれた位相にて同期する。また、出力分周カウンタ
２８が９ビットのカウンタであれば、出力分周比Ｎが５
１２であり、バイナリー型５１２進カウンタの最上位ビ
ットを取り出すことで、出力分周クロック２９が得られ
る。この場合に出力分周クロック２９はデューティ比５
０％のクロックとなり、この立上りエッジ４４は出力分
周カウンタ２８の出力値は２５５から２５６の変化点と
なる。また、この立上りエッジから１８０゜位相がずれ
た位相での出力分周カウンタ２８の出力値は５１１から
０の変化点となり、位相同期回路に定常位相誤差が無い
場合においては、位相同期時には必ずこの位相に入力分
周クロック２１の立上りエッジ４０と一致することにな
る。また、この入力分周クロック２１は、入力クロック
１９の立上りエッジで入力分周カウンタ２０にて９カウ
ント毎に立上りエッジを生成しているため、入力クロッ
ク１９の立上りエッジ４５とも一致し、入力クロック１
９と出力クロック２７の位相同期を実現する。このよう
な上記従来例の一実施例として特願平７−４７６９６号
公報などが知られている。

【０００５】

【発明が解決しようとする課題】ところで上記従来例の
ように、論理カウンタにて分周機能を実現し、切り替え
スイッチ（図示せず）等で入力クロックを切り替えた場
合、図６に示すように入力クロック１９にクロック抜け
等によるパルス抜け３０が生じ、入力分周クロック２１
の立上りエッジは、クロック抜けにより位相４０から９
カウント目の位相３２となる。ところが、本来、位相同
期時には入力分周クロック２１の立上りエッジは位相３
１に来るはずであるので、この位相差が位相比較器２２
により位相誤差信号２３として出力され、ループフィル
タ２４にて電圧制御信号２５に変換し、電圧制御信号２
５にて電圧制御発振器２６を周波数制御することで、再
び位相３１にあわせるべく位相同期制御が行われ、同期
位相までの再同期時間中は位相誤差が生じる課題があっ
た。また、この位相変動量が大きいと位相同期外れが生
じる課題があった。

【０００６】同様に、図７に示すように入力クロック１
９にハザード等の余剰パルス３３が生じた場合、入力分
周クロック２１の立上りエッジは、余剰パルスにより位
相４１から９カウント目の位相３５となり位相同期時の
位相３４とずれることから、前述の例と同様の課題が生
じる。

【０００７】また、電源投入等による位相同期開始時に
は、入力分周カウンタ２０の初期値が不確定なため、図
８に示すように入力分周クロックの初期位相３８は入力
クロック１９のどこの立上りエッジに来るかは不確定と
なり、初期位相３８が位相比較周期範囲の最大値まで位
相差が生じる場合があり、位相同期時の位相３９までに
位相同期するまでの同期時間が大きくなる課題があっ
た。

【０００８】本発明の目的は、ハザード等の異常入力ク
ロック入力時や電源投入時でも、同期時間が短く、ま
た、安定した出力クロックを供給できる位相同期回路を
提供し、それを用いたシンセサイザ及び通信装置の通信
品質の向上は図ることにある。

【０００９】

【課題を解決するための手段】本発明では、入力クロッ
クを分周して位相比較器に入力する場合に、入力クロッ
クエッジの内、位相同期に必要なエッジは、入力分周カ
ウンタのカウント回数分の内一回でしかないことに着目
し、位相同期に必要な入力クロックのエッジを、出力分
周カウンタの出力値から作成したエッジ検出パルスにて
検出し、入力分周機能を実現することを特徴とする。

【００１０】

【発明の実施の形態】図１は本発明の実施の形態の一例
を示したものであり、位相同期回路の入力分周カウンタ
を出力分周カウンタの出力値から作成したエッジ検出パ
ルスにより必要な入力クロックのエッジを検出すること
で、入力分周機能を実現した回路構成を示したものであ
る。（ここで、出力分周カウンタの出力とは、出力分周
カウンタ内部の１分周毎のｎビットの出力とする。例え
ば、出力分周カウンタの入力が８ＭＨｚで、３ビットと
すれば、その出力は４ＭＨｚと２ＭＨｚと１ＭＨｚがそ
れぞれ同期して並列して出力される。） 本回路は、出力分周カウンタ出力のｎビットの信号１２
からエッジ検出パルス生成回路１３により生成されたエ
ッジ検出パルス１４を周波数ｆｉｎの入力クロック１に
てフリップフロップ２でラッチすることで、位相比較周
波数ｆｉｎ／Ｍに分周した入力分周クロック３を生成す
る。また、周波数ｆｏｕｔの出力クロック９をｎビット
の出力分周カウンタ１１にて周波数ｆｏｕｔ／Ｎに分周
した出力分周クロック１０を生成する。この入力分周ク
ロック３と出力分周クロック１０を位相比較器４に入力
し、それぞれの位相誤差を検出した誤差信号５をループ
フィルタ６にて積分し、電圧制御信号７にて電圧制御発
振器８を周波数制御することで位相同期を行う回路であ
る。

【００１１】次にそれぞれの詳細な動作について説明す
る。まず、本回路における位相比較器４の構成の一例と
して、位相比較器は立上りエッジ同期のＲＳ−ＦＦ型と
する。位相同期時には入力分周クロック３と出力分周ク
ロック１０の位相関係が図２の通り、出力分周クロック
１０の立上りエッジ４６に対し、入力分周クロック３の
立上りエッジ４７は位相が１８０゜ずれた位相にて同期
し、また、出力分周カウンタ１１が９ビットのカウンタ
の時は、出力分周比Ｎが５１２となり、バイナリー型５
１２進カウンタの最上位ビットを取り出すことで、出力
分周クロック１０が得られる。この時、出力分周クロッ
ク１０はデューティ比５０％のクロックとなり、この立
上りエッジ４６は出力分周カウンタ１１の出力値は２５
５から２５６の変化点となる。

【００１２】また、この立上りエッジ４６から１８０゜
位相がずれた位相での出力分周カウンタ１１の出力値は
５１１から０の変化点となり、位相同期している時に
は、位相同期回路に定常位相誤差が無ければ、必ずこの
位相に入力クロック１の立上りエッジ４８と一致するこ
とになる。

【００１３】従って、出力分周カウンタ１１の出力値が
０となる近傍での入力クロック１のエッジを検出するた
めに、出力分周カウンタ１１の出力値０を中心に、入力
クロック１の１クロック分より小さい位相幅を持たせた
エッジ検出パルス１４をエッジ検出パルス生成回路１３
にて生成する。

【００１４】例えばこの例の場合は出力分周カウンタ１
１の出力値４５６〜５１１、０〜５５の範囲でＨレベル
それ以外の範囲ではＬレベルとなるデコーダ論理をデコ
ーダー５８にて生成し、フリップフロップ５９にてラッ
チすることで同期化したエッジ検出パルス１４を構成
し、フリップフロップ２にてエッジ検出パルス１４を入
力クロック１でラッチすることで、位相同期に必要なエ
ッジ４８のみを検出した入力分周クロック３が生成され
る。

【００１５】この場合において、例えば図２に示すよう
に位相同期に必要な入力クロック１の立上りエッジ４８
以外のタイミングにてパルス抜け１５が生じても、位相
同期に関係のない位相にてエッジ検出パルス１４のＬレ
ベル部４２のラッチが一回抜けるだけで、出力分周クロ
ック１０の生成波形には影響を及ぼさず位相同期状態の
変動は生じない。

【００１６】この場合、仮に位相同期に必要な入力クロ
ック１のエッジ部でパルス抜けが発生しても、入力分周
クロック３のエッジが抜ける事により、パルス抜けの生
じた位相誤差信号５がループフィルタ６にて積分、電圧
制御信号７の変動として現われ、その結果、出力分周ク
ロック１０に位相同期回路のループ特性から決まるステ
ップ応答特性分のゆるやかな位相変動が生じ、この位相
変動が再び正常な基準入力クロック１が入力されたエッ
ジとの位相差として現れるだけであり、大きな位相撹乱
は生じにくい。つまり、従来の技術ではパルス抜けが生
じると入力クロック一周期分の位相ステップが生じるの
に対し、本発明では、エッジ検出パルス外でのパルス抜
けは全く問題なく、また、エッジ検出パルス時にパルス
抜けがあっても入力クロック一周期分等の大きな位相ス
テップは生じない。

【００１７】また、図３に示すように余剰パルス１７が
発生しても位相同期に関係のない位相にてエッジ検出パ
ルス１４のＬレベル部４３を再度ラッチし直してるだけ
であり、出力分周クロック１０の生成波形には影響を及
ぼさず位相同期状態の変動は生じない。この場合、仮に
位相同期に必要な入力クロック１のエッジ部でハザード
が発生しても、エッジ検出パルス１４のＨレベル部を再
度ラッチし直してるだけであり、出力分周クロック１０
の生成波形には影響を及ぼさず位相同期状態の変動は生
じない。つまり、従来の技術では過剰パルスが生じると
入力クロック一周期分の位相ステップが生じるのに対
し、本発明では、エッジ検出パルス外でのパルス抜けは
全く問題なく、また、エッジ検出パルス時に過剰パルス
が生じても入力クロック一周期分等の大きな位相ステッ
プは生じない。

【００１８】また、位相同期確立過程においては、図４
に示す通り入力クロック１の内、位相同期に必要なエッ
ジ１８のみを検出して同期を行うため、入力分周クロッ
ク３の立上りエッジの位相３６と位相同期時の位相３７
との初期位相の最大値は入力クロック１の１クロック以
下と位相比較周期に対しては小さな値となり、位相同期
時間は同期位相までの位相遷移量により決まってくるこ
とから、位相同期時間の高速化も実現する。

【００１９】また、その他形態の位相比較器において
も、位相同期時の入力分周クロック３の立上りエッジの
位相を中心に入力クロック１の１クロック分より小さい
位相幅を持たせたエッジ検出パルス１４をエッジ検出パ
ルス生成回路１３にて生成すればこれら上述と同様の動
作が実現できる。

【００２０】図９は本発明の実施の形態の一例を示した
ものであり、図１の実施例での位相同期回路を周波数シ
ンセサイザに適用した構成を示したものである。本回路
は、基準発振器４９の出力周波数ｆｉｎのクロックを、
図１の実施例における位相同期回路部５０の入力クロッ
ク１に入力する事で、（数１）で表される周波数ｆｏｕ
ｔの出力クロック９が得られる構成となっている。この
場合、位相同期回路部５０の詳細な動作は図１の実施例
と同じであるので省略する。

【００２１】例えば、一般的な発振周波数１０ＭＨｚの
温度補償型水晶発振器などを適用した基準発振器４９を
適用し、入力分周比Ｍを１００００に設定した場合、入
力分周クロックの周波数が１ｋＨｚとなることから、出
力分周比設定信号６０により、出力分周カウンタの出力
分周比Ｎを設定により、１ｋＨｚステップの周波数精度
で出力クロック９が得られる周波数シンセサイザが実現
できる。

【００２２】また、入力分周比Ｍについても、入力分周
比設定信号６１により、エッジ検出パルス生成回路１３
内部のデコーダ５８のデコード論理を、Ｍ回に一回の周
期かつ出力分周クロック１０に対する入力分周クロック
３の位相同期時の位相を中心に、入力クロック１の１周
期より小さな位相幅でＨレベル、それ以外ではＬレベル
となるエッジ検出パルス１４を生成できるように設定す
ることで任意に設定可能である。ただしこの場合におい
て、入力クロック１の１周期より小さな位相幅でエッジ
検出パルス１４を生成する必要があるため、入力分周比
ＭとＮの関係は（数２）で示す条件を満たす必要があ
る。

【００２３】Ｎ＞２×Ｍ …（数２） 例えば、図９の例での周波数シンセサイザなどでは、周
波数設定のステップを小さくするために、１０ＭＨｚの
温度補償型水晶発振器の入力クロックを１ｋＨｚまで分
周して位相同期回路を構成し、本来ならば位相同期開始
時には位相比較周期の１ｍｓという非常に大きな初期位
相差が最大生じる場合があり、これが引込時間などの応
答を遅くしている要因となっていた。しかし、本発明の
適用により入力クロック１クロック分である１００ｎｓ
という非常に小さな初期位相差で位相同期引き込み動作
が行えるため、周波数シンセサイザなどの様に入力クロ
ックの分周比が大きくなる場合には同期時間の飛躍的な
短縮が図れる。また、入力分周比が１００００と大きい
場合には入力分周カウンタにて構成した場合、１４ビッ
ト（２^１３＜１００００＜２^１４）のカウンタ、つまり
１４個のフリップフロップとデコーダなどの周辺論理が
必要となるが、本発明の適用により、ラッチ用のフリッ
プフロップ二個とデコーダ論理のみで構成可能なことか
ら、図９の実施例では約１２個分のフリップフロップを
低減するゲート規模縮小の効果もある。

【００２４】図１０は本発明の実施の形態の一例を示し
たものであり、図１の実施例に示す位相同期回路を、稼
動系クロックと予備系クロックを有する通信装置に適用
した一例である。

【００２５】本回路は図１０に示すように、それぞれあ
る通信データ処理機能および監視機能を持つような稼動
系回路５５，６９，７１に対して、それぞれ同機能を有
する予備系回路５６，７０，７２を故障などの障害発生
時に切替えることが可能なような構成となっている。な
お、それぞれの回路においてクロック経路以外の通信デ
ータや制御信号等は省略してある。

【００２６】例えばこの稼動系回路６９と予備系回路７
０の内部回路に、それぞれ本発明の位相同期回路５１，
６３が適用され、前段の稼動系回路５５に何らかの障害
が生じて、予備系回路５６に切替えた場合において、稼
動系回路５５から供給される稼動系クロック５３と予備
系クロック５４の位相関係が図１１に示す通りであり、
クロック切替制御信号６２にてセレクタ回路５２を制御
して位相５７のタイミングにて入力クロックの切替が行
われた場合、余剰パルス１７が発生する。しかしながら
本発明の適用により、図１の実施例で説明した通り、余
剰パルス１７による位相同期状態への影響は発生しな
い。ただし、入力分周クロック３において、稼動系クロ
ック５３と予備系クロック５４の位相差分の位相ステッ
プが生じ、この位相差が大きいと位相同期外れが生じる
が、一般的にこのような予備系クロック５４を有する装
置では、稼動系クロック５３と予備系クロック５４の位
相差は、位相同期回路部５１の生じない値になるよう設
計することでシステムの安定化を図るため、予備系クロ
ック５４に切替えた場合においても安定した位相同期を
実現できる。また、さらに予備系クロック５４に切替え
た後に、稼動系クロック供給回路５５を修理・交換し、
後日、予備系クロック供給回路５６に何らかの障害が生
じた場合は、再び修理・交換した稼動系クロック供給回
路５５から供給される稼動系クロック５３をセレクタ回
路５２にて選択、入力クロック１として供給することで
装置全体の動作安定を継続するのが一般的であり、この
切替時にも前述の通り安定した位相同期を実現できる。

【００２７】このように、あらゆる故障などの障害に対
して安定した装置動作を保証しなければならない伝送装
置や交換機などの通信装置では、図１０の例で示す様
に、入力クロックに予備系クロックなどを有し、稼動系
クロックに障害が生じた場合に予備系クロックに切り替
えるような構成となっている場合が多く、位相同期回路
に入力される入力クロックが、予備系切替時のタイミン
グによっては、パルス抜けや余剰パルス発生などの撹乱
が生じるが、本発明の適用により入力クロックの撹乱に
対しても安定した動作を保証しやすく、装置の安定性向
上が図りやすくなる。また、予備系切替用のセレクタ回
路が、図１０に示すように論理ゲートでは一般的には一
番回路規模が小さいＮＡＮＤゲート４個で構成できるた
め、安定した装置設計を非常に小さな回路規模で簡単に
実現できる。

【００２８】

【発明の効果】本発明の適用により、上述の実施例で示
したように、入力クロックのパルス抜け、余剰パルスが
発生しても、位相同期の状態に影響を与えにくく、位相
同期の高速化などの効果がある位相同期回路を提供でき
る。また、本方式を採用した位相同期回路をシンセサイ
ザや通信装置等に採用すれば、入力クロックの切り替え
時でも、通信動作を安定させることができる。

【図面の簡単な説明】

【図１】出力クロックを分周する出力分周カウンタの出
力値から生成したエッジ検出パルスにより入力クロック
の位相同期エッジを検出することで入力分周機能を実現
した、本発明の実施形態の一例である位相同期回路を示
す図。

【図２】図１の実施例において、位相同期時に入力クロ
ックにパルス抜けが生じた場合におけるタイミングチャ
ートの一例。

【図３】図１の実施例において、位相同期時に入力クロ
ックに余剰パルスが生じた場合におけるタイミングチャ
ートの一例。

【図４】図１の実施例において、位相同期開始時におけ
るタイミングチャートの一例。

【図５】入力クロックを入力分周カウンタにて分周す
る、従来例の位相同期回路の一例。

【図６】図５の従来例において、位相同期時に入力クロ
ックにパルス抜けが生じた場合におけるタイミングチャ
ートの一例。

【図７】図５の従来例において、位相同期時に入力クロ
ックに余剰パルスが生じた場合におけるタイミングチャ
ートの一例。

【図８】図５の従来例において、位相同期開始時におけ
るタイミングチャートの一例。

【図９】図１の実施例に示す位相同期回路を周波数シン
セサイザに適用した構成を示す一例。

【図１０】図１の実施例に示す位相同期回路を、稼動系
クロックと予備系クロックを有する通信装置に適用した
一例。

【図１１】図１０に示す実施例において、系切替時に発
生する余剰パルスが生じた場合のタイミングチャートの
一例。

【符号の説明】

１，１９，６５，７５…入力クロック、２，５９…フリ
ップフロップ、３，２１…入力分周クロック、４，２２
…位相比較器、５，２３…位相誤差信号、６，２４…ル
ープフィルタ、７，２５…電圧制御信号、８，２６…電
圧制御発振器、９，２７，６７，６８…出力クロック、
１０，２９…出力分周クロック、１１，２８…出力分周
カウンタ、１２…出力分周カウンタ出力値（各１回分周
分毎の出力）、１３…エッジ検出パルス生成回路、１４
…エッジ検出パルス、１５，３０…パルス抜け、１６，
４５，４８…入力クロックの位相同期エッジ、１７，３
３…余剰パルス、１８…入力クロックの立上りエッジ、
３１，３４，３７，３９，４０，４１…入力分周クロッ
ク立上りエッジの位相同期時の位相、３２，３５，３
６，３８，４７…入力分周クロック立上りエッジの位
相、４２，４３…エッジ検出パルスのＬレベル部、４
４，４６…出力分周クロックの立上りエッジ、４９…基
準発振器、５０，５１，６３…位相同期回路部、５２，
６４…セレクタ回路、５３…稼動系クロック、５４…予
備系クロック、５５，６９，７１…稼動系回路、５６，
７０，７２…予備系回路、５７…セレクタ切替位相、５
８…デコーダ、６０…出力分周比設定信号、６１…入力
分周比設定信号、６２，６６…クロック切替制御信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 船田 孝 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所通信システム事業本部内 Ｆターム(参考） 5J106 AA04 CC01 CC21 CC41 DD17 DD46 DD48 EE01 FF06 GG18 HH10 KK18 PP03 QQ10 RR01

Claims (5)

【特許請求の範囲】
1. 【請求項１】制御信号により周波数制御可能な発振器
   と、 上記発振器の出力クロックを分周した出力分周クロック
   を生成する出力分周カウンタと、 上記出力分周カウンタ出力を入力し論理レベルを変動さ
   せるパルスを生成するエッジ検出パルス生成回路と、 上記エッジ検出パルスにて設定されたハイレベルまたは
   ローレベルのどちらか一方の論理レベルの間に、入力ク
   ロックのエッジのみを検出して入力分周クロックとして
   生成する回路と、 上記入力分周クロックと出力分周クロックの位相差を位
   相誤差信号に変換する位相比較器と、 上記位相誤差信号を上記発振器の周波数制御可能な制御
   信号に変換するループフィルタを有することを特徴とす
   る位相同期回路。
2. 【請求項２】前記エッジ検出パルス生成回路は、 前記出力分周カウンタ出力を入力し、前記出力分周クロ
   ックに対する前記入力分周クロックの位相同期時の位相
   を中心に、前記入力クロックの１周期より小さな位相幅
   でＨレベルとなるエッジ検出パルスを生成し出力するこ
   とを特徴とする請求項１に記載の位相同期回路。
3. 【請求項３】前記出力分周カウンタに出力分周比を設定
   する信号を入力し、 前記エッジ検出パルス生成回路に入力分周比を設定する
   信号を入力し、 前記出力分周クロックに対する前記入力分周クロック位
   相同期時の位相を中心に、上記入力クロックの１周期よ
   り小さな位相幅でＨレベルとなるエッジ検出パルスを生
   成し出力する請求項１ないし請求項２のいずれかに記載
   の位相同期回路を有することを特徴とするシンセサイ
   ザ。
4. 【請求項４】請求項１ないし請求項２のいずれかに記載
   の位相同期回路と複数の入力クロック発生源との間にス
   イッチを有し、任意に上記スイッチを切り替えることを
   特徴とする通信装置。
5. 【請求項５】少なくとも位相比較器とループフィルタと
   電圧制御発振器と入力クロックの分周機能を有する位相
   同期回路において、 一部にパルス抜けやハザードがある入力クロックを入力
   し、上記クロックのパルス抜けやハザードの所で位相比
   較した場合、出力クロックの位相ステップが入力クロッ
   クの１周期より小さいことを特徴とする位相同期回路。