JPH03206726A

JPH03206726A - Ｐｌｌ回路

Info

Publication number: JPH03206726A
Application number: JP2000693A
Authority: JP
Inventors: Yukihito Ishihara; 石原　走人; Takao Okazaki; 孝男岡崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-01-08
Filing date: 1990-01-08
Publication date: 1991-09-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ＰＬＬ　（フェーズ・ロフクド・ループ）
回路に関するもので、例えば、ディジタル通信装置など
に含まれるＰＬＬ回路に利用して有効な技術に関するも
のである。

〔従来の技術〕

ディジタル電話交換装置などにおいて、ＰＬＬ回路を内
蔵するコーデフク（ＣＯＤＥＣ：コーダ／デコーダ）が
用いられる。

このようなコーデノクに内蔵されるＰＬＬ回路は、外部
から供給される基準入力クロック信号と内部クロック信
号の位相を比較し位相差信号を形成する位相比較回路と
、上記位相差信号を受け制御電圧Ｖｃを形成するループ
フィルタ及びこの制御電圧Ｖｃに従って上記基準入力ク
ロソク信号に位相同期された内部クロンク信号を形成す
る電圧制御型発振回路を含む。

ＰＬＬ回路を内蔵するコーデックについては、例えば、
１９８１年６月３０日、■朝倉書店発行の『集積回路応
用ハンドブック』５９３頁〜６００頁に記載されている
。

〔発明が解決しようとする課題〕

上記のＰＬＬ回路において、その電圧制御型発振回路の
発振周波数ｆＯは、第４図に示されるように、ループフ
ィルタによって形威される制御電圧Ｖｃに従って変化さ
れる。この電圧制御型発振回路の発振周波数ｆＯの可変
範囲は、ＰＬＬ回路のプロセスパラツキを救済し製品歩
留りを高めるうえでは、可能な限り広くすることが望ま
しい。

ところが、発振周波数ｆＯの可変範囲を大きくすると、
制御電圧Ｖｃの単位変化量に対する発振周波数ｆＯの変
化量が大きくなり、ジッタが増大する。このため、ＰＬ
Ｌ回路を含むｉｉ１（ｔｉ系のＳ／Ｎ比が低下する。

この発明の目的は、電圧制御型発振回路の発振周波数の
可変範囲を拡大しかつジンタを削減したＰＬＬ回路を提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＰＬＬ回路に、それぞれ連続しうる比較的小
さな周波数可変範囲を持つ複数の周波数レンジを有する
電圧制御型発振回路と、この電圧制御型発振回路に供給
される制御電圧が所定のレベルを超えたことを検出して
自動的に電圧制御型発振回路の周波数レンジの切り換え
を行うレンジ制御回路を設けるものである。

〔作　用〕

上記手段によれぽ、連続しうる複数の周波数レンジによ
って電圧制御型発振回路の周波数可変範囲を拡大できる
とともに、制御電圧の単位変化量に対する個々の周波数
レンジの周波数変化量を小さくできるため、プロセスバ
ラッキを救済し製品歩留りを向上できるとともに、ジン
タを減らしＰＬＬ回路を含む通信系のＳ／Ｎ比を改善す
ることができる。

〔実施例〕

第２図には、この発明が通用されたＰＬＬ回路の一実施
例のブロック図が示されている。特に制限されないが、
同図の各ブロックを構戊する回路素子は、公知の半導体
集積回路の製造技術によって、単結晶シリコンのような
１涸の半導体基板上において形成される。

この実施例のＰＬＬ回路は、特に制限されないが、ディ
ジタル電話交換装置に設けられるコーデフクに含まれる
．ＰＬＬ回路は、交換装置によって形成される基準人カ
クロ７ク信号φｌを受け、その整数倍の周波数とされる
基準内部クロック信号φ０と、基準人カクロック信号φ
１と同し周波数とされる内部クロソク信号φ２を形威す
る。このうち、基準内部クロック信号φ０はコーデック
のＡ／Ｄ　−　Ｄ／Ａ変換動作を制御するためのサンプ
リングクロック信号などに用いられ、また内部クロソク
信号φ２は基準人力クロソク信号φｌとの位相同期に用
いられる。

第２図において、位相比較回路ＰＦＣの一方の入力端子
には、外部の交換装置から基準人カクロソク信号φｌが
供給される。位相比較回路ＰＦＣの他方の入力端子には
、内部クロック信号φ２が供給される。この内部クロン
ク信号φ２は、後述する電圧制御型発振回路ＶＣＯから
出力される基準内部クロンク信号φＯを、分周回路ＦＤ
により１／Ｎの固定分周比で分周することによって形成
される。

位相比較回路ＰＦＣは、これらの基準人力クロノク信号
φｌと内部クロック信号φ２の位相（周波数）を比較し
、位相差信号ｕｐ又はｄｏｗｎを形威する。すなわち、
基準人カクロソク信号φＩと内部クロック信号φ２の位
相が一致している場合、位相差信号ｕｐ及び位相制御信
号ｄｏｗｎはともにロウレベルとされる。基準入力クロ
ンク信号φｌに対し、内部クロック信号φ２の位相が遅
れている場合、言い換えると内部クロック信号φ２の周
波数が基準人カクロック信号φｌの周波数よりも低い場
合、位相差信号ｕｐが位相差（周波数差）の大きさに応
した期間だけハイレベルとされ、位相差信号ｄ　ｏｗｎ
はロウレベルのままとされる。一方、基準人カクロック
信号φ１に対し、内部クロック信号φ２の位相が進んで
いる場合、言い換えると内部クロ７ク信号φ２の周波数
が基準人カクロンク信号φ１の周波数よりも高い場合、
位相差信号ｄｏ’ｗｎが位相差（周波数差）の大きさに
応した期間だけハイレベルとされ、位相差信号ｕｐはロ
ウレベルのままとされる。

位相比較回路ＰＦＣによって形成される位相差信号ｕｐ
及びｄ　ｏ　ｗ　ｎは、ループフィルタＬＦに供給され
る。このループフィルタＬＦには、さらに後述するレン
ジ制御回路ＲＣからループフィルタリセット信号１２ｆ
ｒが供給される。

ループフィルタＬＦは、所定の静電容量を持つキャパシ
タと、このキャパシタを選択的に充電又は放電する充電
用定電流源及び放電用定電流源を含む。また、ループフ
ィルタＬＦは、上記ループフィルタリセット信号βｆｒ
に従ってキャパシタの電位を回路の接地電位のようなＯ
Ｖ（第ｌのレベル）にするためのりセント回路を含む。

ループフィルタＬＦの充電用定電流源は、位相比較回路
ＰＦＣから供給される位相差信号ｕｐに従って選択的に
動作状態とされ、キャパシタの充電動作を行う，また、
ループフィルタＬＦの放電用定電流源は、位相比較回路
ＰＦＣから供給される位相差信号ｄｏｗｎに従って選択
的に動作状態とされ、キャパシタの放電動作を行う。こ
れにより、キャパシタの電位は、内部クロンク信号φ２
の位相が基準人カクロ７ク信号φ１の位相よりも遅れる
ことによって徐々に高くされ、内部クロック信号φ２の
位相が基準人カクロック信号φｌの位相よりも進むこと
によって徐々に低くされる。

キャパシタの電位は、このループフィルタＬＦの出力信
号すなわち制御電圧Ｖｃとして後述する電圧制御型発振
回路■ＣＯ及び電圧比較回路ＶＣに供給される。

電圧制御型発振回路ＶＣＯは、後述するように、リング
オシレー夕によって構威される発振回路を含む。この発
振回路の発振周波数は、ループフィルタＬＦから供給さ
れる制御電圧Ｖｃに従って変化される。この発振周波数
の変化範囲は、特に制限されないが、連続しうる３つの
周波数レンジに分割される。これらの周波数レンジは、
レンジ制御回路ＲＣから供給されるレンジ遺択信号ｒ１
〜ｒ３によって指定され、切り換えられる。

電圧制御型発振回路ＶＣＯの出力信号は、基準内部クロ
７ク信号φ０として分周回路ＦＤ及びレンジ制御回路Ｒ
Ｃに供給される。

電圧比較回路ＶＣは、特に制限されないが、制御電圧Ｖ
ｃを受けるｌ組のＣＭＯＳインバータ回路によって構威
される。このＣＭＯＳインハータ回路は、その論理スレ
ンシホルド電圧が所定の電圧（第２のレベル）Ｖａとさ
れることによって、制御電圧Ｖｃのレベルが電圧Ｖａを
超えたことを判定する電圧比較回路として作用する。Ｃ
ＭＯＳインバータ回路の出力信号は、この電圧比較回路
ＶＣの出力信号すなわちレンジ制御信号ｒｃとしてレン
ジ制御回路ＲＣに供給される。

レンジ制御回路ＲＣは、ｌｋ述するように、１つの制御
フリフブフロフプと３ビットからなるシフトレジスタＳ
Ｒを含む。シフトレジスタＳＲは、特に制限されないが
、ＰＬＬ回路の起動時に供給されるシステムリセット信
号ｓｒによってリセットされる。このリセット状態にお
いて、シフトレジスタＳＲの第１ビントは論理“１′と
され第２及び第３ピントは論理“０”とされる。シフト
レジスタＳＲの第１ないし第３ビットの非反転出力信号
は、それぞれレンジ選択信号ｒ１〜ｒ３として電圧制御
型発振回路ＶＣＯに供給される。

システムリセット信号３ｒによるリセット動作によって
シフトレジスタＳＲの第１ビノトにセノトされた論理“
ｌ゛の信号は、制御用フリノプフ口ノブにより形成され
るシフトクロック信号に従ってシフトレジスタＳＲ内を
リング状にシフトされる。これにより、レンジ屑択信号
ｒｌ−ｒ３が順に択一的にハイレベルとされ、電圧制御
型発振回路ＶＣ○の対応する周波数レンジが選択される
。

レンジ制御回路ＲＣのシフトクロック信号は、電圧比較
回路ＶＣから出力されるレンジ制御信号ｒＣに従って形
威される。また、このシフトクロック信号は、ループフ
ィルタリセット信号ｌｆｒとしてループフィルタＬＦに
供給される。つまり、ループフィルタＬＦによって形戊
される制御電圧Ｖｃが所定のレベルＶａに達するたびに
レンジ制御信号ｒｃが形成され、電圧制御型発振回路Ｖ
Ｃ○の周波数レンジが切り換えられるとともに、ループ
フィルタＬＦの制御電圧ＶｃがリセットされＯＶとされ
る。

電圧制御型発振回路ＶＣＯ及びレンジ制御回路ＲＣの具
体的な回路構戒と動作の概要については、後で詳細に説
明する。

電圧制御型発振回路ＶＣＯによって形威される基準内部
クロック信号φＯは、図示されないクロックパルス発生
回路ＣＰＧに供給されるとともに、分周回路ＦＤに供給
される．クロックパルス発生回路ＣＰＧは、電圧制御型発振回路
■ＣＯから供給される基準内部クロック信号φＯをもと
に、コーデック内のＡ／Ｄ変換回路やその他の回路で必
要とされる各種のクロック信号を形成し、各回路に供給
する。

分周回路ＦＤは、例えばパイナリイカウンタ等により構
戒され、電圧制御型発振回路ｖＣＯから供給される基準
内部クロック信号を１／Ｎの固定した分周比で分周して
、内部クロック信号φ２を形成する。この内部クロンク
信号φ２は、前述のように、位相比較回路ＰＦＣの一方
の入力信号として供給される。

第１図には、この実施例のＰＬＬ回路の電圧制御型発振
回路ＶＣＯ及びレンジ制御回路ＲＣの一実施例の回路図
が示されている。同図においてチャンネル（バックゲー
ト）部に矢印が付加されるＭＯＳＦＥＴはＰチャンネル
ＭＯＳＦＥＴであり、矢印の付加されないＮチャンネル
ＭＯＳＦＥＴと区別される。また、特に制限されないが
、同図に示されるインバータ回路は、すべてＣＭＯ　Ｓ
インハータ回路である。

第１ヨにおいて、電圧制御型発振回路ＶＣＯは、リング
状に結合される３個のインバータ回路Ｎ２〜Ｎ４からな
るリングオシレー夕をその基本構戒とする。インハータ
回路Ｎ２〜Ｎ４には、電流源ＩＳＩ〜ＩＳ３及び電流源
Ｉ３４〜ＩＳ６を介して、動作用の電源電圧及び接地電
位が供給される．このうち、電流源ＩＳＩ〜ＩＳ３は、
ＰチャンネルＭＯＳＦＥＴＱ２と同様に、そのゲートが
ＰチャンネルＭＯＳＦＥＴＱｉのゲートと共通接続され
ることによって電流ミラー形態とされるＰチャン不ル：
ｖ１　０　Ｓ　Ｆ　Ｅ　Ｔによってそれぞれ構成される
。

また、電流ａｒｓ４〜１３６は、そのゲートが上記ＭＯ
ＳＦＥＴＱ２と直列形態に設けられグイオ一ド形態とさ
れるＮチャンネルＭＯＳＦＥＴＱ９のゲートと共通接続
されることによって電流ミラー形態とされるＮチャンネ
ルＭＯＳＦＥＴによってそれぞれ構威される。これらの
電流ｉ［Ｉｓｌ〜１３６を構戒するＰチャンネルＭＯＳ
ＦＥＴ及びＮチャンネルＭＯＳＦＥＴはほぼ同じような
コンダクタンスを持つように設計され、ＭＯ　Ｓ　Ｆ　
ＥＴＱ１に流されるドレイン電流に従って、ほぼ同し値
の動作電流を対応するインバータ回路Ｎ２〜Ｎ４に供給
する。

ＭＯＳＦＥＴＱＩのドレインと回路の接地電位との間に
は、直列形態とされる３組のＮチャンネルＭＯＳＦＥＴ
Ｑ３，Ｑ４とＱ５，Ｑ６及びＱ７，Ｑ８が並列形態に設
けられる。このうち、ＭＯＳＦＥＴＱ３，Ｑ５及びＱ７
のゲートは共通接続され、ループフィルタＬＦによって
形威される制御電圧Ｖｃが供給される。これらのＭＯＳ
ＦＥＴＱ３，Ｑ５及びＱ７は、ほぼ同じようなコンダク
タンスを持つように設計される。一方、ＭＯＳＦＥＴＱ
４．Ｑ６及びＱ８のゲートには、後述するレンジ制御回
路ＲＣから対応するレンジ選択信号ｒ１−ｒ３がそれぞ
れ供給される。これらのＭＯＳＦＥＴＱ４，Ｑ６及びＱ
８は、そのコンダクタンスが段階的に大きくなるように
設計される。

つまり、レンジ選択信号ｒ１がハイレベルとされるとき
、最も小さいコンダクタンスを持つようにされるＭＯＳ
ＦＥＴＱ４オン状態となり、ＭＯＳＦＥＴＱ６及びＱ８
はオフ状態となる。これにより、Ｍ　Ｏ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ　１には、ＭＯＳＦＥＴＱ３及びＱ４を介して制
御電圧Ｖｃに従って変化される比較的小さな電流が流さ
れる。この電流値は、そのまま電流ミラー形態とされる
電流源ＩＳＩ〜１３３のＰチャンネルＭＯ　Ｓ　Ｆ　Ｅ
Ｔに流される電流値として伝達されるとともに、同様に
電流ミラー形態とされるＭＯＳＦＥＴＱ２及びＱ９を介
して、電流源１３４〜ＩＳ６のＮチャンネルＭＯＳＦＥ
Ｔの電流値として伝達される。同様に、レンジ選択信号
ｒ２がハイレベルとされるとき、中間のコンダクタンス
を持つＭＯＳＦＥＴＱ６が還択的にオン状態とされ、レ
ンジ選択信号ｒ３がハイレベルとされるとき、最も大き
なコンダクタンスを持つＭＯＳＦＥＴＱ８が遣択的にオ
ン状態とされる。すなわち、ＭＯＳＦＥＴＱＩには制御
電圧Ｖｃによって変化されその直流値（バイアス値）が
レンジ選択信号ｒ１〜ｒ３に従って段階的に制御される
電流が流される。このＭＯＳＦＥＴＱＩの電流値の変化
は、電流ｉｍＩｓｔ〜ＩＳ６によって供給されるインバ
ータ回路Ｎ２〜Ｎ４の動作電流の変化となる。

インバータ回路Ｎ２〜Ｎ４からなるリングオシレータは
、電流源１３１〜ＩＳ６から供給される動作電流の大き
さによってその発振周波数が制御される。すなわち、動
作電流が大きくされるとき、インバータ回路Ｎ２〜Ｎ４
の動作が高速化されるため、リングオシレー夕の発振周
波数は高くなる。

また、動作電流が小さくされるとき、インバータ回路Ｎ
２〜Ｎ４の動作は遅くされ、リングオシレー夕の発振周
波数は低くなる。したがって、その動作電流が制御電圧
Ｖｃに従って変化されレンジ選択信号ｒ１〜ｒ３に従っ
て段階的に切り換えられることによって、リングオシレ
ー夕の発振周波数は制御電圧Ｖｃに対して３段階の変化
範囲すなわち周波数レンジを持つものとなる。

リングオシレー夕によって形成される発振信号は、イン
バータ回路Ｎ５及びＮ６を介して、この電圧ｉＪＩ御型
発振回路ＶＣＯの出力信号すなわち基準内部クロンク信
号φ０として出力される。

ところで、ループフィルタＬＦによって形威される制御
電圧Ｖｃは、上記電圧制御型発振回路ＶＣＯに供給され
るとともに、電圧比較回路ＶＣを構戒するインハータ回
路Ｎ１の入力端子に供給される。このインバータ回路Ｎ
１は、その論理スレフシホルドレベルが所定の電圧（第
２のレベル）Ｖａとなるように設計される。インバータ
回路Ｎ１の出力信号は、制御電圧Ｖｃが上記論理スレフ
シホルド電圧Ｖａ以下であるときにハイレベルとされ、
制御電圧Ｖｃが論理スレンシホルド電圧■ａに達すると
ロウレベルとなる。これにより、インハータ回路Ｎｌは
、電圧比較回路として機能する。

インハータ回路Ｎ１の出力信号は、この電圧比較回路Ｖ
Ｃの出力信号すなわちレンジ制御信号ｒＣとして、レン
ジ制御回路ＲＣに供給される。

レンジ制御回路ＲＣは、制御用のＤ型フリソプフロッ７
’ＦＦと、３ビントのシフトレジスタＳＲを含む。制御
フリフプフロ／プＦＦの入力端子Ｄには、上記電圧比較
回路ＶＣによって形威されるレンジ制御信号ｒｃが供給
される。また、フリソプフロフプＦＦのクロック入力端
子ＣＫには、上記電圧制御型発振回路ＶＣＯによって形
威される基準内部クロック信号φ０が供給される。前述
のように、レンジ制御信号ｒｃは制御電圧Ｖｃが論理ス
レンシホルド電圧Ｖａ以下であるときハイレベルとされ
、制御電圧Ｖｃが論理スレソシホルド電圧Ｖａを超える
ときロウレベルとされる。これにより、制御フリフブフ
ロップＦＦは、制！ＩＩ電圧ＶＣがインバータ回路Ｎ１
の論理スレッシホルド電圧Ｖａに達しないときセット状
態とされ、制御電圧Ｖｃが論理スレフシホルド電圧Ｖａ
を超えレンジ制御信号ｒｃがハイレベルとされるとき基
準内部クロック信号φ０の最初に到来するハイレベルに
よってリセソト状態とされる。

制御フリノプフロフプＦＦの非反転出力信号Ｑは、シフ
トレジスタＳＲのクロノク入力端子ＣＫに供給されると
ともに、ループフィルタリセット信号７！ｆｒとしてル
ープフィルタＬＰに供給される。この制御フリフブフａ
フプＦＦの非反転出力信号Ｑは、フリノブフロフブＦＦ
がリセット状態とされることによってハイレベルとなり
、またフリフプフロフプＦＦがセント状態とされること
によってロウレベルとなる。

レンジ制御回路ＲＣのシフトレジスタＳＲは、直列形態
とされる３ビントのＤ型マスター・スレーブーフリフプ
フロフプによって構威される。シフトレジスタＳＲの第
１〜＠３ビントの非反転出力信号Ｑ１〜Ｑ３は、上記レ
ンジ選択信号ｒ１〜ｒ３として、上述の電圧制御型発振
面路ＶＣＯに供給される。また、その第３ビットの非反
転出力信号Ｑ３は、第ｌビットの人力端子Ｄに供給され
ることによって、シフトレジスタＳＲはリング状のシフ
ト動作を行う。

一方、レンジ制御回路ＲＣのシフトレジスタＳＲには、
特に制限されないが、ＰＬＬ回路の起動時に供給される
システムリセット信号ｓｒが供給される．このシステム
リセット信号ｓｒは、シフトレジスタＳＲの第１ビット
のセント入力端子Ｓに供給され、また第２及び第３ビッ
トのりセント入力端子Ｒに供給される。これにより、シ
フトレジスタＳＲは、ＰＬＬ回路の起動時において、そ
の第１ビットが論理“ｌ”となりまたその第２及び第３
ビットが論理“Ｏ”となるように初期セントされる。ソ
フトレジスタＳＲの第１ビットにセントされた論理“１
”の信号は、以後制御フリフブフロフブＦＦがリセット
状態とされるごとに１ビフトずつシフトされる。つまり
、電圧制御型発振回路ｖＣＯの周波数レンジは、ＰＬＬ
回路の起動時においてその発振周波数が最も低い第１の
周波数レンジとされ、電圧比較回路ＶＣによってレンジ
制御信号ｒｃが形威されるごとに、第２ないし第３の周
波数レンジに切り換えられる．また、第３レンジにおい
てなおレンジ制御信号ｒｃが形威される場合、電圧＄Ｉ
Ｉ御型発振回路ＶＣＯは第｛の周波数レンジに戻される
。

第３図には、この実施例のＰＬＬ回路の電圧制御型発振
回路ＶＣＯの周波数特性を示す一実施例の特性図が示さ
れている。同図において、横軸は制御電圧Ｖｃを示し、
縦軸は電圧制御型発振回路ＶＣ○の発振周波数ｆＯを示
す。この第３図の周波数特性図及び第ｌ図の回路図に従
って、ＰＬＬ回路の電圧制御型発振回路ＶＣＯ及びレン
ジ制御回路ＲＣの動作の概要を説明する。

第３図に示されるように、電圧制御型発振回路ＶＣ○は
３段階の周波数レンジＲｌ−Ｒ３を持つ。

それぞれの周波数レンジは、前述のように、ＭＯＳＦＥ
ＴＱ４．Ｑ６及びＱ８のコンダクタンスが段階的に大き
くなるように設計されることによって実現される。また
、ＭＯＳＦＥＴＱ３．Ｑ５及びＱ７のコンダクタンスが
制御電圧Ｖｃによって変化されることによって、各周波
数レンジはそれぞれ制？Ｍ電圧Ｖｃによって制御される
比較的小さな周波数可変範囲を持つ。

前述のように、ＰＬＬ回路の起動時に供給されるシステ
ムリセット信号Ｓ『によって、電圧制御型発振回路ＶＣ
Ｏは第ｌの周波数レンジＲｌとされる。位相比較回路Ｐ
ＦＣによる基準人カク口フタ信号φ１及び内部クロック
信号φ２の位相比較動作の結果、制御電圧Ｖｃが高くさ
れると、電圧制御型発振回路ＶＣ○の発振周波数ｆｏは
徐々に高くなる。制御電圧Ｖｃがさらに高くされ、その
レベルが電圧比較回路ＶＣの論理スレフシホルド電圧Ｖ
ａに達すると、レンジ制御信号ｒｃがハイレベルからロ
ウレベルに変化する。これにより、レンジ制御回路ＲＣ
の制御フリフブフロフブＦＦがリセット状態とされ、シ
フトレジスタＳＲが１ビットシフトされて、電圧制御型
発振回路■ＣＯの周波数レンジは第２の周波数レンジＲ
２に切り換えられる。また、これと同時に、ループフィ
ルタリセット信号１１ｆｔが形成され、ループフィルタ
ＬＦがリセットされる。これにより、制御電圧Ｖｃはリ
セソトレベル（第ｌのレベル）ＯＶに戻される。

制御電圧Ｖｃがさらに高くされると、同様に制御電圧Ｖ
ｃが論理スレフシホルド電圧Ｖａを超えることによって
電圧制御型発振回路ＶＣ○の周波数レンジは第２の周波
数レンジＲ２から第３の周波数レンジＲ３に切り換えら
れる。また、周波数レンジの切り換え動作が行われるた
びに、制御電圧ＶｃはＯｖに戻される。第３の周波数レ
ンジＲ３に８いてさらに制御電圧Ｖｃが高くされ、その
レベルが論理スレフシホルド電圧Ｖａに達すると、電圧
制御型発振回路ＶＣＯの周波数レンジは第３の周波数レ
ンジＲ３から第１の周波数レンジＲ１に戻される。つま
り、第３の周波数レンジにおいて位相同期が行われない
場合、ＰＬＬ回路は位相同期点を通り過ぎたとみなされ
、第１の周波数レンジＲｌへの切り換え動作が行われる
。

以上のように、この実施例のＰＬＬ回路の電圧制御型発
振回路ＶＣ○は、それぞれ比較的小さな周波数可変範囲
とされ連続しうる３段階の周波数レンジを持つ。これら
の周波数レンジは、制御電圧ＶＣが所定の論理スレフシ
ホルド電圧Ｖａに達したことを判定することによって自
動的に切り換えられ、位相同期制御が行われる。このた
め、この実施例のＰＬＬ回路は、総合的に比較的大きな
周波数可変範囲を持つにもかかわらず、個々の周波数レ
ンジが比較約小さな周波数可変範囲とされることによっ
て、制御電圧Ｖｃの単位変化量に対する発振周波数の変
化量は小さくされる。したがって、ジソタが削減され通
信系としてのＳ　／　Ｎ比が改善されるとともに、比較
的大きな周波数変化範囲を持つことによってプロセスバ
ラッキを救済しうる確立が高くなり、製品歩留りが向上
されるものである。

以上の本実施例に示されるように、この発明をディジタ
ル通信装置に用いられるＰＬＬ回路に通用した場合、次
のような効果が得られる。すなわち、（１）ＰＬＬ回路に、それぞれ連続しうる小さい周波数
可変範囲を持・つ複数の周波数レンジを有する電圧ｉｉ
ｉＩ１御型発振回路と、制御電圧が所定の論理スレンシ
ホルドレベルに達したことを検出して自勅的に上記電圧
制御型発振回路の周波数レンジの切り換えを行うレンジ
制御回路を設けることで、ＰＬＬ回路の周波数可変範囲
を拡大できるとこもに、制！Ｉ′Ｉ電圧の単位変化量に
対する個々の周波敗レンジの周波数変化量を小さくでき
るという効果が得られる。

（２）上記（１）項において制御電圧の単位変化量に対
する個々の周波数レンジの周波数変化量が小さくされる
ことにより、ジフタを減らすことができ、ＰＬＬ回路を
含む通信系のＳ　／　Ｎ比を向上できるという効果が得
られる。

（３）上記（｛）項においてＰＬＬ回路の周波数可変範
囲が拡大されることにより、ＰＬＬ回路が含まれる半導
体集積回路のプロセスハラツキをＭｊ？ｆｒシうる確立
を高くすることができ、製品歩留りを向上できるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の電圧
制御型発振回路ＶＣ○の発振回路はリングオシレー夕で
なくてもよいし、周波数レンジの数は４つ以上あっても
よい。

また、レンジ制御回路ＲＣのシフトレジスタＳＲに代え
て、アンプダウンカウンタを用いることもよい。この場
合、制御電圧Ｖｃのレベルを例えば低い方の論理スレフ
シホルド電圧ｖｂでも判定することによって、周波数レ
ンジを両方向に切り換えられるようにしてもよい。電圧
制御型発振回路ＶＣ○の周波数レンジは、ＰＬＬ回路の
起動時に行われるリセット動作によって、中間の第２の
周波数レンジＲ２となるようにしてもよい。また、ＰＬ
Ｌ回路の引き込み時間の短縮を図るための各種の対策が
採られるものであってもよい。さらに、第１図に示した
電圧制御型発振回路■ＣＯ等の具体的な回路構成やＰＬ
Ｌ回路のブロック構戒等は、種々の実施形態を採りうる
。

以上の説明では主として本発明者によってなされた発明
をその背景となったディジタル通信装置に用いられるＰ
ＬＬ回路に通用した場合について説明したが、そ？＋．
に限定されるものではなく、例え；よディジタル電話交
ｉ１！！装置など他の各踵のディジタル装置に用いられ
るＰＬＬ回路にｉ）Ａ用できる。本発明は、少たくとも
基準人カクロック信号に位相同期された内部クロノク信
号を形成するためのＰＬＬ回路及びそのようなＰ　Ｌ　
Ｌ回路を内蔵する半導体装置には通用できる，〔発萌の効果］本願に．Ｆ３いて開示される発明のうち代表的なものに
よって得られる効果を簡単に説明すれば、下記のと８り
である。すなわち、ＰＬＬ回路に、それぞれ連続しうる
小さい周波数可変範囲を持つ複数の周波数レンジをＨす
る電圧制御型発振回路と、制御電圧が所定の論理スレノ
シホルドレベルに達したことを検出して自動的に上記電
圧制御型発振回路の周波数レンジの切り換えを行うレン
ジ制御回路を設けることで、ＰＬＬ回路の周波数可変範
囲を拡大できるとともにＩ＋御電圧の単位変化量に対す
る涸々の周波数レンジの周波数変化量を小さくすること
ができ、プロセスハラツキを救済し製品歩留りを向上で
きるとともにジノタを削減しＰＬ　Ｌ回路を含む通信系
のＳ／Ｎ比を向上できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたＰＬＬ回路の電圧制御
型発振回路及びレンジ制御回路の一実施例を示す回路図
、第２図は、第１図の電圧制御型発振回路及びレンジ制御
回路を含むＰＬＬ回路の一実施例を示すブロフク図、第３図は、第１図の電圧制御型発振回路の一実施例を示
ナ周波数特性図、第４図は、従来のＰＬＬ回路の電圧制御型発振回路の一
例を示す周波数特性図である。ＶＣ○・・一電圧制御型発振回路、ＲＣ・・・レンジ制
御回路、ＶＣ・・・電圧比較回路、ＬＦ・　・・ループ
フィルタ。Ｑ１〜Ｑ２・・・ＰチャンネルＭＯＳＦＥＴ，Ｑ３〜Ｑ
９・・・ＮチャンネルＭＯＳＦＥＴ，Ｎ１　〜Ｎ６　・
　・〜　ＩＳ６　　・　・フプ、ＳＲ・ＰＦＣ　　・　・路。・ＣＭＯＳインハータ回路、１５１・電流源、ＦＦ・・・フリフプフロー・シフトレジスタ。・位相比較回路、ＦＤ・・・分周回 −

Claims

【特許請求の範囲】１、基準入力クロック信号と内部クロック信号の位相と
を比較し所定の位相差信号を形成する位相比較回路と、
上記位相差信号に従って位相制御電圧を形成するループ
フィルタと、その発振周波数が上記位相制御電圧に従っ
て制御されかつ連続しうる複数の周波数レンジを有する
電圧制御型発振回路と、上記位相制御電圧が所定の第２
のレベルに達したことを判定する電圧比較回路と、上記
電圧比較回路の出力信号に従って上記電圧制御型発振回
路のレンジ切り換えを行うレンジ制御回路とを具備する
ことを特徴とするＰＬＬ回路。２、上記ループフィルタは、リセット信号に従って上記
位相制御電圧を所定の第１のレベルに戻すリセット機能
を有し、上記電圧比較回路は、上記位相制御電圧が所定
の上記第２のレベルに達したことを判定してレンジ制御
信号を形成する機能を有し、上記レンジ制御回路は、上
記レンジ制御信号に従って上記電圧制御型発振回路の周
波数レンジを指定するためのレンジ選択信号を形成する
とともに上記リセット信号を形成する機能を有するもの
であって、上記位相制御電圧は、上記レンジ切り換え動
作にともなってリセットされかつ上記第１のレベルから
上記第２のレベルの間で繰り返し変化されるものである
ことを特徴とする特許請求の範囲第１項記載のＰＬＬ回
路。