KR100806585B1

KR100806585B1 - 위상고정 주파수 합성회로 및 방법

Info

Publication number: KR100806585B1
Application number: KR1020060076151A
Authority: KR
Inventors: 최윤영; 박영철
Original assignee: (주)카이로넷
Priority date: 2006-08-11
Filing date: 2006-08-11
Publication date: 2008-02-28
Also published as: KR20080014440A

Abstract

위상고정 주파수합성회로 및 방법을 개시한다. 본 발명의 회로는 본 발명의 회로는 위상주파수검출기, 차지펌프회로, 루프필터, 전압제어발진기, 분주기를 포함한다. 위상주파수검출기는 기준신호와 피드백신호의 위상을 비교하여 업/다운 펄스신호를 발생한다. 차지펌프회로는 초기에는 바이어스 전류값을 정상치 보다 크게 설정한 상태에서 업/다운 펄스신호에 응답하여 가변되는 전류신호를 발생하고, 락 상태가 검출되면 바이어스 전류값을 정상치로 변경하여 정상치로 변경한 후 상기 업/다운 펄스신호에 응답하여 가변되는 전류신호를 발생한다. 따라서 락 상태에 응답하여 차지펌프회로의 바이어스 전류를 제어함으로서 PLL의 락킹 타임을 고속으로 갸져갈 수 있다.

Description

위상고정 주파수 합성회로 및 방법{Circuits and Method for Locking Fast in Phase Lock Frequency Synthesizer}

도 1은 프로그램 카운터를 사용하는 일반적인 PLL의 블록도이다.

도 2는 고속으로 동작하는 프리 스케일러를 사용하는 PLL의 블록도를 나타낸다.

도 3은 본 발명에 의한 고속 락킹 위상동기회로(FL-PLL:Fast Locking PLL)의 블록도를 나타낸다.

도 4는 본 발명에 의한 고속 락킹 위상동기회로(FL-PLL:Fast Locking PLL)의 바람직한 일 실시예를 나타낸다.

도 5는 본 발명에 따른 위상동기회로의 락킹 타임을 설명하기 위한 타이밍도를 나타낸다.

본 발명은 위상고정 주파수합성회로 및 방법에 관한 것으로 특히 고속신호처리 분야로 그 적용범위를 확대시키기 위하여 락킹 타임을 빠르게 가져갈 수 있는 위상고정 주파수합성회로 및 방법에 관한 것이다.

통상적으로 기준 주파수를 입력하여 주파수가 다르나 기준주파수에 위상 동기된 출력주파수를 생성하기 위한 위성고정 주파수 합성회로가 널리 사용되고 있다. 위성고정 주파수합성회로의 핵심 구성요소는 위상제어루프회로(PLL : Phase Locked Loop; 이하 PLL이라 칭함)이다. PLL은 는 디지털 시스템에서 외부에서 공급되는 기준클록신호에 동기된 내부클록신호를 발생하거나 무선통신 시스템에서 고주파 수신된 신호에 주파수 및 위상이 동기된 국부발진신호 등을 발생하는 데 사용된다. PLL은 개별 반도체 칩으로 생산되거나 다른 시스템과 함께 칩 상에 만들어지거나 한다. 개별 PLL 칩은 다양한 주파수에서 사용 가능하도록 넓은 주파수대역을 커버링하도록 만들어진다. 최근에 통신 시스템, 예컨대 휴대 단말기의 멀티 밴드화 추세에 따라 광대역 PLL의 요구가 높아지고 있다.

이와 같은 광대역 PLL의 구현은 넓은 대역에서 여러 주파수 대역을 사용할 때, 설계상의 한계 때문에 보다 빠른 Lock 시간을 갖는 온 칩 PLL를 구현할 수 없는 문제점이 있다.

본 발명의 목적은 이와 같은 문제점을 해결하기 위하여 락킹 이전에는 PLL의 설계 특성을 만족하는 큰 차지펌프 전류이득을 설정하고, PLL이 락킹된 이후에는 차지펌프 전류이득을 정상 설계치 값으로 복원하는 것에 의해 보다 빠르게 락킹되게 하여 전체 PLL의 락킹 시간을 빠르게 할 수 있는 위상고정 주파수 합성회로 및 방법을 제공하는 데 있다.

본 발명의 다른 목적은 락킹 검출에 응답하여 차지펌프회로의 전류이득을 가 변시킬 수 있는 위상고정 주파수 합성회로를 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 회로는 위상주파수검출기, 차지펌프회로, 루프필터, 전압제어발진기, 분주기를 포함한다. 위상주파수검출기는 기준신호와 피드백신호의 위상을 비교하여 업/다운 펄스신호를 발생한다. 차지펌프회로는 초기에는 바이어스 전류값을 정상치 보다 크게 설정한 상태에서 업/다운 펄스신호에 응답하여 가변되는 전류신호를 발생하고, 락 상태가 검출되면 바이어스 전류값을 정상치로 변경하여 정상치로 변경한 후 상기 업/다운 펄스신호에 응답하여 가변되는 전류신호를 발생한다. 루프필터는 차지펌프회로로부터 제공되는 전류신호를 적분하여 제어전압신호를 발생한다. 전압제어발진기는 루프필터로부터 제공되는 제어전압신호에 응답하여 출력신호의 주파수를 변경한다. 분주기는 출력신호를 분주하여 피드백신호를 발생한다.

본 발명에서 차지펌프회로는 업 바이어스 제어신호에 응답하여 가변되는 업 바이어스 전류를 상기 위상주파수검출기의 업 신호에 응답하여 출력노드에 스위칭하는 풀업 회로와, 다운 바이어스 제어신호에 응답하여 가변되는 다운 바이어스 전류를 상기 위상주파수검출기의 다운 신호에 응답하여 출력노드에 스위칭하는 풀다운 회로와, 기준신호와 피드백신호를 입력하여 락 상태를 검출하고 락 검출신호를 발생하는 락 검출기와, 초기에는 상기 업 및 다운 바이어스 전류가 정상치 보다 큰 값을 가지도록 업 및 다운 바이어스 제어신호를 발생하고, 락 검출신호에 응답하여 락 상태가 검출되면 업 및 다운 바이어스 전류가 정상치의 값을 가지도록 업 및 다 운 바이어스 제어신호를 발생하는 바이어스 제어부를 포함한다.

여기서 바이어스 제어부는 기준전류를 발생하기 위한 기준전류 발생부와, 초기에는 기준전류에 비례하여 보다 큰 값을 가진 바이어스 전류를 발생하고 락 검출신호에 응답하여 락 상태가 검출되면 바이어스 전류의 발생을 중지하는 전류 프로그램부와, 기준전류와 상기 바이어스 전류의 합을 상기 풀업회로 및 풀다운 회로에 제공되는 업 및 다운 바이어스 제어신호로 각각 출력하는 출력부를 포함하는 것이 바람직하다. 여기서 전류 프로그램부는 락 검출신호에 응답하여 n 비트 코드값를 출력하는 로직회로와, n비트 코드값에 응답하여 스위칭되는 복수의 스위치소자들을 포함하는 스위치 어레이와, 기준전류 발생부에 전류 미러 결합되고 스위치 어레이를 통하여 복수의 바이어스 전류를 발생하는 복수의 전류소스들을 포함한다.

본 발명의 방법은 기준신호와 피드백신호의 위상을 비교하여 업/다운신호를 발생하고, 초기에는 바이어스 전류값을 정상치 보다 크게 설정한 상태에서 업/다운 펄스신호에 응답하여 가변되는 전류신호를 발생하고, 락 상태가 검출되면 바이어스 전류값을 정상치로 변경하여 정상치로 변경한 후 상기 업/다운 펄스신호에 응답하여 가변되는 전류신호를 발생한다. 이어서 차지펌프회로로부터 제공되는 전류신호를 적분하여 제어전압신호를 발생하고, 루프필터로부터 제공되는 제어전압신호에 응답하여 출력신호의 주파수를 변경한다. 이 출력신호를 분주하여 피드백신호를 발생한다.

본 발명에서 위상제어루프(PLL : Phase Locked Loop)는 동일한 개념으로 위상고정루프 또는 위상동기루프 등으로 표현하기도 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.

본 발명의 이해를 돕기 위하여 실시예를 설명하기 전에 주파수 합성기에서 사용되는 일반적인 PLL에 대해 설명하고자 한다.

도 1은 주파수 합성기에서 프로그램 카운터를 사용하는 일반적인 PLL의 블록도이다.

도 1을 참조하면 PLL(10)은 위상비교기(12), 저역여파기(14), 전압제어발진기(16) 및 분주기(18)를 포함한다. 위상비교기(12)는 외부 클럭 신호(ECLK)의 기준 주파수 fr과 비교 클럭 신호(PCLK)의 비교 주파수 fp을 비교하여 위상차에 따른 출력신호를 발생한다. 여기서 위상비교기(12)는 위상주파수검출기(PFD)와 차지펌프회로(CP)를 포함한다. 차지펌프회로(CP)는 위상주파수검출기(PFD)에서 검출된 위상차에 따라 가변되는 전류신호를 출력신호로 발생한다. 저역 여파기(14)는 위상 비교기(10)의 출력신호를 즉 전류신호의 리플을 필터링하여 평균 레벨을 유지하는 전압신호를 발생한다. 전압제어발진기(16)는 저역 여파기(14)로부터 제공되는 전압신호에 따라 주파수가 가변되는 내부 클록 신호(ICLK)를 발생한다. 분주기(18)는 내부 클록 신호를 입력하여 프로그램된 일정 1/N 분주비로 분주하여 비교 클록 신호(PCLK)를 발생한다.

즉, 내부 클럭 신호(ICLK)의 주파수 fvco는 분주기(18)에 의해 1/N 분주되어, 비교 주파수 fp로써 부궤환되어 위상 비교기(12)에 비교 클록 신호(PCLK)로 입 력된다. 이때, 전압제어발진기(16)의 출력 주파수 fvco는 다음 수학식1에 의해 정의된다.

[수학식1]

여기서, fp=fr이므로, 수학식1은 정리하면 다음 수학식2와 같이 나타낼 수 있다.

[수학식2]

수학식2에서 N 값을 변경하여 기준 주파수 fr의 스텝으로 출력 주파수 fvco를 변화시킬 수 있다는 것을 알 수 있다.

따라서, 출력 주파수 fvco를 각종 통신기기의 로컬 오실레이터 등에 사용하면, 1개의 수정발진기로부터 제공된 기준 주파수를 이용하여 여러 가지 주파수를 생성할 수 있다. 이와 같이 생성된 주파수는 수정발진기와 동등한 안정도를 갖는다. 여기서, 출력 주파수 fvco가 높아지면 분주기(18)로 직접 분주하기 어려워진다.

따라서, 도 2에 도시된 바와 같은 고속으로 동작하는 프리스케일러를 사용하 는 위상 제어 루프 회로를 사용한다.

도 2는 프리 스케일러를 사용하는 일반적인 PLL를 나타낸 블록도이다.

도 2를 참조하면, PLL(20)은 상술한 PLL(10)과 비교하여 내부 클록 신호(ICLK)를 입력하여 1/M 분주하고 분주된 신호를 분주기(18)에 제공하는 프리 스케일러(19)를 더 포함한 점이 다르다.

전압제어발진기(16)의 출력 주파수 fvco는 먼저 프리스케일러(19)에서 1/M로 분주되고, 다시 분주기(18)에 의해 1/N 분주되어, 비교 주파수 fp로써 부궤환되어 위상 비교기(12)에 입력된다.

여기서, 비교 주파수 fp는 수학식3과 같이 정의된다.

[수학식3]

따라서, 출력 주파수 fvco는 수학식4와 같이 정리된다. 여기서, fp=fr이다.

[수학식4]

수학식4에서 분주기(18)의 분주비 N을 변화시키면, 출력 주파수 fvco는 M × fr의 스텝으로 변한다. 따라서, 채널의 주파수 간격인 채널 세퍼레이션은 M × fr로 되고, 신시사이저에서의 기준 주파수 fr은 채널 세퍼레이션의 분주비 1/M로 된다.

상술한 바와 같이 종래 기술에 따른 PLL은 넓은 대역에서 여러 주파수 대역을 사용할 때 설계상의 한계 때문에 보다 빠른 Lock 시간을 갖는 온 칩 PLL를 구현할 수 없는 문제점이 있다.

도 3은 본 발명에 의한 주파수 합성기의 고속 락킹 위상동기회로(FL-PLL:Fast Locking PLL)의 블록도를 나타내고 도 4는 본 발명에 의한 고속 락킹 위상동기회로(FL-PLL:Fast Locking PLL)의 바람직한 일 실시예를 나타낸다.

도 3을 참조하면, 본 발명의 FL-PLL(100)은 위상주파수검출기(110), 차치펌프회로(120), 루프필터(130), 전압제어발진기(140), 분주기(150)를 포함한다.

위상주파수검출기(110)는 외부 클록신호(ECLK)와 비교 클록신호(PCLK)를 입력하여 두 신호의 위상차에 따라 업신호와 다운신호를 출력한다. 차지펌프회로(120)는 위상주파수검출기(110)의 업신호 및 다운신호를 입력하여 대응하는 전류신호를 출력한다. 루프필터(130)는 차지펌프회로(120)로부터 제공되는 전류신호의 리플을 제거하여(적분하여) 전류신호의 평균 레벨을 가진 전압신호를 출력한다. 전압제어발진기(140)는 전압신호를 입력하여 출력 클록신호 또는 내부 클록신호(ICLK)를 출력한다. 분주기(150)는 내부 클록신호(ICLK)를 입력하여 프로그램된 분주비로 분주하여 주파수 분주된 피드백 신호를 발생하고 이 피드백 신호를 비교 클록신호(PCLK)로 위상 검출기(110)에 제공한다.

도 4를 참조하면, 본 발명의 차지펌프회로(120)는 풀업회로(122), 풀다운회로(124), 락 검출부(126), 바이어스 제어부(128)를 포함한다.

풀업회로(122)는 전원단자(VCC)와 출력노드(ON) 사이에 직렬로 연결된 PMOS 트랜지스터(PM9, PM10)로 구성된다. PM9의 게이트에는 위상주파수검출기(110)로 제공되는 업신호(VUP)가 인가되고 PM10의 게이트에는 바이어스 제어부(128)의 업 바이어스 신호(BUP) 인가된다.

풀다운회로(124)는 접지단자(VSS)와 출력노드(ON) 사이에 직렬로 연결된 NMOS 트랜지스터(NM2, NM3)로 구성된다. NM3의 게이트에는 위상주파수검출기(110)로 제공되는 다운신호(VDW)가 인가되고 NM2의 게이트에는 다운 바이어스신호(BDW)가 인가된다.

락 검출기(126)는 외부 클록신호(ECLK)와 비교 클록신호(PCLK)를 입력하여 락 검출신호(LKD)를 발생한다. 랄 검출기(126)는 일반적으로 알려진 락 검출회로를 적용하여 구성된다. 그러므로 구체적인 설명은 생략한다. 락 검출신호(LKD)는 락 상태 이전에는 로우 상태를 유지하고 락 상태 이후에는 하이상태를 유지하는 펄스신호로 구성된다. 즉, 락 검출신호(LKD)의 상태가 로우 상태에서 하이상태로 상태 천이되는 시점을 락 검출시점으로 판단한다.

바이어스 제어부(128)는 기준신호 발생부(128a), 전류 프로그램부(128b), 출력부(128c)를 포함한다.

기준신호 발생부(128a)는 전류소스(CS1), PMOS 트랜지스터(PM1, PM2)로 구성된다. PMOS 트랜지스터(PM1, PM2)는 전류미러 결합되어 전류소스(CS1)에 의해 설정된 기준전류를 미러링하여 노드(N1)에 제공한다.

전류 프로그램부(128b)는 로직회로(LC)와 스위치 어레이(SW1~SW5)와 PMOS 트랜지스터(PM3~PM7)로 구성된다. 로직회로(LC)는 락 검출신호(LKD)를 입력하여 락 검출신호의 로우상태에서는 최대 전류를 노드(N1)에 공급하기 위하여 코드값(11111)을 발생하고, 락 상태인 하이상태에서는 코드값(00000)을 발생한다. 예컨대, 로직회로는 5개의 D형 플립플롭을 사용하여 락 검출신호의 상태가 로우상태이면 D형 플립플롭의 출력신호가 모두 하이상태 즉"1"상태로 출력되게 세팅시키고 하이상태이면 D형 플립플롭의 출력신호가 모두 로우상태 즉"0"상태로 출력되게 리셋시키는 것에 의해 달성될 수 있다.

또한, 로직회로(LC)는 5비트 다운 카운터로 구성하여 락 검출신호의 초기 로우상태에서 다운 카운팅을 시작하여 그 출력값이 "11111"에서 "00000"로 연속하여 점차 감소되는 코드값을 발생하고 하이상태로 천이되면 다운 카운터의 출력을 "00000" 상태로 유지되도록 구현될 수도 있다.

스위치 어레이(SW1~SW5)는 로직회로(LC)로부터 제공되는 코드값의 각 비트에 대응하고 각 비트의 "1" 상태에서는 턴온되고 "0"상태에서는 턴오프된다.

PMOS 트랜지스터(PM3~PM7)는 기준신호 발생부(128a)의 PM1에 전류미러 결합되고 PM1의 전류구동능력(W/L:채널폭/채널길이)에 대해 x1, x2, x4, x8, x16의 비율로 구현된다. 그러므로, 각 PM3~PM7은 설계된 전류구동능력에 대응하는 전류를 노드(N1)에 각각 제공하는 전류소스로 동작하게 된다. 따라서, 기준전류를 I라면 전류 프로그램에서 노드(N1) 제공할 수 있는 최대 전류값은 기준전류의 31배로 설정되게 된다. 이들 전류들은 스위치(SW1~SW5)의 턴온상태를 통하여 노드(N1)에 전달될 수 있다. 그러므로 이들 스위치의 턴온/턴오프 조합에 따라 바이어스 전류는 기준전류의 1배~32배 사이에서 프로그램할 수 있다.

출력부(128c)는 NMOS트랜지스터(NM1, NM2), PMOS 트랜지스터(PM8)로 구성된다. NM1 및 NM2는 전류미러 결합되어 노드(N1)에 흐르는 전류와 동일한 전류를 노드(N2)에 흐르게 한다. 또한 NM1은 풀다운 회로(124)의 NM3와 전류미러 결합되므로 노드(N1)에 흐르는 전류와 동일한 전류의 바이어스 전류를 출력노드(ON)에 구동할 수 있는 상태로 NM3가 바이어스 된다. PM8은 풀업 회로(122)의 PM10과 전류미러 결합되므로 노드(N2)에 흐르는 전류와 동일한 전류의 바이어스 전류를 출력노드(ON)에 구동할 수 있는 상태로 PM10이 바이어스 된다.

따라서 초기에는 최대 전류로 피드백신호의 주파수가 기준신호의 주파수를 추종하도록 하여 락 상태를 신속하게 이룰 수 있게 한다. 락 상태로 진입하면 정상상태, 즉 기준전류 수준으로 지속적인 락 상태가 유지되도록 제어한다.

도 5를 참조하면, A 파형은 차지펌프회로의 전류 게인을 0.4mA로 한 경우이고 B파형은 전류게인을 4mA로 설정하고, 락 이후에는 차지펌프회로의 전류 게인을 0.4mA로 설정한 경우를 나타낸다. C 파형은 락 검출상태를 나타낸 파형이다. B 파형의 경우가 A 파형의 경우에 비하여 락킹 타임이 약 50%정도 빠르게 수행되고 있음을 알 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

이상에서 살펴본 바와 같이, 본 발명에 따른 고속 락킹 위상동기회로는 초기에는 차지펌프회로의 전류게인을 정상치 보다 크게 하여 락킹 동작을 빠르게 하고 락킹 이후에는 차지펌프회로의 전류게인을 정상치로 복원하는 것에 의해 PLL의 성능을 향상시킨다.

본 발명을 내장할 경우, PLL 전체 회로를 단일 칩으로 구성시 보다 빠른 락 타임에도 PLL의 우수한 성능이 구현 가능 하다. 본 발명은 보다 넓은 주파수를 감당하는 PLL설계시 효과적으로 PLL 설계가 가능하다.

Claims

기준신호와 피드백신호의 위상을 비교하여 업/다운 펄스신호를 발생하는 위상주파수검출기와, 초기에는 바이어스 전류값을 정상치 보다 크게 설정한 상태에서 상기 업/다운 펄스신호에 응답하여 가변되는 전류신호를 발생하고, 락 상태가 검출되면 상기 바이어스 전류값을 정상치로 변경하여 정상치로 변경한 후 상기 업/다운 펄스신호에 응답하여 가변되는 전류신호를 발생하는 차지펌프회로와, 상기 차지펌프회로로부터 제공되는 전류신호를 적분하여 제어전압신호를 발생하는 루프필터와, 상기 루프필터로부터 제공되는 제어전압신호에 응답하여 출력신호의 주파수를 변경하는 전압제어발진기와, 상기 출력신호를 분주하여 피드백신호를 발생하고 발생된 피드백 신호를 상기 위상주파수검출기에 제공하는 분주기를 구비하고,

상기 차지펌프회로는 업 바이어스 제어신호에 응답하여 가변되는 업 바이어스 전류를 상기 위상주파수검출기의 업 신호에 응답하여 출력노드에 스위칭하는 풀업 회로와, 다운 바이어스 제어신호에 응답하여 가변되는 다운 바이어스 전류를 상기 위상주파수검출기의 다운 신호에 응답하여 출력노드에 스위칭하는 풀다운 회로와, 상기 기준신호와 피드백신호를 입력하여 락 상태를 검출하고 락 검출신호를 발생하는 락 검출기와, 초기에는 상기 업 및 다운 바이어스 전류가 정상치 보다 큰 값을 가지도록 상기 업 및 다운 바이어스 제어신호를 발생하고, 상기 락 검출신호에 응답하여 락 상태가 검출되면 상기 업 및 다운 바이어스 전류가 정상치의 값을 가지도록 상기 업 및 다운 바이어스 제어신호를 발생하는 바이어스 제어부를 구비하고,

상기 바이어스 제어부는 기준전류를 발생하기 위한 기준전류 발생부와, 초기에는 상기 기준전류에 비례하여 보다 큰 값을 가진 바이어스 전류를 발생하고 상기 락 검출신호에 응답하여 락 상태가 검출되면 바이어스 전류의 발생을 중지하는 전류 프로그램부와, 상기 기준전류와 상기 바이어스 전류의 합을 상기 풀업회로 및 풀다운 회로에 제공되는 업 및 다운 바이어스 제어신호로 각각 출력하는 출력부를 구비한 것을 특징으로 하는 위상고정 주파수 합성회로.
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제1항에 있어서, 상기 전류 프로그램부는

상기 락 검출신호에 응답하여 n 비트 코드값를 출력하는 로직회로;

상기 n비트 코드값에 응답하여 스위칭되는 복수의 스위치소자들을 포함하는 스위치 어레이; 및

상기 기준전류 발생부에 전류 미러 결합되고 상기 스위치 어레이를 통하여 복수의 바이어스 전류를 발생하는 복수의 전류소스들을 구비한 것을 특징으로 하는 위상고정 주파수 합성회로.
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