KR20020060097A - 가변출력주파수를 갖는 ｐｌｌ 회로 - Google Patents

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Abstract

위상동기루프 (PLL) 회로는 역바이어스된 다이오드에 의해 구현되는 제 1 커패시턴스 (C4) 및 MOS 커패시터에 의해 구현되는 제 2 커패시턴스 (C1 내지 C3) 를 포함하는 병렬 공진 회로를 갖는 VCO (11) 를 포함한다. 기준주파수에 관한 발진주파수의 록-인시에, 제 1 가변커패시턴스 (C4) 를 제어하는 동조전압에 기초하여 발진주파수가 일탈하는지가 조사된다. 온도 변화 등에 기인하여 일탈이 관찰된다면, 제 2 가변커패시터 (C1 내지 C3) 에 대한 제어전압을 보정하여 일탈을 보상한다.

Description

가변출력주파수를 갖는 ＰＬＬ 회로{PLL CIRCUIT HAVING A VARIABLE OUTPUT FREQUENCY}
본 발명은 가변출력주파수를 갖는 위상동기루프 (PLL) 회로에 관한 것으로, 특히, 조정가능한 출력주파수를 갖는 PLL회로의 개선에 관한 것이다.
PLL회로는 국부 발진주파수를 발생시키는 다양한 장비에 이용하고 있다. PLL회로가 소형경량이 항상 요구되는 이동전화 또는 GPS수신기에 설치된다는 점에서, PLL회로는 소형화 되어야 하며, 예를 들면, 전자 부품의 숫자를 감소시켜 더 낮은 비용으로 제조되어야 한다.
도 1 은 VCO (41), VCO (41) 로부터의 출력 신호를 숫자 N으로 분주하여 N분주된 주파수 신호를 출력하는 N-분주기 (47), 기준주파수발진기 (46), 숫자 R에 의해 기준주파수를 숫자 R로 분주하여 R분주된 주파수 신호를 출력하는 R-분주기 (45), 숫자 N을 저장하는 레지스터 (48), 숫자 R을 저장하는 레지스터 (49), N분주된 주파수 신호의 위상을 R분주된 주파수 신호의 위상과 비교하는 위상비교기(44), 위상비교기 (44) 로부터 비교결과를 수신하는 충전펌프 (43), 및 충전펌프 (43) 로부터의 출력중 저주파수 성분을 통과시켜 VCO (41) 에 대한 제어전압을 발생시키는 루프필터 (loop filter) (저역통과필터) (42) 를 포함하는 종래의 PLL회로를 나타낸다.
루프필터 (42) 로부터의 제어신호는 실질적으로 N-분주기 (48) 로부터의 출력의 위상과 R-분주기 (49) 로부터의 출력의 위상간의 차이의 적분된 신호이다. VCO (41) 로부터의 출력주파수가, 예를 들면, 이동 전화기의 변조 및 복조에서 국부 발진기 주파수 신호로서 이용된다.
N-분주기 (47) 에서 VCO (41) 로부터의 출력을 분주하는 숫자 N은 PLL회로의 외부에 설치된 CPU 로부터 숫자 N을 수신하는 레지스터 (48) 에 저장된다.
온도보상수정발진기 (TCXO) 는 통상 기준주파수발진기 (46) 로 이용된다. R-분주기 (45) 에서 기준주파수를 분주하는 숫자 R은 외부 CPU로부터 숫자 R을 수신하는 레지스터 (49) 에 저장된다. 숫자 N 및 R은 스트로브 신호의 타이밍시에 PLL회로에 입력된다.
PLL회로의 부궤환루프는 그 출력발진주파수가 기준주파수와 숫자 N 및 R에 의해 정의되는 특정 주파수에 록-인하도록 한다. 좀 더 자세히 설멸하면, VCO (41) 로부터의 출력발진주파수 fvco가 기준주파수 ftcxo및 숫자 N 및 R의 함수로 표현된다.
fvco=N×ftcxo/R (1).
VCO (41) 및 기준주파수발진기 (46) 을 제외하고는, 통상, 이상에서 설명된 바와 같이, PLL회로의 전자 부품들이 하나의 LSI 또는 LSI칩에 집적될 수 있다. 수정 발진기가 LSI에 설치될 수 없고, 온도보상된 출력주파수를 갖는 정확한 주파수 발진기는 수정 발진기 없이는 제조될 수 없기 때문에, 기준주파수발진기 (46) 는 LSI에 집적되지 않는다.
종래기술에서는, VCO의 출력주파수가 주위 온도의 변화 및 변이 또는 그 부품들의 특성의 편차에 기인하여 크게 변하고, 정확한 발진주파수를 발생하도록 온도 변화등을 보상하도록 LSI에서의 출력주파수를 조정하는 것은 달성하기 어렵기 때문에, VCO (41) 는 LSI에 집적되지 않는다. 따라서, 통상 VCO (41) 는 단독의 기판에 장착되고, 정확한 주파수 범위를 발생하고, 설치전에 적절한 온도 특성을 갖도록 조정된 후에, LSI 외부에 설치된 전용 부품으로서 PLL회로에 설치된다.
VCO를 LSI회로내에 설치하는 몇몇 제안들이 최근에 제안되었다. 예를 들면, 2000 IEEE 라디오주파수집적회로 심포지엄 요약집 페이지 65-68의 J.M.Mourant, J.Imboronen 및 Teksbury의 "A Low Phase Noise Monolithic VCO in SiGe BiCMOS" 라는 문헌은 도 2 의 VCO를 나타낸다. 또한, 도 3 은 도 2 의 VCO의 단순화된 등가회로도를 나타낸다. 도 3 은 단지 LSI에 일반적으로 사용되는 통상의 차동 발진기의 구성을 갖는 도 2 의 등가회로의 단일 단을 나타낸다.
도 2 에 나타난 차동 발진기는 복수의 pMOS 트랜지스터들쌍들 (M00과 M10), (M01과 M11), (M02과 M12), 및 (M03과 M13) 을 포함하고, pMOS 트랜지스터들의 각 쌍의 소스들과 드레인들이 일련의 MOS 커패시터쌍을 형성하도록 함께 연결된다.제어전압 (CONT0, CONT1, CONT2 또는 CONT3) 이 각 트랜지스터쌍의 공통소스 및 드레인에 인가되어 각 MOS커패시터의 커패시턴스를 변화시키고, 그럼으로써 가변커패시턴스를 형성한다. 이 가변커패시턴스들은 도 3 의 참조 부호 C0, C1, C2 및 C3 로 나타난다.
다이오드쌍 (D04 및 D14) 는 각각의 pMOS 트랜지스터들의 게이트들에 연결된 캐소드들 및 함께 연결된 애노드들을 갖는다. VCC 보다 낮은 전압을 갖는 동조전압신호 (TUNE) 가 다이오드 (D04 및 D14) 의 애노드에 인가되어, 다이오드 (D04 및 D14) 가 역바이어스됨으로써, 도 3 에 도면부호 (C4) 로 나타난 가변커패시턴스를 갖는 또 다른 커패시터쌍을 형성한다.
한 쌍의 바이폴라트랜지스터 (Q01 및 Q11) 가 제공되고, 이 각각은 커패시터 (C05 또는 C15) 및 리액터 (L12 또는 L02) 에 의해 바이폴라트랜지스터 (Q01 및 Q11) 중 다른 하나의 콜렉터 전압을 분주하는 전압이 인가된 베이스를 갖는다. 따라서, 각각의 바이폴라트랜지스터 (Q01 및 Q11) 는 도 3 의 부호 (Q1) 로 도시된 음의 레지스턴스 (-R) 를 갖는다. 한 쌍의 코일 (L01 또는 L11) 이 도 3 의 인덕턴스 (L1) 에 대응하여 전원선 (VCC) 및 각각의 pMOS 트랜지스터의 게이트들 사이에 연결된다.
도 3 에서 인덕턴스 (L1) 및 가변커패시턴스 (C0 내지 C4) 는 병렬공진회로을 형성한다.
바이폴라트랜지스터에서 도 3 의 가변커패시턴스 (C0 내지 C4) 및 인덕턴스 (L1) 의 레지스턴스 성분들의 총 레지스턴스 (R) 를 상쇄시키는 음의 레지스턴스(-R) 를 달성함으로써, 병렬공진회로는 공진주파수 fosc:
fosc=1/{2π(L1×(C0+C1+C2+C3+C4)1/2} (2).
에서 발진한다.
인덕턴스 (L1) 가 LSI에 설치된 코일에 의해 실현되어서, 그 값을 제어할 수는 없지만, 공진 주파수 fosc는 가변커패시터 (CO 내지 C3) 에 인가된 제어전압 (CONT0, CONT1, CONT2 및 CONT3) 과 가변커패시턴스 (C4) 에 인가된 동조전압 (TUNE) 을 제어함으로써 변경할 수 있다.
도 4 를 참조하면, 다른 가변 커패시턴스 사이에서, 가변커패시터 (C4) 는 P-N접합의 부근에서 공핍층 (depletion layer) 의 감소에 기인하여 역바이어스 전압이 증가함에 따라 단조 감소한다. 좀 더 자세히 설명하면, 가변커패시터 (C4) 는 역바이어스 전압의 제곱근에 반비례하여 감소한다. 역바이어스 전압은 VCC 전압과 도 2 의 다이오드 (D04 및 D14) 의 애노드에 인가되는 동조전압 (TUNE) 사이에서 발생한다. 따라서, 공진주파수는 동조전압 (TUNE) 의 감소에 따라 감소하고, 동조전압의 증가에 따라 증가하다.
도 4 의 가변 커패시턴스 (CO 내지 C3) 의 각각은 바이어스 전압 (V1) 과 (V0) 사이에 있는 문턱전압에서 더 낮은 커패시턴스 (Clow) 와 더 높은 커패시턴스 (Chigh) 사이를 갑자기 변한다. 이 커패시턴스들 (Clow및 Chigh) 는 각각의 가변 커패시턴스들 (C0 내지 C3) 에 대해서는 안정하다. 따라서, 각각의 가변 커패시턴스들이 V0 또는 V1 의 게이트 전압을 MOS커패시터들에 인가함으로써, 2진 값을 갖도록 제어될 수 있다.
4개의 MOS커패시터 쌍들이 다른 쌍들의 트랜지스터 사이즈와 상이한 트랜지스터 사이즈를 갖고, 특정 배열 예를 들면, M01 또는 M11 를 갖는 MOS커패시터의 트랜지스터 사이즈는 인접 배열, M00 또는 M10을 갖는 MOS커패시터의 트랜지스터 크기의 두배가 된다.
도 5 는 동조전압 (TUNE) 을 제어하는 것 뿐만 아니라 가변 커패시턴스 (C0 내지 C3) 에 인가된 4비트 제어신호를 제어함으로써 달성되는 가변 주파수 범위를 나타낸다. 4개의 제어신호들 (CONT0 내지 CONT3) 은 각각의 4비트 코드 또는 결합제어신호에 대응하고, 이 때, 가변 커패시턴스 (C0) 에 대한 CONT0은 최하위 비트에 대응하고, 가변 커패시턴스 (C3) 에 대한 CONT3 은 제어신호의 최상위 비트에 대응한다. 각 코드에 대해 양방향 화살선으로 도시된 가변 주파수 범위는 가변 커패시턴스 (C4) 의 가변 범위에 대응한다. 도 5 에 도시된 바와 같이, 선택된 코드를 "0000"으로부터 "1111"까지 변화시킴으로써, 발진주파수 fosc가 16단계로 단계적으로 변할 수 있고, 동조전압을 제어하여 16단계의 각각에서 발진주파수를 연속적으로 변화시키도록 한다.
상기 문헌은, LSI에 설치되고 가변 발진주파수를 갖는 VCO의 구현을 설명한다. 설명된 VCO에서, 가변커패시턴스 (C4) 에 인가된 동조전압 및 가변커패시턴스 (C0 내지 C3) 에 인가된 제어전압을 조정함으로써 출력발진주파수를 제어하는 것이 가능하다. 그러나, 상기 문헌은 온도 변화 및 변이 또는 그 전자 부품의 특성의 편차에 기인하는 특정 주파수로부터 VCO의 출력발진주파수의 이탈을 검출하고, 특정 주파수에서 발진주파수를 제어하기 위한 기술들에 대하여 언급하고 있지 않다.
상기 관점에서, 본 발명의 목적은 온도 변화 또는 변이 또는 VCO에서의 부품들의 특성들의 편차에 의해 야기된 출력주파수의 일탈을 보상할 수 있는 실제의 PLL회로를 제공하는 것이고, VCO는 출력주파수의 정확성을 거의 잃지 않고 PLL회로를 구성하는 LSI에 집적될 수 있다.
도 1 은 종래의 PLL회로의 블록도.
도 2 는 간행물에 기재된 VCO의 회로도.
도 3 은 도 2 의 VCO의 개략 등가 회로도.
도 4 는 도 3 에 도시된 가변커패시턴스들의 인가 전압 종속성을 나타내는 그래프.
도 5 는 제어전압 및 동조전압을 조정함으로써 도 3 의 VCO의 발진주파수를 나타내는 그래프.
도 6 은 본 발명의 제 1 실시예에 따른 PLL회로의 블록도.
도 7 은 도 6 의 발진주파수의 동조전압 종속성을 나타내는 그래프.
도 8 은 도 6 에 도시된 주파수제어유닛의 블록도.
도 9 는 도 8 의 주파수제어유닛의 동작의 플로우차트.
도 10 은 본 발명의 제 2 실시예에 따른 PLL회로에서의 주파수제어유닛의 블록도.
*도면의 주요부분에 대한 부호의 설명
11 : VCO
14 : 위상비교기
15 : R-분주기
16 : 기준주파수발진기
17 : N-분주기
18 : N 저장 레지스터
19 : R 저장 레지스터
본 발명은 기준주파수를 갖는 기준주파수 신호를 발생시키는 기준주파수 발생기; 제 1 및 제 2 가변커패시터들에 기초한 발진주파수에서 발진하는, 제 1 및 제 2 가변 커패시턴스들을 포함하는 전압제어발진기 (VCO); 제 1 숫자에 의해 발진주파수를 분주하여 제 1 주파수 신호를 출력하는 제 1 주파수 분주기; 제 1 주파수 신호의 위상을 기준주파수 신호의 위상과 비교하여 비교 결과 신호를 출력하는 위상비교기; 비교 결과 신호를 수신하여 제 1 가변 신호를 제어하는 제 1 가변 커패시턴스를 제어하는 동조신호를 출력하는 동조신호발생부; 제 2 가변커패시터를 제어하는 제어신호를 발생하는 주파수제어유닛; 및 주파수제어유닛이, 록-인 검출부에 의한 록-인의 검출시에 동조신호, 제 1숫자 및 기준주파수에 기초하여 발진주파수의 정상 발진주파수로부터의 일탈을 검출하고, 상기 주파수제어유닛이, 검출된일탈에 기초하여 제어신호를 보정하는, 기준주파수에 관하여 발진주파수의 록-인을 검출하는 록-인 (lock-in) 검출부를 포함하는 위상동기루프 (PLL) 를 제공한다.
본 발명의 PLL회로에 따르면, 출력발진주파수의 일탈은 기준 주파수에 관하여 PLL회로의 록-인시에, 주파수제어유닛에 의해 검출된 동조신호에 기초하여 제 2 가변커패시턴스에 대한 제어신호를 조정함으로써 보정될 수 있다. 또한, VCO가 LSI에 집적될 수 있는 한편, 온도 변화 또는 변이 또는 LSI의 부품들의 특성 편차에 의해 야기된 출력발진주파수에서의 일탈의 보상을 가능하게 한다.
본 발명의 상기 및 다른 목적들, 특징들 및 이점들이 첨부 도면을 참조하여 다음 설명으로부터 명백해질 것이다.
도 6 을 참조하면, 본 발명의 제 1 실시예에 따라, 통상 숫자 10으로 표시된 PLL회로는 VCO (11), VCO (11) 로부터의 출력신호를 N의 숫자로 분주하는 N-분주기 (17), 기준주파수발진기 (16), 기준주파수를 R의 숫자로 분주하는 R-분주기 (15), 숫자 N을 저장하는 레지스터 (18), 숫자 R을 저장하는 저장하는 레지스터 (19), N-분주기 (18) 로부터의 N분주된 주파수신호출력의 위상을 R-분주기 (15) 로부터의 R분주된 주파수신호출력의 위상과 비교하는 위상비교기 (14), 위상비교기 (14) 로부터의 출력을 수신하는 충전펌프 (charge pump; 13), 충전펌프 (13) 으로부터의 출력의 저주파 성분을 통과시켜 VCO (11) 에 대한 동조신호를 발생시키는 루프필터 (loop filter; 12), 및 특정 주파수로부터 VCO (11) 의 출력발진주파수의 일탈을 검출하고, 검출된 일탈에 기초하여 발진주파수를 제어하는 주파수제어유닛 (20) 를 포함한다.
저역 통과 필터 (12) 로부터의 동조신호는 N-분주기 (17) 로부터의 출력의 위상과 R-분주기 (15) 로부터의 출력의 위상간의 차이의 적분 신호이다. VCO (11) 로부터의 출력주파수는 예를 들면, 이동전화기에서 변조 또는 복조동안 국부 발진 신호로 이용된다.
N-분주기 (17) 에서 VCO (11) 로부터의 출력주파수를 분주하는 숫자 N는 PLL 회로 (10) 의 외부에 설치된 CPU로부터 숫자 N을 수신하는 레지스터 (18) 에 저장된다. 기준주파수를 분주하는 숫자 R은 CPU로부터 숫자 R를 수신하는 레지스터 (19) 에 저장된다. 숫자 N 및 R 의 데이터가 스트로브 신호 (strobe signal) 의 타이밍시에 PLL 회로 (10) 에 입력된다.
본 실시예의 PLL회로 (10) 는 다음을 제외하고는 도 1 의 PLL회로와 유사하다.
PLL회로 (10) 은 도 2 에 도시된 VCO (11) 를 포함한다; 그리고,
PLL회로 (10) 는 루프필터 (12) 로부터 전압신호 및 동조신호와 레지스터 (18 또는 19) 로부터 숫자 N 및 R을 각각를 수신하여, VCO (11) 의 출력발진주파수를 제어하는 4비트 제어신호 (CONT0 내지 CONT3) 을 VCO (11) 에 출력하는 주파수제어유닛 (20) 을 포함한다
주파수제어유닛 (20) 동조전압 (TUNE) 을 모니터링하여 발진주파수를 제어한다. 도 7 은 동조전압과 발진주파수 사이의 관계를 나타낸 것이고, 여기서 곡선 #3은 기준주파수와 숫자 N 및 R에 관하여 최적 주파수의 경우를 예시하며, 곡선 #1은 더 높은 발진주파수의 경우를 예시하고, 곡선 #2는 더 낮은 발진 주파수의 경우를 예시한다. 이 곡선들에서, 발진주파수는 앞서 설명된 바와 같이, 동조전압의 증가에 따라 단조변화한다.
도 7 에 나타난 바와 같이, 곡선 #3으로 도시된 최적 발진주파수의 경우에서, 정상 발진주파수 또는 중심 주파수 (fc) 는 동조전압을 Vc로 함에 의해 얻어진다. 기준주파수발진기 (16) 로부터의 기준주파수를 알 수 있다면, 주파수 fc는 식 (1) 에 기초하여 숫자 N 및 R로부터 계산될 수 있다. 따라서, 중심주파수 (fc) 에 대응하는 동조전압 (Vc) 가 미리 계산될 수 있다.
VCO (11) 로부터의 발진주파수가 발진주파수 (fc) 의 록-인시, 곡선 #3으로부터 곡선 #1로 일탈한다고 가정하면, 동조전압 (TUNE) 이 Vc보다 높은 Vc1을 갖는다. 반면, VCO (11) 로부터의 발진주파수가 발진주파수 (fc) 의 록-인시, 곡선 #3으로부터 곡선 #2로 일탈한다면, 동조전압은 Vc보다 낮은 Vc2를 갖게 된다.
즉, 동조전압 (TUNE) 이 Vc보다 높다면, 발진주파수가 최적 상태보다 더 높게 되지만, 반면, 동조전압 (TUNE) 이 Vc보다 낮다면, 발진주파수는 최적 상태보다 더 낮게 된다. 본 발명은 이 원리를 이용한다.
도 8 을 참조하면, 주파수제어유닛 (20) 은 숫자 N 및 R을 수신하여 그것으로부터 정상 (중심) 발진주파수 (fc) 를 기준주파수 및 식 (1) 에 기초하여 계산하는 주파수 계산부 (21), 도 7 에 도시된 곡선 #3와 같은 그래프에 기초하여, 계산된 정상 발진주파수 (fc) 로부터 설정전압 (Vc) 를 계산하는 설정전압 (setting voltage) 계산부 (22), 루프필터 (12) 로부터의 동조전압 (TUNE) 을 설정전압 (Vc) 과 비교하는 비교기 (23), 및 비교 결과에 기초하여 4비트를 갖는 제어신호를 조정하여 조정된 제어신호 (CONT0-CONT3) 를 VCO (11) 에 입력하는 처리부 (processing section) (24) 를 포함한다.
주파수 계산부 (21) 는 CPU에서 구현된다. 설정전압 계산부 (22) 는 CPU에서 구현되거나 또는, ROM 또는 D/A 컨버터로 구현될 수 있다.
비교기 (23) 는 이하에서 설명하는 바와 같이, 루프필터 (12) 로부터의 동조전압 (TUNE) 출력을 설정전압 (Vc) 와 비교하여 동조전압 (TUNE) 이 설정전압 (Vc)보다 높은지 또는 낮은지를 판단함으로써, 처리부 (24) 는 발진주파수가 낮아야 되는지 또는 높아야 되는지를 판단한다.
도 9 를 참조하면, 처리부 (24) 는 스트로브 신호의 발생을 대기하고, 단계 S100에서 스트로브 신호에 응답하며, 제어신호를 "1000" 또는 810에 설정하고, 제어신호에 대한 초기 증분값 ("D") 을 410에 설정한다 (S110). 선택된 제어신호 "1000" 는 "1111" 과 "0000" 사이의 중간값이며, 반면, 선택된 증분값 410는 4비트 제어신호에 의해 달성되는 16단계의 1/4에 대응한다.
이 후, 처리부 (24) 는 PLL회로의 록-인을 대기하고, 단계 S120에서 록-인에 응답하여, 단계 S130에서 루프필터 (12) 로부터의 동조전압 (TUNE) 이 설정전압(Vc) 보다 더 높은지 또는 낮은지를 판단한다. 동조전압이 설정전압 (Vc) 보다 높으면, 즉, VCO (11) 의 전류 발진주파수가 더 높은 주파수를 향해 일탈한다면, 처리부 (24) 는 현재값 또는 "1000" 으로부터 증분값 "D"만큼 제어신호를 낮춤으로써, 단계 S140에서 VCO (11) 의 발진주파수를 낮춘다.
한편, 단계 130에서, 루프필터 (12) 로부터의 동조전압 (TUNE) 이 설정전압 (Vc) 보다 낮다면, 즉, 전류 발진주파수가 더 낮은 주파수를 향해 일탈한다면, 처리부 (24) 는 현재값 또는 "1000" 으로부터 증분값 "D" 만큼 제어신호를 높임으로써, 단계 S150에서 VCO의 발진주파수를 높인다.
이 후, 처리부 (24) 는 단계 S160에서 증분값 "D" 가 110과 동등한지 아닌지를 판단한다. 증분값 "D" 가 110이면, 처리부 (24) 는 처리를 종료한다. 증분값 "D" 가 110보다 더 크다면, 처리부 (24) 는 단계 S180에서 증분값 "D"를 절반만큼 낮추고, 단계 S120로 되돌아가, 증분값 "D" 가 110을 갖는다고 판단될 때까지 단계 S120 내지 S160를 반복한다.
PLL회로에 전력이 제공되는 한, 상기 처리를 반복함으로써, 제어신호가 적절한 값에 설정되어 설정값 (Vc) 의 부근에서 루프필터 (12) 로부터의 동조전압 (TUNE) 을 제어함으로써, VCO의 발진주파수가 적절한 범위내에서 제어된다.
상기 실시예의 변형에서, 도 9 에 나타난 동작이 PLL회로에 전력이 제공된 후에 단일 루프에 대하여 수행되고, 최적 주파수가 얻어지는 제어신호가 메모리에저장된다. 그 후, 저장된 제어신호는 PLL회로에 전력이 제공되는 한, 출력발진주파수를 얻는데 이용된다.
도 10 을 참조하면, 본 발명의 제 2 실시예에 따른, PLL회로의 주파수제어유닛 (20A) 은 신호 프로세서 (34) 및 아날로그-디지탈 (A/D) 컨버터 (35) 를 포함한다. 도 6 의 루프필터 (12) 로부터의 동조전압이 A/D컨버터 (35) 에 입력되어, 디지탈 신호로 신호 처리기 (34) 에 분배된다.
레지스터 (18 및 19) 에 저장된 숫자 N 및 R의 데이터가 직접 신호 처리기 (34) 에 입력된다. 신호 처리기 (34) 는 도 3 의 주파수제어유닛과 유사하게 도 9 에 도시된 바와 같은 처리를 수행한다.
상기 실시예에 따른 PLL회로는 온도 변화 및 변이 또는 PLL회로의 전자부품들의 편차에 의해 야기된 PLL회로 발진주파수의 일탈을 보상한다. 따라서, 본 발명의 PLL회로는 출력발진주파수의 정확성을 잃지 않고, LSI에서 집적될 수 있다.
상기 실시예들이 단지 예시로서 설명되었기 때문에, 본 발명은 상기 실시예들에 정의되지 않으며, 본 발명의 범위로부터 벗어나지 않고, 당업자들에 의해 그것으로부터 다양한 변형들 및 변경들이 쉽게 이루어질 수 있다.
본 발명에 의하면, 온도 변화 또는 변이 또는 VCO에서의 부품 특성들의 편차에 의해 야기된 출력 주파수의 일탈을 보상할 수 있는 실제의 PLL회로가 제공될 수 있고, VCO는 출력주파수의 정확성을 거의 잃지 않고 PLL회로를 구성하는 LSI에 집적될 수 있다.

Claims (12)

  1. 제 1 (C4) 및 제 2 가변커패시터들 (C1 내지 C3) 을 포함하고, 상기 제 1 및 제 2 가변커패시터들에 기초하여 발진주파수에서 발진하는, 전압제어발진기 (VCO; 11), 제 1 숫자에 의해 상기 발진주파수를 분주하여 제 1 주파수 신호를 출력하는 제 1 분주기 (17), 상기 제 1 주파수 신호의 위상을 기준주파수 신호의 위상과 비교하여 비교 결과 신호를 출력하는 위상비교기 (14), 및 상기 비교 결과 신호를 수신하여 동조신호를 출력하는 동조신호발생부 (12, 13) 을 포함하는 위상동기루프 (PLL) 회로에 있어서,
    상기 제 2 가변커패시턴스 (C1 내지 C3) 를 제어하는 제어신호를 발생하는 주파수제어유닛 (20) 을 구비하고,
    상기 주파수제어유닛 (20) 은 상기 제 1 가변커패시턴스 (C4), 상기 제 1 숫자 및 상기 기준주파수를 제어하는 상기 동조신호에 의해 정상 발진주파수로부터의 상기 발진 주파수의 일탈을 검출하고,
    상기 주파수제어유닛은 상기 검출된 일탈에 기초하여 상기 제어신호를 보정하는 것을 특징으로 하는 PLL회로.
  2. 제 1 항에 있어서,
    상기 주파수제어유닛 (20) 은
    상기 제 1 숫자 및 상기 기준주파수에 기초하여 상기 정상 발진주파수를 계산하는 정상주파수계산부 (21),
    상기 정상 발진주파수에 기초하여 설정전압을 계산하는 설정전압계산부 (22),
    상기 동조신호를 설정전압과 비교하는 전압비교기 (23), 및
    상기 비교기 (23) 에 의한 비교 결과에 기초하여 상기 제어신호를 보정하는 신호 처리부 (24) 를 포함하는 것을 특징으로 하는 PLL회로.
  3. 제 2 항에 있어서,
    상기 설정전압 및 상기 동조신호가 상기 비교기 (23) 에 디지탈 신호로서 입력되는 것을 특징으로 하는 PLL회로.
  4. 제 1 항에 있어서,
    상기 기준주파수 신호가 제 2 숫자에 의해 원 주파수로부터 분주된 분주주파수를 갖는 겆을 특징으로 하는 PLL회로.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 숫자들은 외부 CPU로부터 스트로브 신호의 타이밍시에 입력되는 것을 특징으로 하는 PLL회로.
  6. 제 1 항에 있어서,
    상기 동조신호발생부 (12, 13) 는 상기 비교 결과 신호에 응답하여 그 출력라인상에 전하를 저장하거나 또는 그 출력라인으로부터 배출하는 충전펌프 (13), 및 상기 출력 라인상에 이동된 신호의 저주파 성분을 통과시키는 저역 통과 필터 (12) 를 포함하는 것을 특징으로 하는 PLL회로.
  7. 제 1 항에 있어서,
    상기 제 2 가변커패시턴스 (C1 내지 C3) 는 다른 커패시턴스들을 갖는 복수의 가변커패시턴스 부품들을 포함하는 것을 특징으로 하는 PLL회로.
  8. 제 1 항에 있어서,
    상기 주파수제어유닛 (20) 은 상기 PLL회로의 록-인시에 상기 발진주파수의 상기 일탈을 검출하는 것을 특징으로 하는 PLL회로.
  9. 제 1 및 제 2 가변커패시턴스 (C4, C1 내지 C3) 에 기초하여 발진주파수에서 발진하는 전압제어발진기를 포함하는 위상동기루프 (PLL) 회로의 제어 방법에 있어서,
    상기 제 1 가변커패시턴스 (C4) 를 제어하는 동조전압에 기초하여 상기 발진주파수가 정상 발진주파수보다 높은지 아닌지를 판단하는 단계; 및
    상기 판단에 기초하여 상기 제 2 가변커패시턴스 (C1 내지 C3) 에 대한 제어전압을 보정하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 판단 단계는 상기 기준주파수에 기초하여 정상 발진주파수를 계산하는 단계;
    상기 기준주파수에 기초하여 설정전압을 계산하는 단계; 및
    상기 동조전압을 상기 설정전압과 비교하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    상기 정상 발진주파수 계산 단계는 상기 기준주파수 및 상기 제 1 가변커패시턴스의 특성에 기초하여 상기 동조전압에 대하여 상기 정상 발진주파수를 나타내는 그래프를 이용하는 것을 특징으로 하는 방법.
  12. 제 9 항에 있어서,
    상기 판단 단계는 기준주파수에 관하여 상기 발진주파수의 록-인의 검출의 타이밍시에 수행되는 것을 특징으로 하는 방법.
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