JP2002208857A - Ｐｌｌ回路及びその制御方法 - Google Patents

Ｐｌｌ回路及びその制御方法

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

(57)【要約】 【課題】ＬＳＩ内部において発振周波数範囲を自動調整
することを可能にしたＰＬＬ回路を提供する。 【解決手段】ＰＬＬ回路１０における自動調整回路２０
は、位相比較器１４が出力する電圧と第一の分周器１７
の分周数と基準発振器１６から発せられる周波数情報と
に基づいて、発振周波数の範囲のずれを検知し、検知さ
れたずれに応じて、電圧制御可変発振器１１の発振周波
数の範囲を調整する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（Ｐｈａｓｅ
−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路及びその制御方法に関
し、特に、電圧制御可変発振器の発振周波数の範囲の調
節機能を有するＰＬＬ回路及びその制御方法に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、無線機におけるローカル
信号を発生する手段として、あらゆる装置に使われてい
る。そのような装置の中には、携帯電話機やＧＰＳ受信
機などのように小型軽量かつ低価格であることが要求さ
れるものがある。近年、このような装置が普及するにつ
れ、ＰＬＬ回路においても小型化、部品点数削減による
低価格化が叫ばれるようになった。
【０００３】図６に従来のＰＬＬ回路の一般的構成を示
す。
【０００４】図６に示すＰＬＬ回路は、電圧制御可変周
波数発振器（Voltage Controlled Oscillator：ＶＣ
Ｏ）１と、電圧制御可変周波数発振器の出力信号をＮ分
周するＮ分周器７と、基準発振器６と、基準発振器６の
出力信号をＲ分周するＲ分周器５と、Ｎの値を記憶する
Ｎレジスタ８と、Ｒの値を記憶するＲレジスタ９と、電
圧制御可変周波数発振器１の出力信号をＮ分周した信号
とＲ分周器５の出力信号との位相を比較する位相比較器
４と、位相比較器４により駆動されるチャージポンプ３
と、位相比較器４が出力する電圧を整流し、電圧制御可
変周波数発振器１に対して、制御電圧を発するループフ
ィルター２と、からなっている。
【０００５】このように、ＰＬＬ回路には必ず電圧制御
可変周波数発振器（ＶＣＯ）１が使われる。電圧制御可
変周波数発振器１の出力が、ローカル信号として、例え
ば、無線機内部における変調や復調に使用される。
【０００６】電圧制御可変周波数発振器１の出力信号は
Ｎ分周器７によりＮ分周される。Ｎの値は、外部のＣＰ
Ｕ（図示せず）などからＮレジスタ８にセットされ、こ
れがＮ分周器７の分周数として使われる。
【０００７】基準発振器６としては、水晶振動子を用い
たＴＣＸＯ（Temperature Compensated Crystal Oscill
ator：温度補償水晶発振器）６がよく使用される。
【０００８】基準発振器６の出力信号はＲ分周器５にお
いてＲ分周される。Ｒの値は、外部のＣＰＵ（図示せ
ず）などからＲレジスタ９にセットされ、これがＲ分周
器５の分周数として使われる。
【０００９】ＮおよびＲの値は、Ｓｔｒｏｂｅ信号のタ
イミングで、Ｎレジスタ８及びＲレジスタ９にセットさ
れる。
【００１０】基準発振器６の出力をＲ分周した信号と電
圧制御可変周波数発振器１の出力信号をＮ分周した信号
とは位相比較器４において位相が比較され、位相差をほ
ぼ積分した電圧がチャージポンプ３及びループフィルタ
２を介して電圧制御可変周波数発振器１の制御端子に加
わる。
【００１１】これによって、周波数領域における負帰還
ループが形成され、電圧制御可変周波数発振器１の発振
周波数ｆｖｃｏは、基準発振器６の発振周波数ｆｔｃｘ
ｏとＮ分周器の分周数ＮとＲ分周器５の分周数Ｒとの関
数である次式で表される周波数にロックされる。
【００１２】 ｆｖｃｏ＝Ｎ×ｆｔｃｘｏ／Ｒ・・・・・・（１） 以上がＰＬＬ回路の原理である。
【００１３】今日では、ＰＬＬ回路のかなりの部分が１
個のＬＳＩに集積化できるようになった。
【００１４】しかしながら、電圧制御可変周波数発振器
１と基準発振器６については、いまだにＰＬＬ回路の他
の部分とともに、共通のＬＳＩに完全に内蔵することは
実現されていない。
【００１５】その理由は、基準発振器６については水晶
振動子というＬＳＩ化が不可能な部品を使っていること
と、ＬＳＩ内部で完全に温度補償された精密な発振器を
作ることが難しいことが上げられる。
【００１６】また、電圧制御可変周波数発振器１におい
ては、それを構成する部品のバラツキや温度による変動
のため、その発振周波数範囲が大きく変化し、適正な発
振周波数範囲をＬＳＩ内部で調整することは極めて困難
であった。このため、従来のＰＬＬ回路においては、電
圧制御可変周波数発振器１は特別な回路として特殊な単
独のパッケージに収納され、厳密に発振周波数範囲及び
その温度特性が調整されたうえで、専用の部品としてＬ
ＳＩ外部で使用されていた。
【００１７】ただし、電圧制御可変周波数発振器１につ
いては、最近になってＬＳＩ内部に完全に実装する試み
がなされるようになった。その一例として、次に掲げる
文献１がある。”A Low Phase Noise Monolithic VCO i
n SiGe BiCMOS“, J. M. Mourant, J. Imbornone and
T. Tewksbury, Digest of Papers pp 65-68, 2000 IEEE
Radio Frequency Integrated Circuits Symposium図７
に、文献１で紹介されている電圧制御可変周波数発振器
の構成を示す。図８は、図７に示した電圧制御可変周波
数発振器の等価回路の回路図である。
【００１８】図７は、ＬＳＩ内蔵回路において一般的に
使われる差動発振器の構成を示しているが、図８におい
ては簡単のため、その片側のシングルエンド構成の等価
回路を示している。
【００１９】図７に示した差動発振器はＰチャネルＭＯ
ＳトランジスタＭ００、Ｍ０１、Ｍ０２、Ｍ０３及びＭ
１０、Ｍ１１、Ｍ１２、Ｍ１３を備えており、それらの
ＰチャネルＭＯＳトランジスタにおいては、それぞれソ
ースとドレインが短絡されている。トランジスタＭ００
及びＭ１０には第一の制御端子（図示せず）から発信さ
れる制御信号ＣＯＮＴ０が、トランジスタＭ０１及びＭ
１１には第二の制御端子（図示せず）から発信される制
御信号ＣＯＮＴ１が、トランジスタＭ０２及びＭ１２に
は第三の制御端子（図示せず）から発信される制御信号
ＣＯＮＴ２が、トランジスタＭ０３及びＭ１３には第四
の制御端子（図示せず）から発信される制御信号ＣＯＮ
Ｔ３が、それぞれ入力される。これにより、トランジス
タＭ００及びＭ１０の各ゲートと第一の制御端子との
間、トランジスタＭ０１及びＭ１１の各ゲートと第二の
制御端子との間、トランジスタＭ０２及びＭ１２の各ゲ
ートと第三の制御端子との間、トランジスタＭ０３及び
Ｍ１３の各ゲートと第四の制御端子との間にそれぞれ可
変キャパシタンス（Variable Capacitance）Ｃ０、Ｃ
１、Ｃ２、Ｃ３（図８参照）が形成される。
【００２０】Ｄ０４、Ｄ１４はＰＮ接合によるダイオー
ドであり、これらのダイオードのアノードはＴＵＮＥ端
子（図示せず）に接続され、カソードはＰチャネルＭＯ
ＳトランジスタＭ００、Ｍ０１、Ｍ０２、Ｍ０３及びＭ
１０、Ｍ１１、Ｍ１２、Ｍ１３の各ゲートに接続されて
いる。
【００２１】ＴＵＮＥ端子における電圧Ｖ−Ｔｕｎｅを
電源電圧（ＶＣＣ）以下の電圧にすることにより逆バイ
アスとなるため、ＴＵＮＥ端子と各ダイオードの間に
も、可変キャパシタンスＣ４（図８参照）が形成されて
いることになる。
【００２２】バイポーラトランジスタＱ０１、Ｑ１１の
ベースには、それぞれ相手側のコレクタ電圧をコンデン
サＣ１５、Ｃ０５およびチョークコイルＬ０２、Ｌ１２
で分圧した信号が入力されており、これにより、負性抵
抗Ｑ１（図８参照）が形成されている。
【００２３】また、図７のコイルＬ０１、Ｌ１１は、図
８の等価回路におけるインダクタンスＬ１に対応してい
る。
【００２４】図８において、インダクタンスＬ１と各可
変キャパシタンスＣ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４とによ
って並列共振回路が形成される。
【００２５】各可変キャパシタンスＣ０、Ｃ１、Ｃ２、
Ｃ３、Ｃ４やインダクタンスＬ１の抵抗成分Ｒを打ち消
すだけの負性抵抗−ＲがバイポーラトランジスタＱ０
１、Ｑ１１により実現されれば、発振が起き、その発振
周波数ｆｏｓｃは、次式で表される。
【００２６】 ｆｏｓｃ＝１／（２π（Ｌ1×（Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4））1/2）・・・・ ・・（２） インダクタンスＬ1はＬＳＩ内部に形成されるコイルに
よって実現されるので定数であるが、容量Ｃ0乃至Ｃ4と
しては、上記のような可変キャパシタンスＣ０、Ｃ１、
Ｃ２、Ｃ３、Ｃ４を用いるので、容量Ｃ0乃至Ｃ4は各第
一乃至第四の制御端子とＴＵＮＥ端子とにより変化させ
ることができる。
【００２７】従って、発振周波数ｆｏｓｃを変えること
ができる。
【００２８】このうち、まず、ＰＮ接合ダイオードで実
現されるキャパシタンスＣ４について述べる。
【００２９】図９の実線は、ＰＮ接合に逆バイアス電圧
がかかった場合のキャパシタンスの変化を示すグラフで
ある。縦軸がキャパシタンスを示し、横軸は逆バイアス
電圧を示す。
【００３０】逆バイアス電圧が大きくなるほど、ＰＮ接
合面の空乏層が拡大するので、キャパシタンスが逆バイ
アス電圧の平方根に反比例して、連続的に減少する。逆
バイアス電圧は、図７に示した差動発振器の場合、電源
電圧ＶＣＣとＴＵＮＥ端子間の電圧であるから、ＴＵＮ
Ｅ端子の電位（Ｖ−Ｔｕｎｅ）が下がるほど、逆バイア
ス電圧は大きくなり、キャパシタンスＣ４の値は減少す
る。
【００３１】すなわち、（２）式から明らかであるよう
に、ＴＵＮＥ端子の電位（Ｖ−Ｔｕｎｅ）が小さけれ
ば、発振周波数ｆｏｓｃが大きくなり、ＴＵＮＥ端子の
電位（Ｖ−Ｔｕｎｅ）が大きくなると、発振周波数ｆｏ
ｓｃが小さくなる。
【００３２】次に、ＰＭＯＳトランジスタで構成される
可変キャパシタンスの場合について述べる。
【００３３】図９の点線は、ＰＭＯＳトランジスタのゲ
ートとソース・ドレイン間の電圧に対するキャパシタン
スの変化を示している。縦軸がキャパシタンスであり、
横軸はゲートとソース・ドレイン間の電圧である。
【００３４】図９に実線で示したようにＰＮ接合に逆バ
イアス電圧がかかった場合と異なり、図９の点線で示す
ような不連続な変化をする。
【００３５】例えば、小さい電圧Ｖ１の前後において
は、キャパシタンスはほぼ小さな値Ｃlowであるが、電
圧があるスレッショルド電圧を超えた高い電圧Ｖ０の前
後においては、キャパシタンスはＣlowよりも大きな値
Ｃhighになる。
【００３６】キャパシタンスＣlowおよびＣhighはほぼ
安定した値であるので、キャパシタンスのバイナリな制
御が可能である。すなわち、ゲートとソース・ドレイン
間の電圧がＶ１の時を制御端子の論理「１」に対応させ
れば、そのときにキャパシタンスは安定してＣlowにな
り、ゲートとソース・ドレイン間の電圧がＶ０の時を制
御端子の論理「０」に対応させれば、そのときにキャパ
シタンスは安定してＣhighになる。
【００３７】ここで、４対のＰＭＯＳトランジスタM０
０とM１０、M０１とM１１、M０２とM１２、M０３とM１
３を右側のサフィックスが大きくなるにつれ、物理的サ
イズが２倍づつになるように設定すれば、それぞれのキ
ャパシタンスＣlowおよびＣhighもそのサフィックスに
つれて２倍づつ大きくなる。
【００３８】これによって、それぞれのトランジスタペ
アをコントロールする制御信号、すなわち、制御信号Ｃ
ＯＮＴ０（ＬＳＢ）、ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮ
Ｔ３（ＭＳＢ）を４ビットの２進数とすれば、制御信号
ＣＯＮＴ３乃至ＣＯＮＴ０が００００から１１１１に変
化するにつれて、発振周波数ｆｏｓｃの発振範囲を図１
０のように変化させることが可能になる。
【００３９】すなわち、図１０に示すように、ＴＵＮＥ
端子に加わる電圧Ｖ−Ｔｕｎｅで連続的に発振周波数ｆ
ｏｓｃを変えられる範囲を、制御信号ＣＯＮＴ３乃至Ｃ
ＯＮＴ０により、１６段階に不連続に変えることが可能
である。
【００４０】
【発明が解決しようとする課題】以上が文献１の内容で
あり、外部からの制御信号により、発振周波数範囲を段
階的に変えられるＬＳＩ内蔵型電圧制御可変発振器を実
現できることが示されている。この文献１によって、何
らかの調整を行なえば、ＬＳＩ内部に電圧制御可変発振
器を作っても発振周波数範囲を適正な値に合わせ込むこ
とが可能であることが示された。
【００４１】しかしながら、文献１には、いかにしてＬ
ＳＩ内部の電圧制御可変発振器における発振周波数範囲
のずれを検知し、かつ、それを調整するかについては示
されていない。
【００４２】本発明はこの点に鑑みてなされたものであ
り、文献１で述べられているような発振周波数範囲を段
階的に制御できる電圧制御可変発振器を有し、かつ、Ｌ
ＳＩ内部において発振周波数範囲を自動調整することを
可能にしたＰＬＬ回路を提供することを目的とする。
【００４３】
【課題を解決するための手段】この目的を達成するた
め、本発明は、基準周波数を有する基準信号を発生する
基準周波数信号発生手段と、電圧制御可変発振器と、前
記電圧制御可変発振器からの出力信号を分周し、その分
周結果を示す第一分周信号を出力する第一の分周器と、
前記基準信号と前記第一分周信号との位相を比較し、そ
の位相差に対応する電圧を発生する位相比較手段と、を
備え、前記電圧制御可変発振器は、前記位相比較手段が
出力する電圧に応じて、前記出力信号の発振周波数を設
定するものであるＰＬＬ回路において、前記電圧制御可
変発振器内に設けられた、発振周波数の範囲を設定する
発振周波数設定手段と、前記位相比較手段が出力する電
圧と前記第一の分周器の分周数と前記基準周波数信号発
生手段から発せられる周波数情報とに基づいて、発振周
波数の範囲のずれを検知し、検知されたずれに応じて、
前記発振周波数設定手段への入力値を変えて前記電圧制
御可変発振器の発振周波数の範囲を調整するずれ検知手
段と、を備えることを特徴とするＰＬＬ回路を提供す
る。
【００４４】本ＰＬＬ回路は、前記位相比較手段が出力
する電圧を整流する整流手段をさらに備えることが好ま
しい。
【００４５】前記ずれ検知手段は、例えば、前記基準周
波数信号発生手段から発せられる周波数情報と前記第一
の分周器の分周数とから前記電圧制御可変発振器の出力
信号の発振に対応する前記電圧制御可変発振器の理想の
制御電圧を発生させ、その理想の制御電圧と実際に観測
される実測制御電圧の差とを発振周波数範囲のずれとし
て検知し、その差が最小になるように前記発振周波数設
定手段への入力値を変えて前記電圧制御可変発振器の発
振周波数範囲を調整するものとして構成することができ
る。
【００４６】前記基準周波数信号発生手段は、例えば、
前記基準信号を発振する基準発振器と、前記基準信号を
分周する第二の分周器と、から構成することができる。
この場合、前記基準周波数信号発生手段から発せられる
周波数情報は前記第二の分周器の分周数からなるものと
することができる。
【００４７】前記ずれ検知手段は、前記実測制御電圧を
アナログ−ディジタル変換するアナログ−ディジタル変
換手段を有するものとして構成することも可能である。
この場合、前記ずれ検知手段は、前記理想の制御電圧
を、前記第一の分周器の分周数と前記第二の分周器の分
周数とからディジタル値として計算し、そのディジタル
値と前記アナログ−ディジタル変換手段によるアナログ
−ディジタル変換結果との差を前記発振周波数範囲のず
れとして検知し、その差が最小になるように前記発振周
波数設定手段への入力値を変えて前記電圧制御可変発振
器の発振周波数範囲を調整するものとして構成すること
ができる。
【００４８】あるいは、前記ずれ検知手段は、前記第一
の分周器の分周数と前記第二の分周器の分周数とから前
記電圧制御可変発振器の出力信号の発振周波数を計算す
る発振周波数計算手段と、前記発振周波数計算手段によ
る計算結果に基づいて、理想的な制御電圧を発生する設
定電圧発生手段と、前記設定電圧発生手段により発生し
た前記理想的な制御電圧と、実測された制御電圧とを比
較する比較手段と、前記比較手段の比較結果に基づい
て、前記電圧制御可変発振器の発振周波数範囲が高い方
にずれているか、あるいは、低い方にずれているかを判
定し、判定結果に応じて、前記発振周波数範囲を調節す
る制御手段と、から構成することも可能である。
【００４９】また、本発明は、電圧制御可変発振器から
出力される出力信号を分周する第一の過程と、基準信号
と前記第一の過程において分周された分周信号との位相
を比較し、その位相差に対応する電圧を発生する第二の
過程と、前記電圧制御可変発振器から出力される出力信
号の発振周波数の範囲を設定する第三の過程と、前記第
二の過程において発生した電圧と前記第一の過程に分周
された出力信号の分周数と前記基準信号の周波数情報と
に基づいて、発振周波数の範囲のずれを検知する第四の
過程と、前記第四の過程において検知されたずれに応じ
て、前記発振周波数の範囲を調整する第五の過程と、を
備えるＰＬＬ回路の制御方法を提供する。
【００５０】本制御方法は、前記第二の過程において発
生した電圧を整流する過程をさらに備えていることが好
ましい。
【００５１】前記第四の過程は、例えば、前記基準信号
の周波数情報と前記分周数とから前記電圧制御可変発振
器の出力信号の発振に対応する前記電圧制御可変発振器
の理想の制御電圧を発生させる過程と、前記理想の制御
電圧と実際に観測される実測制御電圧の差とを発振周波
数範囲のずれとして検知する過程と、を備えるものとし
て構成することができる。
【００５２】前記第五の過程は、前記理想の制御電圧と
実際に観測される実測制御電圧の差が最小になるように
前記電圧制御可変発振器の発振周波数の範囲を調整する
ものとして構成することができる。
【００５３】あるいは、前記第四の過程は、前記基準信
号を分周する過程と、実測された制御電圧をアナログ−
ディジタル変換する過程と、前記第一の過程に分周され
た出力信号の分周数と前記基準信号の分周数とに基づい
て、前記理想の制御電圧をディジタル値として計算する
過程と、そのディジタル値と実測された制御電圧のアナ
ログ−ディジタル変換の変換結果との差を前記発振周波
数範囲のずれとして検知する過程と、を備えるものとし
て構成することもできる。
【００５４】この場合、前記第五の過程は、前記理想の
制御電圧と前記実測された制御電圧の差が最小になるよ
うに前記電圧制御可変発振器の発振周波数の範囲を調整
するものとして構成することが好ましい。
【００５５】また、前記第四の過程は、前記第一の過程
に分周された出力信号の分周数と前記基準信号の分周数
とに基づいて、前記電圧制御可変発振器の出力信号の発
振周波数を計算する過程と、前記計算の計算結果に基づ
いて、理想的な制御電圧を発生させる過程と、前記理想
的な制御電圧と、実測された制御電圧とを比較する過程
と、前記比較の比較結果に基づいて、前記電圧制御可変
発振器の発振周波数範囲が高い方にずれているか、ある
いは、低い方にずれているかを判定する過程と、を備え
るものとして構成することもできる。
【００５６】さらに、本制御方法は、前記第一乃至第四
の過程を一回だけ実施し、検知されたずれを記憶する過
程と、記憶されたずれに応じて、前記電圧制御可変発振
器の発振周波数の範囲を調整する過程と、を備えること
もできる。
【００５７】この場合、前記第一乃至第四の過程は、前
記ＰＬＬ回路を備える装置に電源が投入されたときに実
施されるものであることが好ましい。
【００５８】
【発明の実施の形態】図１は本発明の第一の実施形態に
係るＰＬＬ回路１０のブロック図である。
【００５９】ＰＬＬ回路１０は、電圧制御可変周波数発
振器（ＶＣＯ）１１と、電圧制御可変周波数発振器１１
の出力信号をＮ分周するＮ分周器１７と、基準発振器１
６と、基準発振器１６の出力信号をＲ分周するＲ分周器
１５と、Ｎの値を記憶するＮレジスタ１８と、Ｒの値を
記憶するＲレジスタ１９と、電圧制御可変周波数発振器
１１の出力信号をＮ分周した信号とＲ分周器１５の出力
信号との位相を比較する位相比較器１４と、位相比較器
１４により駆動されるチャージポンプ１３と、位相比較
器１４が出力する電圧を整流し、電圧制御可変周波数発
振器１１に対して、制御電圧を発するループフィルター
１２と、電圧制御可変発振器１１の発振周波数の範囲の
ずれを検知し、検知されたずれに応じて、電圧制御可変
発振器１１の発振周波数の範囲を調整する自動調整回路
２０と、からなっている。
【００６０】本実施形態に係るＰＬＬ回路１０が図６に
示した従来のＰＬＬ回路と異なるのは、（１）電圧制御
可変発振器１１として、前述の文献１で提案されてい
る、発振周波数範囲を段階的に調整できる制御端子を有
する電圧制御可変周波数発振器を使っていること、
（２）電圧制御可変発振器１１の発振周波数を調整する
ＴＵＮＥ端子の電圧Ｖ−Ｔｕｎｅ、すなわち、ループフ
ィルタ２の出力電圧と、Ｎレジスタ８及びＲレジスタ９
の内容とを入力し、電圧制御可変周波数発振器１１に対
して制御信号ＣＯＮＴ３、ＣＯＮＴ２、ＣＯＮＴ１、Ｃ
ＯＮＴ０を出力する自動調整回路１０を備えているこ
と、の２点である。
【００６１】自動調整回路１０は、Ｖ−Ｔｕｎｅ電圧を
観測することによって、自動調整を行なっている。
【００６２】Ｖ−Ｔｕｎｅ電圧と発振周波数との関係を
図２に示す。
【００６３】図２中のＣｕｒｖｅ３は、電圧制御可変発
振器１１の発振周波数範囲が適正な場合のＶ−Ｔｕｎｅ
電圧と発振周波数との関係を示す。前述の文献１におけ
る電圧制御可変発振器においては、Ｖ−Ｔｕｎｅ電圧が
小さいと発振周波数は高くなり、Ｖ−Ｔｕｎｅ電圧が高
いと発振周波数は低くなる。
【００６４】ここで、発振周波数範囲が適正な場合に、
ある発振周波数ｆｃを与えるＶ−Ｔｕｎｅ電圧をＶｃと
する。
【００６５】発振周波数ｆｃの値は、基準発振器１６の
発振周波数が既知であれば、ＮとＲの値を用いて（１）
式から容易に計算でき、その発振周波数ｆｃに対応する
電圧Ｖｃの値も予め決めておくことができる。
【００６６】仮に、電圧制御可変発振器１１の発振周波
数が適正ではなく、発振周波数が高いほうに、すなわ
ち、Ｃｕｒｖｅ１のようにずれていたとすると、発振周
波数ｆｃにロックした場合のＶ−Ｔｕｎｅ電圧はＶｃよ
り高いＶｃ１になる。
【００６７】一方、逆に、電圧制御可変発振器１１の発
振周波数が低いほうに、すなわち、Ｃｕｒｖｅ２のよう
にずれていたとすると、発振周波数ｆｃにロックした場
合のＶ−Ｔｕｎｅ電圧はＶｃより低いＶｃ２になる。
【００６８】以上から明らかであるように、電圧制御可
変発振器１１のＶ−Ｔｕｎｅ電圧がＶｃより高い場合に
は、発振周波数範囲は高いほうにずれており、Ｖｃより
低い場合には、発振周波数範囲は低いほうにずれている
と判定できる。
【００６９】本発明に係るＰＬＬ回路はこのような原理
を利用するものである。
【００７０】以下、本実施形態に係るＰＬＬ回路の動作
について説明する。
【００７１】図３は自動調整回路１０の構成を示すブロ
ック図である。
【００７２】自動調整回路１０は、Ｎレジスタ１８とＲ
レジスタ１５の値から（１）式に基づいて発振周波数ｆ
ｃを計算する発振周波数計算回路２１と、発振周波数計
算回路２１の計算結果に基づいて、理想的なＶ−Ｔｕｎ
ｅ電圧である電圧Ｖｃを発生する理想設定電圧発生回路
２２と、理想設定電圧Ｖｃと実際に観測されるＶ−Ｔｕ
ｎｅ電圧とを比較するコンパレータ２３と、コンパレー
タ２３による比較結果に基づいて、電圧制御可変発振器
１１に制御信号ＣＯＮＴ３、ＣＯＮＴ２、ＣＯＮＴ１、
ＣＯＮＴ０を発信するプロセッシング回路２４と、から
なっている。
【００７３】発振周波数計算回路２１はＣＰＵなどの論
理演算によって容易に実現することができる。
【００７４】また、理想設定電圧発生回路２２もＣＰ
Ｕ、ＲＯＭまたはＤ／Ａ変換機により実現することがで
きる。
【００７５】コンパレータ２３は、理想設定電圧発生回
路２２が発生させた理想設定電圧Ｖｃと実際に観測され
るＶ−Ｔｕｎｅ電圧とを比較し、Ｖ−Ｔｕｎｅ電圧が理
想設定電圧Ｖｃより高いか、あるいは、低いか、すなわ
ち、電圧制御可変発振器１１の発振周波数範囲が高いほ
うにずれているか、あるいは、低いほうにずれているか
を判定する。
【００７６】図４はプロセッシング回路２４が行う処理
のフローチャートである。プロセッシング回路２４は、
コンパレータ２３の判定結果を用いて、図４に示すよう
な処理を行なう。
【００７７】なお、以下の例では、制御信号ＣＯＮＴ
３、ＣＯＮＴ２、ＣＯＮＴ１、ＣＯＮＴ０は１６段階あ
る場合を想定する。
【００７８】先ず、Ｎレジスタ１８及びＲレジスタ１９
にデータを設定するストローブ信号が観測されたか否か
を判定する（ステップ１００）。
【００７９】ストローブ信号が観測されない場合には
（ステップ１００のＮＯ）、ストローブ信号が観測され
るまで待機する。
【００８０】ストローブ信号が観測された場合には（ス
テップ１００のＹＥＳ）、制御信号ＣＯＮＴ３、ＣＯＮ
Ｔ２、ＣＯＮＴ１、ＣＯＮＴ０を中間値である１０００
（１０進数の８に相当する）にセットし、制御信号の増
分値Ｄの初期値を１６段階の１６という数字の１／４で
ある４に設定する（ステップ１１０）。
【００８１】次いで、ＰＬＬ回路がロックされたか否か
を判定する（ステップ１２０）。
【００８２】ロックされていない場合には（ステップ１
２０のＮＯ）、ロックする時間だけ待つ。
【００８３】ＰＬＬ回路がロックされた場合には（ステ
ップ１２０のＹＥＳ）、電圧Ｖ−Ｔｕｎｅが理想設定電
圧Ｖｃより高いか、あるいは、低いかを判定する（ステ
ップ１３０）。
【００８４】Ｖ−Ｔｕｎｅが理想設定電圧Ｖｃより高い
場合には（ステップ１２０の（ａ））、電圧制御可変発
振器１１の発振周波数範囲が高いほうにずれているの
で、制御信号ＣＯＮＴ３、ＣＯＮＴ２、ＣＯＮＴ１、Ｃ
ＯＮＴ０から、増分Ｄを引いて、電圧制御可変発振器１
１の発振周波数範囲を下げる（ステップ１４０）。
【００８５】逆に、電圧Ｖ−Ｔｕｎｅが理想設定電圧Ｖ
ｃより低い場合はステップ１２０の（ｂ））、電圧制御
可変発振器１１の発振周波数範囲が低いほうにずれてい
るので、制御信号ＣＯＮＴ３、ＣＯＮＴ２、ＣＯＮＴ
１、ＣＯＮＴ０に増分Ｄを加算して、電圧制御可変発振
器１１の発振周波数範囲を下げる（ステップ１５０）。
【００８６】次いで、増分Ｄが１であるか、あるいは、
１よりも大きいかを判定する（ステップ１６０）。
【００８７】増分Ｄが１の場合は（ステップ１６０の
（ａ））、プロセッシング回路２４における処理を終了
する。
【００８８】Ｄ＞１の場合は（ステップ１６０の
（ｂ））、Ｄ＝Ｄ／２とした後（ステップ１８０）、ス
テップ１２０に戻る。
【００８９】以上の処理を行なうことによって、ＴＵＮ
Ｅ端子における電圧Ｖ−Ｔｕｎｅが理想的な制御電圧Ｖ
ｃに最も近い値になるように、制御信号ＣＯＮＴ［３−
０］を設定することができ、ひいては、電圧制御可変発
振器１１の発振周波数範囲を自動調整することができ
る。
【００９０】以上のようなプロセッシング回路２４によ
る自動調整は時間がかかるので、ロックする周波数を変
えるたびに、自動調整を実施できない場合もありうる。
【００９１】そのような場合は、図４に示した処理を、
本実施形態に係るＰＬＬ回路を搭載した無線装置に電源
が投入された時に一回だけ行い、そのときの制御信号Ｃ
ＯＮＴ［３−０］の値をメモリ（図示せず）に記憶して
おき、以後は、この値を使い続けることも可能である。
【００９２】図５は本発明の第二の実施形態に係るＰＬ
Ｌ回路における自動調整回路のブロック図である。
【００９３】第二の実施形態における自動調整回路は、
プロセッサ回路３４と、アナログ−ディジタル変換器３
５と、を備えている。
【００９４】図５に示すように、Ｖ−Ｔｕｎｅ信号はア
ナログ−ディジタル変換器３５によりＡ／Ｄ変換された
後、プロセッサ回路３４に送られる。
【００９５】Ｎレジスタ１８及びＲレジスタ１９に記憶
されているデータは直接プロセッサ回路３４に送られ
る。
【００９６】プロセッサ回路３４は、図４に示したよう
な処理、例えば、理想設定電圧Ｖｃと実測電圧Ｖ−Ｔｕ
ｎｅとの比較などの処理をすべてディジタル信号処理に
よって行う。
【００９７】本実施形態における自動調整回路も第一の
実施形態における自動調整回路１０と同様の機能を奏し
得る。
【００９８】
【発明の効果】以上のように、本発明に係るＰＬＬ回路
によれば、電圧制御可変発振器とそれ以外の残りのＰＬ
Ｌ回路の部分とを同じＬＳＩ上にを実装することがで
き、その発振周波数範囲を自動調整することが可能にな
る。
【００９９】これによって、電圧制御可変発振器の部品
定数のばらつきに起因する発振周波数範囲のずれを補正
することができるので、ＰＬＬ回路の完全ＬＳＩ化が可
能になり、部品点数の削減、回路規模の削減、ひいて
は、ＰＬＬ回路を用いた無線装置のコストの削減が可能
になる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係るＰＬＬ回路のブ
ロック図である。
【図２】Ｖ−Ｔｕｎｅ電圧と発振周波数との関係を示す
グラフである。
【図３】第一の実施形態に係るＰＬＬ回路における自動
調整回路のブロック図である。
【図４】図３に示した自動調整回路の動作を示すフロー
チャートである。
【図５】本発明の第二の実施形態における自動調整回路
のブロック図である。
【図６】従来のＰＬＬ回路のブロック図である。
【図７】従来の電圧制御可変周波数発振器の構成を示す
回路図である。
【図８】図７に示した電圧制御可変周波数発振器の等価
回路の回路図である。
【図９】ＰＮ接合に逆バイアス電圧がかかった場合のキ
ャパシタンスの変化を示すグラフである。
【図１０】発振周波数と制御信号ＣＯＮＴとの関係を示
すグラフである。
【符号の説明】
１０ 第一の実施形態に係るＰＬＬ回路 １１ 電圧制御可変周波数発振器 １２ ループフィルター １３ チャージポンプ １４ 位相比較器 １５ Ｒ分周器 １６ 基準発振器 １７ Ｎ分周器 １８ Ｎレジスタ １９ Ｒレジスタ ２０ 自動調整回路 ２１ 発振周波数計算回路 ２２ 理想設定電圧発生回路 ２３ コンパレータ ２４ プロセッシング回路 ３４ プロセッサ回路 ３５ アナログ−ディジタル変換器

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 基準周波数を有する基準信号を発生する
    基準周波数信号発生手段と、 電圧制御可変発振器と、 前記電圧制御可変発振器からの出力信号を分周し、その
    分周結果を示す第一分周信号を出力する第一の分周器
    と、 前記基準信号と前記第一分周信号との位相を比較し、そ
    の位相差に対応する電圧を発生する位相比較手段と、を
    備え、 前記電圧制御可変発振器は、前記位相比較手段が出力す
    る電圧に応じて、前記出力信号の発振周波数を設定する
    ものであるＰＬＬ回路において、 前記電圧制御可変発振器内に設けられた、発振周波数の
    範囲を設定する発振周波数設定手段と、 前記位相比較手段が出力する電圧と前記第一の分周器の
    分周数と前記基準周波数信号発生手段から発せられる周
    波数情報とに基づいて、発振周波数の範囲のずれを検知
    し、検知されたずれに応じて、前記発振周波数設定手段
    への入力値を変えて前記電圧制御可変発振器の発振周波
    数の範囲を調整するずれ検知手段と、 を備えることを特徴とするＰＬＬ回路。
  2. 【請求項２】 前記位相比較手段が出力する電圧を整流
    する整流手段をさらに備えていることを特徴とする請求
    項１に記載のＰＬＬ回路。
  3. 【請求項３】 前記ずれ検知手段は、 前記基準周波数信号発生手段から発せられる周波数情報
    と前記第一の分周器の分周数とから前記電圧制御可変発
    振器の出力信号の発振に対応する前記電圧制御可変発振
    器の理想の制御電圧を発生させ、その理想の制御電圧と
    実際に観測される実測制御電圧の差とを発振周波数範囲
    のずれとして検知し、その差が最小になるように前記発
    振周波数設定手段への入力値を変えて前記電圧制御可変
    発振器の発振周波数範囲を調整するものであることを特
    徴とする請求項１または２に記載のＰＬＬ回路。
  4. 【請求項４】 前記基準周波数信号発生手段は、 前記基準信号を発振する基準発振器と、 前記基準信号を分周する第二の分周器と、からなり、 前記基準周波数信号発生手段から発せられる周波数情報
    は前記第二の分周器の分周数からなるものであることを
    特徴とする請求項１乃至３の何れか一項に記載のＰＬＬ
    回路。
  5. 【請求項５】 前記ずれ検知手段は、前記実測制御電圧
    をアナログ−ディジタル変換するアナログ−ディジタル
    変換手段を有しており、 前記ずれ検知手段は、前記理想の制御電圧を、前記第一
    の分周器の分周数と前記第二の分周器の分周数とからデ
    ィジタル値として計算し、そのディジタル値と前記アナ
    ログ−ディジタル変換手段によるアナログ−ディジタル
    変換結果との差を前記発振周波数範囲のずれとして検知
    し、その差が最小になるように前記発振周波数設定手段
    への入力値を変えて前記電圧制御可変発振器の発振周波
    数範囲を調整するものであることを特徴とする請求項４
    に記載のＰＬＬ回路。
  6. 【請求項６】 前記ずれ検知手段は、 前記第一の分周器の分周数と前記第二の分周器の分周数
    とから前記電圧制御可変発振器の出力信号の発振周波数
    を計算する発振周波数計算手段と、 前記発振周波数計算手段による計算結果に基づいて、理
    想的な制御電圧を発生する設定電圧発生手段と、 前記設定電圧発生手段により発生した前記理想的な制御
    電圧と、実測された制御電圧とを比較する比較手段と、 前記比較手段の比較結果に基づいて、前記電圧制御可変
    発振器の発振周波数範囲が高い方にずれているか、ある
    いは、低い方にずれているかを判定し、判定結果に応じ
    て、前記発振周波数範囲を調節する制御手段と、 からなるものであることを特徴とする請求項４に記載の
    ＰＬＬ回路。
  7. 【請求項７】 電圧制御可変発振器から出力される出力
    信号を分周する第一の過程と、 基準信号と前記第一の過程において分周された分周信号
    との位相を比較し、その位相差に対応する電圧を発生す
    る第二の過程と、 前記電圧制御可変発振器から出力される出力信号の発振
    周波数の範囲を設定する第三の過程と、 前記第二の過程において発生した電圧と前記第一の過程
    に分周された出力信号の分周数と前記基準信号の周波数
    情報とに基づいて、発振周波数の範囲のずれを検知する
    第四の過程と、 前記第四の過程において検知されたずれに応じて、前記
    発振周波数の範囲を調整する第五の過程と、 を備えることを特徴とするＰＬＬ回路の制御方法。
  8. 【請求項８】 前記第二の過程において発生した電圧を
    整流する過程をさらに備えていることを特徴とする請求
    項７に記載のＰＬＬ回路の制御方法。
  9. 【請求項９】 前記第四の過程は、 前記基準信号の周波数情報と前記分周数とから前記電圧
    制御可変発振器の出力信号の発振に対応する前記電圧制
    御可変発振器の理想の制御電圧を発生させる過程と、 前記理想の制御電圧と実際に観測される実測制御電圧の
    差とを発振周波数範囲のずれとして検知する過程と、 を備えるものであることを特徴とする請求項７または８
    に記載のＰＬＬ回路の制御方法。
  10. 【請求項１０】 前記第五の過程は、前記理想の制御電
    圧と実際に観測される実測制御電圧の差が最小になるよ
    うに前記電圧制御可変発振器の発振周波数の範囲を調整
    するものであることを特徴とする請求項９に記載のＰＬ
    Ｌ回路の制御方法。
  11. 【請求項１１】 前記第四の過程は、 前記基準信号を分周する過程と、 実測された制御電圧をアナログ−ディジタル変換する過
    程と、 前記第一の過程に分周された出力信号の分周数と前記基
    準信号の分周数とに基づいて、前記理想の制御電圧をデ
    ィジタル値として計算する過程と、 そのディジタル値と実測された制御電圧のアナログ−デ
    ィジタル変換の変換結果との差を前記発振周波数範囲の
    ずれとして検知する過程と、 を備えるものであることを特徴とする請求項７または８
    に記載のＰＬＬ回路の制御方法。
  12. 【請求項１２】 前記第五の過程は、前記理想の制御電
    圧と前記実測された制御電圧の差が最小になるように前
    記電圧制御可変発振器の発振周波数の範囲を調整するも
    のであることを特徴とする請求項１１に記載のＰＬＬ回
    路の制御方法。
  13. 【請求項１３】 前記第四の過程は、 前記第一の過程に分周された出力信号の分周数と前記基
    準信号の分周数とに基づいて、前記電圧制御可変発振器
    の出力信号の発振周波数を計算する過程と、 前記計算の計算結果に基づいて、理想的な制御電圧を発
    生させる過程と、 前記理想的な制御電圧と、実測された制御電圧とを比較
    する過程と、 前記比較の比較結果に基づいて、前記電圧制御可変発振
    器の発振周波数範囲が高い方にずれているか、あるい
    は、低い方にずれているかを判定する過程と、 を備えるものであることを特徴とする請求項７または８
    に記載のＰＬＬ回路の制御方法。
  14. 【請求項１４】 前記第一乃至第四の過程を一回だけ実
    施し、検知されたずれを記憶する過程と、 記憶されたずれに応じて、前記電圧制御可変発振器の発
    振周波数の範囲を調整する過程と、 を備える請求項７または８に記載のＰＬＬ回路の制御方
    法。
  15. 【請求項１５】 前記第一乃至第四の過程は、前記ＰＬ
    Ｌ回路を備える装置に電源が投入されたときに実施され
    るものであることを特徴とする請求項１４に記載のＰＬ
    Ｌ回路の制御方法。
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